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JP2012204590A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】本発明の実施形態は、トレンチ構造におけるゲート・ソース間容量を低減できる半導体装置およびその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の半導体層と、前記半導体層の第１の主面側に設けられた第１主電極と、前記半導体層の第２の主面側に設けられた第２主電極と、前記半導体層の前記第１の主面側から前記第２の主面の方向に形成されたトレンチの内部に設けられ、前記第１主電極と前記第２主電極との間に流れる電流を制御する２つの第１制御電極と、前記トレンチの内部において、前記２つの第１制御電極と、前記第２の主面側の底面と、の間に設けられた第２制御電極と、を備える。前記２つの第１制御電極は、前記第１の主面に平行な方向に離間して設けられ、それぞれ第１の絶縁膜を介して前記トレンチの内面に対向し、前記第２制御電極は、第２の絶縁膜を介して前記トレンチの内面と対向する。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
電力制御用の半導体装置は、パワーエレクトロニクスのキーデバイスとして広く用いられている。そして、それぞれの用途に適した構造を備える。例えば、高速スイッチングが必要とされる用途では、高耐圧、低オン抵抗であることに加えて、入力容量であるゲート・ソース間容量を低減することが求められる。
一方、パワー半導体装置のオン抵抗を下げるためにトレンチゲート構造が汎用されている。そして、トレンチゲート構造では、１つのトレンチの内部にゲート電極に加えてソース電極を設けることにより、高耐圧、低オン抵抗の特性を実現することができる。しかしながら、トレンチの内部にゲート電極とソース電極とを近接して設けることは、ゲート・ソース間の寄生容量を増加させる。そこで、トレンチ構造におけるゲート・ソース間容量を低減できる半導体装置、および、それを実現する簡便な製造方法が必要とされている。
特開２０００−１９６０７５号公報
本発明の実施形態は、トレンチ構造におけるゲート・ソース間容量を低減できる半導体装置、および、その製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の半導体層と、前記半導体層の第１の主面側に設けられた第１主電極と、前記半導体層の第２の主面側に設けられた第２主電極と、前記半導体層の前記第１の主面側から前記第２の主面の方向に形成されたトレンチの内部に設けられ、前記第１主電極と前記第２主電極との間に流れる電流を制御する２つの第１制御電極と、前記トレンチの内部において、前記２つの第１制御電極と、前記第２の主面側の底面と、の間に設けられた第２制御電極と、を備える。前記２つの第１制御電極は、前記第１の主面に平行な方向に離間して設けられ、それぞれ第１の絶縁膜を介して前記トレンチの内面に対向し、前記第２制御電極は、第２の絶縁膜を介して前記トレンチの内面と対向する。
第１の実施形態に係る半導体装置の断面構造を示す模式図である。 第１の実施形態に係る半導体装置の製造過程を模式的に示す断面図である。 図２に続く製造過程を模式的に示す断面図である。 図３に続く製造過程を模式的に示す断面図である。 図４に続く製造過程を模式的に示す断面図である。 図５に続く製造過程を模式的に示す断面図である。 第１の実施形態の変形例に係る半導体装置の断面構造を示す模式図である。 第２の実施形態に係る半導体装置の断面構造を示す模式図である。 第３の実施形態に係る半導体装置の断面構造を示す模式図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の例では、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。
（第１の実施形態）
図１は、本実施形態に係る半導体装置１００の断面構造を示す模式図である。ここに例示する半導体装置１００は、トレンチゲート構造を有するパワーＭＯＳＦＥＴである。
半導体装置１００は、例えば、ｎ形シリコン基板３の上に設けられたｎ形ドレイン層５と、ｎ形の半導体層であるドリフト層１０を有する。そして、ｎ形ドリフト層の第１の主面１０ａの側の表面には、第１半導体領域であるｐ形ベース領域７が設けられる。さらに、ｐ形ベース領域７の表面に、第２半導体領域であるｎ形ソース領域９が設けられる。
ｎ形ドリフト層１０の第１の主面１０ａの側には、第１主電極であるソース電極２１が設けられる。ソース電極２１は、ｐ形ベース領域７およびｎ形ソース領域９に電気的に接続される。
一方、ｎ形ドリフト層１０の第２の主面１０ｂの側には、第２主電極であるドレイン電極２３が設けられる。ドレイン電極２３は、例えば、ｎ形シリコン基板３の裏面に接して設けられ、ｎ形シリコン基板３およびｎ形ドレイン層５を介してｎ形ドリフト層１０に電気的に接続される。
ｎ形ドリフト層１０の第１の主面１０ａの側から第２の主面１０ｂの方向にトレンチ１３が形成される。トレンチ１３は、ｎ形ソース領域９の表面からｐ形ベース領域７を貫通してｎ形ドリフト層１０に至る深さに設けられる。そして、トレンチ１３の内部には、２つの第１制御電極である２つのゲート電極３０と、第２制御電極であるフィールド電極２０とが設けられる。
図１に示すように、２つのゲート電極３０は、第１の主面１０ａに平行な方向に離間して設けられ、それぞれ第１の絶縁膜であるゲート絶縁膜１５ａを介してトレンチの内面に対向する。そして、ｐ形ベース領域７とゲート絶縁膜１５ａとの間に形成される反転チャネルを制御することにより、ドレイン電極２３とソース電極２１との間に流れる電流を制御する。
一方、フィールド電極２０は、トレンチ１３の内部において、２つのゲート電極３０と、第２の主面１０ｂの側の底面１３ａと、の間に設けられる。フィールド電極２０は、第２の絶縁膜であるフィールド絶縁膜１５ｂを介してトレンチ１３の内面と対向する。
フィールド電極２０は、例えば、図示しない部分において、ソース電極２１に電気的に接続される。そして、ｐ形ベース層とｎ形ドリフト層１０との間に生じる電界集中を緩和することにより、ソース・ドレイン間耐圧を向上させる。
さらに、ｎ形ドリフト層１０とフィールド電極２０との間の耐圧を向上させるため、トレンチ１３の内面とフィールド電極２０との間に設けられるフィールド絶縁膜１５ｂの厚さを厚くする。すなわち、フィールド絶縁膜１５ｂの第１の主面１０ａに平行な方向の厚さは、ゲート絶縁膜１５ａの第１の主面１０ａに平行な方向の厚さよりも厚い。
次に、図２〜図６を参照して、半導体装置１００の製造過程を説明する。図２〜図６は、それぞれの工程におけるトレンチ１３の周辺の部分断面を模式的に示している。
まず、図２（ａ）に示すように、ｎ形ドレイン層５の上に形成されたｎ形ドリフト層１０の第１の主面１０ａから第２の主面１０ｂの方向へトレンチ１３を形成する。トレンチ１３は、例えば、ＲＩＥ（Reactive Ion Etching)法を用いて、同図の奥行き方向にストライプ状に設けられる。
ｎ形ドレイン層５およびｎ形ドリフト層１０は、例えば、ｎ形シリコン基板３（図１参照）の上に形成されたシリコンエピタキシャル層である。ｎ形ドリフト層１０に含まれるｎ形不純物の濃度は、ｎ形ドレイン層５に含まれるｎ形不純物の濃度よりも低い。また、ｎ形ドレイン層５を形成せずに、ｎ形ドリフト層１０をｎ形シリコン基板上に直接形成しても良い。
次に、図２（ｂ）に示すように、ｎ形ドリフト層１０の表面に形成されたトレンチ１３の内面を熱酸化してフィールド絶縁膜１５ｂを形成する。トレンチ１３の内部には、フィールド電極２０を形成する間隙１７が残される。
続いて、図３（ａ）に示すように、ｎ形ドリフト層１０の主面１０ａの側に多結晶（ポリ）シリコン膜２５を形成し、トレンチ１３の間隙１７を埋め込む。ポリシリコン膜２５は、例えば、ｐ形不純物であるボロン（Ｂ）を高濃度にドープした導電膜であり、減圧ＣＶＤ（Chemical Vapor Deposition)法を用いて形成することができる。
続いて、図３（ｂ）に示すように、間隙１７を埋め込んだ部分を残して、ｎ形ドリフト層１０の表面に形成されたポリシリコン膜２５をエッチングにより除去する。これにより、導電性のポリシリコン膜からなるフィールド電極２０が形成される。
次に、図４（ａ）に示すように、フィールド絶縁膜１５ｂを、ｎ形ドリフト層１０の表面と、トレンチ１３の底面側におけるフィールド電極２０の端と、の間の中間位置までエッチバックする。
続いて、図４（ｂ）に示すように、トレンチ１３の上部に露出した壁面およびフィールド電極２０を熱酸化する。これにより、トレンチ１３の壁面にゲート絶縁膜１５ａが形成され、さらに、トレンチ１３の内部にフィールド電極２０が酸化された絶縁層（ＳｉＯ２膜）１５ｃが形成される。そして、ゲート絶縁膜１５ａと絶縁層１５ｃとの間に、ゲート電極３０を形成する間隙１９が残される。
上記の熱酸化工程では、例えば、トレンチ１３の壁面に形成されるゲート絶縁膜１５ａを所定の厚さに形成する間に、フィールド電極２０を完全に酸化する。すなわち、不純物が高濃度にドープされた導電性のポリシリコンの酸化速度が、単結晶シリコン層であるｎ形ドリフト層１０の酸化速度よりも速くなる酸化条件を用いる。
次に、フィールド絶縁膜１５ｂがエッチバックされたトレンチ１３の内部、すなわち、間隙１９にゲート電極３０を形成する。
図５（ａ）に示すように、ｎ形ドリフト層１０の主面１０ａの側に、例えば、導電性のポリシリコン膜３５を形成し、間隙１９を埋め込む。続いて、図５（ｂ）に示すように、間隙１９に埋め込まれた部分を残して、ポリシリコン膜３５をエッチングする。これにより、トレンチ１３の上部に、絶縁層１５ｃを挟んだ２つのゲート電極３０が形成される。
次に、図６（ａ）に示すように、ｎ形ドリフト層１０の表面にｐ形ベース領域７およびｎ形ソース領域９を形成する。ｐ形ベース領域７は、例えば、ｎ形ドリフト層１０の表面にｐ形不純物であるボロン（Ｂ）をイオン注入し、熱処理を施して第２の主面１０ｂの方向に拡散させることにより形成する。そして、ｎ形ソース領域９は、例えば、ｐ形ベース領域７の表面にｎ形不純物である砒素（Ａｓ）をイオン注入することにより形成する。
続いて、図６（ｂ）に示すように、ゲート電極３０の上部の空間を絶縁膜で埋め込み、さらに、ｐ形ベース領域７およびｎ形ソース領域９の表面を露出させる。そして、ｎ形ドリフト層１０の第１の主面１０ａの側にソース電極２１、および、第２の主面１０ｂの側にドレイン電極２３を形成し、半導体装置１００を完成する。
本実施形態に係る半導体装置１００は、トレンチ１３の内部に、２つのゲート電極３０と、フィールド電極２０と、を含む。フィールド電極２０は、例えば、ソース電極２１に電気的に接続され、ドレイン・ソース間耐圧を向上させる。そして、２つのゲート電極３０とフィールド電極２０との間には、絶縁層１５ｃが設けられる。これにより、ソース・ゲート間の寄生容量を低減し、スイッチング速度を向上させることができる。
フィールド電極２０は、ソース電極２１と接続されるだけではなく、例えば、ゲート電極３０と電気的に接続しても良い。その場合、ゲート電極にプラス電圧が印加されるオン状態において、ｎ形ドリフト層１０とフィールド絶縁膜１５ｂとの間の界面にｎ形の蓄積層が形成され、オン抵抗を低減することができる。
次に、図７を参照して、第１の実施形態の変形例に係る半導体装置２００を説明する。図７に示すように、半導体装置２００では、第１の主面１０ａの側のフィールド電極２０の端が、２つのゲート電極３０の間に延在する点で、図１に示す半導体装置１００と相違する。
すなわち、半導体装置２００では、フィールド電極２０は、２つのゲート電極３０と、トレンチ１３の底面と、の間に設けられた第１の部分２０ａと、２つのゲート電極３０の間に延在した第２の部分２０ｂと、を有している。そして、第２の部分２０ｂの第１の主面１０ａに平行な方向の幅は、第１の部分２０ａの第１の主面１０ａに平行な方向の幅よりも狭い。
このような構造は、例えば、図４（ｂ）に示す熱酸化工程において、フィールド電極２０の露出部が完全に酸化されない場合に形成される。そして、本変形例に係る半導体装置２００においても、フィールド電極２０が熱酸化され絶縁層１５ｃが設けられた分だけフィールド電極２０とゲート電極３０との間の寄生容量が低減される。これにより、スイッチング速度を向上させることができる。
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置３００の断面構造を示す模式図である。半導体装置３００は、ゲート電極６１と第２制御電極であるフィールド電極６２とを含むトレンチゲート構造を有するショトキーバリアダイオード（ＳＢＤ）である。
図８に示すように、半導体装置３００は、ｎ形ドリフト層１０と、ｎ形ドリフト層１０の第１の主面１０ａの側に設けられた第１主電極であるアノード電極４１と、第２の主面１０ｂの側に設けられた第２主電極であるカソード電極４３と、を備える。アノード電極４１は、ｎ形ドリフト層１０との間にショットキー接合を形成する。
そして、トレンチ１３が、ｎ形ドリフト層１０の第１の主面１０ａの側から第２の主面１０ｂの方向に形成される。トレンチ１３の内部には、２つのゲート電極６１と、フィールド電極６２とが設けられる。フィールド電極６２は、トレンチ１３の内部において、２つのゲート電極６１と、トレンチ１３の底面１３ａと、の間に設けられる。２つのゲート電極６１は、第１の主面１０ａに平行な方向に離間して設けられ、それぞれゲート絶縁膜１５ａを介してトレンチ１３の内面に対向する。フィールド電極６２は、絶縁膜１５ｂを介してトレンチの内面と対向する。
半導体装置３００では、例えば、ゲート電極６１およびフィールド電極６２は、図示しない部分でアノード電極４１に電気的に接続される。そして、例えば、アノード・カソード間か順方向にバイアスされるオン状態では、ゲート電極６１およびフィールド電極６２にプラス電圧が印加され、ｎ形ドリフト層１０と、ゲート絶縁膜１５ａおよび絶縁膜１５ｂと、の間にｎ形の蓄積層が形成される。これにより、オン抵抗を低減することができる。さらに、アノード・カソード間が逆バイアスされるオフ状態では、ゲート電極６１およびフィールド電極６２にマイナス電圧が印加され、ｎ形ドリフト層１０と、ゲート絶縁膜１５ａおよび絶縁膜１５ｂと、の界面に空乏領域が形成される。これにより、オフ耐圧を向上させ、リーク電流を低減することができる。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置４００の断面構造を示す模式図である。半導体装置４００は、トレンチゲート構造を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、ｎ形ベース層４０の第２の主面４０ｂの側にｐ形コレクタ層４５およびコレクタ電極５３を備える点で、図１に示す半導体装置１００と相違する。
半導体装置４００では、ｎ形半導体層であるｎ形ベース層４０の第１の主面４０ａの側に、フィールド電極２０を含むトレンチゲート構造と、ｐ形ベース領域４７およびｎ形エミッタ領域４９と、エミッタ電極５１とが設けられる。その後、第２の主面４０ｂの側において、ｎ形シリコン基板３が除去され、例えば、ｐ形不純物をイオン注入して、ｐ形コレクタ層４５が設けられる。そして、ｐ形コレクタ層に接続するコレクタ電極５３が設けられる。
図９に示すように、ｎ形ベース層４０の第１の主面４０ａの側に設けられたトレンチ１３は、２つのゲート電極３０およびフィールド電極２０を含む。２つのゲート電極の間には、フィールド電極２０の一部を熱酸化して形成された絶縁層１５ｃが設けられる。そして、フィールド電極２０は、２つのゲート電極３０と、トレンチ１３の底面１３ａと、の間に配置される。これにより、例えば、フィールド電極２０とエミッタ電極５１が電気的に接続された場合に、ゲート・エミッタ間の寄生容量を低減し、スイッチング速度を向上させることができる。
以上、本発明の第１〜第３の実施形態を例に説明したが、トレンチゲート構造を有する他の半導体装置に適用することも可能である。また、半導体装置の材料は、シリコンに限らず、例えば、炭化珪素（ＳｉＣ）などを用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３・・・ｎ形シリコン基板、 ５・・・ｎ形ドレイン層、 ７、４７・・・ｐ形ベース領域、 ９・・・ｎ形ソース領域、 １０・・・ｎ形ドリフト層、 １０ａ、４０ａ・・・第１の主面、 １０ｂ、４０ｂ・・・第２の主面、 １３・・・トレンチ、 １３ａ・・・底面、 １５ａ・・・ゲート絶縁膜、 １５ｂ・・・フィールド絶縁膜、 １５ｃ・・・絶縁層、 １７、１９・・・間隙、 ２０・・・フィールド電極、 ２０ａ・・・第１の部分、 ２０ｂ・・・第２の部分、 ２１・・・ソース電極、 ２３・・・ドレイン電極、 ２５、３５・・・多結晶（ポリ）シリコン膜、 ３０・・・ゲート電極、 ４０・・・ｎ形ベース層、 ４１・・・アノード電極、 ４３・・・カソード電極、 ４５・・・ｐ形コレクタ層、 ４９・・・ｎ形エミッタ領域、 ５１・・・エミッタ電極、 ５３・・・コレクタ電極、 ６１・・・ゲート電極、 ６２・・・フィールド電極、 １００〜４００・・・半導体装置

Claims (6)

  1. 第１導電形の半導体層と、
    前記半導体層の第１の主面側に設けられた第１主電極と、
    前記半導体層の第２の主面側に設けられた第２主電極と、
    前記半導体層の前記第１の主面側から前記第２の主面の方向に形成されたトレンチの内部に設けられ、前記第１主電極と前記第２主電極との間に流れる電流を制御する２つの第１制御電極と、
    前記トレンチの内部において、前記２つの第１制御電極と、前記第２の主面側の底面と、の間に設けられた第２制御電極と、
    を備え、
    前記２つの第１制御電極は、前記第１の主面に平行な方向に離間して設けられ、それぞれ第１の絶縁膜を介して前記トレンチの内面に対向し、
    前記第２制御電極は、第２の絶縁膜を介して前記トレンチの内面と対向したことを特徴とする半導体装置。
  2. 前記第２の絶縁膜の前記第１の主面に平行な方向の厚さは、前記第１の絶縁膜の前記第１の主面に平行な方向の厚さよりも厚いことを特徴とする請求項１記載の半導体装置。
  3. 前記第２制御電極は、前記２つの第１制御電極と、前記第２の主面側の底面と、の間に設けられた第１の部分と、前記２つの第１制御電極の間に延在した第２の部分と、を有し、
    前記第２の部分の前記第１の主面に平行な方向の幅は、前記第１の部分の前記第１の主面に平行な方向の幅よりも狭いことを特徴とする請求項１または２のいずれかに記載の半導体装置。
  4. 前記半導体層の前記第１の主面側の表面に設けられた第２導電形の第１半導体領域と、
    前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、
    をさらに備え、
    前記第１の主電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２制御電極は、前記第１の主電極に電気的に接続されたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１導電形の半導体層の表面に形成されたトレンチの内面を熱酸化する工程と、
    前記熱酸化されたトレンチの内部を多結晶シリコンで埋め込む工程と、
    前記熱酸化されたトレンチの内面に形成された酸化膜を、前記半導体層の表面と、前記トレンチの底面側における前記多結晶シリコンの端と、の間の中間位置までエッチバックする工程と、
    前記エッチバックにより露出した前記多結晶シリコンを熱酸化する工程と、
    前記エッチバックしたトレンチの内部に第１制御電極を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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