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TWI802305B - 半導體結構以及埋入式場板結構的製造方法 - Google Patents

半導體結構以及埋入式場板結構的製造方法 Download PDF

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TWI802305B
TWI802305B TW111107706A TW111107706A TWI802305B TW I802305 B TWI802305 B TW I802305B TW 111107706 A TW111107706 A TW 111107706A TW 111107706 A TW111107706 A TW 111107706A TW I802305 B TWI802305 B TW I802305B
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張家豪
黃郁仁
陳信宏
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力晶積成電子製造股份有限公司
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Abstract

本揭露提供一種半導體結構以及埋入式場板結構的製造方法。半導體結構包括基底、多個埋入式場板結構以及閘極。基底包括第一表面以及與第一表面相對的第二表面。埋入式場板結構包括導電結構以及圍繞導電結構的絕緣結構。導電結構包括沿垂直於基底的第一表面的方向上安置的多個部分，且平行於基底的第一表面的方向上的多個部分具有不同的寬度。

Description

半導體結構以及埋入式場板結構的製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種半導體結構以及埋入式場板結構的製造方法。
雙溝槽閘極功率金氧半場效電晶體(Dual Trench Gate Power MOSFET)為高頻低壓的功率元件主流，然而一般傳統製程中，其埋入式場板結構的絕緣結構厚度以及導電結構的寬度皆一致，因此容易受限於溝槽中的埋入式場板結構因靠近底部的絕緣結構厚度太薄，而導致底部對於夾止電壓(pinch-off voltage)的控制能力有限，難以提升崩潰電壓(breakdown voltage)以及同時維持良好的閘極-汲極間電荷(Qgd)。
本發明提供一種半導體結構及包含於所述半導體結構中的埋入式場板結構的製造方法，其藉由使埋入式場板結構的導電結構在平行於基底的第一表面的方向上具有不同的寬度的設計來 改善夾止電壓(pinch-off voltage)與崩潰電壓(breakdown voltage)。
本發明的一實施例提供一種半導體結構。半導體結構包括基底、多個埋入式場板結構以及閘極。基底包括第一表面以及與第一表面相對的第二表面。多個埋入式場板結構自基底的第一表面延伸至基底中，其中埋入式場板結構包括導電結構以及圍繞導電結構的絕緣結構。閘極埋設在基底中，其中閘極自基底的第一表面延伸至基底中且配置在相鄰的兩個埋入式場板結構之間。導電結構包括多個部分，多個部分沿垂直於基底的第一表面的第一方向上安置，且多個部分在平行於基底的第一表面的第二方向上具有不同的寬度。
在本發明的一實施例中，在基底的第二表面朝述基底的第一表面的方向上，導電結構的多個部分包括依序安置的第一部分、第二部分、第三部分和第四部分，第二部分的寬度不同於第一部分和第三部分的寬度，且第三部分的寬度不同於第四部分的寬度。
在本發明的一實施例中，絕緣結構包括第一層、第二層、第三層以及第四層，第一層圍繞導電結構的第一部分，第二層設置在第一層上且圍繞導電結構的第二部分，第三層設置在第二層上且圍繞導電結構的第三部分，以及第四層設置在第三層上且圍繞導電結構的第四部分，且在第二方向上，第二層的第二厚度小於第一層的第一厚度且大於第三層的第三厚度，且第三層的第三厚度小於第四層的第四厚度。
在本發明的一實施例中，第二厚度在約0.4μm至約0.6μm的範圍中，第三厚度在約0.2μm至約0.4μm的範圍中，且第四厚度在約0.3μm至約0.6μm的範圍中。
在本發明的一實施例中，導電結構的第一部分、第二部分、第三部分和第四部分在第一方向上分別包括第一深度、第二深度、第三深度和第四深度，且第二深度小於第一深度、第三深度和第四深度。
在本發明的一實施例中，第一深度在約1.5μm至約2.0μm的範圍中，第二深度在約0.5μm至約1.25μm的範圍中，第三深度在約1.5μm至約2.0μm，第四深度在約1.0μm至約1.5μm的範圍中。
在本發明的一實施例中，基底包括漂移區、基體區、第一摻雜區和第二摻雜區，且埋入式場板結構和閘極設置在漂移區中，基體區設置在閘極和埋入式場板結構之間，第一摻雜區設置在基體區中且具有與基體區相同的第一導電類型，第二摻雜區設置在基體區上以及埋入式場板結構和閘極之間，且第二摻雜區具有與第一導電類型不同的第二導電類型。
本發明的一實施例提供一種埋入式場板結構的製造方法，其包括：在基底中形成第一溝渠，其中基底包括第一表面以及與第一表面相對的第二表面，第一溝渠自基底的第一表面延伸至基底中；於第一溝渠的側壁和底面上形成第一絕緣層；於第一溝渠中形成第一導電層，其中第一導電層形成於第一絕緣層上且 暴露出第一絕緣層的一部分；在平行於基底的第一表面的方向上，橫向移除第一絕緣層的部分以形成包括第二溝渠的第二絕緣層，其中第二溝渠的底部暴露出第一導電層的頂面；於第二溝渠中形成與第一導電層接觸的第二導電層，其中第二導電層形成於第一導電層上且暴露出第二絕緣層的一部分；在平行於基底的第一表面的方向上，橫向移除第二絕緣層的部分以形成包括第三溝渠的第三絕緣層，其中第三溝渠的底部暴露出第二導電層的頂面；於所述第三溝渠中形成與所述第二導電層接觸的第三導電層，其中第三導電層形成於第二導電層上且暴露出第三絕緣層的一部分；於第三溝渠的側壁上形成位於第三導電層上方的絕緣襯層以形成包括第四溝渠的第四絕緣層；以及於第四溝渠中形成與第三導電層接觸的第四導電層。
在本發明的一實施例中，第四絕緣層包括第一部分、第二部分、第三部分以及第四部分。第一部分圍繞第一導電層。第二部分設置在第一部分上且圍繞第二導電層。第三部分設置在第二部分上且圍繞第三導電層。第四部分設置在第三部分上且圍繞第四導電層。其中在平行於基底的第一表面的方向上，第二部分的第二厚度小於第一部分的第一厚度且大於第三部分的第三厚度，且第三部分的第三厚度小於第四部分的第四厚度。
在本發明的一實施例中，第二厚度在約0.4μm至約0.6μm的範圍中，第三厚度在約0.2μm至約0.4μm的範圍中，且第四厚度在約0.3μm至約0.6μm的範圍中。
在本發明的一實施例中，第一導電層、第二導電層、第三導電層和第四導電層在垂直於基底的第一表面的方向上分別包括第一深度、第二深度、第三深度和第四深度，且第二深度小於第一深度、第三深度和第四深度。
在本發明的一實施例中，第一深度在約1.5μm至約2.0μm的範圍中，第二深度在約0.5μm至約1.25μm的範圍中，第三深度在約1.5μm至約2.0μm，第四深度在約1.0μm至約1.5μm的範圍中。
在本發明的一實施例中，形成第一導電層的步驟，包括：在形成第一絕緣層之後，於第一溝渠中填入導電材料以覆蓋第一溝渠中的第一絕緣層；以及在垂直於基底的第一表面的方向上，移除導電材料的一部分，以形成第一導電層。
在本發明的一實施例中，形成第二導電層的步驟，包括：在形成第二絕緣層之後，於第二溝渠中填入導電材料以覆蓋第二溝渠的側壁；以及在垂直於基底的第一表面的方向上，移除導電材料的一部分，以形成第二導電層。
在本發明的一實施例中，形成第三導電層的步驟，包括：在形成第三絕緣層之後，於第三溝渠中填入導電材料以覆蓋第三溝渠的側壁；以及在垂直於基底的第一表面的方向上，移除導電材料的一部分，以形成第三導電層。
在本發明的一實施例中，形成第四絕緣層的步驟，包括：在形成第三導電層之後，於第三導電層的頂面上及第三導電層上 方的第三溝渠的側壁上形成絕緣材料層；以及移除位於第三導電層的頂面上的絕緣材料層的一部分，以於第三溝渠的側壁上形成位於第三導電層上方的絕緣襯層。
基於上述，本發明實施例的半導體結構以及埋入式場板結構的製造方法，其藉由使埋入式場板結構的導電結構在平行於基底的第一表面的方向上具有不同的寬度的設計來改善夾止電壓(pinch-off voltage)與崩潰電壓(breakdown voltage)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:半導體結構
100:基底
101:第一表面
102:第二表面
103:漂移區
104:基體區
105:第一摻雜區
106:第二摻雜區
110:埋入式場板結構
120:導電結構
121:第一導電材料
122:第一導電層
123:第二導電材料
124:第二導電層
125:第三導電材料
126:第三導電層
127:第四導電材料
128:第四導電層
130:絕緣結構
132:第一部分
134:第二部分
136:第三部分
138:第四部分
140:閘極
150:介電層
160:第一接觸件
170:第二接觸件
181:第一溝渠
182:第二溝渠
183:第三溝渠
184:第四溝渠
191:第一絕緣層
192:第二絕緣層
193:第三絕緣層
194:絕緣襯層
195:第四絕緣材料層
D1:第一方向
D2:第二方向
d1:第一深度
d2:第二深度
d3:第三深度
d4:第四深度
t1:第一厚度
t2:第二厚度
t3:第三厚度
t4:第四厚度
圖1是本發明一實施例的半導體結構的剖面示意圖。
圖2A至2M是本發明一實施例的埋入式場板結構的製造方法的剖面示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
應當理解，當諸如元件被稱為在另一元件「上」或「連 接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。
本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
圖1是本發明一實施例的半導體結構的剖面示意圖。圖2A至2M是本發明一實施例的埋入式場板結構的製造方法的剖面示意圖。
請參考圖1，半導體結構10包括基底100、多個埋入式場板結構110以及閘極140。
基底100可包括第一表面101以及與第一表面101相對 的第二表面102。基底100可包括經摻雜的半導體基底以及形成於半導體基底上的磊晶層。在一些實施例中，經摻雜的半導體基底和磊晶層可具有相同的導電類型(例如N型)。在一些實施例中，經摻雜的半導體基底可為N型重摻雜(N+)的矽基底。如此一來，在半導體結構10為雙溝槽閘極金氧半導體結構的情況下，N型重摻雜(N+)的矽基底可作為溝渠式閘極金氧半導體結構的汲極，但本發明不以此為限。在一些實施例中，溝渠式閘極金氧半導體結構的汲極(未示出)可設置在基底100的第二表面102上。磊晶層可為N型輕摻雜(N-)的磊晶層，且其形成方式可包括對經摻雜的半導體基底進行磊晶生長(epitaxy growth)製程。
在一些實施例中，基底100可包括漂移區103、基體區104、第一摻雜區105和第二摻雜區106。漂移區103可為基底100中包含N型輕摻雜(N-)的磊晶層的部分。基體區104可設置在漂移區103中且位於後述將提到的閘極140和埋入式場板結構110之間。第一摻雜區105可設置在基體區104中且具有與基體區104相同的第一導電類型。第二摻雜區106可設置在基體區104上且相較於第一摻雜區105位於更靠近基底100的第一表面101的位置。第二摻雜區106可設置在埋入式場板結構110和閘極140之間。第二摻雜區106可具有與第一導電類型不同的第二導電類型。在一些實施例中，第一導電類型可為P型，而第二導電類型可為N型，但本發明並不限於此。在另一些實施例中，第一導電類型可以是N型，而第二導電類型可以是P型。
埋入式場板結構110可自基底100的第一表面101延伸至基底100中。在一些實施例中，埋入式場板結構110可設置在漂移區103中。埋入式場板結構110可包括導電結構120以及圍繞導電結構120的絕緣結構130。導電結構120可包括沿垂直於基底100的第一表面101的方向(例如第一方向D1)上安置的多個部分，且導電結構120的多個部分在平行於基底100的第一表面101的方向(例如第二方向D2)上具有不同的寬度。導電結構120可包括導電材料，例如經摻雜的多晶矽。絕緣結構130可包括絕緣材料，例如氧化物。
在一些實施例中，埋入式場板結構110可例如是經由以下步驟形成。
首先，請參照圖2A，在基底100中形成第一溝渠181，其中基底100包括第一表面101以及與第一表面101相對的第二表面102。第一溝渠181自基底100的第一表面101延伸至基底100中。接著，於第一溝渠181的側壁和底面上形成第一絕緣層191。在一些實施例中，第一絕緣層191可形成於基底100的第一表面101上並延伸至所述第一溝渠181中。第一絕緣層191的材料可包括氧化矽。第一絕緣層191可藉由如化學氣相沉積(CVD)等的沉積製程形成於第一溝渠181的側壁和底面上。在一些實施例中，如圖2A所示，第一絕緣層191未填滿第一溝渠181，而保留第一溝渠181的中央部分。
而後，請參考圖2B，於第一溝渠181中填入第一導電材 料121以覆蓋第一溝渠181中的第一絕緣層191。在一些實施例中，第一導電材料121可藉由以下步驟形成。首先，於第一絕緣層191上形成導電材料(未示出)。在一些實施例中，導電材料形成於基底100的第一表面101上方且填入第一溝渠181中(例如第一溝渠181的中央部分)。接著，移除位在基底100的第一表面101上方的導電材料，以形成第一導電材料121。在一些實施例中，可採用回蝕刻製程來移除導電材料的所述部分。在一些實施例中，第一導電材料121可填滿第一溝渠181的中央部分，但本發明不以此為限。在一些實施例中，第一導電材料121可包括經摻雜的多晶矽。
然後，請參考圖2C，在垂直於基底100的第一表面101的方向(例如第一方向D1)上，移除第一導電材料121的一部分，以形成第一導電層122，其中第一導電層122暴露出第一溝渠181中的第一絕緣層191的一部分。在一些實施例中，可採用非等向性蝕刻製程來移除第一導電材料121的所述部分。在一些實施例中，第一導電層122在第一方向D1上的深度(例如圖2M所示出的第一深度d1)可在約1.5μm至約2.0μm的範圍中。
然後，請參考圖圖2C和2D，在平行於基底100的第一表面101的方向上(例如第二方向D2)，橫向移除第一絕緣層191的一部分，以形成包括第二溝渠182的第二絕緣層192。第二溝渠182的底部暴露出第一導電層122的頂面。在一些實施例中，可採用等向性蝕刻製程來移除第一絕緣層191的所述部分。
然後，請參考圖2E，於第二溝渠182中填入第二導電材料123以覆蓋第二溝渠182中的第二絕緣層192。在一些實施例中，第二導電材料123可藉由以下步驟形成。首先，於第二絕緣層192上形成導電材料(未示出)。在一些實施例中，導電材料形成於基底100的第一表面101上方且填入第二溝渠182中。接著，移除位在基底100的第一表面101上方的導電材料，以形成第二導電材料123。在一些實施例中，可採用回蝕刻製程來移除導電材料的所述部分。在一些實施例中，第二導電材料123可填滿第二溝渠182的中央部分，但本發明不以此為限。在一些實施例中，第二導電材料123可包括經摻雜的多晶矽。
然後，請參考圖2E和圖2F，在垂直於基底100的第一表面101的方向(例如第一方向D1)上，移除第二導電材料123的一部分，以形成第二導電層124，其中第二導電層124暴露出第二溝渠182中的第二絕緣層192的一部分。在一些實施例中，可採用非等向性蝕刻製程來移除第二導電材料123的所述部分。在一些實施例中，第二導電層124在第一方向D1上的深度(例如圖2M所示出的第二深度d2)可在約0.5μm至約1.25μm的範圍中。
然後，請參考圖2F和圖2G，在平行於基底100的第一表面101的方向上(例如第二方向D2)，橫向移除第二絕緣層192的一部分，以形成包括第三溝渠183的第三絕緣層193。第三溝渠183的底部暴露出第二導電層124的頂面。在一些實施例中，可採用等向性蝕刻製程來移除第二絕緣層192的所述部分。
然後，請參考圖2G和圖2H，於第三溝渠183中填入第三導電材料125以覆蓋第三溝渠183中的第三絕緣層193。在一些實施例中，第三導電材料125可藉由以下步驟形成。首先，於第三絕緣層193上形成導電材料(未示出)。在一些實施例中，導電材料形成於基底100的第一表面101上方且填入第三溝渠183中。接著，移除位在基底100的第一表面101上方的導電材料，以形成第三導電材料125。在一些實施例中，可採用回蝕刻製程來移除導電材料的所述部分。在一些實施例中，第三導電材料125可填滿第三溝渠183的中央部分，但本發明不以此為限。在一些實施例中，第三導電材料125可包括經摻雜的多晶矽。
然後，請參考圖2I，在垂直於基底100的第一表面101的方向(例如第一方向D1)上，移除第三導電材料125的一部分，以形成第三導電層126，其中第三導電層126暴露出第三絕緣層193的一部分。在一些實施例中，可採用非等向性蝕刻製程來移除第三導電材料125的所述部分。在一些實施例中，第三導電層126在第一方向D1上的深度(例如圖2M所示出的第三深度d3)可在約1.5μm至約2.0μm的範圍中。
然後，請參考圖2I和圖2J，於第三溝渠183的側壁上及第三導電層126的頂面上形成絕緣襯層194。在一些實施例中，可採用熱氧化製程來形成絕緣襯層194。在此實施例中，由於第三導電層126是由包括多晶矽的材料製成，所以在採用熱氧化製程形成絕緣襯層194的步驟中，第三導電層126的鄰近其頂面的部分 會轉變為氧化矽，故絕緣襯層194也會形成於第三導電層126的頂面上。在此實施例中，如圖2J所示，第三導電層126的頂面在鄰近第三溝渠183的側壁的部分會呈現圓角。絕緣襯層194的材料可包括氧化矽。
然後，請參考圖2J和圖2K，在平行於基底100的第一表面101的方向上(例如第二方向D2)，移除形成於第三導電層126的頂面上的絕緣襯層194，以形成包括第四溝渠184的第四絕緣材料層195。第四溝渠184的底部暴露出第三導電層126的頂面。在一些實施例中，可採用非等向性蝕刻製程來移除絕緣襯層194的所述部分。
然後，請參考圖2L，於第四溝渠184中填入第四導電材料127以覆蓋第四溝渠184中的第四絕緣材料層195。在一些實施例中，第四導電材料127可藉由以下步驟形成。首先，於第四絕緣材料層195上形成導電材料(未示出)。在一些實施例中，導電材料形成於基底100的第一表面101上方且填入第四溝渠184中。接著，移除位在基底100的第一表面101上方的導電材料，以形成第四導電材料127。在一些實施例中，可採用回蝕刻製程來移除導電材料的所述部分。在一些實施例中，第四導電材料127可填滿第四溝渠184的中央部分，但本發明不以此為限。在一些實施例中，第四導電材料127可包括經摻雜的多晶矽。
然後，請參考圖2L和圖2M，移除位於基底100的第一表面101上的第四絕緣材料層195的一部份以及第四導電材料127 的一部分，以形成第四導電層128和第四絕緣層(例如上述的絕緣結構130)。在一些實施例中，可採用化學機械平坦化製程來移除第四絕緣層(例如上述的絕緣結構130)的所述部份以及第四導電材料127的所述部分，使第四絕緣層(例如上述的絕緣結構130)的頂面以及第四導電層128的頂面與基底100的第一表面101共平面。在一些實施例中，第四導電層128在第一方向D1上的深度(例如所示出的第四深度d4)可在約1.0μm至約1.5μm的範圍中。
基於上述，埋入式場板結構110的導電結構在平行於基底的第一表面的方向上可具有不同的寬度的設計(如圖1或圖2M所示)，如此可改善夾止電壓(pinch-off voltage)與崩潰電壓(breakdown voltage)。
在一些實施例中，第一導電材料121、第二導電材料123、第三導電材料125以及第四導電材料127可採用相同的材料(例如經摻雜的多晶矽)，也就是說，第一導電材料121、第二導電材料123、第三導電材料125以及第四導電材料127之間無不同材料彼此接觸的界面。
在一些實施例中，第四絕緣層(例如上述的絕緣結構130)可包括第一部分132、第二部分134、第三部分136以及第四部分138(如圖1所示)。第一部分132可圍繞第一導電層122。第二部分134可設置在第一部分132上且圍繞第二導電層124。第三部分136可設置在第二部分134上且圍繞第三導電層126。第四部分138可設置在第三部分136上且圍繞第四導電層128。在平行於基底 100的第一表面101的方向上，第二部分134的第二厚度(例如圖2M所示的t2)可小於第一部分132的第一厚度(例如圖2M所示的t1)且大於第三部分136的第三厚度(例如圖2M所示的t3)。第三部分136的第三厚度可小於第四部分138的第四厚度(例如圖2M所示的t4)。
在一些實施例中，第二厚度t2可在約0.4μm至約0.6μm的範圍中。第三厚度t3可在約0.2μm至約0.4μm的範圍中。第四厚度t4可在約0.3μm至約0.6μm的範圍中。當第四絕緣層(例如上述的絕緣結構130)的第二厚度t2、第三厚度t3以及第四厚度t4在上述範圍時，埋入式場板結構110可以有效提升半導體結構10的崩潰電壓。
請繼續參考圖1，閘極140自基底100的第一表面101延伸至基底100中，且配置在相鄰的兩個埋入式場板結構110之間。在一些實施例中，閘極140可設置在漂移區103中。在一些實施例中，閘極140可包括絕緣層(例如氧化物)和導電層(例如經摻雜的多晶矽)。在一些實施例中，第一閘極結構110的導電層可藉由設置在導電層與基底100之間的絕緣層與基底100間隔開來。在一些實施例中，閘極140的導電層與埋入式場板結構110的導電結構120可具有相同的材料，但本發明並不限於此。
在一些實施例中，半導體結構10可包括介電層150、多個第一接觸件160以及多個第二接觸件170。介電層150可設置於基底100上。第一接觸件160可貫穿介電層150，且自基底100 的第一表面101向第二表面102延伸至基底100中以連接基底100中的第一摻雜區105。第二接觸件170可貫穿介電層150，且連接埋入式場板結構110的導電結構120。介電層150的材料可包括氧化矽、氮化矽或氮氧化矽，但本發明不以此為限。第一接觸件160以及第二接觸件170可包括導電材料，例如金屬材料(例如鋁或鎢)、金屬氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其組合。
在一些實施例中，半導體結構10可更包括閘極接墊和閘極線(未示出)。閘極接墊可設置在介電層150上。閘極線可設置在介電層150中且將閘極140電性連接至閘極接墊。閘極接墊和閘極線的材料可包括導電材料，例如金屬材料(例如鋁或鎢)、導電金屬氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其組合。
在一些實施例中，半導體結構10可更包括設置在介電層150上方的源極接墊(未示出)。在一些實施例中，第一接觸件160和/或第二接觸件170可與源極接墊電性連接。源極接墊的材料可包括導電材料，例如金屬材料(例如鋁或鎢)、導電金屬氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其組合。
綜上所述，在上述實施例的半導體結構以及埋入式場板結構的製造方法，其藉由使埋入式場板結構的導電結構在平行於基底的第一表面的方向上具有不同的寬度的設計來改善夾止電壓(pinch-off voltage)與崩潰電壓(breakdown voltage)。
10:半導體結構
100:基底
101:第一表面
102:第二表面
103:飄移區
104:基體區
105:第一摻雜區
106:第二摻雜區
110:埋入式場板結構
120:導電結構
122:第一導電層
124:第二導電層
126:第三導電層
128:第四導電層
130:絕緣結構
132:第一部分
134:第二部分
136:第三部分
138:第四部分
140:閘極
150:介電層
160:第一接觸件
170:第二接觸件
D1:第一方向
D2:第二方向

Claims (15)

  1. 一種半導體結構，包括：基底，包括第一表面以及與所述第一表面相對的第二表面；多個埋入式場板結構，自所述基底的所述第一表面延伸至所述基底中，其中所述埋入式場板結構包括導電結構以及圍繞所述導電結構的絕緣結構；以及閘極，埋設在所述基底中，其中所述閘極自所述基底的所述第一表面延伸至所述基底中且配置在相鄰的兩個埋入式場板結構之間，其中所述導電結構包括多個部分，所述多個部分沿垂直於所述基底的所述第一表面的第一方向上安置，且多個所述部分在平行於所述基底的所述第一表面的第二方向上具有不同的寬度，其中在所述基底的所述第二表面朝向所述基底的所述第一表面的方向上，所述導電結構的多個所述部分包括依序安置的第一部分、第二部分、第三部分和第四部分，所述第二部分的寬度不同於所述第一部分和所述第三部分的寬度，且所述第三部分的寬度不同於所述第四部分的寬度。
  2. 如請求項1所述的半導體結構，其中所述絕緣結構包括：第一層，圍繞所述導電結構的所述第一部分；第二層，設置在所述第一層上且圍繞所述導電結構的所述第二部分； 第三層，設置在所述第二層上且圍繞所述導電結構的所述第三部分；以及第四層，設置在所述第三層上且圍繞所述導電結構的所述第四部分，且其中在所述第二方向上，所述第二層的第二厚度小於所述第一層的第一厚度且大於所述第三層的第三厚度，且所述第三層的所述第三厚度小於所述第四層的第四厚度。
  3. 如請求項2所述的半導體結構，其中所述第二厚度在約0.4μm至約0.6μm的範圍中，所述第三厚度在約0.2μm至約0.4μm的範圍中，且所述第四厚度在約0.3μm至約0.6μm的範圍中。
  4. 如請求項1所述的半導體結構，其中所述導電結構的所述第一部分、所述第二部分、所述第三部分和所述第四部分在所述第一方向上分別包括第一深度、第二深度、第三深度和第四深度，且所述第二深度小於所述第一深度、所述第三深度和所述第四深度。
  5. 如請求項4所述的半導體結構，其中所述第一深度在約1.5μm至約2.0μm的範圍中，所述第二深度在約0.5μm至約1.25μm的範圍中，所述第三深度在約1.5μm至約2.0μm，所述第四深度在約1.0μm至約1.5μm的範圍中。
  6. 如請求項1所述的半導體結構，其中所述基底包括漂移區、基體區、第一摻雜區和第二摻雜區，且所述埋入式場板結構和所述閘極設置在所述漂移區中， 所述基體區設置在所述閘極和所述埋入式場板結構之間，所述第一摻雜區設置在所述基體區中且具有與所述基體區相同的第一導電類型，所述第二摻雜區設置在所述基體區上以及所述埋入式場板結構和所述閘極之間，且所述第二摻雜區具有與所述第一導電類型不同的第二導電類型。
  7. 一種埋入式場板結構的製造方法，包括：在基底中形成第一溝渠，其中所述基底包括第一表面以及與所述第一表面相對的第二表面，所述第一溝渠自所述基底的所述第一表面延伸至所述基底中；於所述第一溝渠的側壁和底面上形成第一絕緣層；於所述第一溝渠中形成第一導電層，其中所述第一導電層形成於所述第一絕緣層上且暴露出所述第一絕緣層的一部分；在平行於所述基底的所述第一表面的方向上，橫向移除所述第一絕緣層的所述部分以形成包括第二溝渠的第二絕緣層，其中所述第二溝渠的底部暴露出所述第一導電層的頂面；於所述第二溝渠中形成與所述第一導電層接觸的第二導電層，其中所述第二導電層形成於所述第一導電層上且暴露出所述第二絕緣層的一部分；在平行於所述基底的所述第一表面的所述方向上，橫向移除所述第二絕緣層的所述部分以形成包括第三溝渠的第三絕緣層，其中所述第三溝渠的底部暴露出所述第二導電層的頂面； 於所述第三溝渠中形成與所述第二導電層接觸的第三導電層，其中所述第三導電層形成於所述第二導電層上且暴露出所述第三絕緣層的一部分；於所述第三溝渠的側壁上形成位於所述第三導電層上方的絕緣襯層以形成包括第四溝渠的第四絕緣層；以及於所述第四溝渠中形成與所述第三導電層接觸的第四導電層。
  8. 如請求項7所述的埋入式場板結構的製造方法，其中所述第四絕緣層包括：第一部分，圍繞所述第一導電層；第二部分，設置在所述第一部分上且圍繞所述第二導電層；第三部分，設置在所述第二部分上且圍繞所述第三導電層；以及第四部分，設置在所述第三部分上且圍繞所述第四導電層，且其中在平行於所述基底的所述第一表面的所述方向上，所述第二部分的第二厚度小於所述第一部分的第一厚度且大於所述第三部分的第三厚度，且所述第三部分的所述第三厚度小於所述第四部分的第四厚度。
  9. 如請求項8所述的埋入式場板結構的製造方法，其中所述第二厚度在約0.4μm至約0.6μm的範圍中，所述第三厚度在約 0.2μm至約0.4μm的範圍中，且所述第四厚度在約0.3μm至約0.6μm的範圍中。
  10. 如請求項7所述的埋入式場板結構的製造方法，其中所述第一導電層、所述第二導電層、所述第三導電層和所述第四導電層在垂直於所述基底的所述第一表面的方向上分別包括第一深度、第二深度、第三深度和第四深度，且所述第二深度小於所述第一深度、所述第三深度和所述第四深度。
  11. 如請求項10所述的埋入式場板結構的製造方法，其中所述第一深度在約1.5μm至約2.0μm的範圍中，所述第二深度在約0.5μm至約1.25μm的範圍中，所述第三深度在約1.5μm至約2.0μm，所述第四深度在約1.0μm至約1.5μm的範圍中。
  12. 如請求項7所述的埋入式場板結構的製造方法，其中形成所述第一導電層的步驟，包括：在形成所述第一絕緣層之後，於所述第一溝渠中填入導電材料以覆蓋所述第一溝渠中的所述第一絕緣層；以及在垂直於所述基底的所述第一表面的方向上，移除所述導電材料的一部分，以形成所述第一導電層。
  13. 如請求項7所述的埋入式場板結構的製造方法，其中形成所述第二導電層的步驟，包括：在形成所述第二絕緣層之後，於所述第二溝渠中填入導電材料以覆蓋所述第二溝渠的側壁；以及 在垂直於所述基底的所述第一表面的方向上，移除所述導電材料的一部分，以形成所述第二導電層。
  14. 如請求項7所述的埋入式場板結構的製造方法，其中形成所述第三導電層的步驟，包括：在形成所述第三絕緣層之後，於所述第三溝渠中填入導電材料以覆蓋所述第三溝渠的側壁；以及在垂直於所述基底的所述第一表面的方向上，移除所述導電材料的一部分，以形成所述第三導電層。
  15. 如請求項7所述的埋入式場板結構的製造方法，其中形成所述第四絕緣層的步驟，包括：在形成所述第三導電層之後，於所述第三導電層的頂面上及所述第三導電層上方的所述第三溝渠的側壁上形成絕緣材料層；以及移除位於所述第三導電層的所述頂面上的所述絕緣材料層的一部分，以於所述第三溝渠的所述側壁上形成位於所述第三導電層上方的絕緣襯層。
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