[go: up one dir, main page]

JP7275573B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7275573B2
JP7275573B2 JP2018244471A JP2018244471A JP7275573B2 JP 7275573 B2 JP7275573 B2 JP 7275573B2 JP 2018244471 A JP2018244471 A JP 2018244471A JP 2018244471 A JP2018244471 A JP 2018244471A JP 7275573 B2 JP7275573 B2 JP 7275573B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
type
silicon carbide
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018244471A
Other languages
English (en)
Other versions
JP2020107703A (ja
Inventor
誠 内海
幹 荒岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018244471A priority Critical patent/JP7275573B2/ja
Priority to CN201911004133.5A priority patent/CN111384179B/zh
Priority to US16/660,129 priority patent/US10930741B2/en
Priority to DE102019216309.2A priority patent/DE102019216309A1/de
Publication of JP2020107703A publication Critical patent/JP2020107703A/ja
Application granted granted Critical
Publication of JP7275573B2 publication Critical patent/JP7275573B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）よりもバンドギャップが広いことで、最大電界強度がシリコンより大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。また、炭化珪素を半導体材料として用いた半導体装置（以下、炭化珪素半導体装置とする）では、低オン抵抗化が求められており、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。
トレンチゲート構造は、半導体基板のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造である。トレンチゲート構造では、ｐ型ベース領域の、トレンチ側壁に沿った部分に縦方向（深さ方向）にチャネル（ｎ型の反転層）が形成される。ｐ型ベース領域の厚さを薄くすることで、チャネル長が短くなり、短チャネル化による低オン抵抗化が可能であるが、短チャネル効果が増加することで新たな問題が生じる。このため、短チャネル効果の増加により生じる問題を改善するための構造が提案されている（例えば、下記特許文献１参照。）。
下記特許文献１には、ｎ++型ソース領域の直下に、トレンチ側壁から所定距離だけ離れて、かつ、ｐ型ベース領域の、チャネルが形成される部分に隣接して、ｐ型ベース領域よりも不純物濃度の高いｐ+型領域を設けた構造が開示されている。このｐ+型領域は、ｐ型ベース領域とｎ++型ソース領域とのｐｎ接合と、ｐ型ベース領域とｎ型電流拡散領域とのｐｎ接合と、からそれぞれｐ型ベース領域内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域である。ハロー領域は、トレンチの側壁に対して斜め方向からのｐ型不純物のイオン注入（以下、斜めイオン注入とする）により形成される。
ハロー領域を備えていない従来の炭化珪素半導体装置を図１３に示す。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置１１０は、ハロー領域を備えていない縦型ＭＯＳＦＥＴである。半導体基板１３０は、炭化珪素からなるｎ+型出発基板（不図示）上に、ｎ-型ドリフト領域１０１およびｐ型ベース領域１０２となる各炭化珪素エピタキシャル層１３１，１３２を順に堆積させて形成された炭化珪素エピタキシャル基板である。ｐ型炭化珪素エピタキシャル層１３２の厚さｔ１０１を薄くすることでチャネル長Ｌが短くなり、短チャネル化が可能である。
半導体基板１３０の内部には、半導体基板１３０のおもて面からトレンチ１０６の底面よりもドレイン側に深い位置に、第１，２ｐ+型領域１２１，１２２が選択的に設けられている。第１ｐ+型領域１２１は、トレンチ１０６の底面に対向する。第２ｐ+型領域１２２は、隣り合うトレンチ１０６間（メサ領域）に、トレンチ１０６から離して選択的に設けられている。これら第１，２ｐ+型領域１２１，１２２を設けることで、オフ時にゲート絶縁膜にかかる電界の抑制と、耐圧向上と、が実現される。符号１１１～１１３は、ソース電極を構成する金属膜である。
この図１３に示す従来の炭化珪素半導体装置１１０の製造方法について説明する。図１４は、従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。炭化珪素からなるｎ+型出発基板上に、ｎ-型炭化珪素エピタキシャル層１３１を堆積する。イオン注入を異なる条件で繰り返し行い、ｎ-型炭化珪素エピタキシャル層１３１の内部には、ｎ型電流拡散領域１０３および第１，２ｐ+型領域１２１，１２２がそれぞれ選択的に形成される。ｎ-型炭化珪素エピタキシャル層１３１の、ｎ型電流拡散領域１０３および第１，２ｐ+型領域１２１，１２２を除く部分がｎ-型ドリフト領域１０１となる。
次に、ｎ-型炭化珪素エピタキシャル層１３１の上に、ｐ型炭化珪素エピタキシャル層１３２を堆積する（ステップＳ１０１）。次に、ｐ型炭化珪素エピタキシャル層１３２に、ゲート閾値電圧制御のためのｎ型不純物またはｐ型不純物のイオン注入（以下、チャネルイオン注入とする）を行う（ステップＳ１０２）。次に、ｐ型炭化珪素エピタキシャル層１３２の外周部を除去して、活性領域にｐ型炭化珪素エピタキシャル層１３２を台地（メサ）状に残す（ステップＳ１０３）。次に、ｐ型炭化珪素エピタキシャル層１３２に、ｎ++型ソース領域１０４を形成するためのイオン注入を行う（ステップＳ１０４）。
次に、ｐ型炭化珪素エピタキシャル層１３２に、ｐ++型コンタクト領域１０５を形成するためのイオン注入を行う（ステップＳ１０５）。ステップＳ１０５の処理では、異なる加速エネルギーでの複数段（ここでは３段）のイオン注入により、ボックスプロファイルのｐ++型コンタクト領域１０５を形成する。この３段のイオン注入の条件は１価のアルミニウム（Ａｌ+）をドーパントとし、その加速エネルギーをそれぞれ１６０ｋｅＶ、９０ｋｅＶおよび４０ｋｅＶとした。ｐ型炭化珪素エピタキシャル層１３２の、ｎ++型ソース領域１０４およびｐ++型コンタクト領域１０５を除く部分がｐ型ベース領域１０２となる。
次に、活性領域の周囲を囲むエッジ終端領域に所定の耐圧構造を形成する（ステップＳ１０６）。次に、半導体基板１３０にイオン注入したすべての不純物を活性化させるための熱処理を行う（ステップＳ１０７）。次に、半導体基板１３０のおもて面から所定深さのトレンチ１０６を形成する（ステップＳ１０８）。次に、トレンチ１０６の内部に、ゲート絶縁膜１０７を介してゲート電極１０８を形成する（ステップＳ１０９）。その後、半導体基板１３０の両面それぞれに、表面電極としてソース電極およびドレイン電極（不図示）を形成することで（ステップＳ１１０）、図１３に示すＭＯＳＦＥＴが完成する。
次に、ハロー領域を備えた従来の炭化珪素半導体装置の製造方法について説明する。図１５は、従来の炭化珪素半導体装置の製造方法の別の一例の概要を示すフローチャートである。図１５に示す従来の炭化珪素半導体装置の製造方法が図１４に示す従来の炭化珪素半導体装置１１０の製造方法と異なる点は、トレンチの形成（ステップＳ１１７）後、ゲート電極の形成（ステップＳ１２０）前に、トレンチ側壁への斜めイオン注入によりハロー領域を形成（ステップＳ１１８）する点である。不純物活性化のための熱処理（ステップＳ１１９）は、ハロー領域の形成後に行われる。
ステップＳ１１８の斜めイオン注入の加速エネルギーを制御することで、トレンチ側壁から所定距離だけ離れた部分にハロー領域が形成され、ｐ型ベース領域の、トレンチの側壁に沿った部分のｐ型不純物濃度を相対的に低くすることができる。ｐ型ベース領域の、トレンチの側壁に沿った部分は、チャネルが形成される部分である。図１５に示す従来の炭化珪素半導体装置の製造方法のステップＳ１１１～Ｓ１１７、Ｓ１１９～Ｓ１２１は、それぞれ図１４に示す従来の炭化珪素半導体装置１１０の製造方法のＳ１０１～Ｓ１０６，Ｓ１０８，Ｓ１０７，Ｓ１０９，Ｓ１１０と同様である。
ｐ型ベース領域のうち、チャネルが形成される部分の不純物濃度を相対的に低くする方法として、次の方法が提案されている。ｎ-型ドリフト領域の内部にｐ型不純物をイオン注入してｐ型ベース領域となるｐ+型領域を形成する。このとき、当該ｐ+型領域から内外へｐ型不純物が拡散され、当該ｐ+型領域に隣接する部分がｐ型に反転されてｐ型領域となる（例えば、下記特許文献２参照。）。下記特許文献２では、このｐ型に反転されてｐ型領域となる部分を、ｐ型ベース領域のトレンチ側壁に沿った部分に形成することで、ｐ型ベース領域の、チャネルが形成される部分の不純物濃度を相対的に低くしている。
特開２０１７－１６８６６５号公報 特開２００７－２８１２６５号公報
上述したようにＭＯＳＦＥＴにハロー領域を設けることで、低オン抵抗化を図るためにチャネル長を短くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果（ソース側およびドレイン側からそれぞれｐ型ベース領域内に伸びる空乏層によって生じる効果）の増大を抑制することができ、ゲート閾値電圧の低下を抑制することができる。このため、低オン抵抗と高いゲート閾値電圧とを両立することができる。
しかしながら、トレンチ側壁への斜めイオン注入によりハロー領域を形成する場合、ハロー領域の形成位置にばらつきが生じやすく、１枚の半導体ウエハ面内に形成される各単位セルの特性が大きくばらつく虞がある。ハロー領域の形成位置がばらつく主な原因として、トレンチの寸法、トレンチ側壁の角度、トレンチ側壁からのイオン注入源の位置、および、半導体ウエハ面内における単位セル（素子の構成単位）の位置が挙げられる。
また、トレンチ側壁への斜めイオン注入によりハロー領域を形成する場合（図１５参照）、ハロー領域を備えていない従来の炭化珪素半導体装置１１０の製造方法（図１４参照）から工程順序が変更されるため、製造ラインの設計変更等により生産管理が煩雑になる。また、トレンチの両側壁にそれぞれ斜めイオン注入（図１５のステップＳ１１８）を行う必要があるため、ハロー領域を形成するための工程リードタイムが長くなる。
この発明は、上述した従来技術による問題点を解消するため、トレンチ側壁から離れた部分に高濃度領域を有するベース領域を、効率よく、かつ寸法精度よく形成することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の第１半導体層は、炭化珪素からなる半導体基板のおもて面に設けられている。第２半導体層は、前記第１半導体層よりも前記半導体基板のおもて面側に設けられ、前記半導体基板のおもて面を形成する。前記第２半導体層の表面に、第１導電型の第１半導体領域が選択的に設けられている。前記第２半導体層の表面に、第２導電型の第２半導体領域が選択的に設けられている。
第２導電型の第３半導体領域は、前記第２半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分である。前記第３半導体領域は、前記第２半導体領域よりも不純物濃度が低い。第２導電型の高濃度領域は、前記第３半導体領域の一部である。前記高濃度領域は、深さ方向に前記第２半導体領域に対向する。第２導電型の低濃度領域は、前記第３半導体領域の、前記高濃度領域を除く部分である。前記低濃度領域は、前記半導体基板のおもて面に平行な方向に前記高濃度領域に対向し、かつ深さ方向に前記第１半導体領域および前記第１半導体層に対向する。
トレンチは、前記半導体基板のおもて面から前記第１半導体領域および前記低濃度領域を貫通して前記第１半導体層に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記高濃度領域の不純物濃度は、前記半導体基板のおもて面に平行な方向に前記低濃度領域に近づくにしたがって低くなっている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記高濃度領域の幅は、前記第２半導体領域の幅よりも広いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記高濃度領域は、深さ方向に前記第１半導体領域および前記第２半導体領域に対向する。前記高濃度領域の不純物濃度は、不純物濃度が最大となる深さ位置から前記半導体基板のおもて面側および裏面側にそれぞれ向かうにしたがって低くなっている。前記高濃度領域の不純物濃度が最大となる深さ位置は、深さ方向に前記第１半導体領域から離れていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記高濃度領域から前記トレンチまでの距離は、０．０４μｍ以上０．２μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記高濃度領域から前記トレンチまでの距離は、０．０６μｍ以上０．１μｍ以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の表面に、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１半導体層を堆積する第１工程を行う。前記第１半導体層の表面に炭化珪素からなる第２導電型の第２半導体層を形成し、裏面を前記出発基板とし、おもて面を前記第２半導体層とする半導体基板を形成する第２工程を行う。前記第２半導体層の表面に、第１導電型の第１半導体領域を選択的に形成する第３工程を行う。前記第２半導体層の表面に、所定箇所に開口部を有するイオン注入用マスクを形成する第４工程を行う。前記イオン注入用マスクを用いて第２導電型不純物を第１イオン注入することで、前記第２半導体層の表面に、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第５工程を行う。
前記イオン注入用マスクを用いて、前記第１イオン注入よりも高い加速エネルギーで第２導電型不純物を第２イオン注入することで、前記第２半導体層の内部において、前記第２半導体領域よりも前記半導体基板の裏面側に、前記第２半導体層よりも不純物濃度が高く、前記第２半導体領域よりも不純物濃度が低い第２導電型の高濃度領域を形成し、かつ、前記第２半導体層の、前記第１半導体領域、前記第２半導体領域および前記高濃度領域を除く部分を、前記半導体基板のおもて面に平行な方向に前記高濃度領域に対向する第２導電型の低濃度領域として残して、前記高濃度領域および前記低濃度領域からなる第２導電型の第３半導体領域を形成する第６工程を行う。前記半導体基板のおもて面から前記第１半導体領域および前記低濃度領域を貫通して前記第１半導体層に達するトレンチを形成する第７工程を行う。前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程を行う。前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第９工程を行う。前記半導体基板の裏面に第２電極を形成する第１０工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程および前記第６工程を連続して行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第２イオン注入の飛程を、前記第１半導体領域よりも深い位置に設定することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程の後、前記第６工程の前に、前記イオン注入用マスクの開口部の幅を広げる第１１工程をさらに含むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記高濃度領域から前記トレンチまでの距離を、０．０４μｍ以上０．２μｍ以下にすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記高濃度領域から前記トレンチまでの距離は、０．０６μｍ以上０．１μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第２イオン注入された第２導電型不純物が前記半導体基板のおもて面に平行な方向に拡散され、前記高濃度領域の不純物濃度が前記半導体基板のおもて面に平行な方向に前記低濃度領域に近づくにしたがって低くなることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第２イオン注入された第２導電型不純物が前記半導体基板のおもて面に平行な方向に拡散され、前記高濃度領域の幅が前記イオン注入用マスクの開口部の幅よりも広くなることを特徴とする。
上述した発明によれば、ｐ型高濃度領域がＨＡＬＯ領域として機能するため、短チャネル効果の増大が抑制され、ゲート閾値電圧低下が抑制されるため、高いゲート閾値電圧と低オン抵抗との両立や、オフ時のリーク電流の抑制が可能である。また、上述した発明によれば、ＨＡＬＯ領域となるｐ型高濃度領域を形成するにあたって、従来のようにトレンチ側壁への斜めイオン注入を用いないため、ｐ型高濃度領域を効率よく、かつ寸法精度よく形成することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、トレンチ側壁から離れた部分に高濃度領域を有するベース領域を、効率よく、かつ寸法精度よく形成することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 図１の切断線Ａ－Ａ’における不純物濃度分布を示す特性図である。 図１の切断線Ｂ－Ｂ’における不純物濃度分布を示す特性図である。 実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 炭化珪素エピタキシャル層にイオン注入された不純物分布を模式的に示す特性図である。 実施例２のｐ型高濃度領域の第１部分のピーク濃度と離間距離との関係を示す特性図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 従来の炭化珪素半導体装置の製造方法の別の一例の概要を示すフローチャートである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、炭化珪素を半導体材料として用いた縦型ＭＯＳＦＥＴの隣接する２つの単位セル（素子の構成単位）を示す。また、図１には、活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図５～１０においても同様）。活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。
エッジ終端領域は、活性領域とチップ側面（半導体基板３０の端部）との間の領域であり、ｎ-型ドリフト領域１の、半導体基板３０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
図２，３は、それぞれ図１の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における不純物濃度分布を示す特性図である。図２には、ｐ型ベース領域２のｐ型高濃度領域２ｂの、半導体基板３０のおもて面から深さ方向（縦方向）における不純物濃度分布を示す。図３には、ｐ型ベース領域２のｐ型高濃度領域２ｂの、半導体基板３０のおもて面に平行な方向（横方向）における実効的な不純物濃度分布を示す。図２，３の不純物濃度分布は、後述するｐ型高濃度領域２ｂを形成するための１回のイオン注入４３（図７参照）により生じるｐ型不純物の縦方向拡散および横方向拡散により得られる。
図１～３に示す実施の形態１にかかる炭化珪素半導体装置１０は、半導体基板３０の活性領域にトレンチゲート構造を備えた縦型ＭＯＳＦＥＴであり、不純物濃度の異なる部分２ａ，２ｂで構成されたｐ型ベース領域（第３半導体領域）２を備える。半導体基板３０は、ｎ+型ドレイン領域１５となるｎ+型出発基板（第３半導体層）３１のおもて面に、ｎ型バッファ領域１４，１３、ｎ-型ドリフト領域１およびｐ型ベース領域２となる各炭化珪素エピタキシャル層３２～３５を順にエピタキシャル成長させた炭化珪素エピタキシャル基板（半導体チップ）である。
半導体基板３０のおもて面（ｐ-型炭化珪素エピタキシャル層（第２半導体層）３５側の主面）側に、トレンチゲート構造のＭＯＳゲートが設けられている。ＭＯＳゲートは、ｐ型ベース領域２、ｎ++型ソース領域（第１半導体領域）４、ｐ++型コンタクト領域（第２半導体領域）５、トレンチ６、ゲート絶縁膜７およびゲート電極８で構成される。トレンチ６は、半導体基板３０のおもて面から深さ方向にｐ-型炭化珪素エピタキシャル層３５を貫通してｎ-型炭化珪素エピタキシャル層（第１半導体層）３４に達する。深さ方向とは、半導体基板３０のおもて面から裏面へ向かう方向である。
トレンチ６は、例えば半導体基板３０のおもて面に平行な方向に延在するストライプ状に設けられている。トレンチ６の内部には、トレンチ６の内壁に沿ってゲート絶縁膜７が設けられている。トレンチ６の内部を埋め込むように、ゲート絶縁膜７上にゲート電極８が設けられている。隣り合うトレンチ６間（メサ領域）には、後述するようにｐ型ベース領域２、ｎ++型ソース領域４およびｐ++型コンタクト領域５がそれぞれ選択的に設けられている。隣り合うメサ領域の中心間の各部で１つの単位セルが構成される。
ｎ-型炭化珪素エピタキシャル層３４のソース側（ソース電極１２側）の表面層には、ｐ型炭化珪素エピタキシャル層３５（ｐ型ベース領域２）に接して、ｎ型電流拡散領域３が設けられている。ｎ型電流拡散領域３は、ｎ-型ドリフト領域１と導電型で、かつｎ-型ドリフト領域１より不純物濃度の高いｎ型領域であり、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３の内部で、トレンチ６の底面が終端している。
ｎ型電流拡散領域３は、半導体基板３０のおもて面に平行な方向に、トレンチ６の側壁に達する。また、ｎ型電流拡散領域３は、ｐ型ベース領域２との界面から、トレンチ６の底面よりもドレイン側（ドレイン電極１６側）に深い位置に達する。ｎ-型炭化珪素エピタキシャル層３４の、ｎ型電流拡散領域３および後述するｎ型領域２３を除く部分がｎ-型ドリフト領域１である。ｎ型電流拡散領域３は、ｎ-型ドリフト領域１とｐ型ベース領域２との間に、ｎ-型ドリフト領域１およびｐ型ベース領域２に接して設けられている。
ｎ型電流拡散領域３の内部には、第１，２ｐ+型領域２１，２２がそれぞれ選択的に設けられている。第１ｐ+型領域２１は、ｐ型ベース領域２とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域２から離れて配置されている。また、第１ｐ+型領域２１は、トレンチ６よりもドレイン側に設けられ、トレンチ６の底面に深さ方向に対向する。第１ｐ+型領域２１の深さは種々変更可能であり、第１ｐ+型領域２１はｎ-型ドリフト領域１に接していてもよい。
第２ｐ+型領域２２は、隣り合うトレンチ６間（メサ領域）に、第１ｐ+型領域２１と離れて、かつｐ型ベース領域２に接して設けられている。第２ｐ+型領域２２はトレンチ６の底面よりもドレイン側に位置していればよく、ｎ-型ドリフト領域１に接していてもよい。トレンチ６の底面よりもドレイン側に深い位置に、第１，２ｐ+型領域２１，２２とｎ型電流拡散領域３（またはｎ-型ドリフト領域１）とのｐｎ接合が形成されることで、トレンチ６の底面でのゲート絶縁膜７への電界集中を緩和させることができる。
第２ｐ+型領域２２は、例えばメサ領域の中央部に配置されてもよい。第２ｐ+型領域２２の直下に、第２ｐ+型領域２２に接して、ｎ型領域２３が選択的に設けられていてもよい。ｎ型領域２３は、第１ｐ+型領域２１付近の耐圧よりも第２ｐ+型領域２２付近の耐圧を低下させる機能を有する。ｎ型領域２３を設けることで、トレンチ６の底面付近の耐圧よりもメサ領域の中央付近の耐圧が低下し、トレンチ６の底面付近よりもメサ領域の中央付近でアバランシェ降伏を生じやすくすることができる。なお、第２ｐ+型領域２２およびｎ型領域２３は設けられていなくてもよい。
ｐ-型炭化珪素エピタキシャル層３５の内部には、互いに接して、ｎ++型ソース領域４およびｐ++型コンタクト領域５がそれぞれ選択的に設けられている。ｎ++型ソース領域４およびｐ++型コンタクト領域５は、半導体基板３０のおもて面に露出されている。ｎ++型ソース領域４は、トレンチ６の側壁に接して配置され、トレンチ６の側壁のゲート絶縁膜７を介してゲート電極８に対向する。ｎ++型ソース領域４は、半導体基板３０のおもて面から例えば０．４５μｍ程度の深さｄ１に達する。ｐ++型コンタクト領域５は、ｎ++型ソース領域４よりもメサ領域の中央側に配置されている。ｐ++型コンタクト領域５の幅ｗ１は、例えば１．０μｍであってもよい。
ｐ++型コンタクト領域５は、半導体基板３０のおもて面からｎ++型ソース領域４の深さｄ１よりも浅い例えば０．４μｍ程度の深さｄ２で終端している。ｐ++型コンタクト領域５は、半導体基板３０のおもて面からｎ++型ソース領域４の深さｄ１よりも深い深さｄ２まで達していてもよい。ｐ-型炭化珪素エピタキシャル層３５のうち、ｎ++型ソース領域４およびｐ++型コンタクト領域５を除く、ｎ++型ソース領域４およびｐ++型コンタクト領域５よりもドレイン側の部分がｐ型ベース領域２である。半導体基板３０のおもて面から、ｐ型ベース領域２とｎ型電流拡散領域３との界面までの深さｄ３は、例えば１．１μｍ程度である。
ｐ型ベース領域２は、トレンチ６の側壁に沿った部分（以下、ｐ-型チャネル領域とする）２ａよりも、トレンチ６の側壁から半導体基板３０のおもて面に平行な方向に所定距離だけ離れた部分（以下、ｐ型高濃度領域とする）２ｂで不純物濃度が高くなっている。ｐ-型チャネル領域（低濃度領域）２ａは、ＭＯＳＦＥＴのオン時にチャネル（ｎ型の反転層）が形成される部分であり、ｎ++型ソース領域４の直下（ドレイン側）において、トレンチ６の側壁に沿って設けられている。ｐ-型チャネル領域２ａは、ｎ++型ソース領域４およびｎ型電流拡散領域３に接し、かつトレンチ６の側壁のゲート絶縁膜７に接する。
ｐ型高濃度領域（高濃度領域）２ｂは、ｐ++型コンタクト領域５の直下に設けられ、ｎ++型ソース領域４の直下まで延在している。ｐ型高濃度領域２ｂは、半導体基板３０のおもて面に平行な方向にｐ-型チャネル領域２ａに隣接する。ｐ型高濃度領域２ｂは、ｐ型ベース領域２とｎ++型ソース領域４とのｐｎ接合と、ｐ型ベース領域２とｎ型電流拡散領域３とのｐｎ接合と、からそれぞれｐ型ベース領域２内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域として機能する。ｐ型高濃度領域２ｂを設けることで、低オン抵抗化を図るためにｐ-型チャネル領域２ａの厚さ（＝チャネル長Ｌ）を薄くしたとしても、ＭＯＳＦＥＴのオン時に短チャネル効果の増大を抑制することができ、ゲート閾値電圧の低下を抑制することができる。ｐ型高濃度領域２ｂがｐ-型チャネル領域２ａよりも高不純物濃度であれば、ハロー領域としての効果が得られる。
ｐ型高濃度領域２ｂは、後述するｐ型高濃度領域２ｂを形成するためのイオン注入４３（図７参照）時に生じるｐ型不純物の深さ方向の拡散（以下、縦方向拡散とする）により形成される第１～３部分２ｃ～２ｅで構成される。ｐ型高濃度領域２ｂの第１～３部分２ｃ～２ｅは、半導体基板３０のおもて面から異なる深さに位置する。また、ｐ型高濃度領域２ｂの第１～３部分２ｃ～２ｅは、ｐ型高濃度領域２ｂを形成するためのイオン注入４３時に生じるｐ型不純物の、半導体基板３０のおもて面に平行な方向の拡散（以下、横方向拡散とする）により、メサ領域の中央側から両トレンチ６側へそれぞれｐ++型コンタクト領域５から離れるように延在されｐ-型チャネル領域２ａに接する。
ｐ型高濃度領域２ｂの第１部分２ｃ（ハッチング部分）は、ｐ型高濃度領域２ｂの不純物濃度のピーク値（最大値：以下、ピーク濃度とする）を示す。ｐ型高濃度領域２ｂの第２，３部分２ｄ，２ｅ（第１部分２ｃよりも薄いハッチング部分）は、第１部分２ｃよりも不純物濃度が低い。ｐ型高濃度領域２ｂの第２，３部分２ｄ，２ｅは、それぞれ第１部分２ｃのソース側およびドレイン側に隣接する。ｐ型高濃度領域２ｂの第２部分２ｄは、ｐ++型コンタクト領域５に接する。ｐ型高濃度領域２ｂの第３部分２ｅは、ｎ型電流拡散領域３に接する。図１には、ｐ型不純物の縦方向拡散および横方向拡散によって生じるｐ型高濃度領域２ｂの不純物濃度分布を異なるハッチングで示している（図８においても同様）。
ｐ++型コンタクト領域５の両端部からそれぞれトレンチ６側へｐ++型コンタクト領域５から離れるようにｐ型高濃度領域２ｂの第１部分２ｃが延在する長さｘ２ａ，ｘ２ｂは、ｐ型高濃度領域２ｂを形成するためのイオン注入４３の条件に依らず、例えば０．２μｍ程度である。ｐ型高濃度領域２ｂの第２，３部分２ｄ，２ｅもｐ型高濃度領域２ｂの第１部分２ｃとほぼ同様の長さでトレンチ６側へ延在している。すなわち、ｐ型高濃度領域２ｂの幅ｗ２は、ｐ++型コンタクト領域５の幅ｗ１よりも０．４μｍ（＝０．２μｍ×２）程度広い。
ｐ型高濃度領域２ｂの第１部分２ｃは、トレンチ６の側壁から例えば０．０４μｍ以上０．２μｍ以下程度の距離（以下、離間距離とする）Ｔｃｈだけ離れていることがよい。ｐ型高濃度領域２ｂの第１部分２ｃのトレンチ６の側壁からの離間距離Ｔｃｈが上記下限値未満である場合、ｐ-型チャネル領域２ａの幅が狭くなりすぎることで、ＭＯＳＦＥＴとして機能しないからである。離間距離Ｔｃｈが上記上限値を超える場合、ｐ型高濃度領域２ｂのハロー領域としての効果が得られないからである。
離間距離Ｔｃｈを広くするほど、ｐ型高濃度領域２ｂを形成するためのプロセスマージンを確保することができる。このため、ｐ型高濃度領域２ｂを形成するためのイオン注入４３時に生じるｐ型不純物の横方向拡散によりｐ-型チャネル領域２ａが消滅することを抑制することができる。好ましくは、離間距離Ｔｃｈを例えば０．０６μｍ以上０．１μｍ以下程度とすることで、低オン抵抗化とゲート閾値電圧の低減抑制とのトレードオフ関係をさらに改善させることができる。
ｐ型高濃度領域２ｂの第１部分２ｃは、ｎ++型ソース領域４から離れて配置されている。ｐ型高濃度領域２ｂの第１部分２ｃは、ｐ型高濃度領域２ｂを形成するためのイオン注入４３時に生じるｐ型不純物の縦方向拡散によりｎ++型ソース領域４の不純物濃度が低下しない程度の深さ位置に、ｎ++型ソース領域４から離れて配置されていることがよい。ｐ型高濃度領域２ｂの第１部分２ｃは、ｐ++型コンタクト領域５に接していてもよい。
ｐ型高濃度領域２ｂの第１部分２ｃのピーク濃度の深さ位置は、ｐ型高濃度領域２ｂの内部に位置していればよく、半導体基板３０のおもて面から例えば０．４μｍ以上１．５μｍ以下程度の深さｄ４に位置する。ｐ型高濃度領域２ｂの第１部分２ｃのピーク濃度は、例えば、１×１０17／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。ｐ型高濃度領域２ｂの第１部分２ｃのピーク濃度で、ｐ型高濃度領域２ｂによるハロー領域の効果の大きさが決まる。
ｐ型高濃度領域２ｂの深さ方向における不純物濃度は、第１部分２ｃでピーク濃度を示し、当該ピーク濃度の深さ位置からソース側およびドレイン側それぞれへ向かうにしたがって低くなっている（図２参照）。ｐ型高濃度領域２ｂの、半導体基板３０のおもて面に平行な方向における不純物濃度は、ｐ++型コンタクト領域５の直下の部分でピーク濃度を示し、ｐ++型コンタクト領域５から離れる方向にトレンチ６側へ向かうにしたがって低くなっている（図３参照）。
ｐ型高濃度領域２ｂは、半導体基板３０のおもて面に平行な方向に第１部分２ｃが第２，３部分２ｄ，２ｅよりもトレンチ６側に位置する端部形状を有していてもよい。具体的には、例えば、ｐ型高濃度領域２ｂとｐ-型チャネル領域２ａとの界面は、半導体基板３０のおもて面に平行な方向にトレンチ６側へｐ型高濃度領域２ｂが突出し、ｐ型高濃度領域２ｂの第１部分２ｃで第２，３部分２ｄ，２ｅよりもトレンチ６の側壁との距離が短くなる略円弧状に湾曲（不図示）していてもよい。
層間絶縁膜９は、半導体基板３０のおもて面の全面に設けられ、ゲート電極８を覆う。層間絶縁膜９は、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜やＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜であってもよい。各メサ領域に、それぞれ、層間絶縁膜９を深さ方向に貫通して半導体基板３０に達するコンタクトホール９ａが設けられている。コンタクトホール９ａの幅は、例えば１．５μｍであってもよい。コンタクトホール９ａには、ｎ++型ソース領域４およびｐ++型コンタクト領域５が露出されている。
コンタクトホール９ａの内部において、半導体基板３０のおもて面上には、半導体基板３０とオーミックコンタクトを形成するシリサイド層（第１電極）１１が設けられている。シリサイド層１１は、例えばニッケルシリサイド（ＮｉＳｉやＮｉＳｉ2）層であってもよい。シリサイド層１１および層間絶縁膜９の表面には、コンタクトホール９ａを埋め込むようにソース電極１２が設けられている。ソース電極１２は、シリサイド層１１を介してｎ++型ソース領域４およびｐ++型コンタクト領域５に電気的に接続されている。
ソース電極１２は、例えば、アルミニウム（Ａｌ）を含むアルミニウムシリコン（ＡｌＳｉ）等のアルミニウム合金層である。ソース電極１２は、バリアメタルとアルミニウム合金層とを順に積層させた積層膜であってもよい。バリアメタルは、バリアメタルを挟んで対向する領域間での原子拡散や相互反応を防止する機能を有する。バリアメタルは、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜であってもよい。
半導体基板３０の裏面（ｎ+型ドレイン領域１５となるｎ+型出発基板３１の裏面）側には、ｎ型バッファ領域１３，１４およびｎ+型ドレイン領域１５が設けられている。ｎ型バッファ領域１３は、半導体基板３０の裏面からｎ型バッファ領域１４およびｎ+型ドレイン領域１５よりも深い位置に配置されている。ｎ型バッファ領域１４は、ｎ型バッファ領域１３とｎ+型ドレイン領域１５との間に設けられている。ｎ型バッファ領域１３，１４は、設けられていなくてもよい。ｎ+型ドレイン領域１５は、半導体基板３０の裏面に露出されている。
ｎ型バッファ領域１３は、例えば、再結合中心（ホールの捕獲中心）を形成する元素を含む再結合促進層である。ｎ型バッファ領域１３での再結合によりバイポーラ動作時のホール密度を低下させることができ、ｎ+型出発基板３１の基底面転位（Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）が積層欠陥となってｎ-型ドリフト領域１内へ拡張することを防止することができる。ｎ型バッファ領域１４は、ｎ+型出発基板３１の基底面転位を起点として発生する積層欠陥がｎ-型ドリフト領域１へ伝搬されることを抑制する転位変換層である。
半導体基板３０の裏面の全面に、ドレイン電極（第２電極）１６が設けられている。ドレイン電極１６は、シリサイド層（不図示）を介してｎ+型ドレイン領域１５に電気的に接続されている。半導体基板３０の裏面のシリサイド層は、例えば、半導体基板３０とのオーミックコンタクトを形成するモリブデン（Ｍｏ）膜およびニッケル（Ｎｉ）膜とを積層してなる積層膜であってもよい。これらモリブデン膜およびニッケルの厚さは、それぞれ０．７μｍおよび０．１μｍであってもよい。
ドレイン電極１６は、ドレインパッドを兼ねる。ドレイン電極１６は、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層膜であってもよい。これらチタン膜、ニッケル膜および金膜の厚さは、それぞれ０．２５μｍ、１．４５μｍおよび０．１μｍであってもよい。
次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。図４は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図５～８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図５～８では、ｎ型バッファ領域１４，１３（図１参照）を図示省略する（図９，１０においても同様）。ここでは、ｎ++型ソース領域４の、半導体基板３０のおもて面からの深さｄ１が、ｐ++型コンタクト領域５の、半導体基板３０のおもて面からの深さｄ２よりも浅い場合（図７参照）を例に説明する。
まず、図５に示すように、ｎ+型ドレイン領域１５となるｎ+型出発基板（半導体ウエハ）３１を用意する。次に、ｎ+型出発基板３１のおもて面に、ｎ型バッファ領域１４，１３となる各炭化珪素エピタキシャル層３２，３３（図１参照）を順にエピタキシャル成長させる。さらに、ｎ型炭化珪素エピタキシャル層３３の表面に、ｎ-型ドリフト領域１となるｎ-型炭化珪素エピタキシャル層３４を、製品完成後のｎ-型炭化珪素エピタキシャル層３４よりも薄い厚さｔ１でエピタキシャル成長させる。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素エピタキシャル層３４の表面層に、第１ｐ+型領域２１およびｐ+型領域２２ａをそれぞれ選択的に形成する。このｐ+型領域２２ａは、第２ｐ+型領域２２の一部である。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ+型領域２２ａの直下にｎ型領域２３を選択的に形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域の全域にわたって、ｎ-型炭化珪素エピタキシャル層３４の表面層にｎ型電流拡散領域３を形成する。ｎ型電流拡散領域３と、第１ｐ+型領域２１およびｐ+型領域２２ａと、ｎ型領域２３と、の形成順序を入れ替えてもよい。ｎ-型炭化珪素エピタキシャル層３４の、ｎ型電流拡散領域３およびｎ型領域２３よりもドレイン側の部分がｎ-型ドリフト領域１となる。
次に、エピタキシャル成長により、ｎ-型炭化珪素エピタキシャル層３４を所定の厚さｔ２だけ厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素エピタキシャル層３４の厚さを増した部分に、ｐ+型領域２２ａに達する深さでｐ+型領域２２ｂを選択的に形成する。ｐ+型領域２２ｂの幅は、ｐ+型領域２２ａの幅よりも狭くてもよい。ｐ+型領域２２ａ，２２ｂが深さ方向に連結されることで、第２ｐ+型領域２２が形成される。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域の全域にわたって、ｎ-型炭化珪素エピタキシャル層３４の厚さを増した部分に、ｎ型電流拡散領域３となるｎ型領域を形成することで、ｎ型電流拡散領域３の厚さを増やす。これによって、第１，２ｐ+型領域２１，２２間に、第１，２ｐ+型領域２１，２２に接するようにｎ型電流拡散領域３が形成される。ｐ+型領域２２ｂと、ｎ型電流拡散領域３となるｎ型領域との形成順序を入れ替えてもよい。
次に、ｎ-型炭化珪素エピタキシャル層３４上に、ｐ型ベース領域２となるｐ-型炭化珪素エピタキシャル層３５をエピタキシャル成長させる（ステップＳ１：第２工程）。ここまでの工程により、ｎ+型出発基板３１上に炭化珪素エピタキシャル層３２～３５を順に堆積した半導体基板（半導体ウエハ）３０が作製される。なお、ｐ-型炭化珪素エピタキシャル層３５は、ｎ-型のエピタキシャル膜にｐ型不純物をイオン注入することにより作製してもよい。次に、ｐ型炭化珪素エピタキシャル層３５に、ゲート閾値電圧制御のためのｎ型不純物またはｐ型不純物のイオン注入（チャネルイオン注入）を行う（ステップＳ２）。
次に、ｐ-型炭化珪素エピタキシャル層３５の外周部を除去して、活性領域にｐ-型炭化珪素エピタキシャル層３５を台地（メサ）状に残す（ステップＳ３）。これにより、エッジ終端領域において、半導体基板３０のおもて面にｎ-型炭化珪素エピタキシャル層３４が露出される。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域の全域にわたって、ｐ-型炭化珪素エピタキシャル層３５の表面層にｎ++型ソース領域４を形成する（ステップＳ４：第３工程）。
次に、図６に示すように、ｐ-型炭化珪素エピタキシャル層３５の表面に、ｐ++型コンタクト領域５の形成領域に対応する部分に開口部４１ａを有するイオン注入用マスク４１を形成する。次に、イオン注入用マスク４１をマスクとして、半導体基板３０のおもて面に略垂直な方向からｐ型不純物をイオン注入（第１イオン注入）４２して、ｐ-型炭化珪素エピタキシャル層３５の表面層に、ｎ++型ソース領域４を深さ方向に貫通する深さｄ２でｐ++型コンタクト領域５を選択的に形成する（ステップＳ５のその１：第５工程）。イオン注入４２は、多段（複数回）に行ってもよい。
例えば、異なる加速エネルギーでの複数段（図４では２～４段目）のイオン注入４２により、ボックスプロファイルのｐ++型コンタクト領域５を形成する。この３段のイオン注入４２の条件は例えば１価のアルミニウム（Ａｌ+）をドーパントとし、その加速エネルギーを例えばそれぞれ１６０ｋｅＶ、９０ｋｅＶおよび４０ｋｅＶとしてもよい。ｐ-型炭化珪素エピタキシャル層３５の、ｎ++型ソース領域４およびｐ++型コンタクト領域５を除く部分がｐ型ベース領域２となる。
さらに、上述したイオン注入４２に続けて、図７に示すように、同一のイオン注入用マスク４１をマスクとして、半導体基板３０のおもて面に略垂直な方向からｐ型不純物をイオン注入（第２イオン注入）４３して、ｐ-型炭化珪素エピタキシャル層３５の内部に、ｐ型高濃度領域２ｂを選択的に形成する（ステップＳ５のその２：第６工程）。このイオン注入４３は、ｐ++型コンタクト領域５を形成するためのイオン注入４２よりも高い加速エネルギーで行う（図４では１段目）。ステップＳ５の処理においてイオン注入４２，４３の順序を入れ替えてもよい。
ｐ++型コンタクト領域５の形成領域に対応する部分に開口部４１ａを有するイオン注入用マスク４１を用いるため、ｐ++型コンタクト領域５の直下にｐ型不純物をイオン注入４３することができる。このイオン注入４３によるｐ型不純物の縦方向拡散により、図８に示すように、ｐ++型コンタクト領域５の直下に、不純物濃度の異なる第１～３部分２ｃ～２ｅを有するｐ型高濃度領域２ｂが形成される。ｐ型高濃度領域２ｂの第１部分２ｃはイオン注入４３の飛程の深さ付近に形成され、第２，３部分２ｄ，２ｅはそれぞれイオン注入４３の飛程の深さからソース側およびドレイン側に形成される。
さらに、イオン注入４３されたｐ型不純物は、イオン注入用マスク４１の開口部４１ａの端部から０．２μｍ程度の長さｘ２ａ，ｘ２ｂ（図１参照）で、ｐ++型コンタクト領域５から離れる方向へ横方向拡散される。このため、ｐ型高濃度領域２ｂは、ｐ++型コンタクト領域５の直下からｎ++型ソース領域４の直下まで延在する。ｐ型高濃度領域２ｂの幅ｗ２は、イオン注入用マスク４１の開口部４１ａの幅ｗ１１よりも０．４μｍ（＝０．２μｍ×２）程度広くなる。ｐ型高濃度領域２ｂの不純物濃度の縦方向および横方向の各ピーク濃度は、イオン注入４３のドーズ量で決まる。
イオン注入４３の条件は、例えば、２価のアルミニウム（Ａｌ2+）をドーパントとし、その加速エネルギーを例えば７００ｋｅＶとしてもよい。イオン注入４３は多段（複数回）に行ってもよい。ｐ型ベース領域２の、ｐ型高濃度領域２ｂを除く部分がｐ型ベース領域２のｐ-型チャネル領域２ａとなる。すなわち、ｐ型ベース領域２のｐ-型チャネル領域２ａは、イオン注入４２，４３による不純物が導入されずに、ｐ-型炭化珪素エピタキシャル層３５のエピタキシャル成長時の不純物濃度を有する領域である。ステップＳ４の処理とステップＳ５の処理とを入れ替えてもよい。
次に、イオン注入用マスク４１を除去した後、エッジ終端領域に所定の耐圧構造を形成する（ステップＳ６）。この製造プロセスで行うすべてのイオン注入で用いるイオン注入用マスクには、レジスト膜をマスクとして用いてもよいし、酸化膜をマスクとして用いてもよい。次に、半導体基板３０にイオン注入したすべての不純物を活性化させるための熱処理を行う（ステップＳ７）。次に、ｎ++型ソース領域４およびｐ型ベース領域２のｐ-型チャネル領域２ａを貫通して、ｎ型電流拡散領域３の内部の第１ｐ+型領域２１に達するトレンチ６を形成する（ステップＳ８：第７工程）。
次に、一般的な方法により、トレンチ６の内部に、ゲート絶縁膜７を介して例えばポリシリコン（ｐｏｌｙ－Ｓｉ）を埋め込むことでゲート電極８を形成する（ステップＳ９：第８工程）。その後、半導体基板３０のおもて面に、表面電極としてシリサイド層１１およびソース電極１２を形成する。半導体基板３０の裏面に、表面電極としてシリサイド層（不図示）およびドレイン電極１６を形成する（ステップＳ１０：第９，１０工程）。その後、半導体基板３０をダイシング（切断）して個々のチップ状に個片化することで、ｐ型高濃度領域２ｂを有するｐ型ベース領域を備えた炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態１によれば、ｐ型ベース領域は、トレンチ側壁から離れた部分に、ｐ-型チャネル領域に隣接してｐ型高濃度領域を有する。このｐ型高濃度領域の不純物濃度は、ｐ++型コンタクト領域の直下でピーク濃度を示し、半導体基板のおもて面に平行な方向にｐ-型チャネル領域側に向かうにしたがって低くなっている。このｐ型高濃度領域がＨＡＬＯ領域として機能するため、短チャネル効果の増大が抑制され、ゲート閾値電圧低下が抑制されるため、高いゲート閾値電圧と低オン抵抗との両立や、オフ時のリーク電流の抑制が可能である。
また、実施の形態１によれば、ｐ++型コンタクト領域を形成するためのイオン注入に用いたイオン注入用マスクを用いて、半導体基板のおもて面に略垂直な方向からｐ型不純物をイオン注入することにより、上述した不純物濃度分布を有するｐ型高濃度領域を形成することができる。ＨＡＬＯ領域となるｐ型高濃度領域を形成するにあたって、従来のようにトレンチ側壁への斜めイオン注入を行わないため、寸法精度よくｐ型高濃度領域を形成することができる。このため、１枚の半導体ウエハ面内に形成される各単位セルの特性ばらつきを抑制することができる。
また、実施の形態１によれば、ｐ++型コンタクト領域を形成するためのイオン注入工程でのイオン注入段数（回数）を増やすだけで、ｐ型高濃度領域を形成することができる。このため、ハロー領域を備えていない従来の炭化珪素半導体装置の製造方法（図１４参照）からの工程数および工程順序の変更がほぼ無いに等しい。製造ラインの設計変更等を行う必要がなく、かつトレンチ側壁への斜めイオン注入によりｐ型高濃度領域を形成する場合に比べて工程リードタイムを短くすることができる。したがって、ｐ型ベース領域のｐ型高濃度領域を効率よく形成することができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、図４～６，８～１０を参照して説明する。図９，１０は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置１０の製造方法を適用して、ｐ型高濃度領域２ｂの第１部分２ｃのトレンチ６の側壁からの離間距離Ｔｃｈ（図１参照）をより短くした炭化珪素半導体装置の製造方法である。
実施の形態２にかかる炭化珪素半導体装置の製造方法においては、まず、実施の形態１と同様に、ステップＳ１～Ｓ４の処理を順に行う（図４，５参照）。次に、実施の形態１と同様に、ｐ++型コンタクト領域５の形成領域に対応する部分に開口部４１ａを有するイオン注入用マスク４１を形成し、当該イオン注入用マスク４１をマスクとしてｐ型不純物をイオン注入４２することでｐ++型コンタクト領域５を選択的に形成する（図６参照）。
次に、図９に示すように、フォトリソグラフィおよびエッチングにより、イオン注入用マスク４１の開口部４１ａ’の幅ｗ１２を広げる。次に、図１０に示すように、ｐ++型コンタクト領域５の形成時よりも幅ｗ１２を広げた開口部４１ａ’を有するイオン注入用マスク４１をマスクとして、半導体基板３０のおもて面に略垂直な方向からｐ型不純物をイオン注入（第２イオン注入）４４し、ｐ-型炭化珪素エピタキシャル層３５の内部に、ｐ型高濃度領域２ｂを選択的に形成する（ステップＳ５）。
イオン注入４４の条件は、例えば、実施の形態１のイオン注入４３の条件と同じである。このイオン注入４４により、実施の形態１と同様に、ｐ++型コンタクト領域５の直下に、ｐ型ベース領域２のｐ型高濃度領域２ｂが形成される。さらに、イオン注入４４されたｐ型不純物は、イオン注入用マスク４１の、幅ｗ１２を広げた開口部４１ａ’の端部から０．２μｍ程度横方向拡散される。
実施の形態２においては、上述したように、ｐ型高濃度領域２ｂを形成するためのイオン注入４４時に、ｐ++型コンタクト領域５を形成するためのイオン注入４２時よりも開口部４１ａ’の幅ｗ１２の広いイオン注入用マスク４１を用いる。これによって、ｐ型高濃度領域２ｂの幅ｗ２が実施の形態１においてｐ型高濃度領域２ｂを形成する場合よりも広くなるため、ｐ型高濃度領域２ｂの第１部分２ｃのトレンチ６の側壁からの離間距離Ｔｃｈをより短くすることができる。
イオン注入用マスク４１に代えて、幅ｗ１２の開口部を有するイオン注入用マスクを新たに形成し、当該新たに形成したイオン注入用マスクをマスクとしてイオン注入４４を行ってもよい。その後、実施の形態１と同様に、ステップＳ６～Ｓ１０の処理を順に行うことで（図４参照）、ｐ型高濃度領域２ｂの第１部分２ｃのトレンチ６の側壁からの離間距離Ｔｃｈをより短くした炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｐ型高濃度領域を形成するためのイオン注入に用いるイオン注入用マスクの開口幅を広くすることで、ｐ型高濃度領域の第１部分の離間距離をより短くすることができる。
（実施例１）
次に、炭化珪素エピタキシャル層にイオン注入されたｐ型不純物の横方向拡散について検証した。図１１は、炭化珪素エピタキシャル層にイオン注入された不純物分布を模式的に示す特性図である。図１１は、炭化珪素エピタキシャル層５１の表面（イオン注入面）の所定点（１点）５２からイオン注入されたｐ型不純物の拡がりをシミュレーションした結果である。図１１には、ｐ型不純物が多く存在する範囲５３をハッチングで示し、当該範囲５３から外れた位置まで拡がったｐ型不純物を図示省略する。なお、ｐ型不純物の拡がりは走査型静電容量顕微鏡や、走査型非線形誘電率顕微鏡、走査型マイクロ波顕微鏡などにより推定可能である。
図１１の横軸は、炭化珪素エピタキシャル層５１のイオン注入面からの深さ［Å］である。図１１の縦軸は、炭化珪素エピタキシャル層５１のイオン注入面の所定点５２（＝０［Å］）から当該イオン注入面に平行な方向（横方向）へのｐ型不純物の横方向拡散の長さである。切断線Ｃ－Ｃ’は、炭化珪素エピタキシャル層５１のイオン注入面の所定点５２を通り、当該イオン注入面に垂直な切断線である。炭化珪素エピタキシャル層５１へのｐ型不純物のイオン注入の条件は、２価のアルミニウム（Ａｌ2+）をドーパントとし、その加速エネルギーを例えば７００ｋｅＶとした。
図１１に示す結果から、炭化珪素エピタキシャル層５１のイオン注入面の所定点５２からイオン注入されたｐ型不純物は、炭化珪素エピタキシャル層５１のイオン注入面から縦方向拡散するとともに、当該所定点５２を中心としてほぼ対称的に横方向拡散して拡がることが確認された。また、炭化珪素エピタキシャル層５１のイオン注入面から０．４μｍ程度の深さ位置における横方向拡散の長さｘ２’が０．２μｍ程度であることが確認された。
（実施例２）
次に、ｐ型高濃度領域２ｂの第１部分２ｃのピーク濃度と、ｐ型高濃度領域２ｂの第１部分２ｃのトレンチ６の側壁からの離間距離Ｔｃｈと、の関係について検証した。図１２は、実施例２のｐ型高濃度領域の第１部分のピーク濃度と離間距離との関係を示す特性図である。図１２の横軸はｐ型高濃度領域の第１部分のピーク濃度であり、縦軸は上述した実施の形態１にかかる炭化珪素半導体装置１０のゲート閾値電圧Ｖｔｈである。炭化珪素半導体装置１０に印加するドレイン－ソース間電圧を２０Ｖとした。
図１２に示す結果から、離間距離Ｔｃｈが０．１μｍよりも広い場合、ｐ型高濃度領域２ｂの第１部分２ｃのピーク濃度に依らず、ゲート閾値電圧Ｖｔｈが変化しにくいことが確認された。また、離間距離Ｔｃｈを狭くするほど、ゲート閾値電圧Ｖｔｈを高くすることができることが確認された。したがって、本発明は、離間距離Ｔｃｈが０．１μｍ以下の場合に有用である。また、ｐ型高濃度領域の第１部分のピーク濃度を高くするほど、ゲート閾値電圧Ｖｔｈを高くすることができることが確認された。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば上述したｐ++型コンタクト領域およびｐ型高濃度領域を形成するためのイオン注入条件は一例であり、仕様等に応じて種々設定される。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト領域
２ ｐ型ベース領域
２ａ ｐ-型チャネル領域
２ｂ ｐ型高濃度領域
２ｃ～２ｅ ｐ型高濃度領域の第１～３部分
３ ｎ型電流拡散領域
４ ｎ++型ソース領域
５ ｐ++型コンタクト領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
９ａ コンタクトホール
１０ 炭化珪素半導体装置
１１ シリサイド層
１２ ソース電極
１３，１４ ｎ型バッファ領域
１５ ｎ+型ドレイン領域
１６ ドレイン電極
２１ トレンチ底面のｐ+型領域（第１ｐ+型領域）
２２ メサ領域のｐ+型領域（第２ｐ+型領域）
２２ａ，２２ｂ ｐ+型領域
２３ ｎ型領域
３０ 半導体基板
３１ ｎ+型出発基板
３２～３５，５１ 炭化珪素エピタキシャル層
４１ イオン注入用マスク
４１ａ，４１ａ' イオン注入用マスクの開口部
４２～４４ イオン注入
５２ 炭化珪素エピタキシャル層にイオン注入する所定点
ｄ１ ｎ++型ソース領域の深さ
ｄ２ ｐ++型コンタクト領域の深さ
ｄ３ 半導体基板のおもて面から、ｐ型ベース領域とｎ型電流拡散領域との界面までの深さ
ｄ４ ｐ型高濃度領域の第１部分のピーク濃度の、半導体基板のおもて面からの深さ位置
Ｌ チャネル長
Ｔｃｈ ｐ型高濃度領域の第１部分の、トレンチからの距離（離間距離）
ｗ１ ｐ++型コンタクト領域の幅
ｗ２ ｐ型高濃度領域の幅
ｗ１１，ｗ１２ イオン注入用マスクの開口部の幅
ｘ２ａ，ｘ２ｂ イオン注入用マスクの開口部の端部からｐ型不純物が横方向拡散する長さ

Claims (12)

  1. 炭化珪素からなる半導体基板と、
    前記半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
    前記第１半導体層よりも前記半導体基板のおもて面側に設けられ、前記半導体基板のおもて面を形成する第２半導体層と、
    前記第２半導体層の表面に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の表面に選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体層の、前記第１半導体領域および前記第２半導体領域を除く部分であり、前記第２半導体領域よりも不純物濃度の低い第２導電型の第３半導体領域と、
    前記第３半導体領域の一部であり、深さ方向に前記第２半導体領域に対向する第２導電型の高濃度領域と、
    前記第３半導体領域の、前記高濃度領域を除く部分であり、前記半導体基板のおもて面に平行な方向に前記高濃度領域に対向し、かつ深さ方向に前記第１半導体領域および前記第１半導体層に対向する第２導電型の低濃度領域と、
    前記半導体基板のおもて面から前記第１半導体領域および前記低濃度領域を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記高濃度領域の不純物濃度は、前記半導体基板のおもて面に平行な方向に前記低濃度領域に近づくにしたがって低くなっており、
    前記高濃度領域の不純物濃度は、不純物濃度が最大となる深さ位置から前記半導体基板のおもて面側および裏面側にそれぞれ向かうにしたがって低くなっており、
    前記高濃度領域の不純物濃度が最大となる深さ位置は、深さ方向に前記第１半導体領域から離れていることを特徴とする炭化珪素半導体装置。
  2. 前記高濃度領域の幅は、前記第２半導体領域の幅よりも広いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記高濃度領域は、深さ方向に前記第１半導体領域および前記第２半導体領域に対向することを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記高濃度領域から前記トレンチまでの距離は、０．０４μｍ以上０．２μｍ以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記高濃度領域から前記トレンチまでの距離は、０．０６μｍ以上０．１μｍ以下であることを特徴とする請求項４に記載の炭化珪素半導体装置。
  6. 炭化珪素からなる第１導電型の出発基板の表面に、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１半導体層を堆積する第１工程と、
    前記第１半導体層の表面に炭化珪素からなる第２導電型の第２半導体層を形成し、裏面を前記出発基板とし、おもて面を前記第２半導体層とする半導体基板を形成する第２工程と、
    前記第２半導体層の表面に、第１導電型の第１半導体領域を選択的に形成する第３工程と、
    前記第２半導体層の表面に、所定箇所に開口部を有するイオン注入用マスクを形成する第４工程と、
    前記イオン注入用マスクを用いて第２導電型不純物を第１イオン注入することで、前記第２半導体層の表面に、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第５工程と、
    前記イオン注入用マスクを用いて、前記第１イオン注入よりも高い加速エネルギーで第２導電型不純物を第２イオン注入することで、前記第２半導体層の内部において、前記第２半導体領域よりも前記半導体基板の裏面側に、前記第２半導体層よりも不純物濃度が高く、前記第２半導体領域よりも不純物濃度が低い第２導電型の高濃度領域を形成し、
    かつ、前記第２半導体層の、前記第１半導体領域、前記第２半導体領域および前記高濃度領域を除く部分を、前記半導体基板のおもて面に平行な方向に前記高濃度領域に対向する第２導電型の低濃度領域として残して、前記高濃度領域および前記低濃度領域からなる第２導電型の第３半導体領域を形成する第６工程と、
    前記半導体基板のおもて面から前記第１半導体領域および前記低濃度領域を貫通して前記第１半導体層に達するトレンチを形成する第７工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第９工程と、
    前記半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第６工程では、前記第２イオン注入の飛程を、前記第１半導体領域よりも深い位置に設定することを特徴とする炭化珪素半導体装置の製造方法。
  7. 炭化珪素からなる第１導電型の出発基板の表面に、前記出発基板よりも不純物濃度の低い炭化珪素からなる第１導電型の第１半導体層を堆積する第１工程と、
    前記第１半導体層の表面に炭化珪素からなる第２導電型の第２半導体層を形成し、裏面を前記出発基板とし、おもて面を前記第２半導体層とする半導体基板を形成する第２工程と、
    前記第２半導体層の表面に、第１導電型の第１半導体領域を選択的に形成する第３工程と、
    前記第２半導体層の表面に、所定箇所に開口部を有するイオン注入用マスクを形成する第４工程と、
    前記イオン注入用マスクを用いて第２導電型不純物を第１イオン注入することで、前記第２半導体層の表面に、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域を形成する第５工程と、
    前記イオン注入用マスクを用いて、前記第１イオン注入よりも高い加速エネルギーで第２導電型不純物を第２イオン注入することで、前記第２半導体層の内部において、前記第２半導体領域よりも前記半導体基板の裏面側に、前記第２半導体層よりも不純物濃度が高く、前記第２半導体領域よりも不純物濃度が低い第２導電型の高濃度領域を形成し、
    かつ、前記第２半導体層の、前記第１半導体領域、前記第２半導体領域および前記高濃度領域を除く部分を、前記半導体基板のおもて面に平行な方向に前記高濃度領域に対向する第２導電型の低濃度領域として残して、前記高濃度領域および前記低濃度領域からなる第２導電型の第３半導体領域を形成する第６工程と、
    前記半導体基板のおもて面から前記第１半導体領域および前記低濃度領域を貫通して前記第１半導体層に達するトレンチを形成する第７工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第９工程と、
    前記半導体基板の裏面に第２電極を形成する第１０工程と、
    を含み、
    前記第５工程の後、前記第６工程の前に、前記イオン注入用マスクの開口部の幅を広げる第１１工程をさらに含むことを特徴とする炭化珪素半導体装置の製造方法。
  8. 前記第５工程および前記第６工程を連続して行うことを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
  9. 前記第６工程では、前記高濃度領域から前記トレンチまでの距離を、０．０４μｍ以上０．２μｍ以下にすることを特徴とする請求項６～８のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  10. 前記高濃度領域から前記トレンチまでの距離は、０．０６μｍ以上０．１μｍ以下であることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記第６工程では、前記第２イオン注入された第２導電型不純物が前記半導体基板のおもて面に平行な方向に拡散され、前記高濃度領域の不純物濃度が前記半導体基板のおもて面に平行な方向に前記低濃度領域に近づくにしたがって低くなることを特徴とする請求項６～１０のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  12. 前記第６工程では、前記第２イオン注入された第２導電型不純物が前記半導体基板のおもて面に平行な方向に拡散され、前記高濃度領域の幅が前記イオン注入用マスクの開口部の幅よりも広くなることを特徴とする請求項６～１１のいずれか一つに記載の炭化珪素半導体装置の製造方法。
JP2018244471A 2018-12-27 2018-12-27 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP7275573B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018244471A JP7275573B2 (ja) 2018-12-27 2018-12-27 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN201911004133.5A CN111384179B (zh) 2018-12-27 2019-10-22 碳化硅半导体装置及碳化硅半导体装置的制造方法
US16/660,129 US10930741B2 (en) 2018-12-27 2019-10-22 Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
DE102019216309.2A DE102019216309A1 (de) 2018-12-27 2019-10-23 Siliciumcarbid-halbleitervorrichtung und verfahren zur herstellung einer siliciumcarbid-halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018244471A JP7275573B2 (ja) 2018-12-27 2018-12-27 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020107703A JP2020107703A (ja) 2020-07-09
JP7275573B2 true JP7275573B2 (ja) 2023-05-18

Family

ID=71079806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018244471A Active JP7275573B2 (ja) 2018-12-27 2018-12-27 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (4)

Country Link
US (1) US10930741B2 (ja)
JP (1) JP7275573B2 (ja)
CN (1) CN111384179B (ja)
DE (1) DE102019216309A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019108062B4 (de) * 2019-03-28 2021-06-10 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
US20230207681A1 (en) * 2020-10-22 2023-06-29 Mitsubishi Electric Corporation Semiconductor device
KR20220065324A (ko) * 2020-11-13 2022-05-20 현대자동차주식회사 반도체 소자
JP7625903B2 (ja) 2021-03-08 2025-02-04 富士電機株式会社 絶縁ゲート型半導体装置
JP2024528146A (ja) * 2021-11-17 2024-07-26 湖北九峰山実験室 炭化珪素半導体装置及びその製造方法本願は、２０２１年１１月１７日中国特許庁に提出した、出願番号が２０２１１１３６３５０３．１、発明名称が「炭化珪素半導体装置及びその製造方法」である中国特許出願の優先権を要求し、その全ての内容が引用により本願に組み込まれる。本願は、２０２１年１１月１７日中国特許庁に提出した、出願番号が２０２１２２８２７４００．８、発明名称が「炭化珪素半導体装置」である中国特許出願の優先権を要求し、その全ての内容が引用により本願に組み込まれる。
CN114823911B (zh) * 2022-06-30 2022-10-04 成都蓉矽半导体有限公司 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
DE102023207745A1 (de) 2023-08-11 2025-02-13 Robert Bosch Gesellschaft mit beschränkter Haftung Sic-mosfet mit selbstjustierter aufweitungsregion

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277839A (ja) 2008-05-14 2009-11-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2012099601A (ja) 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013214660A (ja) 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2014103256A1 (ja) 2012-12-28 2014-07-03 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2018052098A1 (ja) 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US6645815B2 (en) * 2001-11-20 2003-11-11 General Semiconductor, Inc. Method for forming trench MOSFET device with low parasitic resistance
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
JP5101030B2 (ja) 2006-04-10 2012-12-19 三菱電機株式会社 トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5196980B2 (ja) * 2007-12-10 2013-05-15 株式会社東芝 半導体装置
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
CN104737296B (zh) * 2012-10-18 2018-01-05 三菱电机株式会社 碳化硅半导体装置及其制造方法
JP6077385B2 (ja) * 2013-05-17 2017-02-08 トヨタ自動車株式会社 半導体装置
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6428489B2 (ja) * 2014-09-16 2018-11-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
DE112016003509B4 (de) * 2015-10-16 2023-07-20 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE112016003510B4 (de) * 2015-10-16 2023-11-16 Fuji Electric Co., Ltd. HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016226237B4 (de) * 2016-02-01 2024-07-18 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6416143B2 (ja) 2016-03-16 2018-10-31 株式会社東芝 半導体装置
EP3264470A1 (en) * 2016-06-29 2018-01-03 ABB Schweiz AG Short channel trench power mosfet
JP6919159B2 (ja) * 2016-07-29 2021-08-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6617657B2 (ja) * 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
US10622446B2 (en) * 2016-08-05 2020-04-14 Fuji Electric Co., Ltd. Silicon carbide based power semiconductor device with low on voltage and high speed characteristics
JP6766512B2 (ja) * 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016219020B4 (de) * 2016-09-30 2019-11-07 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren zum Bearbeiten einer Leistungshalbleitervorrichtung
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6848317B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6880669B2 (ja) * 2016-11-16 2021-06-02 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7182850B2 (ja) * 2016-11-16 2022-12-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6871562B2 (ja) * 2016-11-16 2021-05-12 富士電機株式会社 炭化珪素半導体素子およびその製造方法
JP6848382B2 (ja) * 2016-11-16 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6996082B2 (ja) * 2016-12-22 2022-01-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6855793B2 (ja) * 2016-12-28 2021-04-07 富士電機株式会社 半導体装置
JP2018182032A (ja) * 2017-04-11 2018-11-15 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6988140B2 (ja) * 2017-04-12 2022-01-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6988175B2 (ja) * 2017-06-09 2022-01-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7029710B2 (ja) * 2017-06-16 2022-03-04 富士電機株式会社 半導体装置
JP7196403B2 (ja) * 2018-03-09 2022-12-27 富士電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277839A (ja) 2008-05-14 2009-11-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2012099601A (ja) 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013214660A (ja) 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2014103256A1 (ja) 2012-12-28 2014-07-03 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2018052098A1 (ja) 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE102019216309A1 (de) 2020-07-02
JP2020107703A (ja) 2020-07-09
US20200212183A1 (en) 2020-07-02
CN111384179B (zh) 2025-02-07
US10930741B2 (en) 2021-02-23
CN111384179A (zh) 2020-07-07

Similar Documents

Publication Publication Date Title
JP7275573B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10403749B2 (en) Method of manufacturing semiconductor device
JP6115678B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US8362552B2 (en) MOSFET device with reduced breakdown voltage
US10453917B2 (en) Method of manufacturing semiconductor device
US7948029B2 (en) MOS device with varying trench depth
US20110006362A1 (en) Trench MOSFET with on-resistance reduction
JP7243094B2 (ja) 半導体装置
US10418445B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP7057555B2 (ja) 半導体装置
US11139376B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US8513712B2 (en) Method and apparatus for forming a semiconductor gate
JP7432071B2 (ja) 半導体装置およびその製造方法
JP7017733B2 (ja) 半導体装置および半導体装置の製造方法
JP2023114931A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6750300B2 (ja) 半導体装置および半導体装置の製造方法
JP7379880B2 (ja) 半導体装置
JP7290028B2 (ja) 半導体装置および半導体装置の製造方法
US20230326960A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7443853B2 (ja) 炭化珪素半導体装置
CN112466924A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
US20240072152A1 (en) Method of manufacturing semiconductor device
JP7508764B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP2025025361A (ja) 半導体装置及び半導体装置の製造方法
JP2021040042A (ja) 超接合半導体装置および超接合半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230417

R150 Certificate of patent or registration of utility model

Ref document number: 7275573

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150