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JP6335089B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造技術に関し、例えばトレンチ型ＭＯＳ（Metal Oxide Semiconductor）ゲート構造を備える炭化珪素半導体装置およびその製造に好適に利用できるものである。
特開２０１３−２１９１６１号公報（特許文献１）には、ウエル領域の表面部に形成された第１導電型のソース領域と、ソース領域の所定の領域に少なくとも底面がドリフト層で露出されるように形成されたトレンチと、ウエル領域であってトレンチの側面に沿って形成された第１導電型のチャネル層とを備えた半導体装置が記載されている。チャネル層はドリフト層とソース領域との間にのみ形成され、チャネル層の第１導電型の不純物濃度は全体的に均一である。
また、特開２０１２−０９９８３４号公報（特許文献２）には、トレンチの側壁に接するゲート酸化膜とチャネル反転層表面との間に他導電型シリコン半導体層が形成されるＭＯＳゲート型炭化珪素半導体装置が記載されている。他導電型シリコン半導体層がアモルファスシリコン層で形成され、レーザー光をアモルファスシリコン層に対してＭＯＳゲート型炭化珪素半導体装置のチャネル電流が流れる方向と交差しない方向へスキャンしてアモルファスシリコン層をポリシリコンに変換する技術が開示されている。
また、特開２００８−０１６７４７号公報（特許文献３）には、第一導電型半導体基板上にこの順に積層される第一導電型ドリフト層、第二導電型ベース層、第一導電型ソース層と、第一導電型ソース層の表面からドリフト層に達するストライプ状トレンチと、トレンチ底部に第二導電型層とを備えるトレンチＭＯＳ型炭化珪素半導体装置が記載されている。トレンチ底部の第二導電型層と第二導電型ベース層とは、ストライプ状トレンチ両端のトレンチ幅方向の側壁面に設けられる第二導電型領域により導電接続されている。
また、特開２００６−３５１７４４号公報（特許文献４）には、炭化珪素半導体基板にゲート酸化膜を形成する工程の前に、温度１５００℃以上の減圧反応炉中で、水素の供給により半導体基板表面を数ｎｍ〜０．１μｍ程度エッチングする表面処理工程を施す炭化珪素半導体装置の製造方法が記載されている。
また、特開２００６−３５１７４３号公報（特許文献５）には、一導電型領域に挟まれた他導電型領域表面にゲート酸化膜を介して形成されるポリシリコンゲート電極を備えるＭＯＳゲート型炭化珪素半導体装置が記載されており、ゲート酸化膜に接する他導電型領域が他導電型シリコン半導体層で形成されている。
特開２０１３−２１９１６１号公報 特開２０１２−０９９８３４号公報 特開２００８−０１６７４７号公報 特開２００６−３５１７４４号公報 特開２００６−３５１７４３号公報
トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置では、注入エネルギーが互いに異なるイオン注入を２回以上行うことにより、チャネル領域となるｐ−型ボディー層を形成している。このため、ｐ−型ボディー層には、トレンチの側面に沿って深さ方向に不純物濃度の濃淡が生じ、トレンチの側面に露出するｐ−型ボディー層、すなわちチャネル表面（チャネル反転層表面）の不純物濃度が不均一となる。そこで、ｐ−型ボディー層にトレンチを形成した後、トレンチの側面に露出するｐ−型ボディー層に対してｐ型不純物を斜めイオン注入することにより、チャネル表面の不純物濃度を均一としている。
しかし、斜めイオン注入では、トレンチの底部のｎ−型ドリフト層にもｐ型不純物が導入されるため、チャネル長の制御が困難となり、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の動作特性がばらつくという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、注入エネルギーが互いに異なるイオン注入を２回以上行うことにより形成されたｐ−型ボディー層に対して、トレンチを形成した後、ｐ型不純物を斜めイオン注入することにより、トレンチの側壁部に、トレンチの側面に沿って深さ方向に均一の不純物濃度分布を有するｐ型チャネル層を形成する。また、ｐ−型ボディー層とｎ−層ドリフト層との間に、ｐ型チャネル層、ｐ−型ボディー層およびｎ−型ドリフト層よりも不純物濃度の高いｎ型層を形成することにより、チャネル長を規定する。これらにより、動作特性のばらつきを抑制する。
一実施の形態によれば、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置において、動作特性のばらつきを抑制することができる。
一実施の形態によるトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の要部断面図である。 一実施の形態によるトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図２に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図３に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図４に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図５に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図６に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図７に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図８に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図９に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図１０に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 図１１に続く、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の製造工程を示す要部断面図である。 本発明者らが検討したトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
なお、ここで使用する「＋」および「−」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度が高くなることを意味し、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度が高くなることを意味する。
（課題の詳細な説明）
まず、本実施の形態によるトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の構成およびその製造方法がより明確となると思われるため、本発明者らによって見出されたトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置における解決しようとする課題について、図１３を用いて以下に説明する。図１３は、本発明者らが検討したトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置の要部断面図である。
炭化珪素半導体装置は、ｎ型の導電性を示す基板ＳＢの主面上に、ｎ型の導電性を示すｎ−型ドリフト層ＮＥａ、ｐ型の導電性を示すｐ−型ボディー層ＰＢ、およびｎ＋型ソース層ＮＳが順次形成されている。基板ＳＢは、ドレイン層として機能し、ｐ−型ボディー層ＰＢは、チャネル領域として機能する。基板ＳＢの不純物濃度は、例えば１×１０１８ｃｍ−３以上、ｎ−型ドリフト層ＮＥａの不純物濃度は、例えば８×１０１５ｃｍ−３程度であり、ｐ−型ボディー層ＰＢの不純物濃度は、例えば１×１０１６ｃｍ−３程度であり、ｎ＋型ソース層ＮＳの不純物濃度は、例えば１×１０１９ｃｍ−３以上である。
さらに、ｎ＋型ソース層ＮＳおよびｐ−型ボディー層ＰＢを貫通して、ｎ−型ドリフト層ＮＥａに達するトレンチＴＲが形成されており、トレンチＴＲの側面および底面を含む内壁に沿ってゲート絶縁膜ＧＩが形成されており、トレンチＴＲの内部を埋め込むように第１ゲート電極ＧＥ１が形成されている。従って、トレンチＴＲの側壁部のｎ＋型ソース層ＮＳとｎ−型ドリフト層ＮＥａとに挟まれたｐ−型ボディー層ＰＢの露出面が、チャネル表面となる。
近年、炭化珪素半導体装置では、価格競争力を高めるため、チャネル領域となるｐ−型ボディー層ＰＢをこれまでのエピタキシャル成長法に代えて、イオン注入法により形成している。しかし、炭化珪素（ＳｉＣ）中は不純物が拡散しないため、ｐ−型ボディー層ＰＢは、注入条件（例えば注入エネルギーやドーズ量）が互いに異なるイオン注入を複数回行うことにより形成される。例えば注入エネルギーが互いに異なるイオン注入を２回以上（例えば１０回程度）行うことにより形成される。このため、ｐ−型ボディー層ＰＢは、トレンチＴＲの側面に沿って深さ方向に不純物濃度の濃淡が交互に繰り返された不純物濃度分布を有する。
ところで、炭化珪素半導体装置では、ｐ−型ボディー層ＰＢにトレンチＴＲが形成され、トレンチＴＲの側壁部のｐ−型ボディー層ＰＢの露出面がチャネル表面となる。しかし、前述したように、ｐ−型ボディー層ＰＢには、トレンチＴＲの側面に沿って深さ方向に不純物濃度の濃淡が生じており、この状態のままでは、チャネル表面の不純物濃度が不均一となる。そこで、ｐ−型ボディー層ＰＢにトレンチＴＲを形成した後、トレンチＴＲの側面に露出するｐ−型ボディー層ＰＢに対してｐ型不純物を斜めイオン注入することにより、ｐ型層ＰＲを形成している。これにより、チャネル表面の不純物濃度を均一としている。
しかし、斜めイオン注入では、トレンチＴＲの底部のｎ−型ドリフト層ＮＥａにもｐ型不純物が導入される。ｎ−型ドリフト層ＮＥａの不純物濃度は、例えば８×１０１５ｃｍ−３であり、ｐ型層ＰＲの不純物濃度は、例えば２×１０１７ｃｍ−３であるため、トレンチＴＲの側壁部だけでなく、底部にもｐ型層ＰＲが形成される。このため、チャネル長の制御が困難となり、炭化珪素半導体装置の動作特性がばらつくという問題がある。
（実施の形態）
≪炭化珪素半導体装置≫
本実施の形態による炭化珪素半導体装置の構成を、図１を用いて説明する。ここでは、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成について説明する。図１は、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置（トレンチゲート型ＭＯＳＦＥＴ）の要部断面図である。
本実施の形態による炭化珪素半導体装置は、ｎ型の導電性を示す炭化珪素（ＳｉＣ）からなる基板ＳＢを備えている。その主面上には、ｎ−型ドリフト層ＮＥａ、ｎ型層ＮＩ、ｐ−型ボディー層ＰＢ、ｎ＋型ソース層ＮＳ、ｐ＋型コンタクト層ＰＣ、トレンチＴＲ、ｐ型チャネル層ＣＨ、ｐ型層ＰＩ、ゲート絶縁膜ＧＩ、ゲート電極（第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２）、およびソース電極ＳＥを備えている。また、その主面と反対側の裏面上には、ドレイン電極ＤＥを備えている。
基板ＳＢは、ドレイン層として機能し、例えば４Ｈのポリタイプを有するｎ型の導電性を示す炭化珪素（ＳｉＣ）からなる。基板ＳＢの厚さは、例えば３５０μｍ程度であり、その不純物濃度は、例えば１×１０１８ｃｍ−３以上である。
ｎ−型ドリフト層ＮＥａは、耐圧を保持する機能を有し、基板ＳＢの主面上に形成されたｎ型の導電性を示す炭化珪素（ＳｉＣ）からなる。ｎ−型ドリフト層ＮＥａは、例えばエピタキシャル成長法によって形成される。ｎ−型ドリフト層ＮＥａの厚さは、例えば１０〜１３μｍ程度であり、その不純物濃度は、例えば８×１０１５ｃｍ−３程度である。
ｎ型層ＮＩは、ｎ−型ドリフト層ＮＥａの上面（基板ＳＢと接する面と反対側の面）上に形成され、チャネル長を規定する層として機能する。ｎ型層ＮＩは、例えば基板ＳＢの主面上に形成されたｎ型の導電性を示す炭化珪素（ＳｉＣ）にｎ型不純物を導入することによって形成される。ｎ型層ＮＩの厚さは、例えば０．２〜０．４μｍ程度であり、その不純物濃度は、例えば１×１０１８ｃｍ−３程度である。
ｐ−型ボディー層ＰＢは、ｎ型層ＮＩの上面（ｎ−型ドリフト層ＮＥａと接する面と反対側の面）上に形成され、チャネル領域として機能する。ｐ−型ボディー層ＰＢは、例えば基板ＳＢの主面上に形成されたｎ型の導電性を示す炭化珪素（ＳｉＣ）にｐ型不純物を導入することによって形成される。ｐ−型ボディー層ＰＢの厚さは、例えば０．５μｍ程度であり、その不純物濃度は、例えば１×１０１６ｃｍ−３程度である。
ｐ−型ボディー層ＰＢは、炭化珪素（ＳｉＣ）に、注入エネルギーが互いに異なるイオン注入を２回以上（例えば１０回程度）行うことにより形成されるため、トレンチの側面に沿って深さ方向に不純物濃度の濃淡が交互に繰り返された不純物濃度分布を有する。
ｎ＋型ソース層ＮＳは、ｐ−型ボディー層ＰＢの上面（ｎ型層ＮＩと接する面と反対側の面）上に形成される。ｎ＋型ソース層ＮＳは、例えば基板ＳＢの主面上に形成されたｎ型の導電性を示す炭化珪素（ＳｉＣ）にｎ型不純物を導入することによって形成される。ｎ＋型ソース層ＮＳの厚さは、例えば０．３μｍ程度であり、その不純物濃度は、例えば１×１０１９ｃｍ−３以上である。
ｐ＋型コンタクト層ＰＣは、ｐ−型ボディー層ＰＢの上面（ｎ型層ＮＩと接する面と反対側の面）上のｎ＋型ソース層ＮＳが形成されている領域とは異なる領域に形成され、ｐ−型ボディー層ＰＢと電気的に接続される。ｐ＋型コンタクト層ＰＣは、例えば基板ＳＢの主面上に形成されたｎ型の導電性を示す炭化珪素（ＳｉＣ）にｐ型不純物を導入することによって形成される。ｐ＋型コンタクト層ＰＣの不純物濃度は、例えば１×１０２１ｃｍ−３以上である。
トレンチＴＲは、ｎ＋型ソース層ＮＳ、ｐ−型ボディー層ＰＢおよびｎ型層ＮＩを深さ方向に貫通するように形成されており、その底部がｎ−型ドリフト層ＮＥａに達するように形成されている。トレンチＴＲは、トレンチ型ＭＯＳゲート構造を実現するために形成されている。なお、本実施の形態では、後述するように、トレンチＴＲの側壁部に位置するｐ−型ボディー層ＰＢにはｐ型チャネル層ＣＨが形成され、トレンチＴＲの底部に位置するｎ−型ドリフト層ＮＥａにはｐ型層ＰＩが形成される。このため、トレンチＴＲの側面にはｎ＋型ソース層ＮＳ、ｐ型チャネル層ＣＨおよびｎ型層ＮＩが露出し、その底面にはｐ型層ＰＩが露出する。トレンチＴＲの底面から基板ＳＢとｎ−型ドリフト層ＮＥａとの界面までの距離は、例えば１０〜１２μｍ程度である。
ｐ型チャネル層ＣＨは、トレンチの側面に露出するｐ−型ボディー層ＰＢに形成され、チャネル領域として機能する。ｐ型チャネル層ＣＨは、トレンチＴＲの側面に露出するｐ−型ボディー層ＰＢに対してｐ型不純物を斜めイオン注入することにより形成されることから、トレンチＴＲの側面に沿って深さ方向に均一の不純物濃度分布を有する。ｐ型チャネル層ＣＨの不純物濃度は、例えば２×１０１７ｃｍ−３程度であり、ｐ−型ボディー層ＰＢの不純物濃度（例えば１×１０１６ｃｍ−３程度）よりも１０倍以上高く設定される。
ｐ−型ボディー層ＰＢおよびｐ型チャネル層ＣＨはともにチャネル領域として機能する。ところで、チャネル表面となるトレンチＴＲの側面にｐ−型ボディー層ＰＢが露出する場合は、ｐ−型ボディー層ＰＢは、トレンチの側面に沿って深さ方向に不純物濃度の濃淡が交互に繰り返された不純物濃度分布を有するため、この不純物濃度分布に起因した炭化珪素半導体装置の動作特性のばらつきが生じてしまう。これに対し、チャネル表面となるトレンチＴＲの側面にｐ型チャネル層ＣＨが露出する場合は、ｐ型チャネル層ＣＨは、トレンチの側面に沿って深さ方向に均一な不純物濃度分布を有するため、炭化珪素半導体装置の動作特性のばらつきを抑制することができる。そこで、本実施の形態では、チャネル表面となるトレンチＴＲの側面に、深さ方向に均一な不純物濃度分布を有するｐ型チャネル層ＣＨを形成している。
ｐ型層ＰＩは、トレンチの底面に露出するｎ−型ドリフト層ＮＥａに形成される。ｐ型層ＰＩは、トレンチＴＲの底面に露出するｎ−型ドリフト層ＮＥａに対してｐ型不純物を斜めイオン注入することにより形成され、ｐ型チャネル層ＣＨと同時に形成される。従って、ｐ型層ＰＩの不純物濃度は、ｐ型チャネル層ＣＨの不純物濃度と同じであり、例えば２×１０１７ｃｍ−３程度である。ｐ型層ＰＩをトレンチＴＲの底面に露出するｎ−型ドリフト層ＮＥａに形成することにより、炭化珪素半導体装置のオフ性能を高めることができる。
ゲート絶縁膜ＧＩは、トレンチＴＲの側面および底面を含む内壁に沿って形成される。ゲート絶縁膜ＧＩは、例えば酸化膜からなる。ゲート絶縁膜ＧＩの厚さは、例えば３０〜１００ｎｍ程度である。
ゲート電極（第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２）は、トレンチＴＲの内部を埋め込むようにゲート絶縁膜ＧＩを介して形成された多結晶シリコン膜からなる第１ゲート電極ＧＥ１と、第１ゲート電極ＧＥ１と電気的に接続され、金属膜からなる第２ゲート電極ＧＥ２とから構成される。第１ゲート電極ＧＥ１を構成する多結晶シリコン膜の不純物濃度は、例えば１×１０２０ｃｍ−３程度である。第２ゲート電極ＧＥ２は、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順次積層した多層膜からなる。チタン（Ｔｉ）膜の厚さは、例えば３０ｎｍ程度、窒化チタン（ＴｉＮ）膜の厚さは、例えば１００ｎｍ程度、アルミニウム（Ａｌ）膜の厚さは、例えば５μｍ程度であり、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜は、アルミニウム（Ａｌ）の拡散を防止するバリア層として機能する。
層間絶縁膜ＩＬは、第１ゲート電極ＧＥ１およびゲート絶縁膜ＧＩを覆うように、第１ゲート電極ＧＥ１、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面に形成される。層間絶縁膜ＩＬには、第１ゲート電極ＧＥ１の上面の一部を露出する開口部（接続孔ＣＴ２）、並びにｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面の一部を露出する開口部（接続孔ＣＴ１）が形成されている。第１ゲート電極ＧＥ１の上面の一部を露出する開口部（接続孔ＣＴ２）を通じて、第２ゲート電極ＧＥ２が形成されている。
ソース電極ＳＥは、層間絶縁膜ＩＬに形成された開口部（接続孔ＣＴ１）を通じて、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面の一部と電気的に接続する。ソース電極ＳＥは、第２ゲート電極ＧＥ２と同じ金属膜からなり、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順次積層した多層膜からなる。接触抵抗を低減するために、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面の一部とソース電極ＳＥとの界面に、シリサイド層ＳＬ、例えばニッケル（Ｎｉ）シリサイド層を形成してもよい。
ドレイン電極ＤＥは、基板ＳＢの主面と反対側の裏面上に形成され、例えばニッケル（Ｎｉ）シリサイド層、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜および金（Ａｕ）膜を順次積層した多層膜からなる。
本実施の形態による炭化珪素半導体装置では、前述したように、ｐ−型ボディー層ＰＢは、炭化珪素（ＳｉＣ）に、注入条件（例えば注入エネルギーやドーズ量）が互いに異なるイオン注入を複数回行うことにより形成される。例えば注入エネルギーが互いに異なるイオン注入を２回以上（例えば１０回程度）行うことにより形成される。このため、ｐ−型ボディー層ＰＢは、トレンチＴＲの側面に沿って深さ方向に不純物濃度の濃淡が交互に繰り返された不純物濃度分布を有する。そこで、ｐ−型ボディー層ＰＢにトレンチＴＲを形成した後、トレンチＴＲの側面に露出するｐ−型ボディー層ＰＢに対してｐ型不純物を斜めイオン注入することにより、トレンチＴＲの側面に沿って深さ方向に均一の不純物濃度分布を有し、ｐ−型ボディー層ＰＢよりも不純物濃度が１０倍以上高いｐ型チャネル層ＣＨをトレンチＴＲの側壁部に形成している。これにより、炭化珪素半導体装置の動作特性のばらつきを抑制することができる。
さらに、ｐ−型ボディー層ＰＢとｎ−型ドリフト層ＮＥａとの間に、ｐ型チャネル層ＣＨ（２×１０１７ｃｍ−３）、ｐ−型ボディー層ＰＢ（１×１０１６ｃｍ−３）およびｎ−型ドリフト層ＮＥａ（８×１０１５ｃｍ−３）よりも不純物濃度の高いｎ型層ＮＩ（１×１０１８ｃｍ−３）を形成している。斜めイオン注入によりｐ−型ボディー層ＰＢを形成する際には、トレンチＴＲの底部のｎ−型ドリフト層ＮＥａにもｐ型不純物が導入されるが、ｎ型層ＮＩ（１×１０１８ｃｍ−３）を形成することにより、炭化珪素半導体装置のチャネル長の制御が容易となる。具体的には、ｎ＋型ソース層ＮＳとｎ型層ＮＩとに挟まれたｐ型チャネル層ＣＨおよびｐ−型ボディー層ＰＢがチャネル領域となり、ｎ＋型ソース層ＮＳとｎ型層ＮＩとの間の距離（ｐ−型ボディー層ＰＢの厚さ）がチャネル長となる。従って、ｎ型層ＮＩを形成することにより、ｐ−型ボディー層ＰＢの厚さが制御されて、チャネル長を規定することができるので、炭化珪素半導体装置の動作特性のばらつきを抑制することができる。
≪炭化珪素半導体装置の製造方法≫
次に、本実施の形態による炭化珪素半導体装置の製造方法を、図２〜図１２を用いて工程順に説明する。ここでは、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの製造方法について説明する。図２〜図１２は、トレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置（トレンチゲート型ＭＯＳＦＥＴ）の要部断面図である。
＜ドレイン層およびｎ−型ドリフト層＞
まず、図２に示すように、ｎ型の導電性を示す炭化珪素（ＳｉＣ）からなる基板ＳＢと、この基板ＳＢの主面上にエピタキシャル成長法によって形成されたｎ型の導電性を示す炭化珪素（ＳｉＣ）からなるｎ−型層ＮＥとから構成されるウエハを用意する。基板ＳＢは、ドレイン層として機能する。基板ＳＢの厚さは、例えば３５０μｍ程度であり、その不純物濃度は、例えば１×１０１８ｃｍ−３以上である。また、ｎ−型層ＮＥの厚さは、例えば１０〜１３μｍ程度であり、その不純物濃度は、例えば８×１０１５ｃｍ−３程度である。
次に、図３に示すように、ｎ−型層ＮＥに、ｎ型不純物、例えば窒素（Ｎ）をイオン注入法により導入して、ｎ型層ＮＩを形成する。ｎ型層ＮＩは、例えばｎ−型層ＮＥの上面（基板ＳＢと接する面と反対側の面）から深さ方向に０．８μｍ（０．８μｍを含んでもよい）の位置から、ｎ−型層ＮＥの上面から深さ方向に１．０μｍ（１．０μｍを含んでもよい）の位置にわたって形成され、チャネル長を規定する層として機能する。ｎ型層ＮＩの不純物濃度は、ｎ−型層ＮＥの不純物濃度よりも高く、例えば１×１０１８ｃｍ−３程度である。
ｎ型層ＮＩをｎ−型層ＮＥに形成することにより、ｎ−型層ＮＥは、ｎ型層ＮＩの下面側と上面側とに分離され、基板ＳＢとｎ型層ＮＩとの間のｎ−型層ＮＥは、耐圧を保持するｎ−型ドリフト層ＮＥａを構成する。
これにより、基板（ドレイン層）ＳＢの主面上に、ｎ−型ドリフト層ＮＥａ、ｎ型層ＮＩおよびｎ−型層ＮＥが順次形成された積層構造が形成される。なお、上記積層構造は、例えば基板ＳＢの主面上に、エピタキシャル成長法によって、ｎ−型ドリフト層ＮＥａ、ｎ型層ＮＩおよびｎ−型層ＮＥを順次成長させることによっても形成することができる。
＜ｐ−型ボディー層＞
次に、図４に示すように、ｎ型層ＮＩの上面側のｎ−型層ＮＥに、ｐ型不純物、例えばアルミニウム（Ａｌ）をイオン注入法により導入して、ｐ−型ボディー層ＰＢを形成する。ｐ−型ボディー層ＰＢは、例えばｎ−型層ＮＥの上面（ｎ型層ＮＩと接する面と反対側の面）から深さ方向に０．３μｍ（０．３μｍを含んでもよい）の位置から、ｎ−型層ＮＥとｎ型層ＮＩとの界面にわたって形成される。すなわち、ｎ−型層ＮＥの上面から０．３μｍまでの範囲内には、ｐ−型ボディー層ＰＢは形成されず、また、ｎ型層ＮＩを超えて、ｎ−型ドリフト層ＮＥａには、ｐ−型ボディー層ＰＢは形成されない。
ここで、ｐ−型ボディー層ＰＢは、注入エネルギーが互いに異なるイオン注入を２回以上（例えば１０回程度）行うことにより形成される。従って、ｐ−型ボディー層ＰＢは、例えばｎ−型層ＮＥの上面から深さ方向に０．３μｍの位置から、ｎ−型層ＮＥとｎ型層ＮＩとの界面にわたって形成された複数のｐ型の層によって構成される。このため、ｐ−型ボディー層ＰＢを形成することにより、ｎ−型層ＮＥをｐ型化することができるが、ｐ−型ボディー層ＰＢには、深さ方向に不純物濃度の濃淡が生じる。イオン注入の注入エネルギーは、例えば２００〜１,０００ｋｅＶの範囲内で選択される。また、ｐ−型ボディー層ＰＢの不純物濃度は、例えば１×１０１６ｃｍ−３程度である。
これにより、基板（ドレイン層）ＳＢの主面上に、ｎ−型ドリフト層ＮＥａ、ｎ型層ＮＩ、ｐ−型ボディー層ＰＢおよびｎ−型層ＮＥが順次形成された積層構造が形成される。
＜ｎ＋型ソース層＞
次に、図５に示すように、ｎ−型層ＮＥに、ｎ型不純物、例えば窒素（Ｎ）をイオン注入法により導入して、ｎ＋型ソース層ＮＳを形成する。ｎ＋型ソース層ＮＳは、例えばｎ−型層ＮＥの上面から、深さ方向に０．３μｍ（０．３μｍを含んでもよい）の位置にわたって形成される。
ここで、ｎ＋型ソース層ＮＳは、注入エネルギーが互いに異なるイオン注入を２回以上実施することにより形成される。従って、ｎ＋型ソース層ＮＳは、例えばｎ−型層ＮＥの上面から、深さ方向に０．３μｍの位置にわたって形成された複数のｎ型の層によって構成される。イオン注入の注入エネルギーは、例えば５０〜１５０ｋｅＶの範囲内で選択される。また、ｎ＋型ソース層ＮＳの不純物濃度は、例えば１×１０１９ｃｍ−３以上である。
これにより、基板（ドレイン層）ＳＢの主面上に、ｎ−型ドリフト層ＮＥａ、ｎ型層ＮＩ、ｐ−型ボディー層ＰＢおよびｎ＋型ソース層ＮＳが順次形成された積層構造が形成される。
＜ｐ＋型コンタクト層＞
次に、図６に示すように、ｎ＋型ソース層ＮＳの上面（ｐ−型ボディー層ＰＢと接する面と反対側の面）上に、リソグラフィ技術によりレジストパターンＲＰ１を形成する。そして、レジストパターンＲＰ１をマスクとしてｎ＋型ソース層ＮＳに、ｐ型不純物、例えばアルミニウム（Ａｌ）をイオン注入法により導入して、所望する領域に、ｐ−型ボディー層ＰＢに達するｐ＋型コンタクト層ＰＣを形成する。具体的には、ｐ＋型コンタクト層ＰＣは、例えばｎ＋型ソース層ＮＳの上面から、深さ方向に０．５μｍ（０．５μｍを含んでもよい）の位置にわたって形成される。ｐ＋型コンタクト層ＰＣの不純物濃度は、ｎ＋型ソース層ＮＳの不純物濃度よりも２桁程度高い、例えば１×１０２１ｃｍ−３以上である。
次に、レジストパターンＲＰ１を除去した後、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面上に、カーボン（Ｃ）層（図示は省略）を、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。カーボン（Ｃ）層の厚さは、例えば４ｎｍ程度である。続いて、活性化アニールをウエハに対して行い、上記工程によりイオン注入されたｎ型不純物およびｐ型不純物を活性化する。活性化アニールの雰囲気は、例えばアルゴン（Ａｒ）などの不活性ガスであり、その温度は、例えば１,７００℃程度である。その後、酸素（Ｏ２）プラズマを用いてカーボン（Ｃ）層を除去する。ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面をカーボン（Ｃ）層で覆わずに活性化アニールを行うと、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面（露出面）が荒れる。これを防ぐために、活性化アニールの際には、カーボン（Ｃ）層によってｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面を覆うことが望ましい。
＜トレンチ＞
次に、図７に示すように、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面上に、酸化膜ＳＯＭを、例えばＣＶＤ法により形成する。酸化膜ＳＯＭは、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜であり、その厚さは、例えば０．５〜１μｍ程度である。
次に、酸化膜ＳＯＭの上面（ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣと接する面と反対側の面）上に、リソグラフィ技術によりレジストパターンＲＰ２を形成する。そして、レジストパターンＲＰ２をマスクとして酸化膜ＳＯＭをドライエッチング法により加工し、次工程でトレンチが形成される領域の酸化膜ＳＯＭを除去する。これにより、酸化膜ＳＯＭからなるハードマスクＨＭを形成する。
次に、図８に示すように、レジストパターンＲＰ２を除去した後、ハードマスクＨＭをマスクとしてｎ＋型ソース層ＮＳ、ｐ−型ボディー層ＰＢおよびｎ型層ＮＩを反応性イオンエッチング法により加工して、所望する領域に、ｎ−型ドリフト層ＮＥａに達するトレンチＴＲを形成する。トレンチＴＲの幅ｂは、例えば１μｍ程度であり、その深さｃは、例えば１．２μｍ程度である。トレンチＴＲの底部および肩部は、ラウンド化した形状とする。
ここで、トレンチＴＲの底面から基板ＳＢとｎ−型ドリフト層ＮＥａとの界面までの距離Ｌ１が、例えば１０〜１２μｍ程度となるように、トレンチＴＲは形成されている。これにより、１,２００Ｖ程度の耐圧が得られる。なお、上記距離Ｌ１は、炭化珪素半導体装置の耐圧に合わせて決定されるものである。従って、例えば６００Ｖ程度の耐圧であれば、上記距離Ｌ１は、例えば５〜６μｍ程度となるように、トレンチＴＲは形成される。
ところで、トレンチＴＲの側面には、ｐ−型ボディー層ＰＢが露出する。前記図４を用いて説明したように、ｐ−型ボディー層ＰＢは、注入エネルギーが互いに異なるイオン注入を２回以上（例えば１０回程度）行うことにより形成された複数のｐ型の層によって構成される。炭化珪素（ＳｉＣ）中では不純物は拡散しないため、イオン注入法により炭化珪素（ＳｉＣ）に導入された不純物は、飛程付近に不純物濃度のピークを持つ。従って、ｐ−型ボディー層ＰＢ内では、不純物濃度が高い領域と不純物濃度が低い領域とが深さ方向に交互に繰り返されているので、トレンチＴＲの側壁部のｐ−型ボディー層ＰＢの露出面には、トレンチＴＲの側面に沿って、不純物濃度の濃淡が深さ方向に交互に生じる。
トレンチＴＲの側壁部のｐ−型ボディー層ＰＢの露出面は、炭化珪素半導体装置のチャネル表面となる。このため、この状態のままでは、炭化珪素半導体装置のチャネル表面の不純物濃度が不均一となる。そこで、次工程において、トレンチＴＲの側面に沿って深さ方向に均一な不純物濃度を有するｐ型チャネル層ＣＨを形成する。
＜ｐ型チャネル層＞
次に、図９に示すように、酸化膜ＳＯＭの開口部から、トレンチＴＲの側面に露出するｐ−型ボディー層ＰＢに対してｐ型不純物、例えばアルミニウム（Ａｌ）を斜めイオン注入することによりｐ型チャネル層ＣＨを形成する。一般に、トレンチＴＲは平面視において矩形の形状であるので、ウエハを９０℃ずつ回転させることにより、４回方向を変えて斜めイオン注入を行い、平面視において矩形形状の４辺のそれぞれに対してｐ型チャネル層ＣＨを形成する。
斜めイオン注入のイオン注入角θ（ウエハの法線方向に対する角度）は、酸化膜ＳＯＭの厚さｄおよびトレンチＴＲの深さｃの合計値ａと、トレンチＴＲの幅ｂとに基づき、式（１）を用いて算出する。
θ＝ｔａｎ−１（ｂ／２ａ） 式（１）
本実施の形態では、酸化膜ＳＯＭの厚さｄは、例えば０．５〜１μｍ程度、トレンチＴＲの深さｃは、例えば１．０〜１．２μｍ程度であることから、イオン注入角θは、３〜１５°と決定することができる。
ｐ型チャネル層ＣＨの不純物濃度は、ｐ−型ボディー層ＰＢの不純物濃度（例えば１×１０１６ｃｍ−３程度）よりも１０倍以上高い、例えば２×１０１７ｃｍ−３程度に設定され、トレンチＴＲの側面に沿った深さ方向のｐ型チャネル層ＣＨの不純物濃度は均一となる。
また、斜めイオン注入では、ｎ型層ＮＩにもｐ型不純物は導入される。しかし、ｎ型層ＮＩの不純物濃度は、例えば１×１０１８ｃｍ−３であり、ｐ型チャネル層ＣＨの不純物濃度（例えば２×１０１７ｃｍ−３）よりも１０倍以上高いので、ｐ型不純物が斜めイオン注入されても、ｎ型層ＮＩの不純物濃度には影響を与えない。すなわち、ｎ型層ＮＩを形成することにより、炭化珪素半導体装置のチャネル長を規定することができて、トレンチＴＲの側面に露出し、ｎ＋型ソース層ＮＳとｎ型層ＮＩとに挟まれた領域が、炭化珪素半導体装置のチャネル表面となる。
また、斜めイオン注入では、トレンチＴＲの底部にもｐ型不純物は導入されて、ｐ型層ＰＩが形成される。すなわち、トレンチＴＲの側壁部のｐ型チャネル層ＣＨとトレンチＴＲの底部のｐ型層ＰＩとは、同一工程において形成される。しかし、ｐ型チャネル層ＣＨとｐ型層ＰＩとの間にはｎ型層ＮＩが形成されているので、両者は電気的に分離されて、ｐ型層ＰＩが炭化珪素半導体装置のチャネル領域の一部を構成することはない。また、トレンチＴＲの底部にｐ型層ＰＩが形成されることにより、炭化珪素半導体装置のオフ耐圧を向上させることができる。
これまでにｎ−型層ＮＥに形成されたｎ−型ドリフト層ＮＥａ、ｎ型層ＮＩ、ｐ−型ボディー層ＰＢ、ｎ＋型ソース層ＮＳおよびｐ型チャネル層ＣＨの不純物濃度の関係を以下にまとめる。
ｎ＋型ソース層ＮＳ（１×１０１９ｃｍ−３以上）＞＞ｎ型層ＮＩ（１×１０１８ｃｍ−３）＞ｐ型チャネル層ＣＨ（２×１０１７ｃｍ−３）＞ｐ−型ボディー層ＰＢ（１×１０１６ｃｍ−３）＞ｎ−型ドリフト層ＮＥａ（８×１０１５ｃｍ−３）。
＜ゲート絶縁膜、ゲート電極＞
次に、図１０に示すように、ハードマスクＨＭをウエットエッチング法により除去した後、熱酸化法およびＣＶＤ法によりトレンチＴＲの内壁（側面および底面）、並びにｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面に酸化膜ＳＯＧを形成し、続いて、酸化膜ＳＯＧ上にトレンチＴＲの内部を埋め込むように、例えばｎ型不純物を含む多結晶シリコン膜ＰＳを堆積する。酸化膜ＳＯＧの厚さは、例えば３０〜１００ｎｍ程度であり、多結晶シリコン膜ＰＳの不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
次に、多結晶シリコン膜ＰＳの上面（酸化膜ＳＯＧと接する面と反対側の面）上に、リソグラフィ技術によりレジストパターンＲＰ３を形成する。そして、レジストパターンＲＰ３をマスクとして多結晶シリコン膜ＰＳおよび酸化膜ＳＯＧをドライエッチング法により加工して、トレンチＴＲの内部に多結晶シリコン膜ＰＳからなる第１ゲート電極ＧＥ１および酸化膜ＳＯＧからなるゲート絶縁膜ＧＩを形成する。レジストパターンＲＰ３の合わせずれおよびドライエッチングによる加工ばらつき等を考慮して、第１ゲート電極ＧＥ１およびゲート絶縁膜ＧＩは、平面視においてトレンチＴＲの幅よりも大きく形成される。
＜電極＞
次に、図１１に示すように、レジストパターンＲＰ３を除去した後、第１ゲート電極ＧＥ１およびゲート絶縁膜ＧＩを覆うように、第１ゲート電極ＧＥ１、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面にＣＶＤ法により層間絶縁膜ＩＬを形成する。
次に、図示はしないが、層間絶縁膜ＩＬの上面（第１ゲート電極ＧＥ１、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣと接する面と反対側の面）上に、リソグラフィ技術によりレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜ＩＬをドライエッチング法により加工する。これにより、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣの上面の一部を露出する接続孔ＣＴ１を形成する。続いて、接続孔ＣＴ１の底面に自己整合法によりニッケル（Ｎｉ）シリサイド層ＳＬを形成する。
次に、図示はしないが、層間絶縁膜ＩＬの上面上に、リソグラフィ技術によりレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜ＩＬをドライエッチング法により加工する。これにより、第１ゲート電極ＧＥ１の上面の一部を露出する接続孔ＣＴ２を形成する。
次に、接続孔ＣＴ１，ＣＴ２の内部を含む層間絶縁膜ＩＬ上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜をスパッタリング法により順次堆積する。チタン（Ｔｉ）膜の厚さは、例えば３０ｎｍ程度、窒化チタン（ＴｉＮ）膜の厚さは、例えば１００ｎｍ程度、アルミニウム（Ａｌ）膜の厚さは、例えば５μｍ程度であり、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜は、アルミニウム（Ａｌ）の拡散を防止するバリア層として機能する。
次に、図示はしないが、アルミニウム（Ａｌ）膜の上面（窒化チタン（ＴｉＮ）と接する面と反対側の面）上に、リソグラフィ技術によりレジストパターンを形成した後、このレジストパターンをマスクとしてアルミニウム（Ａｌ）膜、窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜をドライエッチング法により加工する。これにより、アルミニウム（Ａｌ）膜を主導体層とするソース電極ＳＥおよび第２ゲート電極ＧＥ２を形成する。ソース電極ＳＥは、層間絶縁膜ＩＬに形成された接続孔ＣＴ１を介して、ｎ＋型ソース層ＮＳおよびｐ＋型コンタクト層ＰＣと電気的に接続する。また、第２ゲート電極ＧＥ２は、層間絶縁膜ＩＬに形成された接続孔ＣＴ２を介して、第１ゲート電極ＧＥ１と電気的に接続する。
次に、図１２に示すように、基板ＳＢの主面と反対側の裏面上に、例えばニッケル（Ｎｉ）シリサイド層を形成した後、ニッケル（Ｎｉ）シリサイド層上に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜および金（Ａｕ）膜をスパッタリング法により順次堆積する。これにより、ドレイン層として機能する基板ＳＢの裏面に、ニッケル（Ｎｉ）シリサイド層、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜および金（Ａｕ）膜からなる積層構造のドレイン電極ＤＥを形成する。チタン（Ｔｉ）膜の厚さは、例えば１００ｎｍ程度、ニッケル（Ｎｉ）膜の厚さは、例えば２００ｎｍ程度、金（Ａｕ）膜の厚さは、例えば１００ｎｍ程度である。
以上の製造工程を経て、図１に示すトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置が略完成する。
このように、本実施の形態によるトレンチ型ＭＯＳゲート構造を備える炭化珪素半導体装置では、注入エネルギーが互いに異なるイオン注入を２回以上行ってチャネル領域となるｐ−型ボディー層ＰＢを形成しても、トレンチＴＲの側面には、深さ方向に均一な不純物濃度分布を有するｐ型チャネル層ＣＨが形成されている。また、ｐ−型ボディー層ＰＢとｎ−型ドリフト層ＮＥａとの間には、チャネル長を規定することのできるｎ型層ＮＩが形成されている。これらにより、炭化珪素半導体装置の動作特性のばらつきを抑制することができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＨ ｐ型チャネル層
ＣＴ１，ＣＴ２ 接続孔
ＤＥ ドレイン電極
ＧＥ１ 第１ゲート電極
ＧＥ２ 第２ゲート電極
ＧＩ ゲート絶縁膜
ＨＭ ハードマスク
ＩＬ 層間絶縁膜
ＮＥ ｎ−型層（第３の層）
ＮＥａ ｎ−型ドリフト層
ＮＩ ｎ型層（第１の層）
ＮＳ ｎ＋型ソース層
ＰＢ ｐ−型ボディー層
ＰＣ ｐ＋型コンタクト層
ＰＩ ｐ型層（第２の層）
ＰＲ ｐ型層
ＰＳ 多結晶シリコン膜
ＲＰ１，ＲＰ２，ＲＰ３ レジストパターン
ＳＢ 基板
ＳＥ ソース電極
ＳＬ シリサイド層
ＳＯＧ 酸化膜
ＳＯＭ 酸化膜
ＴＲ トレンチ

Claims (8)

  1. （ａ）炭化珪素からなる第１導電型の基板の主面上に、前記第１導電型のドリフト層、前記第１導電型の第１の層、前記第１導電型と異なる第２導電型のボディー層および前記第１導電型のソース層が順次積層された構造を形成する工程、
    （ｂ）前記ソース層上に、所定の領域に開口部を有するマスクを形成する工程、
    （ｃ）前記マスクを用いて、前記ソース層、前記ボディー層および前記第１の層を加工して、前記ソース層、前記ボディー層および前記第１の層を貫通し、前記ドリフト層に達するトレンチを形成する工程、
    （ｄ）前記基板の主面の法線方向に対して第１角度を有する方向から、前記第２導電型の不純物をイオン注入して、前記トレンチの側面に露出する前記ボディー層に、前記トレンチの側面に沿って前記第２導電型のチャネル層を形成し、前記トレンチの底面に露出する前記ドリフト層に、前記トレンチの底面に沿って前記第２導電型の第２の層を形成する工程、
    （ｅ）前記トレンチの前記側面および前記底面を覆うようにゲート絶縁膜を形成する工程、
    （ｆ）前記トレンチの内部に前記ゲート絶縁膜を介してゲート電極を形成する工程、
    を含む、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程における前記第１角度は、３〜１５度である、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記基板の主面上に、炭化珪素からなる前記第１導電型の第３の層を形成する工程、
    （ａ２）前記第３の層の上面から第１距離を有する前記第３の層内の第１位置と、前記第３の層の上面から前記第１距離よりも大きい第２距離を有する前記第３の層内の第２位置との間に、前記第１導電型の不純物をイオン注入して、前記第１の層を形成する工程、
    （ａ３）前記第１位置と、前記第３の層の上面から前記第１距離よりも小さい第３距離を有する前記第３の層内の第３位置との間に、前記第２導電型の不純物をイオン注入して、前記ボディー層を形成する工程、
    （ａ４）前記第３の層の上面と、前記第３位置との間に、前記第１導電型の不純物をイオン注入して、前記ソース層を形成する工程、
    を含み、
    前記（ａ３）工程では、注入エネルギーが互いに異なる２回以上のイオン注入を行う、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１の層の不純物濃度が前記ドリフト層の不純物濃度および前記チャネル層の不純物濃度よりも高く、前記チャネル層の不純物濃度が前記ボディー層の不純物濃度よりも高い、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記チャネル層の不純物濃度は、前記ボディー層の不純物濃度よりも１０倍以上高い、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記チャネル層の不純物濃度は、前記トレンチの側面に沿って均一である、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記チャネル層の不純物濃度と、前記第２の層の不純物濃度とが同じである、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記チャネル層と前記第２の層との間に、前記第１の層が形成されている、半導体装置の製造方法。
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