JP2012099601A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置を提供する。
【解決手段】MOSFET1は、炭化珪素基板10と、活性層20と、ゲート酸化膜30と、ゲート電極40とを備えている。活性層20は、ゲート電極40に電圧が印加されることによりゲート酸化膜30に接触する領域に反転層29が形成されるボディ領域22を含む。ボディ領域22は、反転層29が形成される領域に配置され、低濃度の不純物を含む低濃度領域22Bと、反転層29におけるキャリアの移動方向において低濃度領域22Bに隣接し、反転層29が形成される領域に配置され、低濃度領域22Bよりも高濃度の不純物を含む高濃度領域22Aとを有している。
【選択図】図1
【解決手段】MOSFET1は、炭化珪素基板10と、活性層20と、ゲート酸化膜30と、ゲート電極40とを備えている。活性層20は、ゲート電極40に電圧が印加されることによりゲート酸化膜30に接触する領域に反転層29が形成されるボディ領域22を含む。ボディ領域22は、反転層29が形成される領域に配置され、低濃度の不純物を含む低濃度領域22Bと、反転層29におけるキャリアの移動方向において低濃度領域22Bに隣接し、反転層29が形成される領域に配置され、低濃度領域22Bよりも高濃度の不純物を含む高濃度領域22Aとを有している。
【選択図】図1
Description
本発明は半導体装置およびその製造方法に関し、より特定的には、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置およびその製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような炭化珪素を材料として用いた半導体装置のうち、たとえばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)など、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、チャネル領域における抵抗を抑制してオン抵抗を低減する方策について種々の検討がなされている(たとえば特許文献1および2参照)。
ここで、炭化珪素が材料として採用され、上記反転層が形成される半導体装置においては、反転層が形成されるボディ領域の不純物濃度を高くするとチャネル移動度が低下するという問題が生じる。そのため、ボディ領域における不純物濃度は所定値以下、たとえば2×1016cm−3以下程度に抑制される。しかし、この場合、ボディ領域が完全に空乏化する状態(パンチスルー)を回避するためには、チャネル長を所定値以下、たとえば0.6μm以下にすることができない。その結果、チャネル長短縮によるオン抵抗の低減には限界がある。つまり、従来の技術では、パンチスルーの発生を抑制しつつオン抵抗を低減することは難しいという問題があった。
そこで、本発明の目的は、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置およびその製造方法を提供することである。
本発明に従った半導体装置は、炭化珪素からなる基板と、炭化珪素からなり、基板上に形成されたエピタキシャル成長層と、絶縁体からなり、エピタキシャル成長層に接触して配置されたゲート絶縁膜と、ゲート絶縁膜に接触して配置されたゲート電極とを備えている。エピタキシャル成長層は、ゲート電極に電圧が印加されることによりゲート絶縁膜に接触する領域に反転層が形成されるボディ領域を含んでいる。そして、ボディ領域は、反転層が形成される領域に配置され、低濃度の不純物を含む低濃度領域と、反転層におけるキャリアの移動方向において低濃度領域に隣接し、反転層が形成される領域に配置され、低濃度領域よりも高濃度の不純物を含む高濃度領域とを有している。
本発明の半導体装置においては、ボディ領域のうち反転層が形成されるべき領域に低濃度の不純物を含む低濃度領域が配置されるため、チャネル移動度の低下が抑制される。そして、反転層が形成されるべき領域においてこの低濃度領域に隣接するように低濃度領域よりも高濃度の不純物を含む高濃度領域が配置されている。そのため、ボディ領域のうち反転層が形成されるべき領域における空乏層の広がりを小さくすることができる。その結果、チャネル長を短くしてもパンチスルーを有効に抑制することができる。つまり、本発明の半導体装置によれば、高いチャネル移動度を確保可能な低濃度領域とパンチスルーを抑制可能な高濃度領域とが反転層が形成されるべき領域に組み合わせて配置される。そのため、チャネル長を短くした場合でも、パンチスルーを抑制しつつ高いチャネル移動度を確保することができる。その結果、本発明の半導体装置によれば、パンチスルーの発生を抑制しつつオン抵抗を低減することができる。
なお、低濃度領域における不純物濃度は、十分に高いチャネル移動度を確保可能な濃度に抑制されることが好ましく、具体的には低濃度領域における不純物濃度は2×1016cm−3以下とされることが望ましい。
上記半導体装置においては、高濃度領域は、キャリアの移動方向において低濃度領域の下流側に配置されてもよい。これにより、高濃度領域の配置によるパンチスルーの抑制効果を高めることができる。
上記半導体装置においては、チャネル長が0.5μm以下であってもよい。このようなチャネル長の短い半導体装置に、本発明の半導体装置を好適に採用することができる。
上記半導体装置においては、高濃度領域の不純物濃度は1×1017cm−3以上1×1018cm−3以下となっていてもよい。不純物濃度が1×1017cm−3未満の場合、パンチスルーの抑制効果が不十分となるおそれがある。一方、不純物濃度が1×1018cm−3を超える場合、キャリア移動度の低下が大きくなりすぎるおそれがある。したがって、キャリア移動度への悪影響とパンチスルーの抑制効果とのバランスを考慮すると、高濃度領域の不純物濃度は1×1017cm−3以上1×1018cm−3以下であることが好ましい。
本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に炭化珪素からなるエピタキシャル成長層を形成する工程と、エピタキシャル成長層にボディ領域を形成する工程と、エピタキシャル成長層上に接触するように絶縁体からなるゲート絶縁膜を形成する工程と、電圧が印加されることによりボディ領域のゲート絶縁膜に接触する領域に反転層を形成するゲート電極を形成する工程とを備えている。ボディ領域を形成する工程は、エピタキシャル成長層上に開口を有するマスク層を形成する工程と、マスク層をマスクとしてイオン注入を実施することにより、第1の不純物濃度を有する第1濃度領域を反転層が形成される領域に形成する工程と、マスク層をエッチングすることにより開口を拡大する工程と、開口が拡大されたマスク層をマスクとしてイオン注入を実施することにより、第1の不純物濃度とは異なる第2の不純物濃度を有する第2濃度領域を、反転層におけるキャリアの移動方向において第1濃度領域に隣接し、かつ反転層が形成される領域に形成する工程とを含んでいる。
本発明の半導体装置の製造方法によれば、セルフアラインによるイオン注入を採用することにより、上記本発明の半導体装置を容易に製造することができる。
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置およびその製造方法を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
(実施の形態1)
図1を参照して、本発明の一実施の形態である本実施の形態における半導体装置としてのMOSFET1は、炭化珪素基板10と、炭化珪素基板10の一方の主面上に配置され、炭化珪素からなるエピタキシャル成長層である活性層20とを備えている。
図1を参照して、本発明の一実施の形態である本実施の形態における半導体装置としてのMOSFET1は、炭化珪素基板10と、炭化珪素基板10の一方の主面上に配置され、炭化珪素からなるエピタキシャル成長層である活性層20とを備えている。
炭化珪素基板10は、単結晶炭化珪素からなり、窒素、リンなどの不純物(n型不純物)を含むことにより導電型がn型(第1導電型)となっている。活性層20には、炭化珪素基板10とは反対側の主面において開口し、炭化珪素基板10に向けて延びるとともに、活性層20内に底部を有するトレンチ28が形成されている。そして、活性層20は、ドリフト層21と、ボディ領域22と、n+ソース領域24と、p+コンタクト領域25と、p+電界緩和領域27とを含んでいる。
ドリフト層21は、炭化珪素基板10上に配置され、炭化珪素基板10よりも低濃度のn型不純物を含むことにより導電型がn型となっている。トレンチ28の底部は、ドリフト層21内に位置する。ボディ領域22は、ドリフト層21上であってトレンチ28の側壁に接するように配置されている。ボディ領域22は、アルミニウム、硼素などの不純物(p型不純物)を含むことにより導電型がp型(第2導電型)となっている。n+ソース領域24は、ボディ領域22上であってトレンチ28の側壁に接するとともに、活性層20の炭化珪素基板10とは反対側の主面を含むように配置されている。n+ソース領域24は、ドリフト層21よりも高濃度のn型不純物を含むことにより、導電型がn型となっている。
p+コンタクト領域25は、ボディ領域22上であってn+ソース領域24から見てトレンチ28とは反対側に位置するとともに、活性層20の炭化珪素基板10とは反対側の主面を含むように配置されている。p+コンタクト領域25は、p型不純物を含むことにより導電型がp型となっている。p+電界緩和領域27は、ドリフト層21内においてトレンチ28の底部全域に接するとともに、トレンチ28の側壁の一部に接する位置にまで延在している。p+電界緩和領域27は、p型不純物を含むことにより導電型がp型となっている。
また、ボディ領域22は、n+ソース領域24およびp+コンタクト領域25に接するように配置され、低濃度のp型不純物を含む低濃度領域22Bと、低濃度領域22Bおよびドリフト層21に挟まれるように配置され、低濃度領域22Bよりも高濃度のp型不純物を含む高濃度領域22Aとを含んでいる。低濃度領域22Bにおけるp型不純物の濃度は、たとえば2×1016cm−3以下となっている。一方、高濃度領域22Aにおけるp型不純物の濃度は、たとえば1×1017cm−3以上1×1018cm−3以下となっている。
MOSFET1は、さらにゲート酸化膜30と、ゲート電極40と、ソースコンタクト電極60と、層間絶縁膜50と、ソース配線70と、ドレインコンタクト電極80と、裏面保護電極90とを備えている。
ゲート酸化膜30は、たとえば二酸化珪素などの絶縁体からなり、トレンチ28の底壁および側壁を覆うとともに、活性層20の炭化珪素基板10とは反対側の主面上にまで延在するように配置されている。ゲート電極40は、ゲート酸化膜30により覆われたトレンチ28の内部を充填するように配置され、たとえばアルミニウムなどの導電体からなっている。
ソースコンタクト電極60は、活性層20上においてn+ソース領域24およびp+コンタクト領域25に接するように配置されている。すなわち、ソースコンタクト電極60は、活性層20上のゲート酸化膜30に覆われていない領域に接するように配置されている。ソースコンタクト電極60は、ニッケルなどの導電体からなっており、少なくとも活性層20に接する領域がシリサイド化することによりn+ソース領域24とオーミックコンタクトを形成している。
層間絶縁膜50は、ゲート電極40上を覆うとともに、ゲート酸化膜30上にまで延在するように配置されている。層間絶縁膜50は、二酸化珪素などの絶縁体からなっている。ソース配線70は、ソースコンタクト電極60に接触し、ソースコンタクト電極60および層間絶縁膜50上を覆うように配置されている。ソース配線70は、アルミニウムなどの導電体からなっている。
ドレインコンタクト電極80は、炭化珪素基板10の活性層20とは反対側の主面上に接触して配置されている。ドレインコンタクト電極80は、ニッケルなどの導電体からなっており、少なくとも炭化珪素基板10に接する領域がシリサイド化することにより炭化珪素基板10とオーミックコンタクトを形成している。裏面保護電極90は、ドレインコンタクト電極80上に接触し、ドレインコンタクト電極80上を覆うように配置されている。裏面保護電極90はアルミニウムなどの導電体からなっている。
次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極40の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレインコンタクト電極80および裏面保護電極90に電圧が印加されても、ボディ領域22とドリフト層21との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極40に閾値電圧以上の電圧を印加すると、ボディ領域22のゲート酸化膜30と接触する付近に反転層29が形成される。その結果、n+ソース領域24とドリフト層21とが電気的に接続され、矢印αに沿ってキャリアである電子が移動し、電流が流れる。
すなわち、トレンチ型MOSFETであるMOSFET1は、炭化珪素からなる炭化珪素基板10と、炭化珪素からなり、炭化珪素基板10上に形成されたエピタキシャル成長層としての活性層20と、絶縁体からなり、活性層20に接触して配置されたゲート絶縁膜としてのゲート酸化膜30と、ゲート酸化膜30に接触して配置されたゲート電極40とを備えている。活性層20は、ゲート電極40に電圧が印加されることによりゲート酸化膜30に接触する領域に反転層29が形成されるボディ領域22を含んでいる。そして、ボディ領域22は、反転層29が形成される領域を含むように配置され、低濃度の不純物を含む低濃度領域22Bと、反転層29におけるキャリアの移動方向(矢印αの方向)において低濃度領域22Bに隣接し、反転層29が形成される領域を含むように配置され、低濃度領域22Bよりも高濃度の不純物を含む高濃度領域22Aとを有している。
ここで、本実施の形態のMOSFET1においては、高いチャネル移動度を確保可能な低濃度領域22Bとパンチスルーを抑制可能な高濃度領域22Aとが、反転層29が形成されるべきボディ領域22中の領域に組み合わせて配置されている。そのため、チャネル長を短くした場合でも、パンチスルーを抑制しつつ高いチャネル移動度を確保することが可能となっている。その結果、本実施の形態のMOSFET1は、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置となっている。
また、上記MOSFET1においては、高濃度領域22Aをキャリアの移動方向(矢印αの方向)において低濃度領域22Bの上流側に配置することも可能であるが、図1に示すように高濃度領域22Aをキャリアの移動方向(矢印αの方向)において低濃度領域22Bの下流側に配置することにより、高濃度領域22Aの配置によるパンチスルーの抑制効果を高めることができる。
また、上記MOSFET1においては、高濃度領域22Aおよび低濃度領域22Bを含むボディ領域22が採用されているため、チャネル長を0.5μm以下にまで短くしても、パンチスルーの発生を抑制することができる。さらに、このパンチスルーだけでなく、チャネル長を0.5μm以下にまで短くした場合に発生するおそれのある閾値電圧の低下、ドレイン電圧が高い場合に電流が飽和しなくなる現象、サブスレッショルド係数が劣化する現象なども、本実施の形態におけるMOSFET1においては上記構成により抑制される。
また、上記MOSFET1においては、高濃度領域22Aの不純物濃度は1×1017cm−3以上1×1018cm−3以下であることが好ましい。これにより、パンチスルーの抑制効果とキャリア移動度への悪影響とのバランスが良好に確保される。
次に、本実施の形態におけるMOSFET1の製造方法の一例について、図2〜図8を参照して説明する。図2を参照して、本実施の形態におけるMOSFET1の製造方法では、まず工程(S10)として基板準備工程が実施される。この工程(S10)では、図3を参照して、たとえば昇華法により作製された単結晶炭化珪素のインゴットから採取された炭化珪素基板10が準備される。
次に、工程(S20)としてエピタキシャル成長工程が実施される。この工程(S20)では、図3を参照して、エピタキシャル成長により炭化珪素基板10の一方の主面上に、導電型がn型のドリフト層21、導電型がp型の高濃度領域22A、導電型がp型の低濃度領域22Bおよび導電型がn型のn+ソース領域24が順次形成される。ここで、導電型をn型とするためのn型不純物としては窒素、リンなどを採用することができる。また、導電型をp型とするためのp型不純物としては、アルミニウム、硼素などを採用することができる。
次に、工程(S30)としてトレンチ形成工程が実施される。この工程(S30)では、n+ソース領域24の炭化珪素基板10とは反対側の主面から低濃度領域22Bおよび高濃度領域22Aを貫通し、ドリフト層21にまで延在するトレンチ28が形成される。具体的には、トレンチ28は、たとえば以下手順により形成することができる。まず、n+ソース領域24上に二酸化珪素からなる酸化物層を形成する。次に、酸化物層上にレジストを塗布し、露光および現像することによりトレンチ28を形成すべき所望の領域に開口を有するレジスト膜を形成する。次に、当該レジスト膜をマスクとして酸化物層をエッチングし、トレンチ28を形成すべき領域に開口を形成する。そして、レジスト膜を除去した後、開口が形成された酸化物層をマスクとして用いて、たとえばRIE(Reactive Ion Etching)によりトレンチ28を形成する。
次に、工程(S40)としてイオン注入工程が実施される。この工程(S40)では、図4および図5を参照して、イオン注入によりp+コンタクト領域25およびp+電界緩和領域27が形成される。具体的には、上記工程(S30)の場合と同様にイオン注入を実施すべき所望の領域に開口を有する酸化物層を形成し、これをマスクとして用いてp型不純物をイオン注入する。その後、所定の温度に加熱する活性化アニールが実施されることにより、p+コンタクト領域25およびp+電界緩和領域27が形成される。
次に、工程(S50)としてゲート酸化膜形成工程が実施される。この工程(S50)では、図5および図6を参照して、熱酸化処理が実施されることにより、ゲート酸化膜30となるべき熱酸化膜30が形成される。この熱酸化膜30は、トレンチの側壁および底壁を覆うとともに、n+ソース領域24の上部表面を覆うように形成される。
次に、工程(S60)としてゲート電極形成工程が実施される。この工程(S60)では、図6および図7を参照して、工程(S30)において形成され、工程(S50)において側壁および底壁が熱酸化膜30で覆われたトレンチ28を充填するように、ゲート電極40が形成される。ゲート電極40の形成は、たとえばスパッタリングにより実施することができる。
次に、工程(S70)としてコンタクト電極形成工程が実施される。この工程(S70)では、図7および図8を参照して、ソースコンタクト電極60およびドレインコンタクト電極80が形成される。具体的には、たとえば二酸化珪素からなる層間絶縁膜50が少なくともゲート電極40の上部表面を覆うように形成される。次に、n+ソース領域24およびp+コンタクト領域25においてソースコンタクト電極60と接触すべき領域上の熱酸化膜30および層間絶縁膜50が、エッチングにより除去される。次に、たとえばソースコンタクト電極60およびドレインコンタクト電極80を形成すべき所望の領域にニッケル膜が蒸着法により形成される。その後、合金化アニールが実施されることにより、ニッケル膜の少なくとも一部がシリサイド化する。その結果、n+ソース領域24とオーミックコンタクトを形成するソースコンタクト電極60、および炭化珪素基板10とオーミックコンタクトを形成するドレインコンタクト電極80が形成される。
次に、工程(S80)として配線形成工程が実施される。この工程(S80)では、図8および図1を参照して、ソース配線70と、裏面保護電極90とが形成される。具体的には、たとえばソースコンタクト電極60および層間絶縁膜50を覆うとともに、ドレインコンタクト電極80を覆うように、アルミニウムを蒸着する。以上のプロセスにより、本実施の形態におけるMOSFET1の製造方法は完了する。上記製造方法により、本実施の形態におけるMOSFET1を容易に製造することができる。
(実施の形態2)
次に、本発明の他の実施の形態である実施の形態2について説明する。図9を参照して、実施の形態2における半導体装置は、基本的には実施の形態1の半導体装置と同様の構造を有し、同様の効果を奏する。しかし、トレンチ型MOSFET(UMOSFET)である実施の形態1の半導体装置とは異なり、実施の形態2の半導体装置はDMOSFET(プレーナ型MOSFET)の構造を有している。
次に、本発明の他の実施の形態である実施の形態2について説明する。図9を参照して、実施の形態2における半導体装置は、基本的には実施の形態1の半導体装置と同様の構造を有し、同様の効果を奏する。しかし、トレンチ型MOSFET(UMOSFET)である実施の形態1の半導体装置とは異なり、実施の形態2の半導体装置はDMOSFET(プレーナ型MOSFET)の構造を有している。
具体的には、実施の形態2における半導体装置であるMOSFET101は、炭化珪素基板110と、炭化珪素基板110の一方の主面上に配置され、炭化珪素からなるエピタキシャル成長層である活性層120とを備えている。
炭化珪素基板110は、単結晶炭化珪素からなり、窒素、リンなどの不純物(n型不純物)を含むことにより導電型がn型(第1導電型)となっている。活性層120は、ドリフト層121と、ボディ領域122と、n+ソース領域124と、p+コンタクト領域125とを含んでいる。
ドリフト層121は、炭化珪素基板110上に配置され、炭化珪素基板110よりも低濃度のn型不純物を含むことにより導電型がn型となっている。ボディ領域122は、活性層120の炭化珪素基板110とは反対側の主面を含むように配置されている。ボディ領域122は、アルミニウム、硼素などの不純物(p型不純物)を含むことにより導電型がp型(第2導電型)となっている。n+ソース領域124は、活性層120の炭化珪素基板110とは反対側の主面を含むようにボディ領域122内に形成されている。n+ソース領域124は、ドリフト層121よりも高濃度のn型不純物を含むことにより、導電型がn型となっている。
p+コンタクト領域125は、活性層120の炭化珪素基板110とは反対側の主面を含むようにボディ領域122内に形成され、n+ソース領域124から見てボディ領域122の中央側に配置されている。p+コンタクト領域125は、p型不純物を含むことにより導電型がp型となっている。
また、ボディ領域122は、n+ソース領域124およびp+コンタクト領域125を取り囲むように配置され、高濃度のp型不純物を含む高濃度領域122Aと、高濃度領域122Aを取り囲むように配置され、高濃度領域122Aよりも低濃度のp型不純物を含む低濃度領域122Bとを含んでいる。
MOSFET101は、さらにゲート酸化膜130と、ゲート電極140と、ソースコンタクト電極160と、層間絶縁膜150と、ソース配線170と、ドレインコンタクト電極180と、裏面保護電極190とを備えている。
ゲート酸化膜130は、たとえば二酸化珪素などの絶縁体からなり、活性層120の炭化珪素基板110とは反対側の主面上においてn+ソース領域124、高濃度領域122Aおよび低濃度領域122Bに接触するように延在している。ゲート電極140は、ゲート酸化膜130上に接触して配置され、高濃度領域122A上から低濃度領域122B上にまで延在している。ゲート電極140は、アルミニウムなどの導電体からなっている。
ソースコンタクト電極160は、活性層120上においてn+ソース領域124およびp+コンタクト領域125に接するように配置されている。ソースコンタクト電極160は、活性層120上のゲート酸化膜130に覆われていない領域に接するように配置されている。ソースコンタクト電極160は、ニッケルなどの導電体からなっており、少なくとも活性層120に接する領域がシリサイド化することによりn+ソース領域124とオーミックコンタクトを形成している。
層間絶縁膜150は、ゲート電極140上を覆うとともに、ゲート酸化膜130上にまで延在するように配置されている。層間絶縁膜150は、二酸化珪素などの絶縁体からなっている。ソース配線170は、ソースコンタクト電極160に接触し、ソースコンタクト電極160および層間絶縁膜150上を覆うように配置されている。ソース配線170は、アルミニウムなどの導電体からなっている。
ドレインコンタクト電極180は、炭化珪素基板110の活性層120とは反対側の主面上に接触して配置されている。ドレインコンタクト電極180は、ニッケルなどの導電体からなっており、少なくとも炭化珪素基板110に接する領域がシリサイド化することにより炭化珪素基板110とオーミックコンタクトを形成している。裏面保護電極190は、ドレインコンタクト電極180上に接触し、ドレインコンタクト電極180上を覆うように配置されている。裏面保護電極190はアルミニウムなどの導電体からなっている。
次に、MOSFET101の動作について説明する。図1を参照して、ゲート電極140の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレインコンタクト電極180および裏面保護電極190に電圧が印加されても、ボディ領域122とドリフト層121との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極140に閾値電圧以上の電圧を印加すると、ボディ領域122のゲート酸化膜130と接触する付近に反転層129が形成される。その結果、n+ソース領域124とドリフト層121とが電気的に接続され、矢印αに沿ってキャリアである電子が移動し、電流が流れる。
すなわち、プレーナ型MOSFETであるMOSFET101は、炭化珪素からなる炭化珪素基板110と、炭化珪素からなり、炭化珪素基板110上に形成されたエピタキシャル成長層としての活性層120と、絶縁体からなり、活性層120に接触して配置されたゲート絶縁膜としてのゲート酸化膜130と、ゲート酸化膜130に接触して配置されたゲート電極140とを備えている。活性層120は、ゲート電極140に電圧が印加されることによりゲート酸化膜130に接触する領域に反転層129が形成されるボディ領域122を含んでいる。そして、ボディ領域122は、反転層129が形成される領域を含むように配置され、低濃度の不純物を含む低濃度領域122Bと、反転層129におけるキャリアの移動方向(矢印αの方向)において低濃度領域122Bに隣接し、反転層129が形成される領域を含むように配置され、低濃度領域122Bよりも高濃度の不純物を含む高濃度領域122Aとを有している。
ここで、本実施の形態のMOSFET101においては、高いチャネル移動度を確保可能な低濃度領域122Bとパンチスルーを抑制可能な高濃度領域122Aとが、反転層129が形成されるべきボディ領域122中の領域に組み合わせて配置されている。そのため、チャネル長を短くした場合でも、パンチスルーを抑制しつつ高いチャネル移動度を確保することが可能となっている。その結果、本実施の形態のMOSFET101は、パンチスルーの発生を抑制しつつオン抵抗を低減することが可能な半導体装置となっている。
次に、本実施の形態におけるMOSFET101の製造方法の一例について、図10〜図18を参照して説明する。図10を参照して、本実施の形態におけるMOSFET101の製造方法では、まず工程(S110)として基板準備工程が実施される。この工程(S110)では、図11を参照して、たとえば昇華法により作製された単結晶炭化珪素のインゴットから採取された炭化珪素基板110が準備される。
次に、工程(S120)としてエピタキシャル成長工程が実施される。この工程(S120)では、図11を参照して、エピタキシャル成長により炭化珪素基板110の一方の主面上に、導電型がn型のドリフト層121が形成される。ここで、導電型をn型とするためのn型不純物としては窒素、リンなどを採用することができる。
次に、工程(S130)として第1イオン注入工程が実施される。この工程(S130)では、図12を参照して、まずドリフト層121上に開口199Aを有するマスク層199が形成される。マスク層119は、たとえば二酸化珪素からなるものを採用することができる。その後、マスク層199をマスクとしてイオン注入を実施することにより、ドリフト層121よりも高濃度のn型不純物を含むn+領域124Aが形成される。
次に、工程(S140)として第1等方性エッチング工程が実施される。この工程(S140)では、図13を参照して、工程(S130)において使用されたマスク層199に対して等方性エッチングを実施することにより、矢印で示すように開口199Aが拡大される。
次に、工程(S150)として、第2イオン注入工程が実施される。この工程(S150)では、工程(S140)において開口199Aが拡大されたマスク層199をマスクとしてイオン注入を実施することにより、高濃度のp型不純物を含む高濃度領域122Aが形成される。
次に、工程(S160)として第2等方性エッチング工程が実施される。この工程(S160)では、図14を参照して、工程(S150)において使用されたマスク層199に対して等方性エッチングを実施することにより、矢印で示すように開口199Aがさらに拡大される。
次に、工程(S170)として、第3イオン注入工程が実施される。この工程(S170)では、工程(S160)において開口199Aが拡大されたマスク層199をマスクとしてイオン注入を実施することにより、高濃度領域122Aよりも低い不純物濃度を有する低濃度領域122Bが形成される。
次に、工程(S180)として、第4イオン注入工程が実施される。この工程(S180)では、図15を参照して、工程(S170)において使用されたマスク層199が一旦除去された後、適切な位置に開口199Aを有するマスク層199が改めて形成される。その後、当該マスク層199をマスクとしてイオン注入を実施することにより、高濃度のp型不純物を含むp+コンタクト領域125が形成される。このとき、n+領域124Aのうちp+コンタクト領域125が形成されなかった領域がn+ソース領域124となる。
次に、工程(S190)としてゲート酸化膜形成工程が実施される。この工程(S190)では、図15および図16を参照して、工程(S180)において使用されたマスク層199が除去された上で、熱酸化処理が実施されることにより、ゲート酸化膜130となるべき熱酸化膜130が形成される。この熱酸化膜130は、ドリフト層121の炭化珪素基板110とは反対側の主面全体を覆うように形成される。
次に、工程(S200)としてゲート電極形成工程が実施される。この工程(S200)では、図16および図17を参照して、熱酸化膜130上に接触するように、ゲート電極140が形成される。ゲート電極140の形成は、たとえばスパッタリングにより実施することができる。
次に、工程(S210)としてコンタクト電極形成工程が実施される。この工程(S210)では、図17および図18を参照して、ソースコンタクト電極160およびドレインコンタクト電極180が形成される。具体的には、まずn+ソース領域124およびp+コンタクト領域125においてソースコンタクト電極160と接触すべき領域上の熱酸化膜130が、エッチングにより除去される。次に、たとえばソースコンタクト電極160およびドレインコンタクト電極180を形成すべき所望の領域にニッケル膜が蒸着法により形成される。また、二酸化珪素からなる層間絶縁膜150がゲート電極140、ソースコンタクト電極160となるべきニッケル膜および熱酸化膜130の上部表面を覆うように形成される。次に、合金化アニールが実施されることにより、ニッケル膜の少なくとも一部がシリサイド化する。その結果、n+ソース領域124とオーミックコンタクトを形成するソースコンタクト電極160、炭化珪素基板110とオーミックコンタクトを形成するドレインコンタクト電極180、および層間絶縁膜150が形成される。
次に、工程(S220)として配線形成工程が実施される。この工程(S220)では、図18および図9を参照して、ソース配線170と、裏面保護電極190とが形成される。具体的には、たとえばソースコンタクト電極160上の層間絶縁膜150が除去された上で、ソースコンタクト電極160および層間絶縁膜150を覆うとともに、ドレインコンタクト電極180を覆うように、アルミニウムを蒸着する。以上のプロセスにより、本実施の形態におけるMOSFET101の製造方法は完了する。
つまり、本実施の形態におけるMOSFET101の製造方法は、炭化珪素基板110を準備する工程と、炭化珪素基板110上に炭化珪素からなるエピタキシャル成長層としてのドリフト層121を形成する工程と、ドリフト層121にボディ領域122を形成する工程と、ドリフト層121上に接触するように絶縁体からなるゲート酸化膜130を形成する工程と、電圧が印加されることによりボディ領域122のゲート酸化膜130に接触する領域に反転層129を形成するゲート電極140を形成する工程とを備えている。ボディ領域122を形成する工程は、ドリフト層121上に開口199Aを有するマスク層199を形成する工程と、マスク層199をマスクとしてイオン注入を実施することにより、第1の不純物濃度を有する高濃度領域122Aを反転層129が形成される領域に形成する工程と、マスク層199をエッチングすることにより開口199Aを拡大する工程と、開口199Aが拡大されたマスク層199をマスクとしてイオン注入を実施することにより、高濃度領域122Aよりも不純物濃度が小さい低濃度領域122Bを、反転層129におけるキャリアの移動方向αにおいて高濃度領域122Aに隣接し、かつ反転層129が形成される領域に形成する工程とを含んでいる。上記製造方法により、本実施の形態におけるMOSFET101を容易に製造することができる。
なお、上記実施の形態においては、本発明の半導体装置がトレンチ型MOSFET(UMOSFET)およびDMOSFET(プレーナ型MOSFET)に適用される場合について説明したが、本発明の半導体装置はこれに限られず、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する種々の半導体装置に適用することができる。具体的には、本発明の半導体装置は、たとえばVMOSFET、IGBTなどの半導体装置に広く適用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、パンチスルーの発生を抑制しつつオン抵抗を低減することが求められる半導体装置に、特に有利に適用され得る。
1,101 MOSFET、10,110 炭化珪素基板、20,120 活性層、21,121 ドリフト層、22,122 ボディ領域、22A,122A 高濃度領域、22B,122B 低濃度領域、24,124 n+ソース領域、124A n+領域、25,125 p+コンタクト領域、27 p+電界緩和領域、28 トレンチ、29,129 反転層、30,130 ゲート酸化膜(熱酸化膜)、40,140 ゲート電極、50,150 層間絶縁膜、60,160 ソースコンタクト電極、70,170 ソース配線、80,180 ドレインコンタクト電極、90,190 裏面保護電極、199 マスク層、199A 開口。
Claims (5)
- 炭化珪素からなる基板と、
炭化珪素からなり、前記基板上に形成されたエピタキシャル成長層と、
絶縁体からなり、前記エピタキシャル成長層に接触して配置されたゲート絶縁膜と、
前記ゲート絶縁膜に接触して配置されたゲート電極とを備え、
前記エピタキシャル成長層は、前記ゲート電極に電圧が印加されることにより前記ゲート絶縁膜に接触する領域に反転層が形成されるボディ領域を含み、
前記ボディ領域は、
前記反転層が形成される領域に配置され、低濃度の不純物を含む低濃度領域と、
前記反転層におけるキャリアの移動方向において前記低濃度領域に隣接し、前記反転層が形成される領域に配置され、前記低濃度領域よりも高濃度の不純物を含む高濃度領域とを有する、半導体装置。 - 前記高濃度領域は、前記キャリアの移動方向において前記低濃度領域の下流側に配置される、請求項1に記載の半導体装置。
- チャネル長が0.5μm以下である、請求項1または2に記載の半導体装置。
- 前記高濃度領域の不純物濃度は1×1017cm−3以上1×1018cm−3以下となっている、請求項1〜3のいずれか1項に記載の半導体装置。
- 炭化珪素からなる基板を準備する工程と、
前記基板上に炭化珪素からなるエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層にボディ領域を形成する工程と、
前記エピタキシャル成長層上に接触するように絶縁体からなるゲート絶縁膜を形成する工程と、
電圧が印加されることにより前記ボディ領域の前記ゲート絶縁膜に接触する領域に反転層を形成するゲート電極を形成する工程とを備え、
前記ボディ領域を形成する工程は、
前記エピタキシャル成長層上に開口を有するマスク層を形成する工程と、
前記マスク層をマスクとしてイオン注入を実施することにより、第1の不純物濃度を有する第1濃度領域を前記反転層が形成される領域に形成する工程と、
前記マスク層をエッチングすることにより前記開口を拡大する工程と、
前記開口が拡大された前記マスク層をマスクとしてイオン注入を実施することにより、前記第1の不純物濃度とは異なる第2の不純物濃度を有する第2濃度領域を、前記反転層におけるキャリアの移動方向において前記第1濃度領域に隣接し、かつ前記反転層が形成される領域に形成する工程とを含む、半導体装置の製造方法。
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