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JP7135302B2 - 炭化シリコン半導体装置及びその製造方法 - Google Patents

炭化シリコン半導体装置及びその製造方法 Download PDF

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Description

本発明は、炭化シリコン（ＳｉＣ）を用いたトレンチゲート型半導体装置のトレンチ構造及びその製造方法に関する。
トレンチゲート型のＭＯＳトランジスタでは、半導体層に掘り込まれたトレンチの側面にチャネル領域が形成される。トレンチゲート型ＭＯＳトランジスタは、平面型ＭＯＳトランジスタに比べてセルピッチの縮小によりチャネル密度を高くできるので、オン抵抗の低減が期待できる。ＳｉＣ半導体層を用いる場合、トレンチ形成にはドライエッチングが用いられる。トレンチは半導体層にほぼ垂直に掘り込まれるので、開口部及び底部の角部がほぼ直角となる。また、トレンチ側面には荒れが発生しやすい。開口部及び底部の角部や側面の荒れがあると、電界集中によるゲート耐圧低下を招きやすくなる。
特許文献１には、熱酸化工程を２回行うことにより、トレンチの開口部及び底部を丸めてラウンド形状とし、ゲート特性を改善することが提案されている。特許文献２には、アルゴン（Ａｒ）あるいは水素（Ｈ2）などのガス雰囲気で熱処理を行うことにより、トレンチの開口部及び底部をラウンド形状とし、ゲート耐圧を改善することが記載されている。また、特許文献３にも、Ａｒ雰囲気で熱処理を行い、トレンチの開口部及び底部をラウンド形状とすることが記載されている。
上述のように、トレンチのラウンド化は、ゲート酸化膜の高耐圧化及び高信頼性化のためには必要である。特許文献１では、チャネル領域表面の加工及び洗浄方法として、熱酸化を用いているが、チャネル領域表面を過剰に熱酸化すると、ＳｉＣ半導体層内部に酸素及び格子不整合の浸入が発生するため、チャネル抵抗が増加する。また、特許文献２及び３では、ガス雰囲気での熱処理を用いたラウンド化は、表面における原子の拡散や再配列を利用している。そのため、ソース領域からチャネル領域へのｎ型不純物の拡散、及びチャネル領域からのｐ型不純物の脱離が発生し、ｐ型のトレンチ側面の一部がｎ型又はｉ型に変化する。そのため、チャネル領域のリークが多発する原因となる。
特開平７－２６３６９２号公報 特許第５２０９１５２号公報 再表２０１６／０３８８３３号公報
本発明は、上記問題点を鑑み、ゲート耐圧の低下を抑制し、チャネル抵抗の増加を防止し、電気的特性を安定させることが可能な信頼性の高いＳｉＣ半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様は、（ａ）第１導電型のドリフト領域と、（ｂ）ドリフト領域上に配置された第２導電型のベース領域と、（ｃ）ベース領域の上部に選択的に埋め込まれ、ドリフト領域よりも高不純物密度で第１導電型の主電極領域と、（ｄ）主電極領域の深さより浅いレベルまで、主電極領域の上面側にラウンド部を有し、ラウンド部からベース領域を貫通して底部がドリフト領域まで達するトレンチと、（ｅ）トレンチの内側に設けられた絶縁ゲート型電極構造と、を備え、ラウンド部の曲率半径の最小値が、主電極領域の所定の領域の深さより大きく、所定の領域は主電極領域の不純物密度が１×１０ 18 ｃｍ -3 以上であるＳｉＣ半導体装置であることを要旨とする。
本発明の他の態様は、（ａ）第１導電型のドリフト領域の上面側に第２導電型のベース領域を形成する工程と、（ｂ）ベース領域の上部に、ドリフト領域よりも高不純物密度で第１導電型の主電極領域を選択的に埋め込む工程と、（ｃ）主電極領域の上面からベース領域を貫通して底部がドリフト領域まで達するトレンチを形成する工程と、（ｄ）水素ガス雰囲気で熱処理を行い、主電極領域の上面に開口するトレンチの開口部の角部を丸めて、主電極領域の深さより浅いレベルまで、開口部にラウンド部を形成する工程と、（ｅ）トレンチの内壁の熱酸化処理を行い、熱酸化処理で形成された熱酸化膜を除去する工程と、（ｆ）トレンチの内側に絶縁ゲート構造を形成する工程と、を含み、（ｇ）ラウンド部の曲率半径の最小値が、主電極領域の所定の領域の深さより大きく、所定の領域は主電極領域の不純物密度が１×１０ 18 ｃｍ -3 以上であるＳｉＣ半導体装置の製造方法であることを要旨とする。
本発明によれば、ゲート耐圧の低下を抑制し、チャネル抵抗の増加を防止し、電気的特性を安定させることが可能な信頼性の高いＳｉＣ半導体装置及びその製造方法を提供できる。
本発明の実施形態に係る半導体装置の一例を示す要部断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図２に引き続く工程断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図３に引き続く工程断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図４に引き続く工程断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図５に引き続く工程断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図６に引き続く工程断面図である。 図７に示したトレンチの断面のＳＥＭ像である。 本発明の実施形態に係るトレンチと比較例のトレンチの断面形状を説明する概略図である。 本発明の実施形態に係る半導体装置のソース領域表面からのＳＩＭＳ分析による不純物濃度分布を示す図である。 本発明の実施形態に係る半導体装置と比較例の半導体装置のＩｄ－Ｖｇ特性を示す図である。 本発明の実施形態に係る半導体装置と比較例の半導体装置の閾値電圧とオン抵抗の相関を示す図である。 本発明の実施形態に係る半導体装置と比較例の半導体装置のラウンド形状及び電気特性の測定結果を示す表である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
以下の説明において、「主電極領域」とは、オーミック電極がオーミック接触される「第２主電極領域」又は「第１主電極領域」のいずれかを包括的に含む概念である。例えば５×１０17ｃｍ-3～１×１０21ｃｍ-3程度の高不純物密度の半導体領域が「第２主電極領域」又は「第１主電極領域」のいずれかになる。通常３端子の半導体装置等には、キャリア走行領域を流れる主電流を放出する主電極領域と、主電流を構成しているキャリアを受け入れる主電極領域の２つがある。これらのいずれかを「第２主電極領域」、他を「第１主電極領域」として定義できる。即ち、「第２主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第１主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第２主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第２主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第２主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、本発明の「第２主電極領域」がソース領域であれば、「第１主電極領域」はドレイン領域を意味する。「第２主電極領域」がエミッタ領域であれば、「第１主電極領域」はコレクタ領域を意味する。「第２主電極領域」がアノード領域であれば、「第１主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第２主電極領域」の機能と「第１主電極領域」の機能を交換可能である。
（半導体装置）
本発明の実施形態に係る半導体装置としてトレンチゲートを有するＭＯＳトランジスタを用いて説明する。本発明の実施形態に係る半導体装置は、図１に示すように、活性領域（１，２，３，４，５）、絶縁層膜（層間絶縁膜）８、表面電極層１４、及び裏面電極層１０を備える。活性領域（１，２，３，４，５）は、第１導電型（ｎ＋型）のドレイン領域（第１主電極領域）１と、ドレイン領域１の上のキャリア走行領域（２，３）と、キャリア走行領域（２，３）上のソース領域（第２主電極領域）４を有する。キャリア走行領域（２，３）は、第１導電型（ｎ－型）のドリフト領域（第１半導体層）２と、第２導電型（ｐ型）のベース層（第２半導体層）３を備える。ソース領域４は、キャリア走行領域（２，３）の上部に設けられ、キャリア走行領域（２，３）よりも高不純物密度の半導体領域である。本発明の実施形態では図１に示す構造の上部構造に着目しているので、ソース領域（第２主電極領域）４が「主電極領域」として定義される。主電極領域４に隣接して第２導電型（ｐ＋型）のベースコンタクト領域５が配置されている。主電極領域４の上面には、表面電極層１４が設けられる。ドレイン領域１は、キャリア走行領域（２，３）よりも高不純物密度の半導体領域である。ドレイン領域１の下面には、裏面電極層１０が設けられる。
ソース領域４の上面からベース領域３を貫通して底部がドリフト領域２に達するトレンチ９が設けられている。トレンチ９は、ソース領域４の深さより浅いレベルまで、ソース領域４の上面側にラウンド部を有している。「ラウンド部」とは、角部を丸めた曲面形状の部位を指す。トレンチ９の内側に、絶縁ゲート構造（６、７）が設けられる。絶縁ゲート構造（６，７）は、トレンチ９の底面及び側面に設けられたゲート絶縁膜６、及びトレンチ９内にゲート絶縁膜６を介して埋め込まれたゲート電極７を有する。なお、図１では１本のトレンチが示されているが、実際にはマルチチャネル構造を構成するように多数のトレンチを有していても構わない。ゲート電極７の上には、絶縁膜層（層間絶縁膜）８が主電極領域４の一部を露出するように選択的に配置され、絶縁膜層８中にコンタクトホールを設けている。なお、絶縁膜層８中には、ゲート電極７に対するコンタクトホールも開孔されるが、ゲート電極７側のオーミック電極の構造の説明は省略する。ソース領域４側のコンタクトホールにおいて、絶縁膜層８は両側のソース領域４の上面の一部を被覆している。ソース領域４の上面は、活性領域（１，２，３，４，５）の主面をなしている。
トレンチ９は、幅が、例えば０．５μｍ～１μｍ程度、深さが、例えば１μｍ～２μｍ程度である。しかし、本発明のトレンチ９の幅や深さがこれらの値に限定されるものではないことは、以下の説明から理解できるであろう。本発明の実施形態においては、平面パターン上、各単位セル構造のトレンチ９がストライプ状に配列されているものとするが、これに限定されない。例えばトレンチ９が矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。
本発明の実施形態においては、ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成され、キャリア走行領域（２，３）及び主電極領域４はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成されるものとする。ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈ及び立方晶である。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶの値が報告されている。本発明の実施形態では、４Ｈ－ＳｉＣを用いて説明する。また、活性領域（１，２，３，４，５）の主面としてＳｉ面、チャネルとなるトレンチ９の側面としてはｍ面を用いて説明する。
ゲート絶縁膜６としては、シリコン酸化膜（ＳｉＯ2膜）などが用いられる。ゲート絶縁膜６の厚さは例えば２０ｎｍ～１５０ｎｍ程度である。ゲート電極７としては、ｎ型不純物を添加したポリシリコン層（ドープドポリシリコン層）などが用いられる。表面電極層１４の材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ－Ｓｉ、Ａｌ－銅（Ｃｕ）、Ａｌ－Ｃｕ－Ｓｉ等のＡｌ合金が使用可能である。表面電極層１４の下には、下地金属となるソースコンタクト層１１及びバリアメタル層１２が配置されている。ソースコンタクト層１１は、ソース領域４の端部及びベースコンタクト領域５にそれぞれに金属学的に接するように配置されている。バリアメタル層１２は、ソース領域４に金属学的に接し、ソース領域４から絶縁膜層８の側面及び上面を覆うように延在している。表面電極層１４は、ソースコンタクト層１１及びバリアメタル層１２を覆うように配置されている。ソースコンタクト層１１及びバリアメタル層１２と表面電極層１４の間には、上部バリアメタル層１３を配置してもよい。上部バリアメタル層１３は、チタン（Ｔｉ）／ＴｉＮ／Ｔｉの積層構造とするのがよい。例えば、ソースコンタクト層１１がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１２が窒化チタン（ＴｉＮ）膜、表面電極層１４がアルミニウム（Ａｌ）膜で構成できる。ソースコンタクト層１１は、スパッタリング法又は蒸着法等によりＮｉ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングし、ＲＴＡで例えば１０００℃で熱処理をすることで形成する。バリアメタル層１２は、スパッタリング法等によりＴｉＮ膜等の金属層を堆積し、フォトリソグラフィ技術とＲＩＥ等を用いて金属層をパターニングして形成する。裏面電極層１０としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
絶縁膜層８としては、所謂「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、絶縁膜層８としては、燐を添加したシリコン酸化膜(ＰＳＧ)、硼素を添加したシリコン酸化膜(ＢＳＧ)、硼素およびリンを添加したシリコン酸化膜(ＢＰＳＧ)、シリコン窒化物（Ｓｉ３Ｎ４）膜等でもよい。又、絶縁膜層８ａ，８ｂとしては、これらのＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、Ｓｉ３Ｎ４膜等のうちから複数種を選択して組み合わせた複合膜が採用可能である。
本発明の実施形態に係る半導体装置では、図１に示すように、トレンチ９は、ソース領域４の主面に設けられた開口部を有し、底面はドリフト領域２の上部に位置する。開口部及び底面のそれぞれの角部を丸めたラウンド部が設けられている。ラウンド部からなる曲面構造によりゲート電極構造の周辺の電解集中を抑制して、ゲート耐圧の低下を防止することができる。また、ソース領域４の主面側のラウンド部は、ベース領域３とは離間するようにソース領域４内に設けられている。そのため、後述するように、オン抵抗を低下させ、チャネルリークを防止することが可能となる。
（半導体装置の製造方法）
次に、図２～図７に示す工程断面図を用いて、本発明の実施形態に係る半導体装置の製造方法を、トレンチゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、図２に示すように、窒素（Ｎ）等のｎ型不純物が添加されたｎ+型の基板（ＳｉＣ基板）１sを用意する。基板１sの上面に、ｎ型のドリフト領域２をエピタキシャル成長させる。ドリフト領域２の上面に、イオン注入あるいはエピタキシャル成長などにより、ベース領域３を形成し、キャリア走行領域（２，３）の基本構造を実現する。
図３に示すように、フォトリソグラフィ及びイオン注入などにより、ベース領域３の上部にｎ型不純物を高不純物密度で注入した不純物領域４ａ、及びｐ型不純物を高不純物密度で注入した不純物領域５ａを選択的に形成する。ＳｉＣ中の不純物元素の拡散係数が小さいので、イオン注入は加速電圧を変えて複数回実施する多段イオン注入が好ましい。次いで、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングなどにより、不純物領域４ａの上面に定義された開口部から、不純物領域４ａ及びベース領域３を貫通して底部がドリフト領域２の上部に達するトレンチ９を選択的に形成する。トレンチ９の開口部の角部９ａ、及び底部の角部９ｂは直角に近い角度で形成される。
次いで、Ｈ2雰囲気で熱処理を行う。この熱処理により、図４に示すように、トレンチ９に角部９ａ、９ｂが丸められた角部９ｃ、９ｄが形成される。開口部の角部９ｃの終端はベース領域３と離間し、ラウンド部がソース領域４の深さより浅いレベルまで、ソース領域の開口部側に設けられる。また、熱処理により、不純物領域４ａ、５ａの不純物が活性化され、ｎ＋型のソース領域４及びｐ＋型のベースコンタクト領域５がそれぞれ形成される。なお、ソース領域４及びベースコンタクト領域５を形成するための熱処理工程はトレンチ９を開口する前に施してもよいが、Ｈ2雰囲気で熱処理と２回の熱処理になるので好ましくない。ソース領域４及びベースコンタクト領域５を形成するための熱処理工程をトレンチ９の形成後に行う場合は、トレンチ９の形成時には、ソース領域４及びベースコンタクト領域５を実現する不純物イオンは活性化されていない。しかしながら、本発明では、このような不純物イオンが未だ活性化されていない状態を含めて、ソース領域４及びベースコンタクト領域５が形成されたものと便宜上みなす。このため、いずれの手順であっても、トレンチ９の形成の段階においては、ソース領域４及びベースコンタクト領域５がベース領域３の上部に埋め込まれているとみなすことができる。
図５に示すように、熱酸化法により、トレンチ９の底面及び側面とベース領域３の上面に熱酸化膜を形成してフィールド絶縁膜１６とする。熱酸化膜の厚さは、３ｎｍ～２５ｎｍであるので、必要に応じて、熱酸化を行った後にＣＶＤ絶縁膜を堆積して、トレンチ９の底面及び側面とベース領域３の上面にフィールド絶縁膜１６を形成するようにしても良い。その後、フォトリソグラフィ及びウェットエッチング等により、トレンチ９以外の箇所のフィールド酸化膜１６を除去し、トレンチ９の内部のフィールド酸化膜１６をゲート絶縁膜６として定義する。
図６に示すように、化学気相成長（ＣＶＤ）法及びエッチバック法などにより、トレンチ９の内部にポリシリコンを埋め込み、絶縁ゲート構造（６、７）を形成する。その後、ＣＶＤなどにより、絶縁ゲート構造（６、７）、ソース領域４、及びベースコンタクト領域５の上面にＳｉＯ2膜等の絶縁膜を堆積する。フォトリソグラフィ及びドライエッチングなどにより、ゲート絶縁膜６及びゲート電極７の上に絶縁膜層８を選択的に形成する。図６に示すように、絶縁膜層８が存在しないコンタクトホールが設けられる。このコンタクトホールには、ソース領域４の一部及びベースコンタクト領域５が露出される。
図７に示すように、化学機械研磨（ＣＭＰ）などにより、基板１sの下面を研磨して厚み調整をして、ドレイン領域１を形成する。その後、スパッタリングあるいは真空蒸着などにより、図９に示すように、ドレイン領域１の下面にＡｕなどからなる裏面電極層（ドレイン電極層）１０を形成する。更に、スパッタリングあるいは真空蒸着などにより、Ａｌなどの金属膜を堆積し、表面電極層１４を形成する。このようにして、本発明の実施形態に係る半導体装置が完成する。なお、基板１sの下面を研磨してドレイン領域１を形成する工程を、表面電極層１４を形成する工程の後において実施し、その後、ドレイン領域１の下面にＡｕなどからなる裏面電極層１０を形成する順番でも構わない。
図８には、本発明の実施例のトレンチ９の断面ＳＥＭ像を示す。図８に示すように、トレンチ９の開口部及び底部の角部９ｃ、９ｄは丸められた曲面構造をなしている。トレンチ９の深さＤｔｒは約１．６２μｍ、ソース領域４の深さＤｓは約０．４５μｍ、ラウンド部の深さＤｒは約０．３５μｍである。このように、ラウンド部を定義する曲面部分は、ソース領域４の深さより浅いレベルまで形成され、チャネル領域であるベース領域３とは約０．１μｍ離間していることがわかる。ラウンド部の深さＤｒは、ベース領域３とは約０．１μｍ以上離間していることが望ましい。ラウンド化の熱処理を長時間行うと、トレンチ９の内壁表面の原子の拡散や再配列が増加し、チャネル領域がｎ型あるいはｉ型に変化し、チャネル部のリークなどが発生する。したがって、ラウンド部の深さＤｒをソース領域４の深さＤｓ以上にすると、電気特性の劣化を招いてしまう。
図８に示した実施例を用いて、二次イオン質量分析法（ＳＩＭＳ）により、不純物分布の分析を行った結果を図１０に示す。図１０に示すように、ソース領域４の表面側にはｎ型不純物のリン（Ｐ）が約３×１０19ｃｍ-3で分布している。ラウンド部の深さでは、約１×１０18ｃｍ-3である。ｐ型不純物のＡｌはソース領域４内では、約約１×１０17ｃｍ-3以下で分布し、ベース領域３内では約０．１～３×１０17ｃｍ-3で分布している。ソース領域４とベース領域３との境界では、ＰとＡｌの不純物密度は同程度の約１×１０17ｃｍ-3である。
図９には、図８で示した実施例「Ａ」のトレンチ形状を、比較例「Ｂ」及び「Ｃ」と共に示す。上述のように、実施例Ａでは、ラウンド化の熱処理後に、トレンチ９側面の表面除去処理としての熱酸化を１回実施している。比較例Ｂでは、ラウンド化熱処理だけで、熱酸化は実施していない。比較例Ｃでは、従来条件、即ちラウンド化の熱処理後に熱酸化を３回実施している。図９に示すように、トレンチの幅は、熱酸化を実施しない比較例Ｂが最も狭く、熱酸化を３回実施した比較例Ｃが最も広い。また、図９には、ラウンド部の曲線を近似した円弧のうち、最小の曲率半径の円を示している。この最小の局率半径の値は、ラウンド部の深さのレベルとほぼ対応していることを確認している。図９に示すように、実施例Ａと比較例Ｂは、曲率半径の差は殆どない。比較例Ｃでは曲率半径が小さくなっている。曲率半径が小さくなるのは、ｍ面とＳｉ面の酸化速度の相違によるものである。電気特性を評価した結果、実施例Ａは、オン抵抗が低く、チャネルのリークが少ない。比較例でＢは、チャネルのリークが発生している。比較例Ｃでは、オン抵抗が増加している。なお、実施例Ａのチャネル部の表面粗さは、最大断面高さＲｔで１．２ｎｍ以下であり、１回の熱酸化処理で十分平滑な表面を得ることができる。
ラウンド化熱処理では、原子の拡散及び再配列によりトレンチ内壁表面がｎ型あるいはｉ型に変化する。このため、熱酸化処理でトレンチ内壁の除去を実施していない比較例Ｂでは、チャネルリークが発生してしまう。また、比較例Ｃの従来条件では、チャネル面であるトレンチ側面を除去・洗浄する熱酸化処理を３回行っている。このように熱酸化を過剰に行うと、チャネル領域の内部に酸素や格子不整合が侵入することによりチャネル抵抗が増加する。実施例Ａでは、熱酸化処理を１回実施して、トレンチ内壁の側面を２ｎｍ～２０ｎｍ除去している。その結果、実施の形態では、チャネルのリークが少なく、オン抵抗を低減することができた。除去する酸化膜の厚さが３ｎｍ～２５ｎｍであるので、ＳｉＣの厚さに換算する(２/３倍)と約２ｎｍ～約２０ｎｍになる。
ラウンド部形成後に実施する表面除去処理としての熱酸化処理の回数の影響を調べるため、熱処理回数以外の熱処理条件を含め他の工程を同じにして半導体素子を試作して電気特性を評価している。熱処理は、従来条件では３回実施している。本発明の実施形態では、熱処理は１回だけ実施している。比較のため、熱処理を２回実施した例を追加している。ソース領域に形成されるラウンド部の深さを評価した結果、ラウンド部の深さは、熱酸化処理が１回、２回、及び３回実施した素子で、それぞれ約０．３５μｍ、０．３μｍ、及び０．２５μｍであった。
図１１は、試作基板に設けられているモニタＭＯＳトランジスタで測定したドレイン電流とゲート電圧の関係（Ｉｄ―Ｖｇ特性）である。図１１に示すように、熱酸化処理が１回から３回に増えるとドレイン電流が低下していることから、チャネル抵抗が増加していることがわかる。図１２には、試作基板に作製された３ｍｍチップの半導体装置の閾値電圧Ｖｔｈと単位面積あたりのオン抵抗ＲｏｎＡとの相関を示す。図１２に示したオン抵抗ＲｏｎＡ及び閾値電圧Ｖｔｈの値は、それぞれの分布の中央値である。図１２に示すように、熱酸化処理が増えると、閾値電圧Ｖｔｈが減少し、オン抵抗ＲｏｎＡが低下することがわかる。図１２には、熱酸化処理が３回の従来素子のＶｔｈ－ＲｏｎＡ相関のトレンドも示している。従来素子では、閾値電圧Ｖｔｈが増加すると、オン抵抗ＲｏｎＡは増加する傾向である。例えば、閾値電圧Ｖｔｈが約５．２Ｖの場合、従来素子ではオン抵抗ＲｏｎＡは約３．９ｍΩｃｍ2であるが、本発明の実施形態に相当する熱酸化処理が１回の条件ではオン抵抗ＲｏｎＡは約３．４ｍΩｃｍ2と減少していることがわかる。
図１３は、熱酸化処理の回数を変えて試作した素子について、評価を行った結果を示す。図１３に示すように、トレンチのラウンド部の深さは、従来素子で約０．２５μｍであるのに対し、熱酸化処理が２回及び１回の素子では、それぞれ約０．３０μｍ及び約０．３５μｍと増加している。オン抵抗ＲｏｎＡは、熱酸化処理が１回、２回、及び３回のそれぞれで、約３．４ｍΩｃｍ2、約３．６ｍΩｃｍ2、及び約３．９ｍΩｃｍ2となり、熱酸化処理の回数が増えると、オン抵抗が増加することがわかる。従来素子に対するチャネル抵抗の改善率は、熱酸化処理が１回及び２回で、それぞれ３０％及び２０％となっている。本発明の実施形態では、ラウンド化の熱処理を実施した後、チャネル領域の表面の除去処理として熱酸化処理を１回だけ実施している。その結果、ゲート耐圧の低下を抑制し、チャネル抵抗の増加を防止することができ、更に、チャネルリークを防止し、オン抵抗を低減することが可能となる。
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、上記の実施形態におい個別半導体素子であるＭＯＳトランジスタを例示的に説明したが、本発明の適用の対象となる半導体装置は個別半導体素子に限定されるものではない。本発明の半導体装置は、例えば、半導体層の上に絶縁膜を介して電極が配置されているトレンチ構造を有するＩＧＢＴ等の種々のトレンチ構造を有する半導体装置に適用可能である。
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…ドレイン領域（第１主電極領域）
２…ドリフト領域(第１半導体層)
３…ベース領域(第２半導体層)
４…ソース領域（第２主電極領域）
５…ベースコンタクト領域
６…ゲート絶縁膜
７…ゲート電極
８…絶縁膜層（層間絶縁膜）
９…トレンチ
１０…裏面電極層（ドレイン電極層）
１１…ソースコンタクト層
１２…バリアメタル層
１３…上部バリアメタル層
１４…表面電極層（ソース電極層）

Claims (4)

  1. 第１導電型のドリフト領域と、
    前記ドリフト領域上に配置された第２導電型のベース領域と、
    前記ベース領域の上部に選択的に埋め込まれ、前記ドリフト領域よりも高不純物密度で第１導電型の主電極領域と、
    前記主電極領域の深さより浅いレベルまで、前記主電極領域の上面側にラウンド部を有し、前記ラウンド部から前記ベース領域を貫通して底部が前記ドリフト領域まで達するトレンチと、
    前記トレンチの内側に設けられた絶縁ゲート型電極構造と、
    を備え、前記ラウンド部の曲率半径の最小値が、前記主電極領域の所定の領域の深さより大きく、前記所定の領域は前記主電極領域の不純物密度が１×１０18ｃｍ-3以上であり、前記トレンチ内における、前記ラウンド部が定義される曲面の終端位置は、前記ベース領域から０．１μｍ以上離間していることを特徴とする炭化シリコン半導体装置。
  2. 第１導電型のドリフト領域の上面側に第２導電型のベース領域を形成する工程と、
    前記ベース領域の上部に、前記ドリフト領域よりも高不純物密度で第１導電型の主電極領域を選択的に埋め込む工程と、
    前記主電極領域の上面から前記ベース領域を貫通して底部が前記ドリフト領域まで達するトレンチを形成する工程と、
    水素ガス雰囲気で熱処理を行い、前記主電極領域の上面に開口する前記トレンチの開口部の角部を丸めて、前記主電極領域の深さより浅いレベルまで、前記開口部にラウンド部を形成する工程と、
    前記トレンチの内壁の熱酸化処理を行い、該熱酸化処理で形成された熱酸化膜を除去する工程と、
    前記トレンチの内側に絶縁ゲート構造を形成する工程と、
    を含み、前記ラウンド部の曲率半径の最小値が、前記主電極領域の所定の領域の深さより大きく、前記所定の領域は前記主電極領域の不純物密度が１×１０18ｃｍ-3以上であり、前記トレンチ内における、前記ラウンド部が定義される曲面の終端位置は、前記ベース領域から０．１μｍ以上離間するように形成されることを特徴とする炭化シリコン半導体装置の製造方法。
  3. 前記トレンチの内壁の熱酸化処理は、１回だけ実施されることを特徴とする請求項２に記載の炭化シリコン半導体装置の製造方法。
  4. 前記熱酸化膜を除去する工程により、２ｎｍ～２０ｎｍの厚さで前記トレンチの内壁の層を除去することを特徴とする請求項３に記載の炭化シリコン半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7319072B2 (ja) * 2019-03-28 2023-08-01 ローム株式会社 半導体装置
CN114600235A (zh) * 2019-10-31 2022-06-07 京瓷株式会社 布线基板、电子装置以及电子模块
EP3823045A1 (en) * 2019-11-14 2021-05-19 Flosfia Inc. Semiconductor device and system including semiconductor
US11563101B2 (en) 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
CN113506826B (zh) * 2021-06-17 2023-07-07 重庆伟特森电子科技有限公司 一种沟槽型碳化硅晶体管及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006660A (ja) 2002-03-26 2004-01-08 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2006228901A (ja) 2005-02-16 2006-08-31 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子の製造方法
JP2010021175A (ja) 2008-07-08 2010-01-28 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012178483A (ja) 2011-02-28 2012-09-13 Hitachi Ltd 炭化珪素半導体装置及びその製造方法
JP5209152B1 (ja) 2011-09-22 2013-06-12 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
WO2014178094A1 (ja) 2013-04-30 2014-11-06 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
WO2016038833A1 (ja) 2014-09-08 2016-03-17 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016082096A (ja) * 2014-10-17 2016-05-16 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子と、その製造方法
JP6273329B2 (ja) * 2016-08-15 2018-01-31 ローム株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006660A (ja) 2002-03-26 2004-01-08 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2006228901A (ja) 2005-02-16 2006-08-31 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子の製造方法
JP2010021175A (ja) 2008-07-08 2010-01-28 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012178483A (ja) 2011-02-28 2012-09-13 Hitachi Ltd 炭化珪素半導体装置及びその製造方法
JP5209152B1 (ja) 2011-09-22 2013-06-12 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
WO2014178094A1 (ja) 2013-04-30 2014-11-06 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
WO2016038833A1 (ja) 2014-09-08 2016-03-17 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法

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