JP5607947B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素を基板に用いた半導体装置およびその製造に適用して有効な技術に関するものである。

半導体パワー素子においてオン抵抗と耐圧はトレードオフの関係にあり、基板材料のバンドギャップの値で規定される。そのため、パワー素子として広く用いられているシリコン（Ｓｉ）基板を用いて形成された素子の性能を超えるためには、シリコンよりもバンドギャップが大きな基板材料を用いることが有効である。特に、炭化珪素（ＳｉＣ、シリコンカーバイド）は、シリコンに比べバンドギャップが約３倍と十分大きく、また、窒化ガリウム（ＧａＮ）等からなる基板を用いる場合に比べてｐ型およびｎ型の導電型の半導体領域を容易に形成でき、熱酸化により酸化膜を形成できる等の特長を有することから、高性能のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の素子を実現できる可能性があり大きな注目を集めている。

しかしながら、ＳｉＣ基板上に形成される酸化膜には大きな問題がある。それは、ＳｉＣ基板を熱酸化すると、ＳｉＣ基板表面に形成される酸化膜中に炭素（Ｃ）が残留し、酸化膜内に高密度の界面準位を形成してしまうことである。これにより、ＭＯＳＦＥＴのチャネル移動度は大きく劣化し、素子のオン抵抗が著しく上昇してしまう。また、酸化膜中の炭素は酸化膜の信頼性が低下する原因ともなり、ＳｉＣ基板を用いたＭＯＳＦＥＴの実現の大きな障壁となっている。

前述した酸化膜界面の問題を回避する素子の構造として接合ＦＥＴ（接合型電界効果トランジスタ、Ｊ−ＦＥＴ：Junction Field Effect Transistor）が挙げられる。接合ＦＥＴはｐｎ接合をゲートとしてチャネルを制御するタイプの素子で、通常はゲートに負の電圧をかけることでチャネル中に空乏層を伸ばしてソース・ドレイン間をオフさせるノーマリオン型の素子である。ノーマリオン型の素子はフェイルセーフの観点から、信頼性を低下させないために用途が限定されるので、パワー素子では一般にノーマリオフ型が望まれる。シリコン基板を用いた接合ＦＥＴはノーマリオフ型での高耐圧化が難しいが、ＳｉＣ基板を用いれば、チャネル幅を狭くすることでノーマリオフ型での高耐圧化を実現することができる。これは、ＳｉＣのｐｎ接合の拡散電位が約２．５Ｖと高く、ゲートに負の電圧をかけなくてもチャネルを完全に空乏化できるためである。これにより、酸化膜の界面準位の問題を回避した、高性能なノーマリオフ型の接合ＦＥＴが実現可能である。

なお、ノーマリオフ型の炭化珪素接合ＦＥＴに関わる公知文献として、例えば、特許文献１（特開２００４−１３４５４７号公報）がある。特許文献１には、ＳｉＣ基板を用いた接合ＦＥＴまたは静電誘導トランジスタにおいて、ｐ型のゲート領域を形成する際に比較的低いエネルギーでのイオン注入を行うことにより、低オン抵抗化を実現し、ブロッキング効果を向上させる技術が開示されている。

ここで、特許文献１の第４の実施例である図６に記載の接合ＦＥＴを図１７に示す。図１７に示す接合ＦＥＴは、ドレイン領域となるｎ^＋型基板１上に形成されており、ｎ^＋型基板１の下面にはドレイン電極６が形成されている。ｎ^＋型基板１上にはｎ⁻型ドリフト層２が形成されており、ｎ⁻型ドリフト層２の上面には、ｎ^＋型基板１の主面に沿う方向に延在するトレンチ５が複数本ストライプ状に並んで形成されている。トレンチ５が形成されていないｎ⁻型ドリフト層２の上面には、ソース領域２３がトレンチ５に沿ってストライプ状に形成されている。すなわち、ｎ^＋型基板１上にはｎ⁻型ドリフト層２が形成され、ｎ⁻型ドリフト層２上にはソース領域２３が形成されており、ソース領域２３の上面からｎ⁻型ドリフト層２の途中深さまで達する溝であるトレンチ５が形成されている。トレンチ５を挟んで隣り合うソース領域２３のそれぞれの上面には、トレンチ５の近傍のソース領域２３の端部の上面を除いてトレンチ５の延在方向に沿ってソースコンタクト層７が形成されている。

ｎ⁻型ドリフト層２の表面であってトレンチ５の側壁および底面には、ソース領域２３が形成されている領域を除いてゲート領域２４が形成されている。なお、トレンチ５の側壁に形成されたゲート領域２４と、同一のトレンチ５の側壁に接するソース領域２３とは、ゲート領域２４の上面で接触しており、ゲート領域２４とソース領域２３との界面であるｐｎ接合領域がトレンチ５の側壁において半導体基板２１から露出している。

特開２００４−１３４５４７号公報

図１７に示すような従来のノーマリオフ型の炭化珪素接合ＦＥＴは、下記の２つの理由からゲート・ソース間において順方向および逆方向にリーク電流が流れやすいという問題がある。

一つ目の理由としては、ゲート・ソース間の界面では高濃度のｎ^＋型およびｐ^＋型の領域同士が直接接しているため、ｎ^＋型およびｐ^＋型の領域同士の接合部でのリーク電流の発生が多いことが挙げられる。これは、高濃度の領域同士の接合であり接合近傍で欠陥が多いという構造的問題と、ＳｉＣは完全に結晶回復せず欠陥が残りやすいという材料的問題に起因している。

二つ目の理由としては、図１７に示すように、ゲート領域２４とソース領域２３との接合部がトレンチ５の側壁で半導体基板２１から露出しており、ゲート領域２４とソース領域２３との接合部においてトレンチ５側壁の表面でのリーク電流の発生が多いことが挙げられる。これは、トレンチ５をドライエッチングで加工して形成しているために半導体基板２１の表面の結晶にダメージが残留していることと、トレンチ表面に形成された酸化膜（図示しない）とＳｉＣ（半導体基板２１）との界面には炭素が多く残留しているために界面準位密度が非常に高いということに起因している。

これらの原因により、従来のノーマリオフ型の炭化珪素接合ＦＥＴではゲート・ソース間の順方向および逆方向のリーク電流が大きいという問題がある。

なお、特許文献１の図１に記載の接合ＦＥＴのようにゲート領域とソース領域とを接触させないことでリーク電流の発生を防ぐ方法もあるが、このような接合ＦＥＴでは６００Ｖ以上の耐圧を得ることが困難である。

本発明の目的は、ＳｉＣ基板を用いた接合ＦＥＴにおけるゲート・ソース間のリーク電流を低減させることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願の一発明による半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の上面に形成された第１導電型のソース領域と、前記ソース領域の上面から前記ドリフト層の途中深さに達するトレンチと、前記ソース領域の下部の前記ドリフト層内において前記トレンチの側壁および底面に形成された第２導電型のゲート領域とを有している。本願の一発明による半導体装置は、前記ゲート領域が形成されている前記トレンチの側壁および底面に窒素が導入されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

ＳｉＣ基板を用いたノーマリオフ型の接合ＦＥＴにおいて、ゲート・ソース間のリーク電流を低減した半導体装置を提供する。

本発明の実施の形態１である接合ＦＥＴの平面図である。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図４に続く半導体装置の製造方法を説明する断面図である。 図５に続く半導体装置の製造方法を説明する断面図である。 図６に続く半導体装置の製造方法を説明する断面図である。 図７に続く半導体装置の製造方法を説明する断面図である。 図８に続く半導体装置の製造方法を説明する断面図である。 図９に続く半導体装置の製造方法を説明する断面図である。 図１０に続く半導体装置の製造方法を説明する断面図である。 本発明の実施の形態１である接合ＦＥＴおよび従来の接合ＦＥＴの特性を説明するグラフである。 本発明の実施の形態２である接合ＦＥＴの断面図である。 本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造方法を説明する断面図である。 本発明の実施の形態２である接合ＦＥＴおよび従来の接合ＦＥＴの特性を説明するグラフである。 従来の接合ＦＥＴを示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」というときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことはいうまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。

また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

（実施の形態１）
以下、本実施の形態における半導体装置の態様を図面を用いて説明する。図１は本実施の形態の接合ＦＥＴの平面図を示している。図２および図３は、図１におけるＡ−Ａ線およびＢ−Ｂ線における断面図をそれぞれ示している。なお、図１、図２および図３では、トレンチ５を埋め込むように形成された層間絶縁膜ならびにその上部に形成された配線および絶縁膜は図示していない。

本実施の形態の接合ＦＥＴは図２に示すように、ドレイン領域となるｎ^＋型基板１上に形成されており、ｎ^＋型基板１の下面にはドレイン電極６が形成されている。ｎ^＋型基板１上にはｎ⁻型ドリフト層２が形成されており、ｎ⁻型ドリフト層２の上面には、ｎ^＋型基板１の主面の沿う方向に延在するトレンチ５が複数本ストライプ状に並んで形成されている。トレンチ５が形成されていないｎ⁻型ドリフト層２の上面にはｎ^＋型ソース領域３がトレンチ５に沿ってストライプ状に形成されている。すなわち、ｎ^＋型基板１上にはｎ⁻型ドリフト層２が形成され、ｎ⁻型ドリフト層２上にはｎ^＋型ソース領域３が形成されており、ｎ^＋型ソース領域３の上面からｎ⁻型ドリフト層２の途中深さまで達する溝であるトレンチ５が形成されている。トレンチ５を挟んで隣り合うｎ^＋型ソース領域３のそれぞれの上面には、トレンチ５の近傍のｎ^＋型ソース領域３の端部の上面を除いてトレンチ５の延在方向に沿ってソースコンタクト層７が形成されている。

ｎ⁻型ドリフト層２の表面であってｎ^＋型ソース領域３の側壁を除くトレンチ５の側壁および底面の浅い領域にはｎ型層８が形成されており、トレンチ５の側壁であってｎ^＋型ソース領域３の側壁の浅い領域にはｎ^＋型層９が形成されている。また、ｎ⁻型ドリフト層２の表面であってトレンチ５の側壁および底面には、トレンチ５の側壁または底面からｎ型層８よりも深い領域にかけてｐ^＋型ゲート領域４が形成されている。なお、ｎ^＋型ソース領域３を挟んで隣り合うトレンチ５の側壁に形成されたｐ^＋型ゲート領域４同士は、ｎ⁻型ドリフト層２を挟んで分離しており、接触していない。また、トレンチ５の側壁に形成されたｐ^＋型ゲート領域４と、同一のトレンチ５の側壁に接するｎ^＋型ソース領域３とは、ｐ^＋型ゲート領域４の上面で接触している。

また、図３に示すように、本実施の形態の接合ＦＥＴはｎ^＋型基板１上に形成されており、ｎ^＋型基板１の下面にはドレイン電極６が形成されている。ｎ^＋型基板１上にはｎ⁻型ドリフト層２が形成され、ｎ⁻型ドリフト層２上にはｐ^＋型ゲート接合層１０が形成されており、ｐ^＋型ゲート接合層１０の上面からｎ⁻型ドリフト層２の途中深さにかけてトレンチ５が形成されており、トレンチ５はｐ^＋型ゲート接合層１０を挟んでｎ^＋型基板１の主面に沿ってｐ^＋型ゲート接合層１０の延在する方向に直交する方向にストライプ状に複数形成されている。ｐ^＋型ゲート接合層１０の上面には、トレンチ５の近傍のｐ^＋型ゲート接合層１０の上面の端部を除いて、ｐ^＋型ゲート接合層１０の延在する方向に沿う方向にゲートコンタクト層１１が延在して形成されている。なお、ここではｎ^＋型基板１、ｎ⁻型ドリフト層２、ｎ^＋型ソース領域３（図２参照）、ｐ^＋型ゲート領域４、ｎ型層８、ｎ^＋型層９（図２参照）およびｐ^＋型ゲート接合層１０を含む半導体領域を半導体基板２１とする。

図３において、トレンチ５の側壁および底面には浅い領域にｎ型層８が形成されており、トレンチ５の側壁または底面のｎ型層８よりも深い領域には、ｐ^＋型ゲート接合層１０が形成された領域を除いてｐ^＋型ゲート領域４が形成されている。なお、ｐ^＋型ゲート接合層１０を挟んで隣り合うトレンチ５の側壁に形成されたｐ^＋型ゲート領域４同士は、ｎ⁻型ドリフト層２を挟んで分離しており、接触していない。また、トレンチ５の側壁に形成されたｐ^＋型ゲート領域４と、同一のトレンチ５の側壁に接するｐ^＋型ゲート接合層１０とは、ｐ^＋型ゲート領域４の上面で接続している。

なお、図２に示すようにトレンチ５の側面にはｎ型層８およびｎ^＋型層９が形成され、ｎ型層８およびｎ^＋型層９によってトレンチ５の側面および底面が覆われているため、ｐ^＋型ゲート領域４とｎ^＋型ソース領域３との界面であるｐｎ接合領域はトレンチ５の表面に露出していない。また、図３に示すように、トレンチ５の側面にはｎ型層８が形成されており、ｐ^＋型ゲート領域４とｎ^＋型ソース領域３との界面であるｐｎ接合領域はトレンチ５の表面に露出しておらず、ｐ^＋型ゲート接合層１０とｎ型層８との界面では、ｐｎ接合領域が半導体基板２１の主面上において露出している。

また、図１に示すように、本実施の形態の接合ＦＥＴは平面形状において半導体基板２１の主面上に延在するｐ^＋型ゲート接合層１０を有しており、ｐ^＋型ゲート接合層１０の延在する方向に直交する方向には、ｐ^＋型ゲート接合層１０を挟むようにストライプ状に並んで形成されたｎ^＋型ソース領域３およびｎ^＋型ソース領域３の上部に形成されたソースコンタクト層７を有している。隣り合うｎ^＋型ソース領域３の間には表面をｎ型層８およびｎ^＋型層９により覆われたトレンチ５が形成されている。また、図示はしていないが、トレンチ５の側壁および底面に形成されたｎ型層８およびｎ^＋型層９の表面には酸化膜が形成されている。

図１では電流が流れるアクティブ領域のみを示しているが、アクティブ領域の周りの図示していない領域には電界緩和のためのターミネーション領域が形成されている。なお、ターミネーション領域とは、図１に示すアクティブ領域を囲むようにｎ⁻型ドリフト層２（図示しない）の上面に不純物をイオン注入して形成されたｐ型の半導体領域である。また、図示はしていないが、ｎ^＋型基板１（図示しない）の主面側にはソースコンタクト層７上およびゲートコンタクト層１１上にアルミニウム（Ａｌ）の２層配線が複数施され、前記２層配線は半導体装置の主面側のソースパッドとゲートパッドにそれぞれ接続されており、本実施の形態の半導体装置は主面側のソースパッドとゲートパッドおよび裏面側のドレインパッドの３端子を有する構造となっている。

図２および図３に示すｎ⁻型ドリフト層２は、ＳｉＣからなる低抵抗領域であるｎ^＋型基板１上にエピタキシャル成長によって形成された、ｎ^＋型基板１よりも不純物濃度の低いｎ⁻型の半導体領域である。本実施の形態の接合ＦＥＴは耐圧６００Ｖクラスを想定しており、ｎ⁻型ドリフト層２内の不純物である窒素（Ｎ）の濃度は２×１０^１６ｃｍ^−３とし、ｎ^＋型基板１の主面に垂直な方向におけるｎ⁻型ドリフト層２の厚さは６μｍとしている。ｐ^＋型ゲート領域４およびｐ^＋型ゲート接合層１０は、ｎ⁻型ドリフト層２にｐ型の不純物（例えばアルミニウム）が高濃度で導入された低抵抗の領域であり、ｐ^＋型ゲート領域４のピーク濃度は１×１０^１８ｃｍ^−３程度である。ｎ^＋型ソース領域３はｎ⁻型ドリフト層２にｎ型の不純物（例えば窒素）が高濃度で導入された低抵抗の領域である。また、ドレイン電極６、ソースコンタクト層７およびゲートコンタクト層１１は他の前述した２層配線とのコンタクトをとるためのシリサイド層である。また、ｎ型層８およびｎ^＋型層９は、ｐ^＋型ゲート領域４、ｐ^＋型ゲート接合層１０およびｎ^＋型ソース領域３の表面に不純物として窒素を導入して形成された半導体領域であり、ｎ型層８の窒素の濃度は１×１０^１８ｃｍ^−３以下であることが望ましい。この窒素濃度を１×１０^１８ｃｍ^−３よりも高くすると、例えばｎ型層８とｐ^＋型ゲート領域４およびｐ^＋型ゲート接合層１０との界面であるｐｎ接合領域近傍での再結合中心が増え、リーク電流が増大する要因となる。

なお、ｎ^＋型層９は元々高濃度の窒素が導入されているｎ^＋型ソース領域３の側壁に更に窒素を注入した領域であり、窒素濃度としてはｎ^＋型ソース領域３とｎ^＋型層９は殆ど違いは無い。

ｎ^＋型基板１の主面に対して垂直な方向におけるトレンチ５の深さは１．２μｍであり、ストライプ状に形成されたトレンチ５の延在方向に直交する方向であって、ｎ^＋型基板１の主面に沿う方向における幅は１μｍである。トレンチ５の幅方向と同一方向におけるｎ^＋型ソース領域３の幅は特に閾値電圧等のデバイス特性に直接関係するため、０．８〜１．０μｍ程度に幅を持たせている。

次に、本実施の形態の接合ＦＥＴの動作について説明する。

まず、ブロッキング状態（オフ状態）では、ゲート（ｐ^＋型ゲート領域４）に０Ｖまたは負の電圧を加えた状態でドレインに１００Ｖ〜数ｋＶもの電圧がかかる。このとき、チャネルは隣り合うｐ^＋型ゲート領域４同士の間のｎ⁻型ドリフト層２においてｐ^＋型ゲート領域４から空乏層が広がっており、ソース・ドレイン間のチャネルにはエネルギー障壁が生じている。この障壁によりオフ状態でのブロッキングが可能となる。

一方、オン状態ではゲート（ｐ^＋型ゲート領域４）に２．５Ｖ程度、ドレイン（ドレイン電極６）に１〜２Ｖ程度の電圧を印加する。これにより、ゲート間のチャネルの空乏層の形成される範囲が狭まりキャリアの経路ができるため、ソース（ｎ^＋型ソース領域３）からドレインにキャリアが流れる。

このとき、ゲート・ソース間に印加されている電圧は２．５Ｖ程度で、ＳｉＣのｐｎ接合の拡散電位を超えてはいないが、ｐ^＋型ゲート領域４とｎ^＋型ソース領域３との界面におけるｐｎ接合領域近傍および半導体酸化膜界面には多くの準位が存在しており、その準位を介した再結合電流が流れている。

図１７に示す従来の接合ＦＥＴでは、同様の動作によってソース・ドレイン間のオン・オフを切替えることができるが、上述した再結合電流であるリーク電流が発生しやすいという問題があった。従来の接合ＦＥＴでは、ゲート領域２４とソース領域２３との接合部がトレンチ５の側壁で半導体基板２１から露出しているため、ゲート領域２４とソース領域２３との接合部においてトレンチ５側壁の表面でのリーク電流が発生しやすい。

これは、ドライエッチングにより半導体基板２１を一部除去することでトレンチ５を形成しているために、トレンチ５の側面および底面の結晶にドライエッチングによるダメージが残留していることと、トレンチ５の表面に形成された酸化膜（図示しない）とＳｉＣ（半導体基板２１）との界面には炭素が多く残留しているために界面準位密度が非常に高くなっていることに起因している。更に、図１７に示す従来の接合ＦＥＴでは、ｐｎ接合領域がトレンチ５の側壁において半導体基板２１の表面から露出しているため、ストライプ状に形成されたトレンチ５の側壁の全ての領域でリーク電流が流れる虞がある。すなわち、リーク電流が発生しやすい領域が広いため、半導体基板２１全体でのリーク電流の流れる量が大きくなる。

本実施の形態の接合ＦＥＴは、図１７に示す従来の接合ＦＥＴとは異なり、図２に示すようにトレンチの表面が窒素を含むｎ型層８およびｎ^＋型層９により覆われている。このため、トレンチ５の側壁においてｐ^＋型ゲート領域４とｎ^＋型ソース領域３との界面におけるｐｎ接合領域が露出しておらず、トレンチ５側壁のｐｎ接合領域でのリーク電流の発生を防ぐことができる。

また、図３に示すｐ^＋型ゲート接合層１０と、その側面に形成されたｎ型層８との界面におけるｐｎ接合領域がｐ^＋型ゲート接合層１０の上面の端部において露出しているが、このｐｎ接合領域はトレンチ５の側壁のようにドライエッチングにより形成された面ではないためエッチングによるダメージを受けていない。すなわち、図１７に示す従来の接合ＦＥＴにおいて露出するｐｎ接合領域に対し、図３に示す本実施の形態の接合ＦＥＴにおいて露出するｐｎ接合領域は結晶欠陥が少なく、再結合中心が非常に少ないため、リーク電流の発生を大幅に低減することができる。

なお、図３に示すｐ^＋型ゲート接合層１０と、その側面に形成されたｎ型層８との界面におけるｐｎ接合領域が露出している領域はｐ^＋型ゲート接合層１０の端部のみであり、従来のようにストライプ状に多数形成されたトレンチ５の側壁においてｐｎ接合領域が露出する場合に比べてｐｎ接合領域の露出面積が少ない。これにより、本実施の形態の接合ＦＥＴでは、リーク電流の発生量を低減することができる。

次に、本実施の形態の接合ＦＥＴの製造方法を、図４〜図１１を用いて説明する。

まず、図４に示すように、ＳｉＣからなるｎ^＋型基板１上にエピタキシャル層を成長させ、ｎ⁻型ドリフト層２を形成する。ｎ^＋型基板１を構成するＳｉＣは様々な面方位を有し、具体的には、ＳｉＣの代表的な面方位であるＳｉ（シリコン）面、Ｓｉ面の反対側の面であるＣ（カーボン）面、またはＳｉ面およびＣ面に垂直に交わるＳｉＣの側面である（１１−２０）面を有する。前記エピタキシャル層を成長させるｎ^＋型基板１の主面の面方位は、ここではＳｉ面とし、そのオフ角は８度であるが、ｎ^＋型基板１の主面の面方位はＣ面でも（１１−２０）面でも良く、オフ角は４度でも０度でも、ｎ⁻型ドリフト層２となるエピタキシャル層が均一に成長すれば問題ない。

続いて、図示はしないが、ＣＶＤ（Chemical Vapor Deposition）法によりｎ⁻型ドリフト層２上に酸化シリコン膜を堆積し、リソグラフィおよびドライエッチングにより加工した前記酸化シリコン膜をハードマスクとしてｐ型の不純物（例えばアルミニウム）をｎ⁻型ドリフト層２の上面にイオン注入することにより、ターミネーション領域となるｐ型領域を形成する。その後、前記酸化シリコン膜からなるハードマスクは除去する。

ターミネーション領域形成時に打ち込むアルミニウムの濃度は１×１０^１７ｃｍ^−３程度である。ターミネーション領域は図２に示すｐ^＋型ゲート領域４よりも半導体基板２１の上面から下面方向に向かって深い領域に達するように形成する必要があるため、最大で２ＭｅＶの多段注入が必要である。本実施の形態ではターミネーション領域を形成するＪＴＥ（Junction Termination Extension）構造を採用しているが、ターミネーション領域の代わりにガードリング構造、メサ構造またはその他の構造を形成しても構わない。なお、ガードリング構造およびメサ構造は、共にＪＴＥ構造と同様にアクティブ領域の電界緩和を目的としてアクティブ領域の周囲に形成する構造であり、基板表面に不純物を打ち込む方法、金属配線を形成する方法、溝を形成する方法等によって形成される。

次に、図５に示すように、ターミネーション領域の形成方法と同様の方法で、ソースとなるｎ^＋型ソース領域３およびゲートのコンタクト層となるｐ^＋型ゲート接合層１０（図示しない）を形成する。図５ではｎ⁻型ドリフト層２の上面の全面にｎ^＋型ソース領域３を形成しているが、実際はゲートのコンタクト層やターミネーション領域には形成していない。ここでは、ターミネーション領域の形成工程と同様に、酸化シリコン膜からなるハードマスクを形成してイオン注入の打ち分けを行った後、前記酸化シリコン膜からなるハードマスクを除去する。ｎ^＋型ソース領域３の形成時にｎ⁻型ドリフト層２の上面に打ち込むイオン種は、シート抵抗が小さくなるように、ｎ^＋型の領域であるｎ^＋型ソース領域３には窒素を打ち込み、ｐ^＋型の領域であるｐ^＋型ゲート接合層１０にはアルミニウムを打ち込む。なお、ゲート耐圧確保のため窒素のイオン注入は５００℃で行う。

次に、図６に示すように、ｎ^＋型ソース領域３上に酸化シリコン膜１２を堆積し、リソグラフィおよびドライエッチングにより加工した酸化シリコン膜１２をハードマスクとして、ドライエッチングによりｎ^＋型ソース領域３を貫通してｎ⁻型ドリフト層２の途中深さにまで達するトレンチ５を形成する。このとき、チャネル幅を一定に保つために、トレンチ５はできるだけｎ^＋型基板１の主面に対して垂直に近い方向に形成することが望ましい。

次に、図７に示すように、図６で説明したトレンチ５を加工する際に用いた酸化シリコン膜１２をそのままハードマスクとして用い、トレンチ５の側面および底面にゲートとなるｐ^＋型ゲート領域４をイオン注入により形成する。このとき打ち込むイオン種はアルミニウムとし、トレンチ５の側壁のｐ^＋型ゲート領域４は斜めイオン注入により形成し、トレンチ５の底面のｐ^＋型ゲート領域４は垂直イオン注入により形成する。斜めイオン注入の角度はｎ^＋型基板１の主面に対して垂直な方向から２５度傾けた角度であり、打ち込みエネルギーは最大で１００ｋｅＶとする。トレンチ５の底面に対する垂直イオン注入はｎ^＋型基板１の主面に対して垂直な角度から打ち込み、打ち込みエネルギーは最大で１５０ｋｅＶの多段注入とする。ｐ^＋型ゲート領域４を形成するための斜めイオン注入および垂直イオン注入の工程でも、ｐ^＋型ゲート接合層１０の形成工程と同様に、ゲート抵抗を低減するために５００℃の温度下で注入する。ただし、ゲート耐圧が５Ｖ程度の低い耐圧で問題なければイオン注入は室温で行っても良い。

次に、図８に示すように、図６を用いて説明した工程で形成した酸化シリコン膜１２をハードマスクとしてトレンチ５表面にｎ型不純物の注入を行う。打ち込むイオン種は窒素であり、注入エネルギーは２０ｋｅＶ、ドーズ量は１×１０^１３ｃｍ^−２とし、これによりトレンチ５の表面の窒素の濃度は１×１０^１８ｃｍ^−３程度となる。トレンチ５に窒素を打ち込む際の注入角度は図７を用いて説明したｐ^＋型ゲート領域４の形成工程のイオン注入と同じく、ｎ^＋型基板１の主面に対して垂直な方向から２５度傾けた角度で打ち込む。これにより、トレンチ５の表面であってｐ^＋型ゲート領域４の表面にｎ型層８を形成し、トレンチ５の表面であってｎ^＋型ソース領域３の側面にｎ^＋型層９を形成する。

次に、図９に示すように、１６００℃程度で活性化アニールを行うことで半導体基板２１の表面を酸化し、その後にハードマスク（酸化シリコン膜１２）を除去し、続いてトレンチ５の埋め込みを行う。トレンチ５の埋め込みはＣＶＤ法により半導体基板２１上に酸化シリコン膜を堆積することにより前記酸化シリコン膜からなる層間絶縁膜１３を形成することで行う。層間絶縁膜１３の上面の平坦化はエッチバックすることにより行うが、ＣＭＰ（Chemical Mechanical Polishing）等の他の手法で平坦化しても構わない。

次に、図１０に示すように、半導体基板２１の主面および裏面のコンタクトを形成する。半導体基板２１の主面側のソースおよびゲートのコンタクトの形成工程では、まずリソグラフィおよびドライエッチングによりｎ^＋型ソース領域３上およびｐ^＋型ゲート接合層１０（図示しない）上の層間絶縁膜１３にｎ^＋型ソース領域３およびｐ^＋型ゲート接合層１０のそれぞれの上面に達するコンタクトホールを形成する。その後、露出したｎ^＋型ソース領域３上、ｐ^＋型ゲート接合層１０上および層間絶縁膜１３上にスパッタリング法によりニッケル（Ｎｉ）膜を堆積させ、１０００℃のアニールによりニッケル膜が堆積したｎ^＋型ソース領域３上およびｐ^＋型ゲート接合層１０上のそれぞれにニッケルシリサイドを形成し、最後に未反応メタルを除去する。これにより、前記ニッケルシリサイドからなるソースコンタクト層７およびゲートコンタクト層１１（図示しない）が、ｎ^＋型ソース領域３上およびｐ^＋型ゲート接合層１０上にそれぞれ形成される。ｎ^＋型基板１の裏面においても同様に、ｎ^＋型基板１の裏面にニッケル膜を堆積させ、１０００℃のシリサイド化アニールを行うことによりｎ^＋型基板１の裏面にニッケルシリサイドを形成する。これにより、ｎ^＋型基板１の裏面には前記ニッケルシリサイドからなるドレイン電極６が形成される。

次に、図１１に示すように、層間絶縁膜１３上にスパッタリング法によりアルミニウム配線１４を形成した後に、アルミニウム配線１４の上面をＣＶＤ法で形成した絶縁膜１５で覆う。その後、図示はしないが、リソグラフィおよびドライエッチングにより絶縁膜１５の一部を除去してアルミニウム配線１４の上面を露出させ、ソースパッドおよびゲートパッドをそれぞれ開口して本実施の形態の接合ＦＥＴを完成させる。なお、本実施の形態ではｐ^＋型ゲート接合層１０およびゲートコンタクト層１１を形成する際に打ち込む不純物をアルミニウムとしたが、代わりにボロン（Ｂ）を打ち込んでも良い。

次に、本発明の効果について本実施の形態の接合ＦＥＴの特性を示す図を用いて説明する。図１２は、本実施の形態の接合ＦＥＴと図１７に示した従来の接合ＦＥＴを同時に同一基板上に作製した際の、それぞれのＦＥＴのゲート電圧−ゲート電流特性を示している。図１２に示すように、従来の接合ＦＥＴに比べ、本実施の形態の接合ＦＥＴではゲートに正の電圧を印加した際のリーク電流が約２桁低減していることがわかる。これは、以下の２点の理由に起因する。

一つ目の理由は、従来の接合ＦＥＴでは図１７に示した断面図において複数のトレンチ５の側壁全てにおいてｐｎ接合領域が半導体基板２１から露出しており、ｐｎ接合領域の露出している領域が広いのに対し、本実施の形態の接合ＦＥＴでは図２に示す断面図ではｐｎ接合領域が露出しておらず、図３で示す断面図においてｐ⁺型ゲート接合層１０の端部の上面においてのみｐｎ接合領域が露出していることである。すなわち、本実施の形態の接合ＦＥＴにおいて半導体基板２１から露出するｐｎ接合領域はｐ⁺型ゲート接合層１０とｎ型層８との接合領域のみであり、従来の接合ＦＥＴに比べて半導体装置全体においてｐｎ接合領域が露出している領域が狭くなっている。リーク電流の発生する原因の１つはｐｎ接合領域の再結合によるものであるため、半導体基板２１から露出しているｐｎ接合領域が狭いほどリーク電流は小さくなる。これにより、リーク電流が発生しうる領域が狭まるため、本実施の形態の接合ＦＥＴでは発生するリーク電流の大きさも大幅に低減される。

二つ目の理由は、本実施の形態の接合ＦＥＴでは、ｐｎ接合領域が露出している面がトレンチ５の側壁ではなく半導体基板２１の主面のみであるということである。リーク電流の発生する原因の１つである再結合中心は、ドライエッチングでダメージの入ったトレンチ５の側壁よりも半導体基板２１の主面の方が少ないので、本実施の形態の接合ＦＥＴの方が従来の接合ＦＥＴに比べてリーク電流が小さくなる。リーク電流の発生する要因としては、バルクでの再結合も考えられるが、特許文献１に示す従来の接合ＦＥＴおよび本実施の形態の接合ＦＥＴではゲートのｐ型領域の濃度を１×１０^１８ｃｍ^−３程度に下げているため、バルクでの再結合電流は表面での再結合電流よりも小さく、バルクでの再結合電流の影響は無視することができる。

以上に述べたように、本実施の形態では、ノーマリオフのトレンチ型接合ＦＥＴにおいて、トレンチ５の側壁および底面に窒素を導入することにより、ゲート・ソース間のリーク電流を低減することができる。

（実施の形態２）
次に、本実施の形態の接合ＦＥＴについて、図１３に示す断面図を用いて説明する。本実施の形態の接合ＦＥＴはｎ^＋型基板１上にエピタキシャル成長により形成されたｎ⁻型ドリフト層２を有し、ｎ⁻型ドリフト層２の上面にはｎ^＋型ソース領域３が形成され、ｎ^＋型ソース領域３を貫いてｎ⁻型ドリフト層２の途中深さまで達するトレンチ５が形成されており、トレンチ５の側壁および底面のｎ⁻型ドリフト層２にはｐ^＋型ゲート領域４が形成されている。トレンチ５の側壁および底面の表面には絶縁体材料膜である酸化シリコン膜からなる半導体酸化膜１６が形成されている。なお、ここではｎ^＋型基板１、ｎ⁻型ドリフト層２、ｎ^＋型ソース領域３、ｐ^＋型ゲート領域４、半導体酸化膜１６およびｐ^＋型ゲート接合層１０（図示しない）を含む領域を半導体基板２１とする。

前記実施の形態１ではトレンチ５の側壁および底面においてｐｎ接合領域が露出しておらず、また、図２では図示していないものの、トレンチ５の側壁および底面には酸化膜が形成されていた。本実施の形態と前記実施の形態１との違いは、前記実施の形態１では図２に示すようにトレンチ５の側壁および底面にｎ型層８およびｎ^＋型層９が形成されていたのに対し、本実施の形態では図１３に示すようにトレンチ５の側壁および底面に形成された半導体酸化膜１６の表面に窒素を導入し、トレンチ５の表面において酸窒化シリコン膜からなるパッシベーション膜を形成している点にある。また、本実施の形態ではトレンチ５の表面においてｐｎ接合領域が露出している点も、前記実施の形態１とは異なる。また、本実施の形態の接合ＦＥＴでは、トレンチ５の側壁および底面において窒素は半導体酸化膜１６の表面のみに存在して酸窒化シリコン膜を形成しており、ドーパントとしては働いていない。

次に、本実施の形態の接合ＦＥＴの製造方法を説明する。まず、図７で示したｐ^＋型ゲート領域４を形成する工程までは前記実施の形態１と同様に行う。その後、図１４に示すように、半導体基板２１を高温でアニールすることにより犠牲酸化を行い、前記犠牲酸化によってトレンチ５の側壁を含む半導体基板２１の表面に形成した酸化膜を除去した後、１３００℃の温度下においてＮ_２Ｏ雰囲気でトレンチ５の表面を酸化する。これにより、半導体酸化膜１６の表面には窒素が導入され、トレンチ５の表面における界面準位密度は大幅に低減される。このときｎ^＋型ソース領域３の上面には酸化シリコン膜１２が形成されているため、酸化シリコン膜１２に覆われたｎ^＋型ソース領域３の上面は酸化されず、窒素も導入されない。

なお、１３００℃のＮ_２Ｏ雰囲気で酸化して窒素を導入する前に、犠牲酸化をして形成した酸化膜を除去する工程を加えることで、トレンチ５を形成する際のドライエッチング工程またはｐ^＋型ゲート領域４の形成工程でのイオン注入によりダメージを受けたトレンチ５の側壁および底面の一部を除去することができる。

また、半導体酸化膜１６の表面に窒素を導入する際の酸化温度を１３００℃という高温としたのは、ＳｉＣがＳｉに比べ原子間の結合が強く熱的に安定しているためである。すなわち、ＳｉＣの熱酸化の速度はＳｉに比べ２５倍程度も遅いため、ＮＯもしくはＮ_２Ｏによる窒化も１２００℃未満では殆ど進まず、界面準位密度を低減する効果が殆ど無い。また、熱酸化により過剰となるカーボンのクラスター化を防ぐためにも、高温による熱酸化が有効である。よって、半導体酸化膜１６の表面に窒素を導入する際の酸化温度は１２００℃以上が望ましく、本実施の形態では１３００℃の温度下において窒素を導入している。

その後のトレンチの埋め込み工程以降のシリサイド化および配線の形成を含む工程は前記実施の形態１で示した図１０以降の工程と同様に行い、図１５に示す半導体装置を完成する。半導体酸化膜１６の表面に窒素を導入する手段は、ウェット酸化後のＮＯアニール等でも良いが、本実施の形態で特に重要なトレンチ５の側壁の面である（１１−２０）面においてはＮ_２Ｏ酸化が最も界面準位密度を低減できるため、本実施の形態ではＮ_２Ｏ雰囲気で酸化をする。

次に、本実施の形態の効果について説明する。図１６は本実施の形態の接合ＦＥＴと図１７に示した従来の接合ＦＥＴを同時に同一基板上に作製した際の、それぞれのＦＥＴのゲート電圧−ゲート電流特性を示している。従来の接合ＦＥＴに比べ、本実施の形態の接合ＦＥＴではリーク電流が約１桁低減している。これは、ｐｎ接合領域が半導体基板２１の表面に露出している面における界面準位密度が低減したことに起因している。本発明者らがトレンチ５の側壁の面である（１１−２０）面において、１２００℃のドライ酸化と１３００℃のＮ_２Ｏ酸化を同時に行い界面準位密度を測定したところ、価電子帯端における界面準位密度は１２００℃のドライ酸化では１×１０^１３ｃｍ^−２ｅＶ^−１程度だったのに対し、１３００℃のＮ_２Ｏ酸化では１×１０^１２ｃｍ^−２ｅＶ^−１程度と約１桁低減したことから、ｐｎ接合表面部での再結合電流が低減したものと考えられる。このことから、トレンチ５の側面に窒素を導入することで、ｐｎ接合領域が半導体基板２１の表面に露出している面における界面準位密度が低減したと言える。

本実施の形態では、ノーマリオフのトレンチ型接合ＦＥＴにおいて、トレンチ５の側壁の半導体酸化膜１６の表面に窒素を導入して半導体酸化膜１６の表面に酸窒化シリコン膜を形成することにより、図１７に示す従来の接合ＦＥＴに比べてトレンチ５の表面における界面準位密度を低減し、ゲート・ソース間でのリーク電流を低減することができる。また、トレンチ５の側壁にｎ型不純物を導入することにより半導体酸化膜１６の表面の界面準位がｐｎ接合に与える影響を低減することができ、ゲート・ソース間のリーク電流を低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、本発明は横チャネル型の接合ＦＥＴ等、前述した実施の形態以外のあらゆる接合ＦＥＴにも適用可能である。また、上記した実施の形態１、２は全てＳｉＣ基板を例に説明したが、窒化ガリウム等、他のワイドバンドギャップ半導体基板を用いた接合ＦＥＴに適用可能である。

本発明の半導体装置の製造方法は、ワイドバンドギャップ半導体基板に形成された接合ＦＥＴに幅広く利用されるものである。

１ ｎ^＋型基板
２ ｎ⁻型ドリフト層
３ ｎ^＋型ソース領域
４ ｐ^＋型ゲート領域
５ トレンチ
６ ドレイン電極
７ ソースコンタクト層
８ ｎ型層
９ ｎ^＋型層
１０ ｐ^＋型ゲート接合層
１１ ゲートコンタクト層
１２ 酸化シリコン膜
１３ 層間絶縁膜
１４ アルミニウム配線
１５ 絶縁膜
１６ 半導体酸化膜
２１ 半導体基板
２３ ソース領域
２４ ゲート領域

Claims (13)

1. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型のドリフト層と、
   前記ドリフト層の上面から前記ドリフト層の途中深さに達するトレンチと、
   前記ドリフト層の上面および前記トレンチの側壁に形成された前記第１導電型のソース領域と、
   前記ソース領域の下部の前記ドリフト層内において前記トレンチの側壁および底面に形成された第２導電型のゲート領域と、
   を有し、
   前記トレンチの側壁の表面において、前記ゲート領域と前記ソース領域とは隣接しており、
   前記ゲート領域と前記ソース領域との境界を含む、前記トレンチの表面の前記ゲート領域内に窒素が導入されていることを特徴とする半導体装置。
2. 前記ゲート領域が形成されている前記トレンチの側壁および底面に前記窒素を不純物とする前記第１導電型の半導体領域が形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記ゲート領域が形成されている前記トレンチの側壁および底面に前記窒素を含む絶縁体材料膜が形成されていることを特徴とする請求項１記載の半導体装置。
4. 前記半導体基板は炭化珪素を含むことを特徴とする請求項１記載の半導体装置。
5. 前記半導体基板は窒化ガリウムを含むことを特徴とする請求項１記載の半導体装置。
6. 前記ソース領域の下部の前記ドリフト層内において前記トレンチの側壁および底面に導入された前記窒素の濃度は１×１０¹⁸ｃｍ^-3以下であることを特徴とする請求項１記載の半導体装置。
7. 前記半導体領域は前記トレンチの側面および底面を覆っており、前記ゲート領域と前記ソース領域との界面であるｐｎ接合領域は前記トレンチの側壁において露出していないことを特徴とする請求項２記載の半導体装置。
8. 第１導電型の半導体基板の主面に形成された接合型電界効果トランジスタを備えた半導体装置の製造方法であって、
   （ａ）前記半導体基板上に前記第１導電型のドリフト層を形成する工程と、
   （ｂ）前記（ａ）工程の後、前記ドリフト層の上面に不純物を注入し、第２導電型のソース領域を形成する工程と、
   （ｃ）前記（ｂ）工程の後、エッチングにより前記ソース領域の上面から前記ドリフト層の途中深さまで達するトレンチを形成する工程と、
   （ｄ）前記（ｃ）工程の後、前記ソース領域上にマスクを形成し、前記ドリフト層内であって前記トレンチの側壁および底面に不純物を導入し、前記第２導電型のゲート領域を形成する工程と、
   （ｅ）前記（ｄ）工程の後、前記トレンチの側壁および底面に窒素を導入する工程と、
   （ｆ）前記（ｅ）工程の後、前記マスクを除去し、前記半導体基板上に前記トレンチを埋め込む層間絶縁膜を形成する工程と、
   （ｇ）前記（ｆ）工程の後、前記ソース領域上において前記層間絶縁膜の一部を開口し、前記ソース領域の上面を露出させる工程と、
   （ｈ）前記（ｇ）工程の後、前記ソース領域の上面および前記半導体基板の下面にそれぞれ電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
9. 前記（ｅ）工程では、イオン注入によって前記トレンチの側壁および底面に前記窒素を導入し、前記トレンチの側壁および底面に前記窒素を不純物とする前記第１導電型の半導体領域を形成することを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記（ｅ）工程では、前記半導体基板の主面に垂直な方向および前記半導体基板の主面に垂直な方向に対して斜めの角度からイオン注入を行うことで、前記トレンチの側壁および底面に前記半導体領域を形成することを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記（ｅ）工程では、前記窒素を導入して形成した前記半導体領域により前記トレンチの側面および底面を覆い、前記ゲート領域と前記ソース領域との界面であるｐｎ接合領域を前記トレンチの側壁において露出させないことを特徴とする請求項９記載の半導体装置の製造方法。
12. 前記（ａ）工程では、ＮＯまたはＮ₂Ｏ雰囲気中でのアニールにより前記トレンチの側壁および底部に前記窒素を導入し、前記トレンチの側壁および底部にパッシベーション膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
13. 前記（ａ）工程では、１２００℃以上のＮＯまたはＮ₂Ｏ雰囲気中でのアニールにより前記トレンチの側壁および底部に前記窒素を導入し、前記トレンチの側壁および底部にパッシベーション膜を形成することを特徴とする請求項１２記載の半導体装置の製造方法。

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