[go: up one dir, main page]

JP5209152B1 - 炭化珪素半導体素子およびその製造方法 - Google Patents

炭化珪素半導体素子およびその製造方法 Download PDF

Info

Publication number
JP5209152B1
JP5209152B1 JP2012554906A JP2012554906A JP5209152B1 JP 5209152 B1 JP5209152 B1 JP 5209152B1 JP 2012554906 A JP2012554906 A JP 2012554906A JP 2012554906 A JP2012554906 A JP 2012554906A JP 5209152 B1 JP5209152 B1 JP 5209152B1
Authority
JP
Japan
Prior art keywords
silicon carbide
upper corner
trench
corner region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012554906A
Other languages
English (en)
Other versions
JPWO2013042333A1 (ja
Inventor
努 清澤
和幸 澤田
邦方 高橋
祐貴 富田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2012554906A priority Critical patent/JP5209152B1/ja
Application granted granted Critical
Publication of JP5209152B1 publication Critical patent/JP5209152B1/ja
Publication of JPWO2013042333A1 publication Critical patent/JPWO2013042333A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

炭化珪素半導体素子は、（０００１）Ｓｉ面から傾斜した主面を有する炭化珪素基板と、炭化珪素基板の主面に配置された炭化珪素層と、炭化珪素層に配置され、底面、側壁、および、側壁と炭化珪素層の上面との間に位置する上部コーナー領域を含むトレンチと、トレンチの側壁の少なくとも一部、上部コーナー領域の少なくとも一部、および炭化珪素層上面の少なくとも一部の上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを備え、上部コーナー領域は、炭化珪素層の上面とも側壁を構成する面とも異なる面を含み、ゲート電極は、ゲート絶縁膜のうち上部コーナー領域上に位置する第１部分および側壁上に位置する第２部分の両方と接しており、ゲート絶縁膜の第１部分の厚さは、ゲート絶縁膜のうち炭化珪素層の上面の上に位置する第３部分の厚さよりも大きく、ゲート電極の端部は、上部コーナー領域上に位置する。

Description

本願は、ＳｉＣを用いた半導体素子及びその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化珪素半導体素子（パワー半導体デバイス）に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。ＳｉＣは、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。
ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）、金属−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＥＳＦＥＴ」）等の電界効果トランジスタがある。このようなスイッチング素子では、ゲート電極−ソース電極間に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。また、代表的な整流素子として、ショットキーダイオードやｐｎダイオードなどがある。これらは、大電流、高耐圧を実現する整流素子として期待されている。
ＳｉＣは、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有するので、ＳｉＣを用いたパワーデバイス（ＳｉＣパワーデバイス）では、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。このため、Ｓｉパワーデバイスと同一性能を実現させる場合、Ｓｉパワーデバイスよりも面積および厚さを大幅に縮小することが可能となる。
ＭＩＳＦＥＴなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案されている。プレーナゲート構造では、半導体層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、半導体層に形成されたトレンチの側面にチャネル領域が形成される。
以下、トレンチゲート構造を有する縦型ＭＩＳＦＥＴの断面構造を、図面を参照しながら説明する。縦型ＭＩＳＦＥＴは、一般に、二次元に配列された複数のユニットセルを備えている。各ユニットセルにはトレンチゲートが設けられている。
図１０は、トレンチゲート構造を有する従来の縦型ＭＩＳＦＥＴ１０００の１セルピッチ（すなわち１個のユニットセル）を示す断面図である。ここでは、各ユニットセルに、基板の主面に略垂直な側面を有するトレンチゲートが設けられた例を示す。
縦型ＭＩＳＦＥＴ１０００は、炭化珪素によって構成される炭化珪素基板１と、炭化珪素基板１の主面に形成された炭化珪素層２とを有している。炭化珪素層２は、炭化珪素基板１の主面上に形成されたｎ型のドリフト領域２ｄと、ドリフト領域２ｄの上に形成されたｐ型のボディ領域３とを有している。ボディ領域３の表面領域の一部には、ｎ型のソース領域４が配置されている。炭化珪素層２には、ボディ領域３を貫通し、ドリフト領域２ｄに達するトレンチ５が形成されている。この例では、トレンチ５は、炭化珪素基板１の主面に垂直な側面を有している。トレンチ５内には、ゲート電極７、および、ゲート電極７と炭化珪素層２とを絶縁するためのゲート絶縁膜６が配置されている。また、炭化珪素層２の上には、ソース領域４およびボディ領域３に接するようにソース電極１０が設けられている。炭化珪素基板１の裏面にはドレイン電極９が設けられている。
このような縦型ＭＩＳＦＥＴは、例えば次のようにして製造される。
まず、低抵抗のｎ型の炭化珪素基板１の主面上に、炭化珪素基板１と同様の結晶構造を持つ炭化珪素層２を形成する。例えば、炭化珪素基板１の主面上に、エピタキシャル成長によりｎ型のドリフト領域２ｄとｐ型のボディ領域３とをこの順で形成し、炭化珪素層２を得る。この後、炭化珪素層２の所定領域上にシリコン酸化膜からなるマスク層（図示せず）を配置し、これをマスクとしてｎ型の不純物イオン（例えばＮ（窒素）イオン）をボディ領域３に注入することにより、ボディ領域３内にソース領域４を形成する。
マスク層を除去した後、ソース領域４の一部の上に、酸化膜を介してＡｌ膜（図示せず）を形成し、これをマスクとして、ドリフト領域２ｄに達する垂直なトレンチ５を形成する。
続いて、トレンチ５内に、ゲート絶縁膜６およびゲート電極７を形成する。ゲート絶縁膜６は、例えば炭化珪素層２の熱酸化によって形成された酸化膜である。
ゲート電極７は、ゲート絶縁膜６上に、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積した後、パターニングすることによって形成される。また、炭化珪素層２の上に、ボディ領域３およびソース領域４の両方に跨るようにソース電極１０を形成し、炭化珪素基板１の裏面上にドレイン電極９を形成する。このようにしてトレンチゲート構造を有する縦型ＭＩＳＦＥＴが完成する。
トレンチゲート構造を有するＭＩＳＦＥＴでは、ソース電極１０がアース電位に接続され、かつ、ゲート電極７がアース電位に接続されている時もしくはゲート電極７に負バイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜６との界面近傍の領域に正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるため電流が流れない（オフ状態）。この時、ドレイン電極９とソース電極１０との間にドレイン電極９側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３およびドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
また、ゲート電極７に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜６との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極１０、ソース領域４、ボディ領域３に形成され、ゲート絶縁膜６と接する反転層（図示せず）、ドリフト領域２ｄ、炭化珪素基板１およびドレイン電極９の順にキャリアが流れる（オン状態）。
プレーナ構造の縦型ＭＩＳＦＥＴでは、隣接するユニットセルの間で寄生的に接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＪＦＥＴ」と略す）が形成され、抵抗成分（ＪＦＥＴ抵抗）となる。ＪＦＥＴ抵抗は、隣接するボディ領域の間に挟まれたドリフト領域を電流が流れるときの抵抗であり、ユニットセルの間隔（隣接するボディ領域の間隔）が狭くなるほど大きくなる。従って、微細化のためにセルピッチを小さくするとＪＦＥＴ抵抗の増加に伴ってオン抵抗が増大する。
これに対し、トレンチゲート構造のＭＩＳＦＥＴ１０００では、ＪＦＥＴ抵抗が存在しないため、セルピッチを小さくすれば単調にオン抵抗が減少するという長所がある。このため、ユニットセルのサイズの微細化に有利である。
しかしながら、トレンチゲート構造のＭＩＳＦＥＴ１０００には、次のような問題が生じ得る。トレンチ５の内部のダメージや汚染などによりトレンチ５の内壁に形成したゲート絶縁膜６の信頼性が低下する可能性がある。また、トレンチ５の開口部におけるコーナー部５Ａやトレンチ５の底部におけるコーナー部５Ｂに電界集中が生じやすいために、デバイス耐圧の低下を引き起こしたりする可能性がある。
このような問題に対し、ドライエッチングにより炭化珪素層にトレンチを形成した後、熱処理を行うことにより、トレンチ５のコーナー部を平滑化およびラウンド化する方法（例えば、特許文献１参照）が提案されている。「ラウンド化」とは、コーナー部（角部やエッジ部）を丸みを帯びた形状にすることをいう。また、トレンチ底部の耐圧をさらに確保するために、トレンチ底部へＳｉＯ2膜の埋め込む方法も提案されている（例えば、特許文献２参照）。
特開２００８−１７７５３８号公報 特開２００７−２０７９３５号公報
特許文献１および２に提案された方法では、トレンチの内壁の平滑化、トレンチのコーナー部のラウンド化、あるいは、トレンチ底部へのＳｉＯ2膜の埋め込み等によって、トレンチのコーナー部およびトレンチ底部への電界集中を緩和でき、ゲート絶縁膜の信頼性を高めることが可能である。しかしながら、本発明者が検討したところ、上述した従来技術では、半導体素子の耐圧低下を十分に抑制できない場合があることが分かった。詳細は後述する。従って、トレンチゲート構造を有する半導体素子のさらなる耐圧の向上が求められていた。
本願の、限定的ではない例示的なある実施形態は、ゲート電極の幅を確保しつつ、ゲート耐圧を高めることの可能なトレンチゲート構造を有する炭化珪素半導体素子を提供する。
本発明の一態様は、（０００１）Ｓｉ面から傾斜した主面を有する炭化珪素基板と、前記炭化珪素基板の前記主面に配置された炭化珪素層と、前記炭化珪素層に配置され、底面、側壁、および、前記側壁と前記炭化珪素基板の上面との間に位置する上部コーナー領域を含むトレンチと、前記トレンチの前記側壁の少なくとも一部、前記上部コーナー領域の少なくとも一部、および前記炭化珪素層の上面の少なくとも一部の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを備え、前記上部コーナー領域は、前記炭化珪素層の上面とも前記側壁を構成する面とも異なる面を含み、前記ゲート電極は、前記ゲート絶縁膜のうち前記上部コーナー領域上に位置する第１部分および前記側壁上に位置する第２部分の両方と接しており、前記ゲート絶縁膜の前記第１部分の厚さは、前記ゲート絶縁膜のうち前記炭化珪素層の上面の上に位置する第３部分の厚さよりも大きく、前記ゲート電極の端部は、前記上部コーナー領域上に位置する炭化珪素半導体素子を含む。
本発明の一態様にかかる炭化珪素半導体素子は、（０００１）Ｓｉ面に配置されたトレンチを備え、トレンチは、側壁の上方に、Ｓｉ面ともトレンチの側壁を構成する面とも異なる面から構成された上部コーナー領域を有している。このため、上部コーナー領域上におけるゲート絶縁膜の厚さを、炭化珪素層上面（Ｓｉ面）上におけるゲート絶縁膜の厚さよりも大きくできる。さらに、ゲート電極の端部が上部コーナー領域上に位置しているので、ゲート電極がゲート絶縁膜とＳｉ面上で接することを抑制できる。従って、炭化珪素層の上面、および、トレンチの側壁上部のコーナー部に生じる電界集中を緩和することができ、従来よりも高いゲート耐圧を確保できる。
例示的な実施の形態１の炭化珪素半導体素子の概念図であり、（ａ）は断面図であり、（ｂ）はユニットセルが長方形状に延びている場合の配置の一例を示す平面図である。 （ａ）〜（ｅ）は、例示的な実施の形態１の炭化珪素半導体素子の製造方法を説明するための工程断面図である。 実施の形態１の炭化珪素半導体素子の変形例の形状を示す断面図である。 実施の形態１の炭化珪素半導体素子におけるトレンチの他の形状を例示する断面図である。 実施の形態１の炭化珪素半導体素子におけるトレンチのさらに他の形状を例示する断面図である。 例示的な実施の形態２の炭化珪素半導体素子の概念図であり、（ａ）は断面図であり、（ｂ）はユニットセルが長方形状に延びている場合の配置の一例を示す平面図である。 （ａ）〜（ｆ）は、例示的な実施の形態２の炭化珪素半導体素子の製造方法を説明するための工程断面図である。 （ａ）〜（ｃ）は、実施の形態２の炭化珪素基板のオフ方向と、トレンチのチャネル面の面方位との関係の一例を説明する模式図であり、（ａ）は平面図、（ｂ）は拡大平面図、（ｃ）は炭化珪素層の拡大断面図である。 （ａ）〜（ｃ）は、実施の形態２の炭化珪素基板のオフ方向と、トレンチのチャネル面の面方位との関係の他の例を説明する模式図であり、（ａ）は平面図、（ｂ）は拡大平面図、（ｃ）は炭化珪素層の拡大断面図である。 従来の一般的なトレンチゲート構造を有するトレンチ型ＭＩＳＦＥＴの模式的な断面図である。 エピタキシャル成長工程におけるステップフロー成長の進行方向、オフ上流およびオフ下流を説明するための拡大断面図である。
トレンチゲート構造を有する半導体素子では、トレンチのコーナー部および底部への電界集中を考慮するだけでは、半導体素子の耐圧低下を十分に抑制できない場合がある。本発明者が検討したところ、従来のトレンチゲート構造を有する半導体素子では、トレンチが形成されていないプレーナ面における電界集中によって、耐圧が低下するという問題があることが分かった。
上記の問題について、炭化珪素基板１の例えば（０００１）Ｓｉ面にトレンチ型ＭＩＳＦＥＴ１０００を製造する場合（図１０）を例に詳しく説明する。ゲート絶縁膜６を炭化珪素の熱酸化により形成すると、ゲート絶縁膜６のうちトレンチ５の側壁５０上に位置する部分６ａの厚さ（例えば７０ｎｍ）よりも、炭化珪素層２の上面であるプレーナ面（Ｓｉ面）５２上に位置する部分６ｂの厚さ（例えば２０ｎｍ）が非常に小さくなる。プレーナ面５２上に位置する部分６ｂの厚さは、側壁５０上に位置する部分６ａの厚さの例えば約０．２〜０．３倍程度である。このプレーナ面５２に位置する部分６ｂ上にゲート電極７が形成されると、例えばＭＩＳＦＥＴをゲート電圧２０Ｖで動作させた時にゲート絶縁膜６に加わる電界強度は１０ＭＶ／ｃｍ（＝２０Ｖ÷２０ｎｍ）に達する。このため、プレーナ面５２上において、ゲート絶縁膜６の劣化もしくは破壊が生じる可能性がある。
一方、Ｓｉ技術において、トレンチ内部のみにゲート電極を埋め込み、Ｓｉ層の上面にはゲート電極を配置しない構造が提案されているが、この方法ではゲート電極の幅がトレンチの幅で規定されるので、ゲート電極の断面積が小さくなりすぎることでゲート抵抗が増加しスイッチング速度の低下を招く場合がある。また、ゲート電極を埋め込むためには、ドライエッチングや研磨によりゲート電極をエッチバックする工程を追加する必要があり、この工程自体のプロセスマージンが少ないために、歩留まりを低下させる恐れがある。
そこで、本発明者は、トレンチゲート構造を有する炭化珪素半導体素子において、ゲート電極の幅を確保しつつ、プレーナ面における電界集中を抑制することによって、ゲート耐圧を高めることの可能な構成を見出し、本願発明に至った。
本発明の一態様の概要は以下のとおりである。
本発明の一態様である炭化珪素半導体素子は、（０００１）Ｓｉ面から傾斜した主面を有する炭化珪素基板と、前記炭化珪素基板の前記主面に配置された炭化珪素層と、前記炭化珪素層に配置され、底面、側壁、および、前記側壁と前記炭化珪素層の上面との間に位置する上部コーナー領域を含むトレンチと、前記トレンチの前記側壁の少なくとも一部、前記上部コーナー領域の少なくとも一部、および前記炭化珪素層の上面の少なくとも一部の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを備え、前記上部コーナー領域は、前記炭化珪素層の上面とも前記側壁を構成する面とも異なる面を含み、前記ゲート電極は、前記ゲート絶縁膜のうち前記上部コーナー領域上に位置する第１部分および前記側壁上に位置する第２部分の両方と接しており、前記ゲート絶縁膜の前記第１部分の厚さは、前記ゲート絶縁膜のうち前記炭化珪素層の上面の上に位置する第３部分の厚さよりも大きく、前記ゲート電極の端部は、前記上部コーナー領域上に位置する。
上記の炭化珪素半導体素子は、例えば、前記トレンチと前記ゲート絶縁膜との間に配置された炭化珪素エピタキシャル層をさらに備え、前記炭化珪素エピタキシャル層は、例えば、前記上部コーナー領域上に位置するエピ層上部コーナー領域を有しており、前記ゲート電極の端部は、前記エピ層上部コーナー領域上に位置する。
前記炭化珪素基板の前記主面に垂直で、かつ、前記トレンチの前記側壁に垂直な断面において、例えば、前記主面は前記（０００１）Ｓｉ面から傾斜しており、前記エピ層上部コーナー領域は、第１エピ層上部コーナー領域と、前記第１エピ層上部コーナー領域と対向し、かつ、前記第１エピ層上部コーナー領域よりも、（０００１）Ｓｉ面が前記炭化珪素基板の前記主面に対して傾斜して上がっていく方向側に位置する第２エピ層上部コーナー領域とを含み、前記第１エピ層上部コーナー領域の幅は、前記第２エピ層上部コーナー領域の幅よりも大きくてもよい。
前記炭化珪素基板の前記主面の法線方向から見て、前記第１エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅は、例えば、前記第２エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅よりも大きくてもよい。
前記炭化珪素基板の前記主面に垂直な断面において、前記上部コーナー領域の幅は、例えば０．１μｍ以上１μｍ以下である。
前記炭化珪素基板の前記主面は、例えば、（０００１）Ｓｉ面から＜１１−２０＞方向に傾斜しており、前記トレンチの前記側壁の面方位は、例えば、｛１１−２０｝である。
前記炭化珪素基板の前記主面は、例えば、（０００１）Ｓｉ面から＜１―１００＞方向に傾斜しており、前記トレンチの前記側壁の面方位は、例えば、｛１―１００｝である。
前記炭化珪素基板の前記主面は、例えば、（０００１）Ｓｉ面から０．１度以上１０度以下傾斜している。
前記ゲート絶縁膜は、熱酸化膜を含んでもよい。
本発明の一態様である炭化珪素半導体素子の製造方法は、（０００１）Ｓｉ面から傾斜した主面を有する炭化珪素基板であって、前記主面に炭化珪素層が配置された炭化珪素基板を用意する工程と、前記炭化珪素層の前記主面にトレンチを形成する工程であって、前記トレンチは、底面、側壁、および、前記側壁と前記炭化珪素層の上面との間に位置する上部コーナー領域を有し、前記上部コーナー領域は、前記炭化珪素層の上面とも前記側壁を構成する面とも異なる面を含む、工程と、前記トレンチの前記側壁の少なくとも一部、前記上部コーナー領域の少なくとも一部、および前記炭化珪素層の上面の少なくとも一部の上にゲート絶縁膜を形成する工程であって、前記ゲート絶縁膜のうち前記上部コーナー領域上に位置する第１部分の厚さは、前記炭化珪素層の上面上に位置する第３部分の厚さよりも大きい工程と、前記ゲート絶縁膜上に、前記ゲート絶縁膜の前記第１部分および前記側壁上に位置する第２部分の両方と接するゲート電極を形成する工程であって、前記ゲート電極の端部が前記上部コーナー領域上に位置するように前記ゲート電極を形成する工程とを包含する。
上記の炭化珪素半導体素子の製造方法は、前記炭化珪素層にトレンチを形成する工程の後であって、前記ゲート絶縁膜を形成する工程の前に、前記トレンチの前記側壁の少なくとも一部および前記上部コーナー領域の少なくとも一部上に炭化珪素エピタキシャル層を形成する工程をさらに包含してもよい。
前記炭化珪素エピタキシャル層は、前記上部コーナー領域上に位置するエピ層上部コーナー領域を有しており、前記ゲート電極の端部は、前記エピ層上部コーナー領域上に位置しており、前記炭化珪素基板の前記主面に垂直で、かつ、前記トレンチの前記側壁に垂直な断面において、前記主面は（０００１）Ｓｉ面から傾斜しており、前記エピ層上部コーナー領域は、例えば、第１エピ層上部コーナー領域と、前記第１エピ層上部コーナー領域と対向し、かつ、前記第１エピ層上部コーナー領域よりも、（０００１）Ｓｉ面が前記炭化珪素基板の前記主面に対して傾斜して上がっていく方向側に位置する第２エピ層上部コーナー領域とを含み、前記第１エピ層上部コーナー領域の幅は、前記第２エピ層上部コーナー領域の幅よりも大きく、前記ゲート電極は、前記炭化珪素基板の前記主面の法線方向から見て、例えば、前記第１エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅が、前記第２エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅よりも大きくなるように形成される。
前記炭化珪素層にトレンチを形成する工程は、例えば、前記炭化珪素層に凹部を形成する工程と、前記凹部が形成された前記炭化珪素層に対して熱処理を行って、前記凹部の開口部のコーナーに前記上部コーナー領域を形成することにより、前記トレンチを得る工程とを包含する。
以下に、本発明の炭化珪素半導体素子およびその製造方法の実施の形態を、図面とともに詳細に説明する。
（実施の形態１）
図１を参照しながら、本実施形態の炭化珪素半導体素子の構造を具体的に説明する。本実施形態の炭化珪素半導体素子は、トレンチゲート構造を有する炭化珪素ＭＩＳＦＥＴである。
本実施形態の炭化珪素半導体素子は、二次元に配列された複数のユニットセル１００を備えている。図１（ａ）は、ユニットセル１００の断面図である。図１（ｂ）は、半導体素子の炭化珪素層表面において、ユニットセル１００の配置の一例を示す平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ’線に沿った断面図である。
ユニットセル１００は、（０００１）Ｓｉ面を有する炭化珪素基板１を有している。本実施形態では、炭化珪素基板１の表面（主面）に配置され、炭化珪素により構成される炭化珪素層（例えばエピタキシャル層）２をさらに有している。炭化珪素層２の上面５２は、（０００１）Ｓｉ面である。ここでは、炭化珪素基板１として、例えばｎ型のＳｉＣ基板を用いる。炭化珪素基板１の主面は（０００１）Ｓｉ面である。
炭化珪素層２は、炭化珪素基板１の主面上に形成された第１導電型（ここではｎ型）のドリフト領域２ｄと、ドリフト領域２ｄの上に形成された第２導電型（ここではｐ型）のボディ領域３とを有している。また、ボディ領域３の表面領域の一部には、第１導電型（ｎ型）のソース領域４が配置されている。図示する例では、ソース領域４は、炭化珪素層２の上面においてボディ領域３に包囲されている。
炭化珪素層２の上面（Ｓｉ面）５２には、ボディ領域３およびソース領域４を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。トレンチ５は、トレンチ５の側壁５０と炭化珪素層２の上面５２との間に、炭化珪素層２の上面（ここではＳｉ面）５２とも側壁５０の表面とも異なる面から構成された上部コーナー領域５１を有している。上部コーナー領域５１は、トレンチ５の開口部におけるコーナー部（開口部のエッジ部分）５Ａに配置されている。また、上部コーナー領域５１は、ソース領域４に配置され、ボディ領域３に配置されていなくてもよい。これにより、トレンチ５の側壁５０に露出したボディ領域３の表面領域（チャネル部分）におけるゲート絶縁膜６の厚さを所定の厚さに制御できるので、所望のトランジスタ特性を確保できる。上部コーナー領域５１は曲面でも平面でもよい。この例では、上部コーナー領域５１は、丸みを帯びた形状を有するラウンド領域である。なお、「ラウンド領域」とは、丸みを帯びた領域、例えば０．１μｍ以上の曲率半径を有する曲面領域をいう。また、本明細書において、ラウンド領域などの上部コーナー領域５１に含まれる「面」は、微視的（原子レベル）に見た場合の面（例えば微細なマイクロステップを構成する各面など）のように、ゲート絶縁膜６の厚さを考慮して十分に小さい面を意味するものではない。
トレンチ５の側壁５０（少なくともボディ領域３の側壁）、上部コーナー領域５１、および炭化珪素層２の上面（Ｓｉ面）５２上にはゲート絶縁膜６が配置されている。ゲート絶縁膜６は、例えば熱酸化で形成されたシリコン酸化膜、もしくは窒素（Ｎ）を含むシリコン酸化膜である。ゲート絶縁膜６のうち上部コーナー領域５１上に位置する部分（第１部分）６ｃの厚さは、Ｓｉ面５２上に位置する部分（第３部分）６ｂの厚さよりも大きい。また、この例では、ゲート絶縁膜６のうち側壁５０上に位置する部分（第２部分）６ａの厚さも、第３部分６ｂの厚さよりも大きい。なお、ゲート絶縁膜６の第２部分６ａの厚さとは、側壁５０におけるボディ領域３上に位置する部分の厚さをいう。
トレンチ５の内部には、ゲート絶縁膜６の第１部分６ｃおよび第２部分６ａと接するようにゲート電極７が配置されている。ゲート電極７と炭化珪素層２とは、ゲート絶縁膜６によって絶縁されている。
炭化珪素層２の上には、ボディ領域３とソース領域４との両方に接するようにソースとボディに共通のソース電極１０が配置されている。また、炭化珪素基板１の裏面にはドレイン電極９が配置されている。
本実施形態によると、トレンチ５よりも幅の広いゲート電極７を、所定の厚さを有するゲート絶縁膜６の第１部分６ｃおよび第２部分６ａ上に配置できるので、ゲート絶縁膜に生じる電界集中を緩和できる。
ゲート電極７は、ゲート絶縁膜６の第３部分６ｂ上に配置せずに、ゲート電極７の端部は上部コーナー領域５１上に位置する。これにより、ゲート電極７と、ゲート絶縁膜６のうちＳｉ面５２上に位置する部分６ｂとが接することをより確実に防止できるので、より効果的に耐圧を高めることができる。
炭化珪素基板１の主面に垂直な断面において、上部コーナー領域５１の幅ｗは、０．１μｍ以上１μｍ以下であることが好ましい。幅ｗが０．１μｍ以上であれば、リソグラフィ工程の露光装置のアライメント精度上、ゲート電極７を上部コーナー領域５１上に余裕を持ってパターニングできるので、アライメントずれによる歩留まり低下を抑えることができる。一方、幅ｗが１μｍ以下であれば、ユニットセルのサイズを小さく抑えることができるので、デバイスの集積度を向上することができる。
図示する例では、炭化珪素基板１の主面に垂直な断面において、炭化珪素層２の上面５２のトレンチ５側の端部は、トレンチ５の側壁５０の上端よりも上方であり、かつ、トレンチ５の外側に配置されている。この例では、上部コーナー領域５１は、トレンチ５の側壁５０の上端と、炭化珪素層２の上面５２のトレンチ５側の端部とを接続するように配置された平面、曲面またはそれらの組み合わせた領域である。
次に、図２を参照しながら、本実施形態の半導体素子の製造方法を具体的に説明する。図２は、本発明の実施の形態１の炭化珪素半導体素子の製造方法を説明するための工程断面図である。
まず、図２（ａ）に示すように、ドリフト領域２ｄ、ボディ領域３およびソース領域４を有する炭化珪素層２が表面に形成された炭化珪素基板１を用意する。この炭化珪素層２に、トレンチ５を形成する。
ここでは、炭化珪素基板１として、例えば（０００１）面から４°のオフ角を有するｎ型４Ｈ−ＳｉＣ基板を用いる。この炭化珪素基板１の（０００１）Ｓｉ面上に、エピタキシャル成長によって炭化珪素層２を形成する。炭化珪素層２のキャリア濃度は例えば８×１０15ｃｍ-3、厚さは例えば１２μｍである。ｎ型ドーパントとしては、例えば窒素が使用される。
この後、炭化珪素層２の表面にｐ型のボディ領域３を形成する。ボディ領域３のキャリア濃度は例えば２×１０18ｃｍ-3、厚さは例えば１μｍである。ボディ領域３は、炭化珪素層２にｐ型の不純物イオン（例えばＡｌイオン）をイオン注入することにより形成できる。炭化珪素層２のうちボディ領域３が形成されなかった領域がドリフト領域２ｄとなる。なお、ボディ領域３は、ｐ型ドーパント（例えば、トリメチルアルミニウム）を供給しながらエピタキシャル成長させることによって、ｎ型の炭化珪素層２上に形成してもよい。
次いで、ボディ領域３内にｎ型ソース領域４を形成する。ソース領域４は、炭化珪素層２上に配置されたシリコン酸化膜やポリシリコンなどのマスク層（図示せず）を用いて、ｎ型の不純物イオン（例えばＮイオン）をボディ領域３に注入することによって形成され得る。この後、不活性ガス雰囲気中、例えば１７００℃の温度で３０分程度のアニール処理を行う。アニール処理によって、ボディ領域３およびソース領域４が活性化される。
次に、炭化珪素層２に、ソース領域４およびボディ領域３を貫通し、ドリフト領域２ｄ内に底面を有するトレンチ（凹部）５を形成する。本実施形態では、まず、ソース領域４の一部の上に、例えばプラズマ酸化膜などのマスク層（図示せず）を形成し、これをマスクとして反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を行う。これにより、炭化珪素層２にトレンチ（深さ：例えば１．５μｍ、幅：例えば１μｍ）５を形成する。図示する例では、トレンチ５の側壁は、炭化珪素基板１の主面に対して略垂直であるが、トレンチ５は炭化珪素基板１の主面の法線方向に対して傾斜した側面を有してもよい（テーパー形状、逆テーパー形状）。
次に、図２（ｂ）に示すように、トレンチ５の開口部におけるコーナー部に上部コーナー領域５１を形成する。ここでは、丸みを帯びたラウンド領域を形成する。
具体的には、炭化珪素層２が形成された炭化珪素基板１を、例えばアルゴンガス（Ａｒ）雰囲気中において、例えば１５３０℃、２００ｍｂａｒの条件でアニール処理を実施する。アニール処理の時間は例えば１０分間とする。このアニール処理によって、ＳｉＣの表面拡散の現象が生じ、トレンチ５の開口部コーナーがラウンド化し、上部コーナー領域５１が得られる。上部コーナー領域５１の曲率半径は例えば０．５μｍ程度である。このアニール処理によって、ＲＩＥ法によってトレンチ表面に導入された結晶ダメージの除去やトレンチ底部のコーナーに発生するサブトレンチについても除去することができる。さらに、トレンチ底部のコーナー部５Ｂも、アニール処理によってラウンド化される。
なお、アニール処理条件については、上記に限定されない。ガス雰囲気はアルゴンガスなどの不活性ガス雰囲気、水素雰囲気、塩素系ガス雰囲気、またはそれらの混合ガス雰囲気を使用することができる。例えばアルゴン不活性ガス雰囲気を用いる。アニール温度も特に限定しないが、例えば１５００℃以上１６００℃以下であることが好ましい。１５００℃以上であれば、１時間以下の短時間でトレンチ５のコーナー部にラウンド領域を形成でき、かつ、１６００℃以下であれば炭化珪素層２の表面にステップバンチングやＳｉ抜けなどの著しい表面荒れが発生することを抑制することができる。なお、トレンチ深さとトレンチ幅がデバイス設計上の許容範囲を保つことなどを考慮して、アニール処理条件を適宜調整してもよい。
次に、図２（ｃ）に示すように、トレンチ５の側壁５０上および底面上、および上部コーナー領域５１上にゲート絶縁膜６を形成する。図示する例では、トレンチ５の周辺の炭化珪素層２の上面（Ｓｉ面）上にもゲート絶縁膜６を形成する。
ここでは、トレンチ５が形成された後の炭化珪素基板１を洗浄した後、酸化炉に投入し、例えばドライ酸化雰囲気で１２００℃、０．５時間の処理を行う。これにより、ゲート絶縁膜６として、トレンチ５の側壁５０、底面および上部コーナー領域５１、および上面５２上にシリコン酸化膜（熱酸化膜）が形成される。シリコン酸化膜の厚さは、トレンチ５の側壁５０上で例えば７０ｎｍである。上部コーナー領域５１上におけるシリコン酸化膜の厚さは例えば６０ｎｍである。また、プレーナ面（Ｓｉ面）５２上には２０ｎｍのシリコン酸化膜が形成される。なお、ゲート絶縁膜６として窒素を含んだシリコン酸化膜を形成してもよい。これにより、ゲート絶縁膜界面の界面準位が低減され、チャネル移動度の向上が期待できる。
次に、図２（ｄ）に示すように、トレンチ５の内部および炭化珪素層２の上面上にゲート電極７を形成する。具体的には、ウエハ表面全体にＬＰ−ＣＶＤ法によって燐（Ｐ）ドープのポリシリコンを例えば８００ｎｍ堆積した後、例えば不活性ガス雰囲気中、１０００℃、６０秒のＲＴＡ処理を行うことにより燐の活性化を行う。この後、トレンチ５が設けられている領域以外の領域を開口させたレジスト等のマスク層を形成する（図示せず）。続いて、ＲＩＥ法によりポリシリコンをエッチングすることにより、ゲート電極７を形成する。本実施形態におけるゲート電極７は、ゲート絶縁膜６のうち上部コーナー領域５１上に形成された部分６ｃ、およびトレンチ５の側壁５０上に形成された部分６ａと接するように形成される。ゲート絶縁膜６のうちプレーナ面５２（Ｓｉ面）上に形成された薄い部分６ｂには接していない。
次に、図２（ｅ）に示すように、ボディ領域３およびソース領域４と接するようにソース電極１０を形成する。ソース電極１０は、炭化珪素層２の上面上に、ボディ領域３とソース領域４とに跨るように配置される。具体的には、まず、炭化珪素層２およびゲート電極７を覆うように層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜に、ソース領域４の一部およびボディ領域３の一部を露出する開口部を設ける。この開口部内に導電膜（例えばＴｉなどの金属膜）を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４およびボディ領域３とオーミック接触するソース電極１０が得られる。
また、炭化珪素基板１の裏面（主面と反対側）上にドレイン電極９を形成する。これにより、トレンチゲート構造を有するＭＩＳＦＥＴが得られる。
このように、プレーナ面５２（Ｓｉ面）上におけるゲート絶縁膜６の厚さは、トレンチ５の側壁５０上における厚さの約０．２５〜０．３倍と小さくなるが、上部コーナー領域５１上におけるゲート絶縁膜６の厚さは、トレンチ５の側壁５０上における厚さの約０．５〜１倍となる。従って、上部コーナー領域５１上に上面５２上よりも厚い酸化膜を形成することが可能である。
また、ゲート電極７は、上部コーナー領域５１上およびトレンチ５の側壁５０上においてゲート絶縁膜６と接するように形成されており、プレーナ面５２（Ｓｉ面）上においてゲート絶縁膜６とは接していない。これにより、より効果的にゲート耐圧を確保できる。具体的には、ＭＩＳＦＥＴをゲート電圧２０Ｖで動作させた場合、上部コーナー部のゲート絶縁膜６に加わる電界強度は３．３ＭＶ／ｃｍ（＝２０Ｖ÷６０ｎｍ）と低く抑えることが可能となるため、ゲート絶縁膜６の破壊を防止することができる。
さらに、本実施形態によると、炭化珪素基板１の主面に垂直な断面において、ゲート電極７の幅を大きく（例えばトレンチ５の幅Ｄよりも大きく）形成できる。このため、ゲート抵抗を低く抑えることができるため、スイッチング特性も確保することができる。なお、ここでいう「ゲート電極７の幅」とは、炭化珪素基板１の主面に垂直な断面において、炭化珪素層２上にトレンチ５を覆うように配置されたゲート電極７のパターンの２つの端部間の距離をいうものとする。
また、上部コーナー領域５１（ラウンド領域）を形成するためのアニール処理により、トレンチ５内部のＲＩＥダメージなどの除去もされているため、信頼性の高いゲート絶縁膜６を得ることが可能である。
なお、本実施形態では、ゲート絶縁膜６として熱酸化膜のみを形成しているが、ゲート絶縁膜６は熱酸化膜以外の膜を含んでいてもよい。
トレンチ５の底部のラウンド形状の状態により、トレンチ５の底面にＳｉ面に近い面が広く出る場合がある。その場合には、熱酸化により形成するトレンチ５の底部におけるゲート絶縁膜６の厚さはＳｉ面５２上における厚さと同程度に小さくなってしまうおそれがある。この対策として、図３に示す変形例のように、ゲート絶縁膜６を、トレンチ５に埋め込まれた絶縁膜６１と、トレンチ５の側壁に形成された熱酸化膜６２とによって構成してもよい。このようなゲート絶縁膜６は、トレンチ５の底部にあらかじめ絶縁膜を埋め込んで絶縁膜６１を形成し、この後、トレンチ５の側壁５０に熱酸化膜６２を形成することによって得られる。絶縁膜６１の形成方法の一例としては、例えばプラズマ酸化膜をトレンチ５内に埋め込んだ後、ウェットエッチングにより底部にプラズマ酸化膜を残す方法が挙げられる。あるいは、トレンチ５の底部にイオン注入により結晶性を劣化させ、熱酸化時に酸化速度を上げることによって、トレンチ５の底部のゲート絶縁膜を厚くする方法を用いても良い。
さらに、本実施形態では、上部コーナー領域５１としてラウンド領域を形成したが、上部コーナー領域５１は、図４に示すように、開口部のコーナー部５Ａにおけるエッジを面取りした形状を有する平面領域であってもよい。
また、図２を参照しながら前述した方法では、アニール処理によって上部コーナー領域５１を形成したが、代わりに異方性エッチングを用いてもよい。その場合、図５に示すように、トレンチ５の開口部におけるコーナーはラウンド化されるが、トレンチ５の底部に（０００１）ファセット面（Ｓｉ面ジャスト）が広く出る場合がある。この場合、熱酸化膜を形成する前に、トレンチ５の底部に埋め込み絶縁膜６１を形成しておいてもよい。なお、アニール処理や異方性エッチング以外の方法（例えばＣＭＰ、犠牲酸化など）を用いることもできる。
（実施の形態２）
以下、図６を参照しながら、本発明による炭化珪素半導体素子の実施の形態２を説明する。図６（ａ）は、本実施形態の炭化珪素半導体素子のユニットセル２００の断面図であり、図６（ｂ）はユニットセルが長方形状（ストライプ状）に延びている場合の配置の一例を示した平面図である。ユニットセル２００は、他の形状（正方形、多角形）でも構わない。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
本実施形態におけるユニットセル２００は、トレンチ５とゲート絶縁膜６との間に炭化珪素エピタキシャル層８を有する点で、第１の実施形態におけるユニットセル１００（図１）と異なっている。炭化珪素エピタキシャル層８は、チャネル層として機能する。なお、本実施形態でも、炭化珪素基板１としてオフ角を有するＳｉＣ基板を用いており、炭化珪素半導体素子を炭化珪素基板１の（０００１）Ｓｉ面に設けている。図６（ａ）は、炭化珪素基板１の主面に垂直であり、かつ、側壁５０に垂直な断面構造（例えばオフ方向に平行な断面構造）を示している。この断面では、炭化珪素基板１の主面は（０００１）Ｓｉ面から傾斜している。図６（ｂ）から分かるように、この例では、トレンチ５は、炭化珪素基板１の主面の法線方向から見て、ストライプ状のユニットセル２００と同じ方向に延びており、図６（ａ）に示す断面図は、トレンチ５の延びている方向（長軸方向）に垂直な断面構造に相当する。なお、矩形や多角形のユニットセルの場合には、例えば、トレンチ５における対向する２つの側壁５０に垂直な断面構造に相当する。
炭化珪素エピタキシャル層８は、トレンチ５の側壁５０の少なくとも一部上（少なくともボディ領域３の側壁上）、トレンチ５の上部コーナー領域５１上、および炭化珪素層２の上面（Ｓｉ面）５２上に配置されている。炭化珪素エピタキシャル層８の表面は、側壁５０上に位置する部分の表面８０（以下、「側壁８０」）と、Ｓｉ面５２上に位置する部分の表面８２（以下、「上面８２」）と、それらの間に位置するエピ層上部コーナー領域８１ａ、８１ｂとを有している。炭化珪素エピタキシャル層８の上面８２はＳｉ面である。エピ層上部コーナー領域８１ａ、８１ｂは、トレンチ５の一対の上部コーナー領域５１上に、それぞれ配置されている。図示する例では、エピ層上部コーナー領域８１ａ、８１ｂは丸みを帯びた形状のラウンド領域である。
炭化珪素基板１の主面に垂直であり、かつ、側壁５０に垂直な断面において、炭化珪素基板１の主面は（０００１）Ｓｉ面に対して傾斜しており、対向する一対のエピ層上部コーナー領域８１ａ、８１ｂは左右非対称性を有している。例えば、これらの領域８１ａ、８１ｂの曲率半径はそれぞれ異なっている。エピ層上部コーナー領域のうちオフ上流側（この図中のトレンチ左側）に位置する第１エピ層上部コーナー領域８１ａの幅は、オフ下流側（この図中のトレンチ右側）に位置する第２エピ層上部コーナー領域８１ｂの幅よりも大きい。
ここで、本明細書におけるオフ上流、オフ下流の定義を説明する。この断面図の中の破線で示した（０００１）面と、基板表面との間にはオフ角が形成されており、このオフ角により、エピタキシャル成長はステップフローモードで図中の左側（上流）から右側（下流）にかけて進行する。このことから、オフ角つまり（０００１）面が右肩上がりになるように断面を見た場合に、左側をオフ上流、右側をオフ下流と定義した。なお、図１１は、炭化珪素層２を形成する際のステップフロー成長の進行方向、オフ上流およびオフ下流を示す拡大断面図である。また、本明細書において、図１１に示す断面図の右側であるオフ下流側を、「（０００１）Ｓｉ面が炭化珪素基板の主面に対して傾斜して上がっていく方向側」ともいう。
トレンチ５に形成された炭化珪素エピタキシャル層８の側壁８０、底面およびエピ層上部コーナー領域８１ａ、８１ｂ上には、熱酸化で形成されたシリコン酸化膜、もしくは窒素（Ｎ）を含むシリコン酸化膜からなるゲート絶縁膜６が形成されている。ゲート絶縁膜６のうちトレンチ５の側壁（少なくともボディ領域３の側壁）５０上に位置する部分６ａ、およびエピ層上部コーナー領域８１ａ、８１ｂ上に位置する部分６ｃはゲート電極７と接している。
本実施形態の炭化珪素半導体素子は、第１の実施形態と同様の効果を有する。また、本実施形態では、炭化珪素エピタキシャル層８を形成することにより、高い移動度を実現できる。さらに、炭化珪素エピタキシャル層８のキャリア濃度および膜厚を適宜調整することにより、ＭＩＳＦＥＴの閾値電圧を調整することが可能である。
本実施形態では、図示する断面において、ゲート電極７の２つの端部は、エピ層上部コーナー領域８１ａ、８１ｂ上に位置している。また、ゲート絶縁膜６のうち炭化珪素エピタキシャル層８のＳｉ面８２上に位置する部分６ｂはゲート電極７と接していない。
また、ゲート電極７は、トレンチ５に対して、オフ上流側にシフトするように配置されていてもよい。言い換えると、炭化珪素基板１の主面の法線方向から見て、第１エピ層上部コーナー領域８１ａのうちゲート電極７と重なっている部分の幅Ｄａは、第２エピ層上部コーナー領域８１ｂのうちゲート電極７と重なっている部分の幅Ｄｂよりも大きい。これにより、ゲート電極７の幅を確保しつつ、ゲート耐圧を高めることができる。さらに言い換えると、図示する断面において、ゲート電極７のオフ上流側の端部とトレンチ５のオフ上流側の側壁との距離Ｅａは、ゲート電極７のオフ下流側の端部とトレンチ５のオフ下流側の側壁との距離Ｅｂよりも大きい。
この例では、図６（ｂ）に示すように、炭化珪素基板１の主面の法線方向から見て、ゲート電極７は、トレンチ５の長軸方向に沿った中心線ｍに対して非対称な形状を有している。トレンチ５の中心線ｍからゲート電極７のオフ上流側の端部までの距離Ｌａは、トレンチ５の長軸方向に沿った中心線ｍからゲート電極７のオフ下流側の端部までの距離Ｌｂよりも大きくなる。
次に、本実施の形態２の炭化珪素半導体素子の製造方法を具体的に説明する。図７は、本発明の実施の形態２の炭化珪素半導体素子の製造方法を説明するための工程断面図である。
まず、図７（ａ）に示すように、炭化珪素基板１の主面上に形成された炭化珪素層２にトレンチ５を形成する。炭化珪素基板１、炭化珪素層２およびトレンチ５の構造、炭化珪素層２の形成方法およびトレンチ５の形成方法は、図２（ａ）を参照しながら前述した構造および形成方法と同様である。
次に、図７（ｂ）に示すように、アニール処理により、トレンチ５の開口部におけるコーナー部に上部コーナー領域５１を形成する。形成方法は、図２（ｂ）を参照しながら前述した方法と同様である。
次に、図７（ｃ）に示すように、トレンチ５の内壁面にチャネル層として炭化珪素エピタキシャル層８を形成する。具体的には、トレンチ５が形成された炭化珪素層２の表面に、例えば、キャリア濃度が１×１０18ｃｍ-3のｎ型の炭化珪素エピタキシャル層８を形成する。炭化珪素エピタキシャル層８のトレンチ５の側壁５０上における厚さは例えば７０ｎｍである。なお、炭化珪素エピタキシャル層８のうち炭化珪素層２の上面５２上に位置する部分の表面はＳｉ面となる。
図示する例では、上部コーナー領域（ラウンド領域）５１上において、炭化珪素エピタキシャル層８の形状は、オフ角の影響を受けて左右非対称となる。この場合、オフ上流側であるエピ層上部コーナー領域８１ａの曲率半径（例えば０．６μｍ）は、オフ下流側であるエピ層上部コーナー領域８１ｂの曲率半径（例えば０．３μｍ）よりも大きくなる。また、エピ層上部コーナー領域８１ａの幅ｗａ（例えば０．２μｍ以上１．０μｍ以下）は、エピ層上部コーナー領域８１ｂの幅ｗｂ（例えばトレンチ５の０．１μｍ以上０．５μｍ以下）よりも大きくなる。
なお、図７（ｂ）に示したラウンド領域の形成のためのアニール処理工程と、図７（ｃ）に示したトレンチ内壁面へのＳｉＣエピタキシャル成長工程は、同じ装置内で連続的に実施することが可能である。
次に、図７（ｄ）に示すように、炭化珪素エピタキシャル層８の上にゲート絶縁膜６を形成する。ゲート絶縁膜６は、図２（ｃ）を参照しながら前述した方法と同様の方法で形成される。これにより、ゲート絶縁膜６として、トレンチ５に形成された炭化珪素エピタキシャル層８の側壁８０、底面およびエピ層上部コーナー領域８１ａ、８１ｂ上にシリコン酸化膜（熱酸化膜）が形成される。シリコン酸化膜の厚さは、側壁８０上で例えば７０ｎｍである。エピ層上部コーナー領域８１ａ、８１ｂ上におけるシリコン酸化膜の厚さは例えば６０ｎｍである。また、炭化珪素エピタキシャル層８のプレーナ面（Ｓｉ面）８２上には２０ｎｍのシリコン酸化膜が形成される。
次に、図７（ｅ）に示すように、ゲート電極７を形成する。ゲート電極７は、ゲート絶縁膜６のうちエピ層上部コーナー領域８１ａ、８１ｂ上に位置する部分６ｃ、および側壁８０上に位置する部分６ａと接するように形成される。この例では、ゲート電極７は、プレーナ面（Ｓｉ面）８２上に形成された部分６ｂには接していない。また、ゲート電極７の端部は、エピ層上部コーナー領域８１ａ、８１ｂ上に位置している。これにより、Ｓｉ面上に形成された部分６ｂに電界集中が生じることをより効果的に防止できる。
さらに、本実施形態では、エピ層上部コーナー領域８１ａ、８１ｂの左右非対称の変形に対応して、ゲート電極７は、オフ上流側にシフトさせて配置される（例えば０．１μｍ程度以上）。これにより、ゲート電極７の幅を確保しつつ、ゲート耐圧を高めることができる。
このようなゲート電極７は、例えば次のようにして形成され得る。まず、ゲート絶縁膜６を覆うように、ポリシリコンなどの導電膜（不図示）を形成する。この後、導電膜上にレジスト等のマスク層９０を形成する。このとき、マスク層９０が、炭化珪素基板１の主面の法線方向から見て、トレンチ５の中心線（ここではトレンチ５の長軸方向に沿った中心線）に対して非対称となるように、フォトマスクを設計してもよい。例えば、トレンチ５のオフ上流側の側壁５０からマスク層９０のオフ上流側の端部までの距離Ｅａが、トレンチ５のオフ下流側の側壁５０からマスク層９０のオフ下流側の端部までの距離Ｅｂよりも大きくなるようにフォトマスクの設計を行ってもよい。あるいは、ゲート電極７をシフトさせない場合と同じフォトマスクを使用して、所定の距離だけオフ上流側にオフセットさせることにより、トレンチ５の中心線に対して非対称なマスク層９０を形成してもよい。この後、マスク層９０をエッチングマスクとして導電膜をエッチングすることにより、オフ上流側にシフトして配置されたゲート電極７を得る。なお、ゲート電極７を形成するための導電膜の形成方法やエッチング方法などは、図２（ｄ）を参照しながら前述した方法と同様である。
炭化珪素基板１の主面の法線方向から見たときの、トレンチ５の中心線とゲート電極７の中心線との距離（以下、「シフト量」と呼ぶ。）は、例えば、（Ｌａ−Ｌｂ）／２または（Ｅａ−Ｅｂ）／２となる。シフト量は、例えば、通常のアライメント誤差（例えば０．１μｍ未満）を超える量に設定される。なお、シフト量は、エピ層上部コーナー領域８１ａ、８１ｂの幅などにより適宜選択され得る。
次に、図７（ｆ）に示すように、ソース電極１０およびドレイン電極９を形成する。形成方法は、図２（ｅ）を参照しながら前述した方法と同様である。
このように、炭化珪素エピタキシャル層８の上面８２（Ｓｉ面）上におけるゲート絶縁膜６の厚さは、トレンチ５の側壁８０上における厚さの約０．２５〜０．３倍と小さいが、エピ層上部コーナー領域８１ａ、８１ｂ上におけるゲート絶縁膜６の厚さは、トレンチ５の側壁８０上おける厚さの約０．５〜１倍となる。従って、エピ層上部コーナー領域８１ａ、８１ｂ上に、Ｓｉ面上よりも厚い酸化膜を形成することが可能である。
ゲート電極７は、エピ層上部コーナー領域８１ａ、８１ｂ上およびトレンチ側壁８０上においてゲート絶縁膜６と接するように形成されており、上面８２（Ｓｉ面）上においてゲート絶縁膜６には接していない。これにより、より効果的にゲート耐圧を確保できる。具体的には、ＭＩＳＦＥＴをゲート電圧２０Ｖで動作させた場合、ゲート絶縁膜６に加わる電界強度は３．３ＭＶ／ｃｍ（＝２０Ｖ÷６０ｎｍ）と低く抑えることが可能となるため、ゲート絶縁膜６の破壊を防止することができる。
さらに、本実施形態によると、炭化珪素基板１の主面に垂直な断面において、ゲート電極７の幅を大きく（例えばトレンチ５の幅Ｄよりも大きく）形成できる。このため、ゲート抵抗を低く抑えることができるため、スイッチング特性も確保することができる。
また、上部コーナー領域５１を形成するためのアニール処理により、トレンチ内部のＲＩＥダメージなどの除去もされているため、信頼性の高いゲート絶縁膜６を得ることが可能である。
以下、図面を参照しながら、実施の形態１と実施の形態２との差異について、より詳細に説明する。
図８および図９は、実施の形態２の炭化珪素基板１のオフ方向と、トレンチのチャネル面の面方位について説明する模式図である。図８（ａ）および図９（ａ）はトレンチ５をウエハ表面から見た場合の平面図であり、図８（ｂ）と図９（ｂ）は、それぞれ、図８（ａ）と図９（ａ）において、トレンチ５の延びる方向とオフ方向との関係を示す図である。また、図８（ｃ）と図９（ｃ）は、トレンチ５のチャネル面を横切るＢ−Ｂ´の断面図である。この断面図の中の破線で示すように（０００１）と基板表面とはオフ角が発生する。また、この図中、左側がオフ上流、右側をオフ下流と定義する。
前述のように、実施の形態２では、図８に例示するように、炭化珪素基板１のオフ方向が＜１１−２０＞の場合、トレンチ５のチャネル面の面方位を｛１１−２０｝とする。あるいは、図９に例示するように、炭化珪素基板１のオフ方向が＜１−１００＞の場合は、トレンチ５のチャネル面の面方位を｛１−１００｝とする。
このトレンチ５の内壁面にチャネル層としての炭化珪素エピタキシャル層８を形成すると、ＳｉＣエピタキシャル膜が左右非対称に成長する。これは、プレーナ面に結晶として安定な（０００１）ファセット面（Ｓｉ面ジャスト）が発生するからであり、炭化珪素基板１のオフ角と平行な面を形成する。この結果、図７（ｃ）に示すように、トレンチ５の左側においてＳｉ面上に形成された炭化珪素エピタキシャル層８の厚さが、トレンチ５の右側においてＳｉ面上に形成された炭化珪素エピタキシャル層８の厚さよりも大きくなる現象が起こる。そのため、トレンチ５の開口部におけるコーナー部５Ａにおいて、炭化珪素エピタキシャル層８が左右非対称となり、左右非対称のエピ層上部コーナー領域８１ａ、８１ｂが形成される。例えばオフ上流側であるエピ層上部コーナー領域８１ａの曲率半径は、オフ下流側であるエピ層上部コーナー領域８１ｂの曲率半径の約２〜４倍となる。
さらに、このトレンチ５の内壁面にチャネル層として、エピタキシャル成長によってｎ型炭化珪素エピタキシャル層８を形成しているため、高いチャネル移動度を達成できる。また、炭化珪素エピタキシャル層８のキャリア濃度および膜厚を変えることにより、ＭＩＳＦＥＴの閾値電圧を調整することが可能である。
左右非対称に変形したエピ層上部コーナー領域にあわせて、ゲート電極７をオフ上流側にシフトさせてもよい。これにより、フォトリソグラフィの重ね合わせ精度に余裕を持たせることができ、ゲート電極７がプレーナ面８２上の絶縁膜に接触することを防止できるため、ＭＩＳＦＥＴの歩留まりを向上できる。
本発明の一態様の炭化珪素半導体素子は、トランジスタ等の半導体デバイス用途において好適に利用される。特に、ＥＶやＨＥＶなどの車載用、あるいは、産業機器用インバーターに搭載するためのパワー半導体デバイス用途において好適に利用される。
１００、２００ 炭化珪素半導体素子のユニットセル
１ 炭化珪素基板
２ 炭化珪素層
２ｄ ドリフト領域
３ ボディ領域
４ ソース領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
８ 炭化珪素エピタキシャル層
９ ドレイン電極
１０ ソース電極
５０、８０ トレンチ側壁
５１ 上部コーナー領域
５２、８２ プレーナ面（Ｓｉ面）
８１ａ、８１ｂ エピ層上部コーナー領域

Claims (13)

  1. （０００１）Ｓｉ面から傾斜した主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記主面に配置された炭化珪素層と、
    前記炭化珪素層に配置され、底面、側壁、および、前記側壁と前記炭化珪素層の上面との間に位置する上部コーナー領域を含むトレンチと、
    前記トレンチの前記側壁の少なくとも一部、前記上部コーナー領域の少なくとも一部、および前記炭化珪素層の上面の少なくとも一部の上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と
    を備え、
    前記上部コーナー領域は、前記炭化珪素層の上面とも前記側壁を構成する面とも異なる面を含み、
    前記ゲート電極は、前記ゲート絶縁膜のうち前記上部コーナー領域上に位置する第１部分および前記側壁上に位置する第２部分の両方と接しており、
    前記ゲート絶縁膜の前記第１部分の厚さは、前記ゲート絶縁膜のうち前記炭化珪素層の上面の上に位置する第３部分の厚さよりも大きく、
    前記ゲート電極の端部は、前記上部コーナー領域上に位置する炭化珪素半導体素子。
  2. 前記トレンチと前記ゲート絶縁膜との間に配置された炭化珪素エピタキシャル層をさらに備え、
    前記炭化珪素エピタキシャル層は、前記上部コーナー領域上に位置するエピ層上部コーナー領域を有しており、
    前記ゲート電極の端部は、前記エピ層上部コーナー領域上に位置する請求項１に記載の炭化珪素半導体素子。
  3. 前記炭化珪素基板の前記主面に垂直で、かつ、前記トレンチの前記側壁に垂直な断面において、前記主面は（０００１）Ｓｉ面から傾斜しており、前記エピ層上部コーナー領域は、第１エピ層上部コーナー領域と、前記第１エピ層上部コーナー領域と対向し、かつ、前記第１エピ層上部コーナー領域よりも、（０００１）Ｓｉ面が前記炭化珪素基板の前記主面に対して傾斜して上がっていく方向側に位置する第２エピ層上部コーナー領域とを含み、前記第１エピ層上部コーナー領域の幅は、前記第２エピ層上部コーナー領域の幅よりも大きい請求項２に記載の炭化珪素半導体素子。
  4. 前記炭化珪素基板の前記主面の法線方向から見て、前記第１エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅は、前記第２エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅よりも大きい請求項３に記載の炭化珪素半導体素子。
  5. 前記炭化珪素基板の前記主面に垂直な断面において、前記上部コーナー領域の幅は、０．１μｍ以上１μｍ以下である請求項１から４のいずれかに記載の炭化珪素半導体素子。
  6. 前記炭化珪素基板の前記主面は、（０００１）Ｓｉ面から＜１１−２０＞方向に傾斜しており、前記トレンチの前記側壁の面方位は｛１１−２０｝である請求項１から５のいずれかに記載の炭化珪素半導体素子。
  7. 前記炭化珪素基板の前記主面は（０００１）Ｓｉ面から＜１―１００＞方向に傾斜しており、前記トレンチの前記側壁の面方位は｛１―１００｝である請求項１から５のいずれかに記載の炭化珪素半導体素子。
  8. 前記炭化珪素基板の前記主面は、（０００１）Ｓｉ面から０．１度以上１０度以下傾斜している請求項１から７のいずれかに記載の炭化珪素半導体素子。
  9. 前記ゲート絶縁膜は熱酸化膜を含む請求項１から８のいずれかに記載の炭化珪素半導体素子。
  10. （０００１）Ｓｉ面から傾斜した主面を有する炭化珪素基板であって、前記主面に炭化珪素層が配置された炭化珪素基板を用意する工程と、
    前記炭化珪素層にトレンチを形成する工程であって、前記トレンチは、底面、側壁、および、前記側壁と前記炭化珪素層の上面との間に位置する上部コーナー領域を有し、前記上部コーナー領域は、前記炭化珪素層の上面とも前記側壁を構成する面とも異なる面を含む、工程と、
    前記トレンチの前記側壁の少なくとも一部、前記上部コーナー領域の少なくとも一部、および前記炭化珪素層の上面の少なくとも一部の上にゲート絶縁膜を形成する工程であって、前記ゲート絶縁膜のうち前記上部コーナー領域上に位置する第１部分の厚さは、前記炭化珪素層の上面上に位置する第３部分の厚さよりも大きい工程と、
    前記ゲート絶縁膜上に、前記ゲート絶縁膜の前記第１部分および前記側壁上に位置する第２部分の両方と接するゲート電極を形成する工程であって、前記ゲート電極の端部が前記上部コーナー領域上に位置するように前記ゲート電極を形成する工程と
    を包含する炭化珪素半導体素子の製造方法。
  11. 前記炭化珪素層にトレンチを形成する工程の後であって、前記ゲート絶縁膜を形成する工程の前に、前記トレンチの前記側壁の少なくとも一部および前記上部コーナー領域の少なくとも一部上に炭化珪素エピタキシャル層を形成する工程をさらに包含する請求項１０に記載の炭化珪素半導体素子の製造方法。
  12. 前記炭化珪素エピタキシャル層は、前記上部コーナー領域上に位置するエピ層上部コーナー領域を有しており、
    前記ゲート電極の端部は、前記エピ層上部コーナー領域上に位置しており、
    前記炭化珪素基板の前記主面に垂直で、かつ、前記トレンチの前記側壁に垂直な断面において、前記主面は（０００１）Ｓｉ面から傾斜しており、前記エピ層上部コーナー領域は、第１エピ層上部コーナー領域と、前記第１エピ層上部コーナー領域と対向し、かつ、前記第１エピ層上部コーナー領域よりも、（０００１）Ｓｉ面が前記炭化珪素基板の前記主面に対して傾斜して上がっていく方向側に位置する第２エピ層上部コーナー領域とを含み、前記第１エピ層上部コーナー領域の幅は、前記第２エピ層上部コーナー領域の幅よりも大きく、
    前記ゲート電極は、前記炭化珪素基板の前記主面の法線方向から見て、前記第１エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅が、前記第２エピ層上部コーナー領域のうち前記ゲート電極と重なっている部分の幅よりも大きくなるように形成される請求項１１に記載の炭化珪素半導体素子の製造方法。
  13. 前記炭化珪素層にトレンチを形成する工程は、
    前記炭化珪素層に凹部を形成する工程と、
    前記凹部が形成された前記炭化珪素層に対して熱処理を行って、前記凹部の開口部のコーナーに前記上部コーナー領域を形成することにより、前記トレンチを得る工程と
    を包含する請求項１０から１２のいずれかに記載の炭化珪素半導体素子の製造方法。
JP2012554906A 2011-09-22 2012-09-12 炭化珪素半導体素子およびその製造方法 Expired - Fee Related JP5209152B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012554906A JP5209152B1 (ja) 2011-09-22 2012-09-12 炭化珪素半導体素子およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011207887 2011-09-22
JP2011207887 2011-09-22
PCT/JP2012/005777 WO2013042333A1 (ja) 2011-09-22 2012-09-12 炭化珪素半導体素子およびその製造方法
JP2012554906A JP5209152B1 (ja) 2011-09-22 2012-09-12 炭化珪素半導体素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP5209152B1 true JP5209152B1 (ja) 2013-06-12
JPWO2013042333A1 JPWO2013042333A1 (ja) 2015-03-26

Family

ID=47914122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012554906A Expired - Fee Related JP5209152B1 (ja) 2011-09-22 2012-09-12 炭化珪素半導体素子およびその製造方法

Country Status (3)

Country Link
US (1) US9018699B2 (ja)
JP (1) JP5209152B1 (ja)
WO (1) WO2013042333A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728633B2 (en) 2013-10-24 2017-08-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
JP2019087670A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 炭化シリコン半導体装置及びその製造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014192493A (ja) * 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置
JP5649152B1 (ja) 2013-04-30 2015-01-07 パナソニック株式会社 半導体装置及びその製造方法
JP6107453B2 (ja) * 2013-06-13 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015072944A (ja) * 2013-10-01 2015-04-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US20160254357A1 (en) * 2013-10-24 2016-09-01 Rohm Co., Ltd. Semiconductor device and semiconductor package
WO2015146161A1 (ja) * 2014-03-24 2015-10-01 キヤノンアネルバ株式会社 半導体基板の熱処理方法、半導体基板の製造方法、熱処理装置、及び基板処理システム
JP6287469B2 (ja) * 2014-03-28 2018-03-07 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
DE102014107325B4 (de) 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
JP2016048747A (ja) * 2014-08-28 2016-04-07 株式会社豊田中央研究所 トレンチゲート電極を備えている半導体装置
JP6543814B2 (ja) * 2014-09-08 2019-07-17 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
US9577073B2 (en) 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102015103067B3 (de) * 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
DE102015103072B4 (de) * 2015-03-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
DE102015103070B4 (de) 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren
KR102310076B1 (ko) 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
JP6741010B2 (ja) * 2015-09-09 2020-08-19 住友電気工業株式会社 炭化珪素半導体装置
DE102015117286B4 (de) 2015-10-09 2018-04-05 Infineon Technologies Ag Verfahren zum herstellen einer siliziumcarbidhalbleitervorrichtung durch entfernen amorphisierter abschnitte
JP2017117963A (ja) * 2015-12-24 2017-06-29 トヨタ自動車株式会社 半導体装置の製造方法
DE102016116019B4 (de) * 2016-08-29 2023-11-23 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
JP6848317B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
JP7196463B2 (ja) * 2018-08-23 2022-12-27 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
JP6648852B1 (ja) 2019-04-26 2020-02-14 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7331653B2 (ja) * 2019-11-19 2023-08-23 株式会社デンソー 半導体装置の製造方法
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices
JP7438918B2 (ja) 2020-11-12 2024-02-27 株式会社東芝 半導体装置
CN113035936B (zh) * 2021-03-12 2023-01-13 深圳市昭矽微电子科技有限公司 沟槽型垂直双扩散金属氧化物半导体晶体管及制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH10154810A (ja) * 1996-11-25 1998-06-09 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2000277488A (ja) * 1999-03-23 2000-10-06 Fuji Electric Co Ltd 半導体装置の製造方法
JP2000312003A (ja) * 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd 絶縁ゲート型半導体素子およびその製造方法
WO2008065782A1 (en) * 2006-11-29 2008-06-05 Sumitomo Electric Industries, Ltd. Process for producing silicon carbide semiconductor device
JP2008177538A (ja) * 2006-12-21 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248385A (en) * 1991-06-12 1993-09-28 The United States Of America, As Represented By The Administrator, National Aeronautics And Space Administration Process for the homoepitaxial growth of single-crystal silicon carbide films on silicon carbide wafers
DE19636302C2 (de) * 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US6228720B1 (en) 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
SE527205C2 (sv) 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4770347B2 (ja) 2005-09-13 2011-09-14 株式会社デンソー 半導体装置及びその製造方法
JP4957005B2 (ja) 2006-01-31 2012-06-20 富士電機株式会社 炭化珪素半導体素子の製造方法
JP2007043209A (ja) 2006-11-15 2007-02-15 Mitsubishi Electric Corp トレンチ構造を有する半導体装置及びその製造方法
JP4877286B2 (ja) 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263692A (ja) * 1994-02-04 1995-10-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH10154810A (ja) * 1996-11-25 1998-06-09 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2000312003A (ja) * 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd 絶縁ゲート型半導体素子およびその製造方法
JP2000277488A (ja) * 1999-03-23 2000-10-06 Fuji Electric Co Ltd 半導体装置の製造方法
WO2008065782A1 (en) * 2006-11-29 2008-06-05 Sumitomo Electric Industries, Ltd. Process for producing silicon carbide semiconductor device
JP2008177538A (ja) * 2006-12-21 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728633B2 (en) 2013-10-24 2017-08-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
JP2019087670A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
JP7135302B2 (ja) 2017-11-08 2022-09-13 富士電機株式会社 炭化シリコン半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2013042333A1 (ja) 2013-03-28
JPWO2013042333A1 (ja) 2015-03-26
US20130168701A1 (en) 2013-07-04
US9018699B2 (en) 2015-04-28

Similar Documents

Publication Publication Date Title
JP5209152B1 (ja) 炭化珪素半導体素子およびその製造方法
JP6706767B2 (ja) 半導体装置
US7982224B2 (en) Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration
US10263082B2 (en) Semiconductor device having a gate electrode formed inside a trench
US8564060B2 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
JP5395309B2 (ja) 半導体装置およびその製造方法
US7981817B2 (en) Method for manufacturing semiconductor device using multiple ion implantation masks
US20120205668A1 (en) Switching semiconductor devices and fabrication process
JP5649152B1 (ja) 半導体装置及びその製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP4751308B2 (ja) 横型接合型電界効果トランジスタ
US20110198616A1 (en) Semiconductor device and method for manufacturing same
WO2013001677A1 (ja) 半導体装置とその製造方法
US10854762B2 (en) Semiconductor device
CN102203925B (zh) 半导体元件的制造方法
JP2010147182A (ja) エピタキシャルウエハの製造方法および半導体装置の製造方法
US20210242319A1 (en) Silicon carbide trench semiconductor device
JP2013530527A (ja) 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法
WO2012105170A1 (ja) 半導体装置およびその製造方法
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
JP6928336B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5059989B1 (ja) 半導体装置とその製造方法
WO2019186224A1 (ja) 半導体装置及びその製造方法
JP5077185B2 (ja) 横型接合型電界効果トランジスタおよびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130129

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5209152

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees