JP4751308B2 - 横型接合型電界効果トランジスタ - Google Patents

Description

本発明は、横型接合型電界効果トランジスタに関し、より特定的には、オフ動作時におけるリーク電流を低減可能とする横型接合型電界効果トランジスタの構造に関する。

接合型電界効果トランジスタ（以下、ＪＦＥＴ（Junction Field Effect Transistor)と称する)は、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、横型ＪＦＥＴは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。

チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよいが、通常、半導体基板にＳｉＣを用いるＪＦＥＴにおいては、チャネル領域をｎ型不純物領域とすることが多いため、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はｎ型不純物領域として話を進めるが、チャネル領域をｐ型不純物領域とする場合もあることは言うまでもない。

このような横型ＪＦＥＴの一例は、たとえば特開２００３−６８７６２号公報に開示されている。

図１４は、上記公報に開示された従来の横型ＪＦＥＴの構成を示す概略断面図である。図１４を参照して、ＳｉＣ単結晶基板１０１の上にはｐ^-エピタキシャル層１０３が設けられている。このｐ^-エピタキシャル層１０３の上には、ｐ^-エピタキシャル層１０３よりも高い不純物濃度を有するｎ型エピタキシャル層１０４が設けられている。このｎ型エピタキシャル層１０４の上には、ｐ型エピタキシャル層１０９が設けられている。

このｐ型エピタキシャル層１０９の中には、互いに所定の間隔を隔てて、ｎ型エピタキシャル層１０４よりも高い不純物濃度を有するｎ⁺ソース領域１０６およびｎ⁺ドレイン領域１０７が設けられている。また、ｎ⁺ソース領域１０６およびｎ⁺ドレイン領域１０７の間に、ｎ型エピタキシャル層１０４よりも高い不純物濃度を有するｐ⁺ゲート領域１０５が設けられている。

ｐ⁺ゲート領域１０５、ｎ⁺ソース領域１０６およびｎ⁺ドレイン領域１０７の表面には、それぞれゲート電極１１２ａ、ソース電極１１２ｂ、ドレイン電極１２２ｃが設けられている。なお、ｎ⁺ソース領域１０６の横には、ｐ^-エピタキシャル層１０３に達するｐ⁺半導体層１０８が形成されており、このｐ⁺半導体層１０８にはソース電極１１２ｂが電気的に接続されている。

この横型ＪＦＥＴにおいては、ｐ⁺ゲート領域１０５はｎ型エピタキシャル層１０４よりも高い不純物濃度を有している。これにより、この横型ＪＦＥＴは、ｐ⁺ゲート領域１０５とｎ型エピタキシャル層１０４とのｐｎ接合部への逆バイアス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。空乏層がチャネルを塞いだとき、電流がチャネルを通過することができないため、オフ状態となる。このため、逆バイアス電圧の大きさを加減することにより、空乏層がチャネル領域を遮断するか否かを制御することが可能となる。この結果、たとえば、ゲート・ソース間の逆バイアス電圧を加減することにより、電流のオン・オフ制御を行なうことが可能となる。
特開２００３−６８７６２号公報

しかしながら、上記の横型ＪＦＥＴにおいては、チャネルの下のｐ^-エピタキシャル層１０３を通るリーク電流が発生するという問題点があった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、オフ動作時におけるリーク電流の発生を抑制できる横型接合型電界効果トランジスタを提供することである。

本発明の横型接合型電界効果トランジスタは、第１導電型の耐圧保持領域と、第２導電型のチャネル領域と、第１導電型のゲート領域と、ゲート電極と、ソース電極およびドレイン電極と、制御電極とを備えている。チャネル領域は、耐圧保持領域上に形成されている。ゲート領域は、チャネル領域上に形成されている。ゲート電極は、ゲート領域に電気的に接続されている。ソース電極およびドレイン電極は、ゲート電極を挟むように互いに間隔を置いて配され、かつチャネル領域に電気的に接続されている。制御電極は、ゲート電極と異なる電圧を印加され、かつオフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧を耐圧保持領域に印加するためのものである。制御電極はソース電極と電気的に絶縁するように構成されている。

本発明の横型接合型電界効果トランジスタによれば、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧が制御電極によって印加される。これにより、オフ動作時において耐圧保持領域の電位がチャネル領域の電位に対して高くなるため、チャネル領域と耐圧保持領域との間の電位障壁が高くなる。このため、チャネル領域内のキャリアがその電位障壁を乗り越えて耐圧保持領域に達することが困難となり、チャネル領域と耐圧保持領域との間のリーク電流の発生を抑制することができる。したがって、耐圧を向上させることができる。

このように制御電極がソース電極と電気的に絶縁されることにより、オフ動作時において耐圧保持領域とチャネル領域とが逆バイアス状態となるような電圧を制御電極によって印加することが可能となる。

上記の横型接合型電界効果トランジスタにおいて好ましくは、チャネル領域上においてゲート領域横に形成され、かつゲート領域の不純物濃度よりも低い濃度を有する第１導電型の電界緩和領域がさらに備えられている。

これにより、第２導電型のチャネル領域が第１導電型の耐圧保持領域と電界緩和領域とで挟まれることになるため、ダブルＲＥＳＵＲＦ（Reduced Surface Field）構造を実現することができる。このため、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。

上記の横型接合型電界効果トランジスタにおいて好ましくは、チャネル領域上に形成され、ソース電極に電気的に接続され、かつチャネル領域の不純物濃度よりも高い濃度を有する第２導電型のソース領域と、チャネル領域上に形成され、ドレイン電極に電気的に接続され、かつチャネル領域の不純物濃度よりも高い濃度を有する第２導電型のドレイン領域とがさらに備えられている。

このようにチャネル領域の不純物濃度よりも高い濃度を有するソース領域およびドレイン領域を有しているため、ソース電極およびドレイン電極をチャネル領域に電気的に接続する際の接続抵抗を低減することができる。

以上説明したように、本発明の横型接合型電界効果トランジスタによれば、リーク電流の発生を抑制することができ、耐圧を向上させることができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。図１を参照して、半導体基板として、導電型は問わず、たとえば４Ｈ−ＳｉＣ（炭化珪素）よりなる単結晶基板１が用いられる。この基板１の上には、ｐ型エピタキシャル層２とｐ^-エピタキシャル層（耐圧保持領域）３とが順に積層して形成されている。ｐ型エピタキシャル層２は、たとえば５．０×１０¹⁶ｃｍ^-3の濃度でｐ型不純物としてＡｌ（アルミニウム）を有しており、たとえば０．５μｍの厚みを有している。ｐ^-エピタキシャル層３は、たとえば１．０×１０¹⁶ｃｍ^-3の濃度でｐ型不純物としてＡｌを有しており、たとえば１０μｍの厚みを有している。

ｐ^-エピタキシャル層３の上には、ｎ型エピタキシャル層（チャネル領域）４が形成されている。このｎ型エピタキシャル層４は、たとえば２．０×１０¹⁷ｃｍ^-3の濃度でｎ型不純物としてＮ（窒素）を有しており、たとえば０．４μｍの厚みを有している。

ｎ型エピタキシャル層４の上には、ｐ型エピタキシャル層（電界緩和領域）９が形成されている。このｐ型エピタキシャル層９は、たとえば２．０×１０¹⁷ｃｍ^-3の濃度でｐ型不純物としてＡｌを有しており、たとえば０．２μｍの厚みを有している。

ｎ型エピタキシャル層４上であってｐ型エピタキシャル層９の中には、下面がｎ型エピタキシャル層４の中にまで延在するように（つまりｐ型エピタキシャル層９よりも拡散深さが深くなるように）、ｐ⁺ゲート領域５が形成されている。ｐ⁺ゲート領域５は、ｐ型エピタキシャル層９およびｎ型エピタキシャル層４よりも高い不純物濃度を有している。このｐ⁺ゲート領域５を挟むように互いに所定の間隔をおいてｎ⁺ソース領域６およびｎ⁺ドレイン領域７が形成されている。ｎ⁺ソース領域６およびｎ⁺ドレイン領域７の各々は、ｎ型エピタキシャル層４上であってｐ型エピタキシャル層９の中に配されており、かつｎ型エピタキシャル層４よりも高い不純物濃度を有している。

ｎ⁺ソース領域６の横には、ｎ型エピタキシャル層４に達する溝（凹部）が形成されている。この溝の底面からｐ^-エピタキシャル層３に達するようにｐ⁺不純物領域８が形成されている。このｐ⁺不純物領域８はｐ^-エピタキシャル層３よりも高い不純物領域を有している。

トランジスタ形成面側の表面を覆うようにフィールド酸化膜１３が形成されている。このフィールド酸化膜１３には、ｐ⁺ゲート領域５、ｎ⁺ソース領域６、ｎ⁺ドレイン領域７およびｐ⁺不純物領域８の各々の一部を開口する開口部が設けられている。これらの開口部の各々には、オーミック接触を得るために、たとえばＮｉ（ニッケル）よりなるオーミック電極１１ａ、１１ｂ、１１ｃ、１１ｄが形成されている。これらのオーミック電極１１ａ、１１ｂ、１１ｃ、１１ｄの各々を介して、ｐ⁺ゲート領域５、ｎ⁺ソース領域６、ｎ⁺ドレイン領域７およびｐ⁺不純物領域８の各々と電気的に接続するようにゲート電極１２ａ、ソース電極１２ｂ、ドレイン電極１２ｃおよび制御電極１２ｄが形成されている。

これらのゲート電極１２ａ、ソース電極１２ｂ、ドレイン電極１２ｃおよび制御電極１２ｄの各々は、たとえばＡｌ（アルミニウム）よりなっている。ソース電極１２ｂおよびドレイン電極１２ｃは、ゲート電極１２ａを挟むように互いに間隔を置いて配されている。

ゲート電極１２ａはゲート電圧Ｖ_Gが印加され得るように構成されており、ソース電極１２ｂは接地電位となるように構成されており、ドレイン電極１２ｃはドレイン電圧Ｖ_Dが印加され得るように構成されている。また制御電極１２ｄは、ソース電極１２ｂと電気的に絶縁するように構成されており、かつ電圧Ｖ_Bが印加され得るように構成されている。つまり制御電極１２ｄは、オフ動作時においてｐ^-エピタキシャル層３とｎ型エピタキシャル層４とが逆バイアス状態となるような電圧Ｖ_Bをｐ^-エピタキシャル層３に印加可能に構成されている。

次に、本実施の形態の横型接合型電界効果トランジスタの製造方法について説明する。
図２〜図８は、本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法を工程順に示す概略断面図である。図２を参照して、たとえば４Ｈ−ＳｉＣよりなる単結晶基板１上に、ｐ型エピタキシャル層２と、ｐ^-エピタキシャル層（耐圧保持領域）３と、ｎ型エピタキシャル層（チャネル領域）４と、ｐ型エピタキシャル層（電界緩和領域）９とがエピタキシャル成長により順に積層して形成される。

図３を参照して、１枚の基板に複数のトランジスタを形成する必要から、各トランジスタを物理的に分離する溝（凹部）が形成される。この溝は、ｐ型エピタキシャル層９上に形成した耐エッチング膜（図示せず）をマスクとしてＲＩＥ（Reactive Ion Etching）を施すことにより形成される。これにより、ｐ型エピタキシャル層９を貫通してｎ型エピタキシャル層４に達する溝が選択的に形成される。

図４を参照して、基板表面にパターニングされたイオン阻止膜３１が形成される。このイオン阻止膜３１をマスクとして溝の底面およびｐ型エピタキシャル層９の所定の領域に、たとえばＡｌイオンが選択的に注入される。これにより、イオン注入領域５、８が形成される。この後、イオン阻止膜３１が除去される。

図５を参照して、基板表面にパターニングされたイオン阻止膜３２が形成される。このイオン阻止膜３２をマスクとして、イオン注入領域５を挟むｐ型エピタキシャル層９の所定の領域に、たとえばＰ（リン）イオンが選択的に注入される。これにより、イオン注入領域６、７が形成される。この後、イオン阻止膜３２が除去される。

図６を参照して、イオン注入により導入した不純物を活性化させるとともに、イオン注入により生じた結晶損傷を回復させるために、たとえばＡｒ（アルゴン）雰囲気下にて熱処理（アニール）が行なわれる。これにより、イオン注入領域５、８の各々からｐ⁺ゲート領域５とｐ⁺不純物領域８とが形成され、イオン注入領域６、７の各々からｎ⁺ソース領域６とｎ⁺ドレイン領域７とが形成される。

図７を参照して、熱酸化法により基板表面の保護と絶縁のためのフィールド酸化膜１３が基板表面に形成される。

図８を参照して、フィールド酸化膜１３の所定の部分を開口することにより、ｐ⁺ゲート領域５、ｎ⁺ソース領域６、ｎ⁺ドレイン領域７およびｐ⁺不純物領域８の各々の一部が露出される。この後、Ｎｉが蒸着されることにより、露出された各領域の表面にＮｉよりなるオーミック電極１１ａ、１１ｂ、１１ｃ、１１ｄが形成される。

図１を参照して、基板表面全面にＡｌを蒸着した後にエッチングによりパターニングすることにより、たとえばＡｌよりなるゲート電極１２ａ、ソース電極１２ｂ、ドレイン電極１２ｃおよび制御電極１２ｄが形成される。なおこれらの各電極１２ａ〜１２ｄの各々は、配線またはパッドとしても機能し得る。

以上のようにして、図１に示す本実施の形態における横型接合型電界効果トランジスタを製造することができる。

本実施の形態の横型接合型電界効果トランジスタによれば、従来例と比較してオフ動作時においてリーク電流を低減することが可能である。以下、そのことについて説明する。

図９は、図１のＡ−Ａ線に沿う部分のエネルギーバンドを示す図である。ゲート領域および耐圧保持領域の各々に電圧が印加されていない場合には、従来例および本実施の形態のいずれにおいても図９（ａ）に示すバンド状態となっている。なお、このバンド図において電子は黒丸で示されている。

この状態から、ゲート領域にゲート電圧Ｖ_Gが印加されると、図９（ｂ）に示すようにｐ⁺ゲート領域５とｎ型エピタキシャル層（チャネル領域）４との間の電位障壁は高くなる。ここで、従来例ではｐ^-エピタキシャル層（耐圧保持領域）１０３とｎ型エピタキシャル層（チャネル領域）１０４とが互いにソース電位（接地電位）とされ同電位とされている。このため、高電界印加時にソース側（つまりｎ型チャネル領域１０４側）から見たｐ^-エピタキシャル層（耐圧保持領域）１０３のポテンシャルが著しく下がりリーク電流が流れてしまう。

一方、本実施の形態ではｐ^-エピタキシャル層（耐圧保持領域）３はｎ型エピタキシャル層（チャネル領域）４とは電気的に絶縁され、かつｐ^-エピタキシャル層（耐圧保持領域）３とｎ型エピタキシャル層（チャネル領域）４とが逆バイアス状態となるような電圧Ｖ_Bを印加され得る。この電圧Ｖ_Bが印加されると、図９（ｃ）に示すようにｎ型エピタキシャル層（チャネル領域）４とｐ^-エピタキシャル層（耐圧保持領域）３との間の電位障壁が高くなる。これにより、ｎ型エピタキシャル層（チャネル領域）４内のキャリア（電子）がその電位障壁を乗り越えてｐ^-エピタキシャル層（耐圧保持領域）３に達することが困難となる。このため、高電界印加時においても、ｎ型エピタキシャル層（チャネル領域）４とｐ^-エピタキシャル層（耐圧保持領域）３との間のリーク電流の発生を従来例よりも抑制することができ、耐圧を向上させることができる。

（実施の形態２）
図１０は、本発明の実施の形態２における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。図１０を参照して、本実施の形態の横型接合型電界効果トランジスタは、図１に示す実施の形態１の構成と比較して、制御電極１２ｄにゲート電位Ｖ_Gが印加されるように構成されている点において異なっている。したがって、制御電極１２ｄはゲート電極１２ａと電気的に接続されていてもよい。

なお、これ以外の本実施の形態の横型接合型電界効果トランジスタの構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。また、本実施の形態の製造方法も、実施の形態１の製造方法とほぼ同じであるため、その説明を省略する。

本実施の形態においては、実施の形態１と同様、従来例と比較してオフ動作時においてリーク電流を低減することが可能である。以下、そのことについて説明する。

図１１は、オフ動作時における図１０のＢ−Ｂ線に沿う部分のエネルギーバンドを示す図である。図１１を参照して、制御電極１２ｄにゲート電位Ｖ_Gが印加される。このゲート電圧Ｖ_Gの印加により、ｐ^-エピタキシャル層３とｎ型エピタキシャル層４とが逆バイアス状態となる。このため、ｎ型エピタキシャル層（チャネル領域）４とｐ^-エピタキシャル層（耐圧保持領域）３との間の電位障壁が高くなる。これにより、ｎ型エピタキシャル層（チャネル領域）４内のキャリア（電子）がその電位障壁を乗り越えてｐ^-エピタキシャル層（耐圧保持領域）３に達することが困難となる。このため、高電界印加時においても、ｎ型エピタキシャル層（チャネル領域）４とｐ^-エピタキシャル層（耐圧保持領域）３との間のリーク電流の発生を従来例よりも抑制することができ、耐圧を向上させることができる。

またｐ^-エピタキシャル層（耐圧保持領域）３にゲート電圧Ｖ_Gと同じ電位を印加することでｐ^-エピタキシャル層（耐圧保持領域）３をゲートとして動作させることができ、ゲート電圧の変化量に対するドレイン電流の変化量で表される相互コンダクタンスを上げることもできる。

なお上述の実施の形態１および２においては、ｐ^-エピタキシャル層３とｐ型エピタキシャル層９とによりｎ型エピタキシャル層４が挟まれている。このため、ダブルＲＥＳＵＲＦ構造を実現することができる。これにより、ゲート電極１２ａ付近の電界集中が緩和される。したがって、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。

ただし、本発明はダブルＲＥＳＵＲＦ構造に限定されるものではなく、図１２に示すようにｐ型エピタキシャル層（電界緩和領域）９が省略された構成であってもよい。

また上記の実施の形態においては、基板が４Ｈ−ＳｉＣよりなる場合について説明したが、本発明はこれに限定されるものではなく、基板の材質はＳｉ（シリコン）、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、ＧａＮ（窒化ガリウム）などであってもよい。

また図１３に示すようにパッシベーション膜２０が形成される場合、パッシベーション膜２０は基板表面を覆い、かつゲート電極１２ａ、ソース電極１２ｂ、ドレイン電極１２ｃおよび制御電極１２ｄの各々を露出するための開口部を有している。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、特に、オフ動作時におけるリーク電流を低減可能とする横型接合型電界効果トランジスタに有利に適用され得る。

本発明の実施の形態１における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第６工程を示す概略断面図である。 本発明の実施の形態１における横型接合型電界効果トランジスタの製造方法の第７工程を示す概略断面図である。 図１のＡ−Ａ線に沿う部分のエネルギーバンドを示す図である。 本発明の実施の形態２における横型接合型電界効果トランジスタの構成を概略的に示す断面図である。 オフ動作時における図１０のＢ−Ｂ線に沿う部分のエネルギーバンドを示す図である。 ｐ型エピタキシャル層（電界緩和領域）が省略された場合の構成を示す概略断面図である。 パッシベーション膜が形成された場合の構成を示す概略断面図である。 特開２００３−６８７６２号公報に開示された従来の横型ＪＦＥＴの構成を示す概略断面図である。

符号の説明

１ 基板、２ ｐ型エピタキシャル層、３ ｐ^-エピタキシャル層、４ ｎ型エピタキシャル層、５ ｐ⁺ゲート領域、６ ｎ⁺ソース領域、７ ｎ⁺ドレイン領域、８ ｐ⁺不純物領域、９ ｐ型エピタキシャル層、１１ａ，１１ｂ，１１ｃ，１１ｄ オーミック電極、１２ａ ゲート電極、１２ｂ ソース電極、１２ｃ ドレイン電極、１２ｄ 制御電極、１３ フィールド酸化膜、２０ パッシベーション膜、３１，３２ イオン阻止膜。

Claims (3)

1. 第１導電型の耐圧保持領域と、
   前記耐圧保持領域上に形成された第２導電型のチャネル領域と、
   前記チャネル領域上に形成された第１導電型のゲート領域と、
   前記ゲート領域に電気的に接続されたゲート電極と、
   前記ゲート電極を挟むように互いに間隔を置いて配され、かつ前記チャネル領域に電気的に接続されたソース電極およびドレイン電極と、
   前記ゲート電極と異なる電圧を印加され、かつオフ動作時において前記耐圧保持領域と前記チャネル領域とが逆バイアス状態となるような電圧を前記耐圧保持領域に印加するための制御電極とを備え、
   前記制御電極が前記ソース電極と電気的に絶縁するように構成されている、横型接合型電界効果トランジスタ。
2. 前記チャネル領域上において前記ゲート領域横に形成され、かつ前記ゲート領域の不純物濃度よりも低い濃度を有する第１導電型の電界緩和領域をさらに備えたことを特徴とする、請求項１に記載の横型接合型電界効果トランジスタ。
3. 前記チャネル領域上に形成され、前記ソース電極に電気的に接続され、かつ前記チャネル領域の不純物濃度よりも高い濃度を有する第２導電型のソース領域と、
   前記チャネル領域上に形成され、前記ドレイン電極に電気的に接続され、かつ前記チャネル領域の不純物濃度よりも高い濃度を有する第２導電型のドレイン領域とをさらに備えたことを特徴とする、請求項１または２に記載の横型接合型電界効果トランジスタ。

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