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CN112466924A - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置及碳化硅半导体装置的制造方法 Download PDF

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CN112466924A
CN112466924A CN202010751541.3A CN202010751541A CN112466924A CN 112466924 A CN112466924 A CN 112466924A CN 202010751541 A CN202010751541 A CN 202010751541A CN 112466924 A CN112466924 A CN 112466924A
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silicon carbide
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木下明将
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

提供一种能够提高可靠性并且能够防止成本增大的碳化硅半导体装置及碳化硅半导体装置的制造方法。第一p+型区(21)以与p型基区(4)分开的方式设置在沟槽(7)的正下方，并在深度方向Z上与沟槽(7)的底面对置。第一p+型区(21)在沟槽(7)的底面露出，并在沟槽(7)的底面与栅极绝缘膜(8)接触。第二p+型区(22)以与第一p+型区(21)和沟槽(7)分开的方式设置于相邻的沟槽(7)之间(台面区)。第二p+型区(22)的漏极侧端部位于比第一p+型区(21)的漏极侧端部更靠源极侧的位置。n+型区(23)以与第一p+型区(21)和沟槽(7)分开的方式设置于台面区。n+型区(23)在深度方向Z上与第二p+型区(22)对置并邻接。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及一种碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
以往，在由碳化硅(SiC)构成的沟槽栅型MOSFET(Metal Oxide SemiconductorField Effect Transistor：具备由金属-氧化膜-半导体这3层结构构成的绝缘栅极的MOS型场效应晶体管)中，提出了通过结合外延生长和离子注入来形成构成半导体基板的正面侧的正面元件结构的各半导体区域，从而实现了高耐压和低导通电阻的装置(例如，参照下述专利文献1～4)。
在下述专利文献1～4中，通过在n-型漂移区的内部，在比沟槽底面更接近n+型漏极区的深度位置，形成在深度方向上与沟槽底面对置的第一p+型区和在深度方向上与p型基区对置且邻接的第二p+型区，从而防止高电场施加到沟槽底面，并实现高耐压和高可靠性。此外，使夹在第一p+型区和第二p+型区之间的JFET(Junction FET)区的n型杂质浓度高于n-型漂移区的n型杂质浓度，而降低导通电阻。
另外，通过利用结晶性良好的外延层形成p型基区，来降低栅极绝缘膜与SiC之间的界面的界面态密度，从而提高沟道(n型的反转层)的载流子迁移率，并降低导通电阻。在下述专利文献4中，通过设置在第二p+型区的正下方(漏极侧)的n+型区，从而使第一p+型区的正下方的部分的n型杂质浓度低于第二p+型区的正下方的部分的n型杂质浓度，由此使沟槽底面附近的耐压高于沟槽间的耐压，并使可靠性进一步提高。
对以往的碳化硅半导体装置的截面结构进行说明。图13是示出以往的碳化硅半导体装置的结构的截面图。图13相当于下述专利文献4的图1。图13所示的以往的碳化硅半导体装置110是在n-型漂移区102的内部具备设置在比沟槽107的底面更靠近n+型漏极区101的深度位置处的第一p+型区121、第二p+型区122、以及设置在第二p+型区122的正下方的n+型区123的沟槽栅型MOSFET。
第一p+型区121以与p型基区104分开的方式设置在沟槽107的正下方(漏极侧)，并且在深度方向上与沟槽107的底面对置。第二p+型区122以与第一p+型区121和沟槽107分开的方式设置在相邻的沟槽107之间(台面区)，并且在深度方向上与p型基区104对置且邻接。第一p+型区121、第二p+型区122的漏极侧端部位于相同的深度位置。n+型区123以与第一p+型区121和沟槽107分开的方式设置在台面区，并且在深度方向上与第二p+型区122对置且邻接。
n+型区123在深度方向上位于比第一p+型区121、第二p+型区122更靠漏极侧的位置。第一p+型区121、第二p+型区122和n+型区123是通过离子注入形成的扩散区域。第一p+型区121、第二p+型区122和n+型区123具有使施加到沟槽107的底面的电场缓和的功能。符号103是成为降低载流子的扩散阻力的电流扩散层(Current Spreading Layer：CSL)的n型区域。
符号104～106、108、109、111分别是p型基区、n+型源极区、p++型接触区、栅极绝缘膜、栅电极和层间绝缘膜。符号112、113是构成源电极的金属膜，符号114是漏电极。符号131～133分别是构成半导体基板130的n+型起始基板、n-型外延层和p型外延层，并且分别构成n+型漏极区101、n-型漂移区102和p型基区104。
接下来，对以往的碳化硅半导体装置110的制造方法进行说明。图14是示出以往的碳化硅半导体装置的制造方法的概要的流程图。图15～20是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。在成为n+型漏极区101的n+型起始基板131上，沉积(形成)n-型外延层132中的从n+型漏极区101到第一p+型区121的源极侧端部为止的厚度的部分132a(步骤S101)。
接下来，在n-型外延层132a的表面形成将与第一p+型区121和第二p+型区122的形成区域对应的部分开口而成的第一离子注入用掩模141(步骤S102)。接下来，将第一离子注入用掩模141作为掩模而进行p型杂质的第一离子注入142(步骤S103)。在步骤S103的处理中，在n-型外延层132a的表面区域选择性地形成第一p+型区121和作为第二p+型区122的一部分的p+型区122a(图15)。
接下来，在第一离子注入用掩模141上形成将与n+型区123的形成区域对应的部分开口而成的第二离子注入用掩模143(步骤S104)。在步骤S104的处理中形成覆盖在步骤S103的处理中所使用的第一离子注入用掩模141的开口部露出的第一p+型区121的第二离子注入用掩模143。接下来，将第一离子注入用掩模141和第二离子注入用掩模143作为掩模而进行n型杂质的第二离子注入144(步骤S105)。
在步骤S105的处理中，在n-型外延层132a的表面区域，在比第二p+型区122深的位置，以在深度方向上与第二p+型区122邻接的方式形成n+型区123。由于直接使用用于形成第二p+型区122的第一离子注入用掩模141来进行第二离子注入144，因此可使n+型区123位置精度良好地形成在第二p+型区122的正下方(图16)。然后，去除第一离子注入用掩模141和第二离子注入用掩模143。
接下来，形成将与成为电流扩散层的n型区(以下，称为n型电流扩散区)103的形成区域对应的部分开口而成的第三离子注入用掩模(未图示)(步骤S106)。接下来，将第三离子注入用掩模作为掩模而进行n型杂质的第三离子注入145(步骤S107)。在步骤S107的处理中，在第一p+型区121和第二p+型区122之间形成作为n型电流扩散区103的一部分的n型区103a(图17)。然后，去除第三离子注入用掩模。
接下来，沉积n-型外延层132中的从第一p+型区121的源极侧端部到p型基区104为止的剩余的厚度的部分132b(步骤S108)。在步骤S108的处理中，n-型外延层132成为n+型漏极区101与p型基区104之间的预定厚度(图18)。接下来，在n-型外延层132b的表面形成将与第二p+型区122的形成区域对应的部分开口而成的第四离子注入用掩模146(步骤S109)。
接下来，将第四离子注入用掩模146作为掩模而进行p型杂质的第四离子注入147(步骤S110)。在步骤S110的处理中，选择性地形成在深度方向上贯通n-型外延层132b而到达下层的p+型区122a的p+型区122b。这些在深度方向上邻接的p+型区122a和122b连结而形成第二p+型区122(图19)。接下来，去除第四离子注入用掩模146。
接下来，形成将与n型电流扩散区103的形成区域对应的部分开口而成的第五离子注入用掩模(未图示)(步骤S111)。接下来，将第五离子注入用掩模作为掩模而进行n型杂质的第五离子注入(步骤S112：未图示)。在步骤S112的处理中，在相邻的第二p+型区122之间形成到达下层的n型区103a的n型区103b，并连结在深度方向上邻接的n型区103a、103b从而形成n型电流扩散区103。接下来，去除第五离子注入用掩模。
接下来，在n-型外延层132b的表面沉积成为p型基区104的p型外延层133而形成半导体基板(半导体晶片)130(步骤S113，图20)。接下来，在形成(包括用于杂质扩散的热处理)MOS栅结构、金属膜112、113和/或漏电极114(参照图13)等剩余的各部分之后(步骤S114)，通过将半导体基板130单片化为一个一个的芯片状，从而完成以往的碳化硅半导体装置110。
现有技术文献
专利文献
专利文献1：国际公开第2017/064949号
专利文献2：日本特开2017-139499号公报
专利文献3：日本专利第6115678号公报
专利文献4：日本特开2018-019046号公报
发明内容
技术问题
在上述的图13所示的以往的碳化硅半导体装置110中，通过设置在第二p+型区122的正下方的n+型区123，从而与上述专利文献1～3中记载的MOSFET相比，能够抑制在沟槽107的底面发生雪崩击穿，并能够提高可靠性。然而，由于需要增加用于形成在n+型区123的形成中使用的离子注入用掩模的光刻工序，因此存在由对准(位置对齐)的位置偏离引起的特性偏差和/或由工序数量增加而导致的成本增大这样的问题。
本发明的目的在于提供一种能够提高可靠性并且能够防止成本增大的碳化硅半导体装置及碳化硅半导体装置的制造方法，以解决上述现有技术的问题。
技术方案
为了解决上述问题，实现本发明的目的，本发明的碳化硅半导体装置具有以下特征。在由碳化硅构成的半导体基板的内部设置有第一导电型的第一半导体区。在所述半导体基板的第一主面与所述第一半导体区之间设置有第二导电型的第二半导体区。在所述半导体基板的第一主面与所述第二半导体区之间选择性地设置有第一导电型的第三半导体区。在所述第一半导体区与所述第二半导体区之间设置有杂质浓度比所述第一半导体区的杂质浓度高的第一导电型的第四半导体区。
沟槽贯通所述第三半导体区和所述第二半导体区而到达所述第四半导体区。在所述沟槽的内部隔着栅极绝缘膜而设置有栅电极。在所述半导体基板的第二主面与所述第一半导体区之间设置有杂质浓度比所述第一半导体区的杂质浓度高的第一导电型的第五半导体区。在比所述沟槽的底面更靠近所述第二主面的位置，以与所述第二半导体区分开的方式选择性地设置有在深度方向上与所述沟槽的底面对置的第一个第二导电型高浓度区。所述第一个第二导电型高浓度区的杂质浓度高于所述第二半导体区的杂质浓度。
以与所述沟槽和所述第一个第二导电型高浓度区分开的方式选择性地设置有与所述第二半导体区接触的第二个第二导电型高浓度区。所述第二个第二导电型高浓度区的杂质浓度高于所述第二半导体区的杂质浓度。第一电极与所述第二半导体区和所述第三半导体区电连接。第二电极与所述第五半导体区电连接。所述第二个第二导电型高浓度区的所述第二主面侧的端部位于比所述第一个第二导电型高浓度区的所述第二主面侧的端部更靠所述第一主面侧的位置。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第一个第二导电型高浓度区的杂质浓度随着从杂质浓度示出最大值的浓度峰位置在深度方向上越向所述第一主面侧和所述第二主面侧远离而变得越低。所述第二个第二导电型高浓度区的所述第二主面侧的端部位于比所述第一个第二导电型高浓度区的浓度峰位置更靠所述第一主面侧的位置。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第二个第二导电型高浓度区的所述第二主面侧的端部呈向所述第二主面侧凸出的圆弧状。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，碳化硅半导体装置还具备：第一导电型高浓度区，在所述第四半导体区的内部，以与所述沟槽和所述第一个第二导电型高浓度区分开的方式选择性地设置在深度方向上比所述第二个第二导电型高浓度区更靠近所述第二主面的位置，且与所述第二个第二导电型高浓度区对置并接触，杂质浓度比所述第一半导体区的杂质浓度高。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第二个第二导电型高浓度区的所述第二主面侧的端部位于比所述第一个第二导电型高浓度区的所述第一主面侧的端部更靠所述第一主面侧的位置。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，所述第二个第二导电型高浓度区的所述第二主面侧的端部为与所述第二主面平行的平坦面。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，从所述第二个第二导电型高浓度区的所述第二主面侧的端部到所述第一个第二导电型高浓度区的所述第二主面侧的端部为止的距离为在深度方向上从所述第二半导体区到所述第一个第二导电型高浓度区的所述第一主面侧的端部为止的距离以上。
此外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在与所述第一主面平行的方向上从所述第一个第二导电型高浓度区到所述第二个第二导电型高浓度区为止的距离为1.1μm以下。
此外，为了解决上述问题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。进行在由碳化硅构成的第一导电型的起始基板上沉积杂质浓度比所述起始基板的杂质浓度低的由碳化硅构成的第一导电型的第一半导体层的第一工序。进行通过第一离子注入，在所述第一半导体层的表面区域选择性地形成第一个第二导电型高浓度区的第二工序。进行通过第二离子注入，在所述第一半导体层的表面区域选择性地形成在与所述第一半导体层的表面平行的方向上与所述第一个第二导电型高浓度区对置且杂质浓度比所述第一半导体层的杂质浓度高的第一个第一导电型区的第三工序。进行在所述第一半导体层上沉积杂质浓度比所述起始基板的杂质浓度低的由碳化硅构成的第一导电型的第二半导体层的第四工序。进行在所述第二半导体层上形成将在深度方向上与所述第一个第一导电型区对置的部分开口而成的离子注入用掩模的第五工序。
进行将所述离子注入用掩模作为掩模而进行第三离子注入，以与所述第一个第二导电型高浓度区分开的方式在所述第二半导体层的表面区域选择性地形成第二个第二导电型高浓度区的第六工序。进行去除所述离子注入用掩模的第七工序。进行通过第五离子注入，在所述第二半导体层的表面区域选择性地形成在与所述第二半导体层的表面平行的方向上与所述第二个第二导电型高浓度区对置，并且在深度方向上与所述第一个第一导电型区接触且杂质浓度比所述第二半导体层的杂质浓度高的第二个第一导电型区的第八工序。进行在所述第二半导体层上沉积由碳化硅构成的第二导电型的第三半导体层的第九工序。进行形成包括沟槽和栅电极的绝缘栅结构的第十工序，所述沟槽贯通所述第二半导体层而到达所述第一个第二导电型高浓度区，所述栅电极隔着栅极绝缘膜而设置在所述沟槽的内部。在所述第六工序中，形成下端部位于比所述第一个第二导电型高浓度区的下端部浅的位置的所述第二个第二导电型高浓度区。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第六工序中，形成下端部位于比所述第一个第二导电型高浓度区的浓度峰位置浅的位置的所述第二个第二导电型高浓度区。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第五工序之后且所述第七工序之前还包括：第十一工序，将所述离子注入用掩模作为掩模而进行第四离子注入，在比所述第二个第二导电型高浓度区深的位置形成在深度方向上与所述第二个第二导电型高浓度区邻接且杂质浓度比所述第一个第一导电型区的杂质浓度高的第一导电型高浓度区。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在所述第十一工序中，在比所述第一个第二导电型高浓度区的上端部浅的位置形成所述第二个第二导电型高浓度区与所述第一导电型高浓度区之间的界面。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在与所述第二半导体层的表面平行的方向上从所述第一个第二导电型高浓度区到所述第二个第二导电型高浓度区为止的距离为1.1μm以下。
根据上述发明的碳化硅半导体装置，能够以满足预定的额定电压的程度确保足够的耐压，并且能够降低导通电阻，且能够抑制在沟槽的底面发生雪崩击穿。此外，根据上述发明的碳化硅半导体装置的制造方法，能够省略用于形成第二个第二导电型高浓度区的正下方的第一导电型高浓度区的工序。或者，能够省略用于形成第二个第二导电型高浓度区的正下方的第一导电型高浓度区的形成所使用的离子注入用掩模的光刻工序。因此，能够减少工序数量。在形成第一导电型高浓度区的情况下，能够防止由对准的位置偏离引起的特性偏差。
技术效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，具有能够提高可靠性并且能够防止成本增大这样的效果。
附图说明
图1是示出实施方式1的碳化硅半导体装置的结构的截面图。
图2是将图1的一部分放大而示出的截面图。
图3是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
图4是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图5是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图6是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图7是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图8是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图9是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图10是示出实施方式2的碳化硅半导体装置的结构的截面图。
图11是将图10的一部分放大而示出的截面图。
图12是示出实施例的JFET宽度与耐压和导通电阻之间的关系的特性图。
图13是示出以往的碳化硅半导体装置的结构的截面图。
图14是示出以往的碳化硅半导体装置的制造方法的概要的流程图。
图15是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。
图16是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。
图17是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。
图18是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。
图19是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。
图20是示出以往的碳化硅半导体装置的制造过程中的状态的截面图。
符号说明
1：n+型漏极区
2：n-型漂移区
3：n型电流扩散区
3a、3b：n型区
4：p型基区
5：n+型源极区
6：p++型接触区
7：沟槽
8：栅极绝缘膜
9：栅电极
10、10’：碳化硅半导体装置
11：层间绝缘膜
12：欧姆电极
13：源电极
14：漏电极
21：沟槽正下方的p+型区(第一p+型区)
21a：第一p+型区的浓度峰的深度位置
22、22’：台面区的p+型区(第二p+型区)
22a：第二p+型区的浓度峰的深度位置
23：第二p+型区的正下方的n+型区
30：半导体基板
31：n+型起始基板
32、32a、32b：n-型外延层
33：p型外延层
41、44：离子注入用掩模
42、43、45、46：离子注入
d1、d1’：从第二p+型区的漏极侧端部的深度位置到第一p+型区的漏极侧端部的深度位置为止的距离
d2：JFET宽度
d3：从第二p+型区的正下方的n+型区的漏极侧端部的深度位置到第一p+型区的漏极侧端部的深度位置为止的距离
t：在形成第二p+型区时沉积的n-型外延层的厚度
w1：沟槽的宽度
w11：第一p+型区的宽度
w12：第二p+型区的宽度
w13：第二p+型区正下方的n+型区的宽度
X：与半导体基板的正面平行的第一方向
Y：与半导体基板的正面平行且与第一方向正交的第二方向
Z：深度方向
具体实施方式
以下参照附图，对本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或者空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
对实施方式1的碳化硅(SiC)半导体装置的结构进行说明。图1是示出实施方式1的碳化硅半导体装置的结构的截面图。图1中示出了有源区的一部分，并且省略了包围有源区的周围的边缘终端区的图示(在图10中也是同样)。图2是将图1的一部分放大而示出的截面图。图2中示出了从沟槽7的中心到台面区的中心(在图11中也是同样)。
另外，在图2中，用不同的阴影来表示配置在台面区的p型半导体区(p型基区4、p++型接触区6以及第一p+型区21、第二p+型区22)内的杂质浓度分布。在图2的右侧所示的p型杂质浓度图表中，在垂直方向上按顺序配置的各阴影区域中，最上面的阴影区域为p型杂质浓度最高，随着越向下侧配置则p型杂质浓度变得越低(在图11中也是同样)。
有源区是元件(这里为MOSFET)为导通状态时流通有电流的区域，并且元件的多个单位单元(元件的构成单位)沿与半导体基板30的正面平行的第一方向X彼此相邻地配置。边缘终端区是有源区与半导体基板30的端部(芯片端部)之间的区域，并且是用于缓和半导体基板30的正面侧的电场并保持耐压(耐电压)的区域。
耐压是指漏电流不会过度增大，且元件不会发生误动作或损坏的极限电压。在边缘终端区配置有场限环(FLR：Field Limiting Ring)、台面结构、结终端扩展(JTE：Junction Termination Extension)结构、场板(FP：Field Plate)等耐压结构。
图1、图2所示的实施方式1的碳化硅半导体装置10是在由碳化硅构成的半导体基板30的正面侧具备通常的沟槽栅型的MOS栅结构的纵向型MOSFET，并具有在深度方向Z上与沟槽7的底面对置的第一p+型区(第一个第二导电型高浓度区)21、在深度方向Z上与p++型接触区6对置的第二p+型区(第二个第二导电型高浓度区)22和n+型区(第一导电型高浓度区)23。
半导体基板30是在成为n+型漏极区(第五半导体区)1的n+型起始基板31的正面上依次层叠成为n-型漂移区(第一半导体区)2和p型基区(第二半导体区)4的各外延层32、33而成的外延基板。MOS栅结构由p型基区4、n+型源极区(第三半导体区)5、p++型接触区6、沟槽7、栅极绝缘膜8和栅电极9构成。
p型基区4设置在半导体基板30的正面(p型外延层33侧的主面)与n-型漂移区2之间。p型基区4在沟槽7的侧壁与栅极绝缘膜8接触。在p型基区4与n-型漂移区2之间设置有与p型基区4和n-型漂移区2接触并成为降低载流子的扩散阻力的电流扩散层(CSL)的n型区(n型电流扩散区：第四半导体区)3。
n型电流扩散区3在沟槽7的侧壁与栅极绝缘膜8对置并邻接。n型电流扩散区3配置在后述的第一p+型区21与第二p+型区22和n+型区23之间，并且具有使第一p+型区21与第二p+型区22和n+型区23之间的JFET区的n型杂质浓度高于n-型漂移区2而降低导通电阻的功能。对于第一p+型区21、第二p+型区22和n+型区23将在后面进行描述。
n+型源极区5和p++型接触区6以与p型基区4接触的方式分别选择性地设置在半导体基板30的正面与p型基区4之间。n+型源极区5和p++型接触区6在相邻的沟槽7之间(台面区)，在半导体基板30的正面露出。n+型源极区5和p++型接触区6以在第一方向X上彼此邻接的方式配置。
p++型接触区6配置在比n+型源极区5更远离沟槽7的位置。p++型接触区6例如在第一方向X上配置在台面区的中央。也可以不设置p++型接触区6。在未设置p++型接触区6的情况下，p型基区4代替p++型接触区6而到达半导体基板30的正面。
沟槽7贯通n+型源极区5和p型基区4，并通过n型电流扩散区3而在第一p+型区21的内部终止。沟槽7在与半导体基板30的正面平行且与第一方向X正交的第二方向Y上以条纹状延伸。虽然省略图示，但p型基区4、n+型源极区5和p++型接触区6以与沟槽7平行地沿第二方向Y延伸的直线状配置。
沟槽7具有与半导体基板30的正面大致正交的侧壁和向漏极侧(n+型漏极区1侧)凸出的圆弧状的底面。将沟槽7的侧壁与底面连接的部位(以下，称为底面角部)呈与沟槽7的底面的圆弧连续的圆弧状。沟槽7的底面位于第一p+型区21的内部。沟槽7的底面角部位于n型电流扩散区3的内部或第一p+型区21的内部。
在沟槽7的内部隔着栅极绝缘膜8而设置有栅电极9。在半导体基板30的整个正面设置有层间绝缘膜11。在层间绝缘膜11设置有沿深度方向Z贯通层间绝缘膜11而到达半导体基板30的接触孔。n+型源极区5和p++型接触区6在接触孔露出。
源电极(第一电极)13在有源区中设置在半导体基板30的整个正面，并在接触孔内与n+型源极区5和p++型接触区6电连接。符号12是与n+型源极区5和p++型接触区6欧姆接触，并将n+型源极区5和p++型接触区6与源电极13电连接的金属膜(以下，称为欧姆电极(第一电极))。
在未设置p++型接触区6的情况下，源电极13经由欧姆电极12而与p型基区4和n+型源极区5电连接。在半导体基板30的背面(n+型起始基板31侧的主面(n+型起始基板31的背面)的整个面设置有漏电极(第二电极)14。漏电极14与n+型漏极区1接触，并与n+型漏极区1电连接。
接下来，对第一p+型区21、第二p+型区22和n+型区23进行详细说明。第一p+型区21以与p型基区4分开的方式设置在沟槽7的正下方(漏极侧)，并且在深度方向Z上与沟槽7的底面和底面角部对置。第一p+型区21的宽度w11为沟槽的宽度w1以上。此外，第一p+型区21在沟槽7的底面露出，并在沟槽7的底面与栅极绝缘膜8接触。第一p+型区21也可以在沟槽7的底面角部处与栅极绝缘膜8接触。
第一p+型区21在第一方向X上与n型电流扩散区3对置。第一p+型区21也可以在第一方向X上与n型电流扩散区3接触。第一p+型区21的除了与栅极绝缘膜8接触的部位以外的整体可以与n型电流扩散区3对置或与n型电流扩散区3接触。第一p+型区21可以在漏极侧部分(包括漏极侧端部)与n-型漂移区2接触。第一p+型区21配置成与n+型漏极区1分开。
第一p+型区21在省略图示的部分与第二p+型区22直接接触，或者与第二p+型区22电连接，从而被固定在源电位。第一p+型区21在与第二p+型区22直接接触的情况下，可以在深度方向Z上尽可能远离p型基区4的位置与第二p+型区22直接接触。其理由如下。
因为在第二p+型区22附近发生雪崩击穿时，电流(以下，称为雪崩电流)从p型基区4流向源电极13。在第一p+型区21在靠近p型基区4的位置与第二p+型区22直接接触的情况下，该雪崩电流有可能从p型基区4流入第一p+型区21而在第一p+型区21附近发生雪崩击穿。
在第一p+型区21与第二p+型区22直接接触的情况下，例如，选择性地配置n+型区23，并在未配置n+型区23的位置使第二p+型区22向漏极侧延伸而在第一方向X上与第一p+型区21对置。第一p+型区21在第一方向X上向第二p+型区22侧延伸。而且，只要使第二p+型区22的向漏极侧延伸的部分与第一p+型区21的沿第一方向X延伸的部分直接接触即可。
在此情况下，例如，n+型区23以预定的间隔散布在第二方向Y上。未配置n+型区23的位置处的第二p+型区22的漏极侧端部在比第一p+型区21的源极侧端部更靠漏极侧且比第一p+型区21的漏极侧端部更靠源极侧的位置终止。作为未配置n+型区23的位置处的第二p+型区22，例如，也可以应用后述的实施方式2的第二p+型区22’(参照图10、图11)的结构。
第一p+型区21具有使所有顶点(角部)倒圆的大致矩形的截面形状。第一p+型区21中，漏极侧的角部的曲率大于源极侧的角部的曲率，并且漏极侧的宽度w11(w11d)小于源极侧的宽度w11(w11s)(图2)。第一p+型区21的大致矩形的截面形状的四个顶点之中，源极侧的两个顶点是源极侧的角部，漏极侧的两个顶点是漏极侧的角部。
第一p+型区21是如后所述通过第一离子注入42(参照图4)而形成的扩散区域。第一p+型区21的杂质浓度在第一离子注入42的射程的深度位置附近示出最大值(以下，称为浓度峰)，并随着从浓度峰的深度位置(表示第一p+型区21的粗箭头的高度位置)21a在深度方向Z上越向源极侧和漏极侧远离而变得越低。第一p+型区21的浓度峰的深度位置21a比第一p+型区21的深度方向Z上的中心更靠近沟槽7。
为了使第一p+型区21的浓度峰的深度位置21a比第一p+型区21的深度方向Z上的中心更靠近沟槽7，可以对用于形成第一p+型区21的第一离子注入42的射程进行各种调整。通过使第一p+型区21的浓度峰的深度位置21a比第一p+型区21的深度方向Z上的中心更靠近沟槽7，从而能够减小第一p+型区21的下端部(漏极侧端部)的曲率，并且能够使得难以发生电场集中。
第二p+型区22以与第一p+型区21和沟槽7分开的方式设置在相邻的沟槽7之间(台面区)。第二p+型区22在深度方向Z上与p型基区4对置并邻接。第二p+型区22在深度方向Z上与p++型接触区6对置。第二p+型区22在第一方向X上隔着n型电流扩散区3而与沟槽7的侧壁对置。第二p+型区22中，除了与p型基区4和n+型区23接触的部位以外的部位可以与n型电流扩散区3接触。
第二p+型区22的漏极侧端部位于比第一p+型区21的漏极侧端部更靠源极侧的位置。优选地，第二p+型区22的漏极侧端部可以位于比第一p+型区21的浓度峰的深度位置21a更靠源极侧的位置。通过使第二p+型区22的漏极侧端部位于比第一p+型区21的浓度峰的深度位置21a更靠源极侧的位置，从而在第一方向X上第一p+型区21的浓度峰与第二p+型区22不对置。因此，能够先于第一p+型区21在第二p+型区22产生雪崩击穿，并抑制由向沟槽7的底部的栅极绝缘膜8注入载流子而引起的栅极绝缘膜8内部的局部电场的变化、栅极绝缘膜8的绝缘破坏。
第二p+型区22的漏极侧端部是第二p+型区22与后述的n+型区23之间的界面，且是与半导体基板30的正面大致平行的平坦面。通过如后所述在第二p+型区22的正下方形成n+型区23，第二p+型区22的漏极侧端部成为与半导体基板30的正面大致平行的平坦面。通过使第二p+型区22的漏极侧端部成为与半导体基板30的正面大致平行的平坦面，从而与在第二p+型区22的正下方未设置n+型区23的情况(后述的实施方式2)相比，第二p+型区22变浅，因此降低导通电阻。
从第二p+型区22的漏极侧端部的深度位置到第一p+型区21的漏极侧端部的深度位置为止的距离d1为在深度方向Z上从p型基区4到第一p+型区21的源极侧端部为止的距离以上。在深度方向Z上从p型基区4到第一p+型区21的源极侧端部为止的距离与制造时通过外延生长法沉积而构成半导体基板30的后述的n-型外延层32b的厚度t(参照图6)相同，例如约为0.5μm。
从第二p+型区22的漏极侧端部的深度位置到第一p+型区21的漏极侧端部的深度位置为止的距离d1变得越大，则越能够降低导通电阻。通过使第二p+型区22的漏极侧端部位于比第一p+型区21的源极侧端部更靠源极侧的位置，能够进一步降低导通电阻。第二p+型区22的第一方向X上的宽度w12在深度方向Z上相同。宽度相同是指在包括因工艺的偏差而允许的误差的范围内大致相同的宽度。
被夹在第一p+型区和第二p+型区之间的JFET区的n型杂质浓度因n型电流扩散区3而变得比n-型漂移区高。在第一方向X上从第一p+型区21到第二p+型区22为止的距离(以下，称为JFET宽度)d2例如为约1.1μm以下。通过使JFET宽度d2在上述范围内，从而能够确保耐压约1400V以上，并且使导通电阻降低到与第一p+型区121、第二p+型区122的漏极侧端部彼此位于相同深度位置的以往结构(参照图13)为相同程度以下。
第二p+型区22是如后所述通过第三离子注入45(参照图7)而形成的扩散区域。第二p+型区22的杂质浓度在第三离子注入45的射程的深度位置附近示出最大值(浓度峰)，并随着从浓度峰的深度位置(表示第二p+型区22的粗箭头的高度位置)22a在深度方向Z上越向源极侧和漏极侧远离而变得越低。第二p+型区22的浓度峰的深度位置22a比第二p+型区22的深度方向Z上的中心更靠近p型基区4。
为了使第二p+型区22的浓度峰的深度位置22a比第二p+型区22的深度方向Z上的中心更靠近p型基区4，可以对用于形成第二p+型区22的第三离子注入45的射程进行各种变更。通过使第二p+型区22的浓度峰的深度位置22a比第二p+型区22的深度方向Z上的中心更靠近p型基区4，从而能够使第一p+型区21的浓度峰与第二p+型区22的浓度峰在第一方向X上不对置。第一p+型区21、第二p+型区22具有缓和施加到沟槽7的底面的电场的功能。
n+型区23以与第一p+型区21和沟槽7分开的方式设置在台面区。n+型区23在深度方向Z上与第二p+型区22对置并邻接。n+型区23具有使第一p+型区21的正下方的n型杂质浓度低于第二p+型区22的正下方的n型杂质浓度而抑制在沟槽7的底面发生雪崩击穿的功能。n+型区23的厚度例如为0.2μm左右。
n+型区23在第一方向X上与n型电流扩散区3对置。n+型区23可以在第一方向X上与n型电流扩散区3接触。n+型区23中，除了与第二p+型区22接触的部位之外的整体可以与n型电流扩散区3对置或与n型电流扩散区3接触。n+型区23可以在漏极侧部分(包括漏极侧端部)与n-型漂移区2接触。n+型区23配置成与n+型漏极区1分开。
n+型区23的漏极侧端部在深度方向Z上位于比第一p+型区21的源极侧端部更靠漏极侧的位置。此外，n+型区23的漏极侧端部位于与第一p+型区21的漏极侧端部相同的深度位置或者位于比第一p+型区21的漏极侧端部更靠源极侧的位置。具体地，从n+型区23的漏极侧端部的深度位置到第一p+型区21的漏极侧端部的深度位置为止的距离d3为0μm以上且0.5μm以下的程度。
n+型区23的源极侧端部(第二p+型区22与n+型区23之间的界面)可以在深度方向Z上位于比第一p+型区21的源极侧端部更靠源极侧的位置。n+型区23的第一方向X上的宽度w13为第二p+型区22的第一方向X上的宽度w12以上。使n+型区23的第一方向X上的宽度w13比第二p+型区22的第一方向X上的宽度w12宽的理由是为了可靠地包覆第二p+型区22的下端部(漏极侧端部)。
n+型区23是如后所述通过第四离子注入46(参照图8)而形成的扩散区域。n+型区23的杂质浓度在第4离子注入46的射程的深度位置(未图示)附近示出最大值(浓度峰)。n+型区23的浓度峰的深度位置例如为n+型区23的与第二p+型区22之间的边界附近。随着从浓度峰的深度位置在深度方向Z上越向漏极侧远离，n+型区23的杂质浓度变得越低。
接下来，对实施方式1的碳化硅半导体装置10的制造方法进行说明。图3是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。图4～图9是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。在成为n+型漏极区1的n+型起始基板31上，沉积(形成)n-型外延层32中的从n+型漏极区1到第一p+型区21的源极侧端部(上端部)为止的厚度的部分(第一半导体层)32a(步骤S1)。
接下来，在n-型外延层32a的表面形成将与第一p+型区21的形成区域对应的部分开口而成的第一离子注入用掩模41(步骤S2)。接下来，将第一离子注入用掩模41作为掩模而进行p型杂质的第一离子注入42(步骤S3)。在步骤S3的处理中，在n-型外延层32a的表面区域选择性地形成第一p+型区21(图4)。然后，去除第一离子注入用掩模41。
接下来，形成将与n型电流扩散区3的形成区域对应的部分开口而成的第二离子注入用掩模(未图示)(步骤S4)。接下来，将第二离子注入用掩模作为掩模而进行n型杂质的第二离子注入43(步骤S5)。在步骤S5的处理中，在相邻的第一p+型区21之间形成作为n型电流扩散区3的一部分的n型区3a(图5)。然后，去除第二离子注入用掩模。可以将步骤S2、S3的处理与步骤S4、S5的处理互换。
接下来，沉积n-型外延层32中的从第一p+型区21的源极侧端部到p型基区4为止的剩余的厚度的部分(第二半导体层)32b(步骤S6)。在步骤S6的处理中，n-型外延层32成为n+型漏极区1与p型基区4之间的预定厚度(图6)。接下来，在n-型外延层32b的表面形成将与第二p+型区22的形成区域对应的部分开口而成的第三离子注入用掩模44(步骤S7)。
接下来，将第三离子注入用掩模44作为掩模而进行p型杂质的第三离子注入45(步骤S8)。在步骤S8的处理中，在n-型外延层32的内部以比第一p+型区21浅的深度形成第二p+型区22(图7)。此时，第二p+型区22的漏极侧端部(下端部)呈向漏极侧(下侧)凸出的圆弧状。接下来，将在步骤S8的处理中使用的同一第三离子注入用掩模44作为掩模而进行n型杂质的第四离子注入46(步骤S9)。
在步骤S9的处理中，在n-型外延层32的内部的比第二p+型区22深的位置，以在深度方向Z上与第二p+型区22邻接的方式形成n+型区23(图8)。此时，第二p+型区22的漏极侧端部中，呈向漏极侧凸出的圆弧状的部分被反转为n型而成为n+型区23，并成为与半导体基板30的正面大致平行的平坦面。n+型区23的深度位置可以通过调整第四离子注入46的加速电压来进行各种变更。
在步骤S9的处理中，能够直接使用在步骤S8的处理(用于形成第二p+型区22的第三离子注入45)中使用的第三离子注入用掩模44，并通过以比第三离子注入45高的加速电压进行第四离子注入46来形成n+型区23。因此，能够位置精度良好地在第二p+型区22的正下方(下侧)形成n+型区23。可以将步骤S8的处理与步骤S9的处理互换。接下来，去除第三离子注入用掩模44。
接下来，形成将与n型电流扩散区3的形成区域对应的部分开口而成的第四离子注入用掩模(未图示)(步骤S10)。接下来，将第四离子注入用掩模作为掩模而进行n型杂质的第五离子注入(步骤S11：未图示)。在步骤S11的处理中，在相邻的第二p+型区22之间形成到达下层的n型区3a的n型区3b，并将在深度方向Z上邻接的n型区3a、3b连结而形成n型电流扩散区3。接下来，去除第四离子注入用掩模。
接下来，在n-型外延层32b的表面沉积成为p型基区4的p型外延层(第三半导体层)33而形成半导体基板(半导体晶片)30(步骤S12、图9)。接下来，在形成(用于杂质扩散的热处理)MOS栅结构、欧姆电极12、源电极13和/或漏电极14(参照图1)等剩余的各部分之后(步骤S13)，通过切割(切断)半导体基板30而将其单片化为一个一个的芯片状，从而完成碳化硅半导体装置10。
如上所述，根据实施方式1，在台面区设置有漏极侧端部位于比沟槽正下方的第一p+型区的漏极侧端部更靠源极侧(上侧)的位置的第二p+型区。由此，能够以满足预定的额定电压的程度确保足够的耐压，并且能够降低导通电阻。此外，通过在该第二p+型区的正下方设置与第二p+型区邻接的n+型区，从而能够降低导通电阻。
另外，根据实施方式1，能够通过第二p+型区的正下方的n+型区，而与以往结构同样地，使第一p+型区的正下方的n型杂质浓度低于第二p+型区的正下方的n型杂质浓度，因此，能够使第一p+型区的耐压高于第二p+型区的耐压。由此，能够抑制在沟槽的底面发生雪崩击穿，而提高可靠性。
此外，根据实施方式1，能够使用用于形成第二p+型区的离子注入用掩模，来位置精度良好地在第二p+型区的正下方形成n+型区。此外，不需要形成仅用于形成该n+型区的离子注入用掩模。由此，能够使对准的位置偏离在允许范围内(±0.2μm以内)，并且能够防止由对准的位置偏离引起的特性偏差。另外，不会产生由工序数量增加而导致的成本增大。
(实施方式2)
接下来，对实施方式2的碳化硅半导体装置的结构进行说明。图10是示出实施方式2的碳化硅半导体装置的结构的截面图。图11是将图10的一部分放大而示出的截面图。实施方式2的碳化硅半导体装置10’与实施方式1的碳化硅半导体装置10(参照图1)的不同之处在于在第二p+型区22’的正下方未设置n+型区。
在实施方式2中，第二p+型区22’的漏极侧端部在比第一p+型区21的源极侧端部更靠漏极侧的位置终止。此外，第二p+型区22’的漏极侧端部与实施方式1同样地，在比第一p+型区21的漏极侧端部更靠源极侧的位置终止，优选位于比第一p+型区21的浓度峰的深度位置21a更靠源极侧的位置(图11)。其理由与实施方式1相同。第二p+型区22’的漏极侧端部呈向漏极侧凸出的圆弧状。
从第二p+型区22’的漏极侧端部的深度位置到第一p+型区21的漏极侧端部的深度位置为止的距离d1’比实施方式1的从第二p+型区22的漏极侧端部的深度位置到第一p+型区21的漏极侧端部的深度位置为止的距离d1(参照图2)短，例如为0.1μm以上且1.0μm以下。在第一方向X上从第一p+型区21到第二p+型区22’为止的距离(JFET宽度)d2’与实施方式1的JFET宽度d2(参照图2)相同。
实施方式2的碳化硅半导体装置10’的制造方法只要在实施方式1的碳化硅半导体装置10的制造方法中，将步骤S9的处理(用于在第二p+型区22’的正下方形成n+型区的第四离子注入46：参照图3和图8)省略即可。通过省略步骤S9的处理，第二p+型区22’的漏极侧端部不会反转为n型，因此，维持步骤S8的处理时(图3、图7)的向漏极侧凸出的圆弧状的状态。
如上所述，根据实施方式2，通过未在第二p+型区的正下方设置n+型区，从而与在第二p+型区的正下方设置有n+型区的情况相比，虽然导通电阻和耐压都变高，但能够获得与实施方式1相同的效果。因此，对即使导通电阻稍微变高，也想要提高耐压的情况有用。此外，根据实施方式2，由于能够省略用于在第二p+型区的正下方形成n+型区的离子注入，所以能够简化制造工序。
(实施例)
接着，对JFET宽度d2(参照图2)与耐压和导通电阻之间的关系进行了验证。图12是示出实施例的JFET宽度与耐压和导通电阻之间的关系的特性图。将针对具备上述的实施方式1的碳化硅半导体装置10(参照图1、图2)的结构的纵向型MOSFET(以下，称为实施例)，将JFET宽度d2进行各种变更来模拟耐压和导通电阻RonA而得的结果示于图12。
另外，在图12中示出针对具有以往的碳化硅半导体装置110(参照图13)的结构的纵向型MOSFET(以下，称为以往例)，与实施例相同地将JFET宽度d102进行各种变更来模拟耐压和导通电阻RonA而得的结果。以往例与实施例的不同之处在于将第一p+型区121、第二p+型区122的漏极侧端部的深度位置设为相同。
根据图12所示的结果可以确认，虽然实施例与以往例相比耐压下降，但实施例即使因小型化而使JFET宽度d2变窄，也能够确保足够的耐压(例如1200V以上)。例如，在JFET宽度d2为1.1μm以下时，能够确保1400V以上的耐压，并能够得到与以往例相同程度以下的导通电阻。因此，实施例在例如将JFET宽度d2设为1.1μm以下并将额定电压设为1200V的情况下是有用的。
虽然省略图示，但对于具备上述的实施方式2的碳化硅半导体装置10’(参照图10、图11)的结构的纵向型MOSFET，也确认了虽然与实施例相比导通电阻和耐压都变高，但能够得到与实施例相同的效果。
以上，本发明不限于上述的实施方式，能够在不脱离本发明的主旨的范围内进行各种变更。例如，可以构成为通过在形成于半导体基板的台面区的沟槽(以下，称为接触沟槽)内埋入源电极，从而在接触沟槽的内壁形成源电极与n+型源极区和p++型接触区之间的接触(电接触部)。此外，作为用于形成各半导体区的离子注入用掩模，例如可以使用抗蚀剂膜，也可以使用氧化膜。
工业上的可利用性
如上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对使用于电力变换装置、各种工业用机械等的电源装置等的功率半导体装置有用。

Claims (13)

1.一种碳化硅半导体装置，其特征在于，具备：
半导体基板，由碳化硅构成；
第一导电型的第一半导体区，设置于所述半导体基板的内部；
第二导电型的第二半导体区，设置于所述半导体基板的第一主面与所述第一半导体区之间；
第一导电型的第三半导体区，选择性地设置于所述半导体基板的第一主面与所述第二半导体区之间；
第一导电型的第四半导体区，设置于所述第一半导体区与所述第二半导体区之间，且杂质浓度比所述第一半导体区的杂质浓度高；
沟槽，贯通所述第三半导体区和所述第二半导体区而到达所述第四半导体区；
栅电极，隔着栅极绝缘膜设置于所述沟槽的内部；
第一导电型的第五半导体区，设置于所述半导体基板的第二主面与所述第一半导体区之间，且杂质浓度比所述第一半导体区的杂质浓度高；
第一个第二导电型高浓度区，以与所述第二半导体区分开的方式选择性地设置于比所述沟槽的底面更靠近所述第二主面的位置，且在深度方向上与所述沟槽的底面对置，杂质浓度比所述第二半导体区的杂质浓度高；
第二个第二导电型高浓度区，以与所述沟槽和所述第一个第二导电型高浓度区分开的方式选择性地设置于比所述第一个第二导电型高浓度区更靠近所述第一主面的位置，且与所述第二半导体区接触，杂质浓度比所述第二半导体区的杂质浓度高；
第一电极，与所述第二半导体区和所述第三半导体区电连接；以及
第二电极，与所述第五半导体区电连接，
所述第二个第二导电型高浓度区的所述第二主面侧的端部位于比所述第一个第二导电型高浓度区的所述第二主面侧的端部更靠所述第一主面侧的位置。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第一个第二导电型高浓度区的杂质浓度随着从杂质浓度示出最大值的浓度峰位置在深度方向上越向所述第一主面侧和所述第二主面侧远离而变得越低，
所述第二个第二导电型高浓度区的所述第二主面侧的端部位于比所述第一个第二导电型高浓度区的浓度峰位置更靠所述第一主面侧的位置。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述第二个第二导电型高浓度区的所述第二主面侧的端部呈向所述第二主面侧凸出的圆弧状。
4.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述碳化硅半导体装置还具备：
第一导电型高浓度区，在所述第四半导体区的内部，以与所述沟槽和所述第一个第二导电型高浓度区分开的方式选择性地设置在深度方向上比所述第二个第二导电型高浓度区更靠近所述第二主面的位置，且与所述第二个第二导电型高浓度区对置并接触，杂质浓度比所述第一半导体区的杂质浓度高。
5.根据权利要求4所述的碳化硅半导体装置，其特征在于，
所述第二个第二导电型高浓度区的所述第二主面侧的端部位于比所述第一个第二导电型高浓度区的所述第一主面侧的端部更靠所述第一主面侧的位置。
6.根据权利要求4或5所述的碳化硅半导体装置，其特征在于，
所述第二个第二导电型高浓度区的所述第二主面侧的端部为与所述第二主面平行的平坦面。
7.根据权利要求4～6中任一项所述的碳化硅半导体装置，其特征在于，
从所述第二个第二导电型高浓度区的所述第二主面侧的端部到所述第一个第二导电型高浓度区的所述第二主面侧的端部为止的距离为在深度方向上从所述第二半导体区到所述第一个第二导电型高浓度区的所述第一主面侧的端部为止的距离以上。
8.根据权利要求1～7中任一项所述的碳化硅半导体装置，其特征在于，
在与所述第一主面平行的方向上从所述第一个第二导电型高浓度区到所述第二个第二导电型高浓度区为止的距离为1.1μm以下。
9.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在由碳化硅构成的第一导电型的起始基板上沉积杂质浓度比所述起始基板的杂质浓度低的由碳化硅构成的第一导电型的第一半导体层；
第二工序，通过第一离子注入，在所述第一半导体层的表面区域选择性地形成第一个第二导电型高浓度区；
第三工序，通过第二离子注入，在所述第一半导体层的表面区域选择性地形成第一个第一导电型区，所述第一个第一导电型区在与所述第一半导体层的表面平行的方向上与所述第一个第二导电型高浓度区对置且杂质浓度比所述第一半导体层的杂质浓度高；
第四工序，在所述第一半导体层上沉积杂质浓度比所述起始基板的杂质浓度低的由碳化硅构成的第一导电型的第二半导体层；
第五工序，在所述第二半导体层上形成将在深度方向上与所述第一个第一导电型区对置的部分开口而成的离子注入用掩模；
第六工序，将所述离子注入用掩模作为掩模而进行第三离子注入，以与所述第一个第二导电型高浓度区分开的方式在所述第二半导体层的表面区域选择性地形成第二个第二导电型高浓度区；
第七工序，去除所述离子注入用掩模；
第八工序，通过第五离子注入，在所述第二半导体层的表面区域选择性地形成第二个第一导电型区，所述第二个第一导电型区在与所述第二半导体层的表面平行的方向上与所述第二个第二导电型高浓度区对置，并且在深度方向上与所述第一个第一导电型区接触且杂质浓度比所述第二半导体层的杂质浓度高；
第九工序，在所述第二半导体层上沉积由碳化硅构成的第二导电型的第三半导体层；以及
第十工序，形成包括沟槽和栅电极的绝缘栅结构，所述沟槽贯通所述第二半导体层而到达所述第一个第二导电型高浓度区，所述栅电极隔着栅极绝缘膜而设置在所述沟槽的内部，
在所述第六工序中，形成下端部位于比所述第一个第二导电型高浓度区的下端部浅的位置的所述第二个第二导电型高浓度区。
10.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第六工序中，形成下端部位于比所述第一个第二导电型高浓度区的浓度峰位置浅的位置的所述第二个第二导电型高浓度区。
11.根据权利要求9或10所述的碳化硅半导体装置的制造方法，其特征在于，在所述第五工序之后且所述第七工序之前还包括：
第十一工序，将所述离子注入用掩模作为掩模而进行第四离子注入，在比所述第二个第二导电型高浓度区深的位置形成第一导电型高浓度区，所述第一导电型高浓度区在深度方向上与所述第二个第二导电型高浓度区邻接且杂质浓度比所述第一个第一导电型区的杂质浓度高。
12.根据权利要求11所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第十一工序中，在比所述第一个第二导电型高浓度区的上端部浅的位置形成所述第二个第二导电型高浓度区与所述第一导电型高浓度区之间的界面。
13.根据权利要求9～12中任一项所述的碳化硅半导体装置的制造方法，其特征在于，
在与所述第二半导体层的表面平行的方向上从所述第一个第二导电型高浓度区到所述第二个第二导电型高浓度区为止的距离为1.1μm以下。
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