JP7593225B2 - 炭化珪素半導体装置 - Google Patents

Description

本発明は、炭化珪素（以下では、ＳｉＣともいう）を用いて構成されたＳｉＣ半導体装置に関するものである。

従来より、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）等の半導体素子が形成されるセル領域と、このセル領域を囲む外周領域とを有するＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このＳｉＣ半導体装置は、ドリフト層を有する半導体基板を備え、セル領域にベース領域やソース領域等が形成されてＭＯＳＦＥＴが構成されている。また、このＳｉＣ半導体装置は、外周領域に、耐圧を向上させるためのＦＬＲ（Field Limiting Ringの略）領域が形成されている。そして、ＦＬＲ領域には、ベース領域等が形成される半導体基板の一面側に上段ＦＬＲ部が形成されていると共に、上段ＦＬＲ部より半導体基板の内部となる部分に、上段ＦＬＲ部と離れた下段ＦＬＲ部が形成されている。

このようなＳｉＣ半導体装置では、上段ＦＬＲ部および下段ＦＬＲ部により、等電位線がセル領域から外周領域に向かって伸ばされると共に徐々に終端させられるため、電界集中を緩和して耐圧向上を図ることができる。

なお、このようなＳｉＣ半導体装置は、エピタキシャル膜を適宜形成した後、イオン注入等を行って上段ＦＬＲ部および下段ＦＬＲ部を形成することによって製造される。

特許６１３９３５６号公報

しかしながら、上記ＳｉＣ半導体装置では、エピタキシャル膜の厚さや不純物濃度がばらつき易いため、上段ＦＬＲ部と下段ＦＬＲ部との間の電荷量がばらつきやすい。このため、上記ＳｉＣ半導体装置では、ＦＬＲ領域の耐圧がばらつく可能性がある。この場合、耐圧のばらつきを考慮してＦＬＲ領域を広くすることも考えられるが、ＳｉＣ半導体装置が大型化することが懸念される。

本発明は上記点に鑑み、ＦＬＲ領域の耐圧を確保し易くできるＳｉＣ半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、半導体素子が形成されるセル領域（１）と、セル領域の外周を囲む外周領域（２）とを有する半導体装置であって、第１導電型または第２導電型とされ、ＳｉＣで構成される炭化珪素基板（１１）と、基板上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（１９）と、ドリフト層を挟んで基板と反対側に形成され、セル領域に形成された半導体素子と電気的に接続される第１電極（２９）と、基板を挟んでドリフト層と反対側に形成され、セル領域に形成された半導体素子と電気的に接続される第２電極（３２）と、を備え、外周領域は、セル領域を囲む枠状とされ、ドリフト層の内部に形成された第２導電型の第１ＦＬＲ部（１６）と、セル領域を囲む枠状とされ、ドリフト層のうちの表層部に形成されると共に第１ＦＬＲ部と対向する部分を有する第２導電型の第２ＦＬＲ部（２４）と、を有するＦＬＲ領域（２ａ）を有し、第１ＦＬＲ部と第２ＦＬＲ部との間に配置されるドリフト層は、第１導電型とされたイオン注入層（１７ａ）を含んで構成されている。

これによれば、ＦＬＲ領域では、第１ＦＬＲ部と第２ＦＬＲ部との間に配置されるドリフト層は、イオン注入層を含んで構成されている。このため、この部分のドリフト層がエピタキシャル膜のみによって構成される場合と比較して、電荷量を安定させることができ、ＦＬＲ領域における耐圧を確保し易くできる。したがって、耐圧のばらつきを考慮してＦＬＲ領域を広くしなくてもよく、ＳｉＣ半導体装置の小型化を図ることができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態におけるＳｉＣ半導体装置の断面図である。 図１中のセル領域を示す斜視図である。 第１ＦＬＲ部と第２ＦＬＲ部との間の不純物濃度を示す図である。 第１実施形態におけるＳｉＣ半導体装置の製造工程を示す断面図である。 図４Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図４Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図４Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図４Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図４Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図４Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 第２実施形態におけるＳｉＣ半導体装置の断面図である。 第３実施形態におけるＳｉＣ半導体装置の断面図である。 第４実施形態におけるＳｉＣ半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態のＳｉＣ半導体装置について、図１および図２を参照しつつ説明する。なお、本実施形態では、セル領域１に、半導体素子として、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されているＳｉＣ半導体装置について説明する。

ＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル領域１と、このセル領域１を囲む外周領域２とを有する構成とされている。外周領域２は、ＦＬＲ領域２ａと、ＦＬＲ領域２ａよりも内側に配置される繋ぎ領域２ｂとを有する構成とされている。言い換えると、外周領域２は、ＦＬＲ領域２ａと、セル領域１とＦＬＲ領域２ａとの間に配置される繋ぎ領域２ｂとを有する構成とされている。以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、図１では、紙面左右方向がＸ軸方向に相当し、紙面奥行き方向がＹ軸方向に相当し、紙面上下方向がＺ軸方向に相当している。

ＳｉＣ半導体装置は、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものである。

基板１１の表面上には、ＳｉＣからなるｎ^－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。

バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。

低濃度層１３の表層部には、セル領域１および外周領域２の繋ぎ領域２ｂにおいて、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。

ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。

第１ディープ層１５は、例えば、ボロン等のｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３とされている。なお、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４よりもＦＬＲ領域２ａ側まで延設されている。

そして、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。

また、低濃度層１３の表層部には、外周領域２のＦＬＲ領域２ａにおいて、セル領域１を囲むように、複数本のｐ型の第１ＦＬＲ部１６が形成されている。なお、各第１ＦＬＲ部１６は、例えば、四隅が丸められた四角枠状とされて同心状に形成されるが、円形枠状等の他の枠状とされて同心状に形成されていてもよい。また、この第１ＦＬＲ部１６は、基板１１側の下面が第１ディープ層１５の下面と同じ深さとされ、第１ディープ層１５と同じ厚さとされている。第１ＦＬＲ部１６は、ｐ型不純物濃度が第１ディープ層１５と同じとされている。

セル領域１におけるＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７、第２ディープ層１８、ベース層２１等が形成されている。外周領域２のＦＬＲ領域２ａにおける低濃度層１３および第１ＦＬＲ部１６上には、電流分散層１７および第２ＦＬＲ部２４が形成されている。外周領域２の繋ぎ領域２ｂにおけるＪＦＥＴ部１４および第１ディープ層１５上には、リサーフ層２０等が形成されている。

電流分散層１７は、ｎ型不純物層で構成され、セル領域１ではＪＦＥＴ部１４と繋がっている。このため、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。

第２ディープ層１８は、厚さが電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。

そして、電流分散層１７および第２ディープ層１８は、セル領域１においては、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２５を挟むように形成されている。

リサーフ層２０は、厚さが電流分散層１７や第２ディープ層１８と等しくされており、繋ぎ領域２ｂにて第１ディープ層１５と接続されるように形成されている。

ここで、電流分散層１７は、具体的には後述するが、イオン注入によって形成されたイオン注入層１７ａを含んで形成されている。詳しくは、イオン注入層１７ａは、後述するように、エピタキシャル膜で構成される構成層４０にイオン注入することで構成されている。そして、本実施形態の電流分散層１７は、セル領域１においては、構成層４０のうちのイオン注入層１７ａと異なる部分を基準層１７ｂとすると、第１ディープ層１５側から基準層１７ｂとイオン注入層１７ａとが積層されて構成されている。また、電流分散層１７は、ＦＬＲ領域２ａにおいては、構成層４０のうちのイオン注入層１７ａと異なる部分を第１基準層１７１ｂおよび第２基準層１７２ｂとすると、低濃度層１３側から第１基準層１７１ｂ、イオン注入層１７ａ、第２基準層１７２ｂが積層されて構成されている。つまり、ＦＬＲ領域２ａにおいては、電流分散層１７は、第１基準層１７１ｂおよび第２基準層１７２ｂにイオン注入層１７ａが挟まれた構成されている。

セル領域１および繋ぎ領域２ｂでは、電流分散層１７および第２ディープ層１８上にｐ型のベース層２１が形成されている。ベース層２１の表層部には、セル領域１においては、ｎ^＋型のソース領域２２およびｐ^＋型のコンタクト領域２３が形成されている。ソース領域２２は、後述するトレンチ２５の側面に接するように形成され、コンタクト領域２３は、ソース領域２２を挟んで後述するトレンチ２５と反対側に形成されている。なお、本実施形態では、ソース領域２２が不純物領域に相当している。

ベース層２１は、例えば、ｐ型不純物濃度が３．０×１０^１７／ｃｍ^３以下とされている。また、本実施形態のベース層２１は、例えば、イオン注入等で形成されている。ソース領域２２は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされている。コンタクト領域２３は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされている。

一方、ＦＬＲ領域２ａにおいては、電流分散層１７は、第２基準層１７２ｂが半導体基板１０の一面１０ａを構成するように配置されている。そして、電流分散層１７の第２基準層１７２ｂには、複数本のｐ型の第２ＦＬＲ部２４が形成されている。本実施形態の第２ＦＬＲ部２４は、第１ＦＬＲ部１６と対向する部分を有するように形成されている。このため、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間には、第１基準層１７１ｂとイオン注入層１７ａとが配置された状態となっている。

なお、各第２ＦＬＲ部２４は、例えば、四隅が丸められた四角枠状とされて同心状に形成されるが、円形枠状等の他の枠状とされて同心状に形成されていてもよい。また、この第２ＦＬＲ部２４は、基板１１側の下面がベース層２１の下面と同じ深さとされ、ベース層２１と同じ厚さとされている。第２ＦＬＲ部２４は、ｐ型不純物濃度がベース層２１と同じとされている。

さらに、本実施形態の第１ＦＬＲ部１６および第２ＦＬＲ部２４は、Ｚ軸方向において、隣合う第１ＦＬＲ部１６に位置する部分と、隣合う第２ＦＬＲ部２４に位置する部分とが異なる位置となるように形成されている。つまり、第１ＦＬＲ部１６と第２ＦＬＲ部２４とは、Ｚ軸方向において、隣合う第１ＦＬＲ部１６に位置する部分と、隣合う第２ＦＬＲ部２４に位置する部分とが重ならないように形成されている。

ここで、ＦＬＲ領域２ａにおける第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７（すなわち、ドリフト層１９）の不純物濃度について説明する。まず、具体的には後述するが、本実施形態の電流分散層１７は、エピタキシャル膜を含んで構成され、イオン注入層１７ａは、電流分散層１７を構成するエピタキシャル膜にイオン注入を行うことで形成されている。そして、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間には、第１基準層１７１ｂとイオン注入層１７ａとが配置された状態となっている。

このため、図３に示されるように、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間では、第１ＦＬＲ部１６と第２ＦＬＲ部２４との配列方向に沿って、不純物濃度は、イオン注入層１７ａにおける深さ方向の中心で最も高くなる。なお、第１ＦＬＲ部１６と第２ＦＬＲ部２４との配列方向に沿ってとは、言い換えると、半導体基板１０の厚さ方向のことである。

そして、本実施形態では、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間（すなわち、イオン注入層１７ａおよび第１基準層１７１ｂ）において、イオン注入層１７ａおよび第１基準層１７１ｂの全体の電荷量を全体電荷量Ｑとする。また、イオン注入層１７ａの重畳分の電荷量を重畳電荷量Ｑｉｍｐとする。つまり、エピタキシャル膜にイオン注入することで増加した電荷量を重畳電荷量Ｑｉｍｐとする。なお、重畳電荷量Ｑｉｍｐは、エピタキシャル膜の電荷量をＱｅｐｉとすると、Ｑ－Ｑｅｐｉでも示される。そして、イオン注入層１７ａは、全体電荷量Ｑに対する重畳電荷量Ｑｉｍｐ（すなわち、Ｑｉｍｐ／Ｑ）が５０％以上となるように形成されている。

また、イオン注入層１７ａを形成する際には、第１基準層１７１ｂ側へも不純物が染み出す。このため、本実施形態では、第１基準層１７１ｂへ染み出す部分の染み出し電荷量Ｑｉｍｐ１が５％以下となるように、加速電圧等を適宜調整している。

本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等が積層されて半導体基板１０が構成されている。そして、半導体基板１０の一面１０ａがソース領域２２や電流分散層１７等で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。

半導体基板１０には、セル領域１において、ベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、例えば、幅が１．４～２．０μｍとされたトレンチ２５が形成されている。なお、トレンチ２５は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２５は、底面よりも下方にＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。また、本実施形態のトレンチ２５は、電流分散層１７において、底面が基準層１７ｂに位置するように形成されている。

そして、トレンチ２５は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。つまり、本実施形態では、トレンチ２５は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２５は、法線方向において、第２ディープ層１８に挟まれるように形成されている。

トレンチ２５は、内壁面に形成されたゲート絶縁膜２６と、ゲート絶縁膜２６の表面に形成されたドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２７によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２６は、トレンチ２５の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜２６は、厚さがトレンチ２５の側面側および底面側で共に１００ｎｍ程度とされている。

なお、ゲート絶縁膜２６は、トレンチ２５の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２６は、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２６は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２６には、ゲート電極２７が配置される部分と異なる部分において、コンタクト領域２３およびソース領域２２の残部を露出させるコンタクトホール２６ａが形成されている。

また、ゲート絶縁膜２６は、繋ぎ領域２ｂにおけるベース層２１の表面にも形成されている。ゲート電極２７についても、ゲート絶縁膜２６と同様に、繋ぎ領域２ｂにおけるゲート絶縁膜２６の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。

半導体基板１０の一面１０ａ上には、ゲート電極２７やゲート絶縁膜２６等を覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。

層間絶縁膜２８には、コンタクトホール２６ａと連通してソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２８ａが形成されている。また、層間絶縁膜２８には、ゲート電極２７のうちの繋ぎ領域２ｂまで延設された部分を露出させるコンタクトホール２８ｂが形成されている。つまり、層間絶縁膜２８には、セル領域１にコンタクトホール２８ａが形成され、外周領域２にコンタクトホール２８ｂが形成されている。

なお、層間絶縁膜２８に形成されたコンタクトホール２８ａは、ゲート絶縁膜２６に形成されたコンタクトホール２６ａと連通するように形成されており、当該コンタクトホール２６ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２６ａおよびコンタクトホール２８ａを纏めてコンタクトホール２６ｂともいう。そして、コンタクトホール２６ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２６ｂは、トレンチ２５の長手方向に沿ったライン状とされている。

層間絶縁膜２８上には、コンタクトホール２６ｂを通じてソース領域２２およびコンタクト領域２３と電気的に接続されるソース電極２９が形成されている。なお、本実施形態のソース電極２９は、外周領域２のベース層２１に形成されたコンタクト領域２３とも接続されている。また、層間絶縁膜２８上には、コンタクトホール２８ｂを通じてゲート電極２７と電気的に接続されるゲート配線３０が形成されている。なお、本実施形態では、ソース電極２９が第１電極に相当している。

本実施形態のソース電極２９は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２２）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域２３）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ゲート配線３０は、ソース電極と同様の構成とされていてもよいし、Ａｌ－Ｓｉ等で構成されていてもよい。

さらに、繋ぎ領域２ｂおよびＦＬＲ領域２ａを覆うように、ポリイミド等によって構成される保護膜３１が形成されている。本実施形態では、保護膜３１は、ソース電極２９と後述するドレイン電極３２との間で沿面放電が発生することを抑制するため、外周領域２からセル領域１の外縁部上まで形成されている。具体的には、保護膜３１は、セル領域１において、ソース電極２９のうちの外周領域２側の部分を覆いつつ、ソース電極２９のうちの内縁側の部分を露出させるように形成されている。

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続されるドレイン電極３２が形成されている。なお、本実施形態では、ドレイン電極３２が第２電極に相当している。

本実施形態のＳｉＣ半導体装置では、このような構造により、セル領域１にｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。なお、本実施形態では、ｎ^＋型、ｎ型、ｎ^－型が第１導電型に相当しており、ｐ^－型、ｐ型、ｐ^＋型が第２導電型に相当している。

次に、上記ＳｉＣ半導体装置の作動および効果について説明する。

まず、ＳｉＣ半導体装置では、ゲート電極２７にゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、ドレイン電極３２に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、ソース電極２９とドレイン電極３２との間に電流が流れないオフ状態となる。

また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２６の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２５よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２６が破壊されることを抑制できる。

また、ＦＬＲ領域２ａには、第１ＦＬＲ部１６と第２ＦＬＲ部２４とが形成されている。このため、第１ＦＬＲ部１６および第２ＦＬＲ部２４とドリフト層１９との間に構成される空乏層により、ドレイン電圧の影響による等電位線が集中することを抑制できる。したがって、ＦＬＲ領域２ａの耐圧の向上を図ることができる。

また、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７は、イオン注入層１７ａを含んで形成されている。このため、この部分の電流分散層１７がエピタキシャル膜のみによって構成される場合と比較して、電荷量を安定させることができ、ＦＬＲ領域２ａにおける耐圧を確保し易くできる。したがって、耐圧のばらつきを考慮してＦＬＲ領域２ａを広くしなくてもよく、ＳｉＣ半導体装置の小型化を図ることができる。

さらに、本実施形態では、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７は、全体電荷量Ｑに対して重畳電荷量Ｑｉｍｐが５０％以上となるように構成されている。このため、全体電荷量Ｑに対して重畳電荷量Ｑｉｍｐが支配的となり、電流分散層１７の電荷量をさらに安定化させることができる。

そして、ゲート電極２７に所定のゲート電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２５に接している表面にチャネルが形成される。これにより、ソース電極２９とドレイン電極３２との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。

続いて、本実施形態のＳｉＣ半導体装置の製造方法について図４Ａ～図４Ｆを参照して説明する。

まず、図４Ａに示されるように、基板１１の表面上に、ＳｉＣからなる、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４が形成されたものを用意する。

そして、図４Ｂに示されるように、図示しないマスクを用いてイオン注入を行うことにより、第１ディープ層１５および第１ＦＬＲ部１６を形成する。本実施形態では、第１ＦＬＲ部１６の下面と第１ディープ層１５の下面とが同じ深さとされ、第１ＦＬＲ部１６の厚さと第１ディープ層１５の厚さとが同じとされ、第１ＦＬＲ部１６の不純物濃度と第１ディープ層１５の不純物濃度とが同じとされている。このため、イオン注入を行うことにより、第１ディープ層１５および第１ＦＬＲ部１６を同時に形成する。

続いて、図４Ｃに示されるように、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、第１ＦＬＲ部１６上に、電流分散層１７する構成層４０をエピタキシャル成長させて半導体基板１０を構成する。なお、この構成層４０は、セル領域１においては、上記のＺ軸方向に順に積層された電流分散層１７、ベース層２１、ソース領域２２の厚さとされる。

次に、図４Ｄに示されるように、構成層４０上に図示しないマスクを用いてｎ型不純物をイオン注入することにより、半導体基板１０の一面１０ａから所定深さの位置にイオン注入層１７ａを形成する。これにより、セル領域１においては、低濃度層１３、ＪＦＥＴ部１４、イオン注入層１７ａおよび基準層１７ｂを含む電流分散層１７を有するドリフト層１９が構成される。また、ＦＬＲ領域２ａにおける電流分散層１７は、第１基準層１７１ｂ、イオン注入層１７ａ、第２基準層１７２ｂを含む構成とされる。なお、基準層１７ｂ、第１基準層１７１ｂ、および第２基準層１７２ｂは、構成層４０のうちのイオン注入層１７ａと異なる部分で構成される。

次に、図４Ｅに示されるように、構成層４０上に図示しないマスクを用いてｐ型不純物をイオン注入することにより、第２ディープ層１８およびリサーフ層２０を形成する。

続いて、図４Ｆに示されるように、構成層４０上に図示しないマスクを用いてｐ型不純物をイオン注入することにより、ベース層２１および第２ＦＬＲ部２４を形成する。本実施形態では、第２ＦＬＲ部２４の下面とベース層２１の下面とが同じ深さとされ、第２ＦＬＲ部２４の厚さとベース層２１の厚さとが同じとされ、第２ＦＬＲ部２４の不純物濃度とベース層２１の不純物濃度とが同じとされている。このため、イオン注入を行うことにより、ベース層２１および第２ＦＬＲ部２４を同時に形成する。

その後、図４Ｇに示されるように、詳細な工程については省略するが、所定の半導体製造プロセスを行い、ソース領域２２、コンタクト領域２３、トレンチゲート構造等を形成する。これにより、本実施形態のＳｉＣ半導体装置が製造される。

以上説明した本実施形態によれば、ＦＬＲ領域２ａでは、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７がイオン注入層１７ａを含んで形成されている。このため、この部分の電流分散層１７がエピタキシャル膜のみによって構成される場合と比較して、電荷量を安定させることができ、ＦＬＲ領域２ａにおける耐圧を確保し易くできる。したがって、耐圧のばらつきを考慮してＦＬＲ領域２ａを広くしなくてもよく、ＳｉＣ半導体装置の小型化を図ることができる。

（１）本実施形態では、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７は、全体電荷量Ｑに対して重畳電荷量Ｑｉｍｐが５０％以上とされている。このため、全体電荷量Ｑに対して重畳電荷量Ｑｉｍｐが支配的となり、電流分散層１７の電荷量をさらに安定化させることができる。

（２）本実施形態では、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７は、第１基準層１７１ｂ上にイオン注入層１７ａが配置されて構成されている。このため、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７がイオン注入層１７ａのみで構成されている場合と比較して、第１ＦＬＲ部１６および第２ＦＬＲ部２４の本数を削減するためにイオン注入層１７ａの不純物濃度を高くしたとしても、電流分散層１７、第１ＦＬＲ部１６、低濃度層１３の交点となる部分（すなわち、図１中の領域Ａ）に電界集中が発生し難い。したがって、リーク電流が増加することを抑制でき、さらに耐圧を確保し易くできる。

（３）本実施形態では、第１ＦＬＲ部１６は、第１ディープ層１５と同じ深さ、同じ厚さ、同じ不純物濃度とされている。このため、第１ＦＬＲ部１６と第１ディープ層１５とを同じ工程で形成できる。また、第２ＦＬＲ部２４は、ベース層２１と同じ深さ、同じ厚さ、同じ不純物濃度とされている。このため、第２ＦＬＲ部２４とベース層２１とを同じ工程で形成できる。したがって、製造工程が複雑になることを抑制しつつ、第１ＦＬＲ部１６と第２ＦＬＲ部２４とを形成できる。

（４）本実施形態では、第１ＦＬＲ部１６および第２ＦＬＲ部２４は、Ｚ軸方向において、隣合う第１ＦＬＲ部１６に位置する部分と、隣合う第２ＦＬＲ部２４に位置する部分とが異なる位置となるように形成されている。このため、ドレイン電圧の影響による等電位線が集中することを抑制できる。

（５）本実施形態では、第２ＦＬＲ部２４とイオン注入層１７ａとが接するように形成されている。言い換えると、第２ＦＬＲ部２４とイオン注入層１７ａとの間に基準層１７ｂが配置されていない。このため、セル領域１においても、ベース層２１とイオン注入層１７ａとが接した状態となり、ベース層２１とイオン注入層１７ａとが離れている場合と比較して、オン抵抗が増加することを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、イオン注入層１７ａと第１ＦＬＲ部１６との位置関係を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置では、図５に示されるように、イオン注入層１７ａは、ＦＬＲ領域２ａにおいて、隣合う第２ＦＬＲ部２４の間にも入り込むように形成されている。具体的には、隣合う第２ＦＬＲ部２４の間には、半導体基板１０の一面１０ａ側に第２基準層１７２ｂが配置され、他面１０ｂ側にイオン注入層１７ａが配置された状態となっている。

以上説明した本実施形態のように、イオン注入層１７ａが隣合う第２ＦＬＲ部２４の間に配置されていても、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間にイオン注入層１７ａを含む電流分散層１７が配置されることにより、上記第１実施形態と同様の効果を得ることができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、イオン注入層１７ａと第１ＦＬＲ部１６との位置関係を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置では、図６に示されるように、イオン注入層１７ａは、ＦＬＲ領域２ａにおいて、第２ＦＬＲ部２４と離れて形成されている。そして、イオン注入層１７ａと第２ＦＬＲ部２４との間には、第２基準層１７２ｂが配置されている。つまり、本実施形態の半導体装置では、ＦＬＲ領域２ａにおいて、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間では、第１ＦＬＲ部１６側から第１基準層１７１ｂ、イオン注入層１７ａ、第２基準層１７２ｂが順に配置された状態となっている。

以上説明した本実施形態のように、イオン注入層１７ａが第２ＦＬＲ部２４と離れて配置されていても、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間にイオン注入層１７ａを含む電流分散層１７が配置されることにより、上記第１実施形態と同様の効果を得ることができる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、イオン注入層１７ａの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置では、図７に示されるように、イオン注入層１７ａは、ＦＬＲ領域２ａにおいて、間引かれた部分を有するように形成されている。なお、図７では、Ｚ軸方向において、イオン注入層１７ａのうちの隣合う第２ＦＬＲ部２４の間に位置する部分が間引かれた図を示している。しかしながら、イオン注入層１７ａは、Ｚ軸方向において、隣合う第１ＦＬＲ部１６の間に位置する部分が間引かれていてもよい。

以上説明した本実施形態のように、イオン注入層１７ａが間引かれて配置されていても、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間にイオン注入層１７ａを含む電流分散層１７が配置されることにより、上記第１実施形態と同様の効果を得ることができる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、半導体素子は、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとされてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型のドレイン領域（すなわち、基板１１）をｐ^＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

また、上記各実施形態では、第１ディープ層１５がＸ軸方向に沿って延設されている例について説明したが、第１ディープ層１５がＹ軸方向に延設されていてもよい。

さらに、上記各実施形態では、ＪＦＥＴ部１４、第１ディープ層１５、および第２ディープ層１８等を備えない構成としてもよい。

そして、上記各実施形態において、ＦＬＲ領域２ａにおいて、第１ＦＬＲ部１６と第２ＦＬＲ部２４との間に位置する電流分散層１７は、イオン注入層１７ａのみで構成されていてもよい。

１ セル領域
２ 外周領域
２ａ ＦＬＲ領域
１１ 基板
１７ａ イオン注入層
１９ ドリフト層
２９ 上部電極（第１電極）
３２ 下部電極（第２電極）

Claims (3)

1. 半導体素子が形成されるセル領域（１）と、前記セル領域の外周を囲む外周領域（２）とを有する半導体装置であって、
   第１導電型または第２導電型とされ、炭化珪素で構成される基板（１１）と、
   前記基板上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（１９）と、
   前記ドリフト層を挟んで前記基板と反対側に形成され、前記セル領域に形成された前記半導体素子と電気的に接続される第１電極（２９）と、
   前記基板を挟んで前記ドリフト層と反対側に形成され、前記セル領域に形成された前記半導体素子と電気的に接続される第２電極（３２）と、を備え、
   前記外周領域は、前記セル領域を囲む枠状とされ、前記ドリフト層の内部に形成された第２導電型の第１ＦＬＲ部（１６）と、前記セル領域を囲む枠状とされ、前記ドリフト層のうちの表層部に形成されると共に前記第１ＦＬＲ部と対向する部分を有する第２導電型の第２ＦＬＲ部（２４）と、を有するＦＬＲ領域（２ａ）を有し、
   前記第１ＦＬＲ部と前記第２ＦＬＲ部との間に配置されるドリフト層は、第１導電型とされたイオン注入層（１７ａ）を含んで構成されている炭化珪素半導体装置。
2. 前記第１ＦＬＲ部と前記第２ＦＬＲ部との間に配置されるドリフト層は、エピタキシャル膜を含んで構成され、
   前記イオン注入層は、前記第１ＦＬＲ部と前記第２ＦＬＲ部との配列方向に沿った全体の電荷量（Ｑ）に対し、前記イオン注入層による前記エピタキシャル膜の電荷量に対する重畳分の重畳電荷量（Ｑｉｍｐ）が５０％以上となる状態で形成されている請求項１に記載の炭化珪素半導体装置。
3. 前記基板上に配置され、前記基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、
   前記低濃度層上に形成され、前記基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、
   前記低濃度層上に配置され、前記第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、
   前記ＪＦＥＴ部上に配置され、前記低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、
   前記第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、
   前記電流分散層および前記第２ディープ層の上に配置された第２導電型のベース層（２１）と、
   前記ベース層の表層部に形成された第１導電型の不純物領域（２２）と、を備え、
   前記ドリフト層は、前記低濃度層、前記ＪＦＥＴ部、および前記電流分散層を含んで構成され、
   前記第１ＦＬＲ部は、前記第１ディープ層と同じ深さ、同じ厚さ、同じ不純物濃度となるように形成され、
   前記第２ＦＬＲ部は、前記ベース層と同じ深さ、同じ厚さ、同じ不純物濃度となるように形成されている請求項１または２に記載の炭化珪素半導体装置。
   

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