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JP2025025361A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP2025025361A JP2023130058A JP2023130058A JP2025025361A JP 2025025361 A JP2025025361 A JP 2025025361A JP 2023130058 A JP2023130058 A JP 2023130058A JP 2023130058 A JP2023130058 A JP 2023130058A JP 2025025361 A JP2025025361 A JP 2025025361A
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亘平 足立
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Abstract

Figure 2025025361000001
【課題】半導体装置の信頼性を高めることが可能な技術を提供することを目的とする。
【解決手段】半導体装置は、ドリフト層と、ソース領域及びコンタクト領域のそれぞれとの間に設けられ、コンタクト領域よりも第２導電型の不純物濃度が低い、第２導電型を有するボディ領域と、ソース領域、コンタクト領域、及び、ボディ領域を貫通してドリフト層に達するトレンチの内面のうち、少なくともコンタクト領域に対応する部分上に設けられ、コンタクト領域よりも結晶欠陥が少ないチャネル層とを備える。
【選択図】図２

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
ソース領域のトレンチの内面に、エピタキシャル成長によってチャネル層が形成された半導体装置が提案されている（例えば特許文献１）。
特開２００９－２５９８９６号公報
特許文献１の構成では、ゲート絶縁膜とコンタクト領域との間にソース領域が設けられており、ゲート絶縁膜とコンタクト領域とが互いに接していない。しかしながら、平面視においてコンタクト領域がストライプ状を有する構成では、ゲート絶縁膜とコンタクト領域とが互いに接する。
一般的に、コンタクト領域は、高濃度の不純物のイオン注入によって形成されることから、多数の結晶欠陥を有する。このため、ゲート絶縁膜とコンタクト領域とが互いに接する構成では、ゲート電圧の電界が、コンタクト領域の結晶欠陥部分とゲート絶縁膜との界面に局所的に集中したり、コンタクト領域の結晶欠陥部分に起因する欠陥が、ゲート絶縁膜に生じたりする。この結果、半導体装置にリーク電流が生じ、半導体装置の信頼性が低下するという問題がある。
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、半導体装置の信頼性を高めることが可能な技術を提供することを目的とする。
本開示に係る半導体装置は、第１導電型を有するドリフト層と、前記ドリフト層の上方に選択的に設けられ、前記第１導電型を有するソース領域と、前記ドリフト層の上方に選択的に設けられ、第２導電型を有するコンタクト領域と、前記ドリフト層と、前記ソース領域及び前記コンタクト領域のそれぞれとの間に設けられ、前記コンタクト領域よりも前記第２導電型の不純物濃度が低い、前記第２導電型を有するボディ領域と、前記ソース領域、前記コンタクト領域、及び、前記ボディ領域を貫通して前記ドリフト層に達するトレンチの内面のうち、少なくとも前記コンタクト領域に対応する部分上に設けられ、前記コンタクト領域よりも結晶欠陥が少ないチャネル層と、前記トレンチの前記内面に沿って設けられたゲート絶縁膜と、前記トレンチ内の前記ゲート絶縁膜上に設けられたゲート電極とを備える。
本開示によれば、コンタクト領域よりも結晶欠陥が少ないチャネル層が、トレンチの内面のうち、少なくともコンタクト領域に対応する部分上に設けられている。このような構成によれば、半導体装置の信頼性を高めることができる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す平面図であり、図２は、図１のＡ－Ａ’断面に沿った断面図であり、図３は、図１のＢ－Ｂ’断面に沿った断面図である。本実施の形態１に係る半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるが、後述するようにＭＯＳＦＥＴに限ったものではない。
図２及び図３に示すように、本実施の形態１に係る半導体装置は、ｎ型の半導体基板１と、ｎ型のドリフト層２と、ｐ型のボディ領域３と、ｎ型のソース領域４（図２参照）と、ｐ型のコンタクト領域５（図３参照）と、チャネル層７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１１と、ｐ型の底部保護領域１２と、ｐ型の接続領域１３（図３参照）と、ドレイン電極１４とを備える。
図２及び図３の例では、ドリフト層２は、例えば半導体基板１の上面上に設けられたエピタキシャル層である。なお、ドリフト層２は、これに限ったものではなく、半導体基板１であってもよいし、半導体基板１及びエピタキシャル層であってもよい。本実施の形態１では、半導体基板１、ドリフト層２、ボディ領域３、ソース領域４、及び、コンタクト領域５は炭化珪素を含むが、珪素を含んでもよいし、炭化珪素以外のワイドバンドギャップ半導体（例えばＧａＮ及びダイヤモンドなど）を含んでもよい。
図２及び図３に示すように、ソース領域４及び高濃度のｐ型のコンタクト領域５のそれぞれは、ドリフト層２の上方に選択的に設けられている。図１に示すように平面視において、ソース領域４及びコンタクト領域５は、ストライプ形状を有している。
図２及び図３に示すように、ボディ領域３は、ドリフト層２と、ソース領域４及びコンタクト領域５のそれぞれとの間に設けられている。このボディ領域３は、ソース領域４及びコンタクト領域５のそれぞれよりも深く、後述するトレンチ６の底部よりも浅い位置に設けられている。なお、ボディ領域３のｐ型の不純物濃度は、コンタクト領域５のｐ型の不純物濃度よりも低い。
ソース領域４、コンタクト領域５、及び、ボディ領域３を貫通してドリフト層２に達するトレンチ６が、ソース領域４、コンタクト領域５、及び、ボディ領域３に設けられている。図１に示すように平面視において、トレンチ６は、ソース領域４及びコンタクト領域５のそれぞれの延在方向と交差する方向に延在している。
図２及び図３に示すように、チャネル層７は、トレンチ６の内面のうち、少なくともコンタクト領域５に対応する部分上に設けられている。本実施の形態１では、チャネル層７は、トレンチ６の側面及び底面を含む内面全体と、ソース領域４及びコンタクト領域５の上面の一部とを覆うように構成されている。コンタクト領域５の延在方向におけるチャネル層７の厚み、つまりコンタクト領域５とゲート絶縁膜８との間のチャネル層７の厚みは、例えば５００ｎｍ以下である。
チャネル層７は、コンタクト領域５よりも結晶欠陥が少ない。このようなチャネル層７は、例えば、コンタクト領域５を形成するためのイオン注入が行われた後に、結晶欠陥が少ないエピタキシャル成長によって形成可能である。
なお、チャネル層７は、ｎ型またはｐ型を有していてもよいし、導電型を有していなくてもよい。ｎ型またはｐ型を有するチャネル層７は、ｎ型またはｐ型の不純物を用いたエピタキシャル成長によって形成されてもよい。または、ｎ型またはｐ型を有するチャネル層７は、実施の形態２で説明するように、エピタキシャル成長によってエピタキシャル層を形成した後に、コンタクト領域５のイオン注入よりも結晶欠陥が少ないイオン注入をエピタキシャル層に行うことによって形成されてもよい。なお、結晶欠陥は、例えばＸ線、カソードルミネセンス光、及び、２次電子などを用いて測定可能である。
ゲート絶縁膜８は、例えば酸化膜であり、トレンチ６の内面に沿って設けられている。図２及び図３の例では、ゲート絶縁膜８は、チャネル層７上に設けられているが、チャネル層７上と、チャネル層７が設けられていないトレンチ６の内面上とに設けられてもよい。
ゲート電極９は、例えばポリシリコンなどの導電部材であり、トレンチ６内のゲート絶縁膜８上に設けられている。層間絶縁膜１０は、ゲート電極９が外部と電気的に接続できる程度でゲート電極９を覆うことによって、ゲート電極９と、チャネル層７及びソース電極１１のそれぞれとの間を絶縁する。ソース電極１１は、ソース領域４及びコンタクト領域５と電気的に接続されている。ソース電極１１は、例えばソース領域４及びコンタクト領域５とオーミック接続されるシリサイド膜１１ａを含んでもよい。
底部保護領域１２は、トレンチ６の底部に設けられている。例えば、底部保護領域１２のｐ型の不純物濃度は、ボディ領域３のｐ型の不純物濃度よりも高い。接続領域１３は、ボディ領域３と底部保護領域１２とを電気的に接続する。ドレイン電極１４は、半導体基板１の下面上に設けられている。
従来の半導体装置では、ゲート電極９に閾値電圧以上の電圧が印加されると、ゲート絶縁膜８に隣接するボディ領域３にチャネルが形成され、電流がチャネルを経由してソース電極１１及びドレイン電極１４との間に流れる。このような半導体装置において、チャネル密度を高めると、通電時の電力損失が軽減される。チャネル密度を高めるためには、隣り合うトレンチ６同士の間隔を狭くすることが有効である。しかしながら、トレンチ６同士の間隔を狭くすると、トレンチ６同士の間のメサの幅が狭くなるため、ソース領域４及びコンタクト領域５を形成することが困難になる。
そこで本実施の形態１では、図１のようにソース領域４及びコンタクト領域５は、ストライプ形状を有している。このような構成によれば、トレンチ６同士の間隔を狭くしても、ソース領域４及びコンタクト領域５を容易に形成することができ、通電時の電力損失を軽減することができる。
しかしながら、ソース領域４及びコンタクト領域５がストライプ形状を有する構成では、ゲート絶縁膜８とコンタクト領域５とが互いに接する。一般的に、不純物濃度が高いコンタクト領域５は、高ドーズ量のイオン注入によって形成される。高ドーズ量のイオン注入では、注入された領域やイオンが経過した領域に多数の結晶欠陥が発生する。結晶欠陥は、加熱（アニール）によって多少消滅するが、完全には消滅しないので、コンタクト領域５には多数の結晶欠陥が残存する。
このため、ゲート絶縁膜８と、コンタクト領域５とが互いに接する構成では、ゲート電圧の電界が、コンタクト領域５の結晶欠陥部分とゲート絶縁膜８との界面に局所的に集中したり、コンタクト領域５の結晶欠陥部分に起因する欠陥が、ゲート絶縁膜８に生じたりする。この結果、半導体装置にリーク電流が生じ、半導体装置の信頼性が低下するという問題がある。
これに対して、本実施の形態１では、コンタクト領域５よりも結晶欠陥が少ないチャネル層７が、トレンチ６の内面のうち、少なくともコンタクト領域５に対応する部分上に設けられている。このような構成によれば、ゲート電圧の電界が、コンタクト領域５の結晶欠陥部分とゲート絶縁膜８との界面に局所的に集中したり、結晶欠陥部分に起因する欠陥が、ゲート絶縁膜８に生じたりすることを抑制することができる。このため、半導体装置の信頼性を高めることができる。
なお、チャネル層７が、ボディ領域３と同じｐ型を有する場合、ゲート電極９に閾値電圧以上の電圧が印加されると、ボディ領域３と同様にチャネルが形成され、ノーマリオフの半導体スイッチング素子を構成する。一方、チャネル層７がｎ型を有し、かつチャネル層７の厚みが薄い場合、または、チャネル層７のｎ型の不純物濃度が低い場合、チャネル層７とボディ領域３とからなるｐｎ接合による空乏層がチャネル層７に延びる。このため、チャネル層７がｎ型を有する構成は、チャネル層７がｐ型を有する構成と同様にチャネルが形成され、ノーマリオフの半導体スイッチング素子を構成する。以上のことから、チャネル層７が、ｎ型またはｐ型を有していても、導電型を有していなくても、従来の半導体スイッチング素子と同様のスイッチング動作を行うことができる。
＜製造方法＞
以下、本実施の形態１に係る半導体装置の製造方法について説明する。まず、ｎ型の半導体基板１の上面上に、エピタキシャル成長によって、一部がドリフト層２となるｎ型のエピタキシャル層を形成する。その後、エピタキシャル層の上部にボディ領域３、ソース領域４及びコンタクト領域５をイオン注入によって形成する。なお、ボディ領域３、ソース領域４及びコンタクト領域５を形成するためのイオン注入の順序は、適宜変更されてもよい。
次に、ソース領域４、コンタクト領域５、及び、ボディ領域３を貫通してドリフト層２に達するトレンチ６を、エッチングによって形成する。トレンチ６のエッチングには、ソース領域４及びコンタクト領域５の上面に、図示しないシリコン酸化膜を堆積し、フォトリソグラフィ技術と反応性イオンエッチング処理とを用いて、シリコン酸化膜をパターニングする。このパターニングされたシリコン酸化膜をマスクとする反応性イオンエッチングを用いて、トレンチ６を形成する。トレンチ６の深さはボディ領域３の下部の深さ以上である。トレンチ６の形成後、底部保護領域１２をイオン注入で形成し、接続領域１３を例えば後述する傾斜イオン注入などで形成する。
トレンチ６の形成時にマスクとして用いたシリコン酸化膜を除去した後、エピタキシャル成長によって、トレンチ６の内面のうち、少なくともコンタクト領域５に対応する部分上に、エピタキシャル層であるチャネル層７を形成する。本実施の形態１では、チャネル層７は、トレンチ６の側面及び底面を含む内面全体と、ソース領域４及びコンタクト領域５の上面の一部とを覆うように形成される。チャネル層７の、コンタクト領域５とゲート絶縁膜８との間の厚みが５００ｎｍ以下である場合には、半導体装置の特性を改善することができ、かつ、チャネル層７の形成時間を短くすることができる。
続いて、図示しない熱処理装置を用いて、上記工程でイオン注入した不純物を活性化させるアニールを行う。そして、絶縁膜及び導電部材を、これまでに得られた構成の上面に形成する。それから、パターニングまたはエッチバックによって、絶縁膜からゲート絶縁膜８を形成し、導電部材からゲート電極９を形成する。
それから、これまでに得られた構成の上面に、ゲート電極９を覆う絶縁膜を形成し、当該絶縁膜にパターニングを行うことによって、ソース領域４及びコンタクト領域５を露出するコンタクトホールを有する層間絶縁膜１０を形成する。
次に、ソース領域４及びコンタクト領域５と電気的に接続されるソース電極１１を形成する。ソース電極１１の形成方法としては、例えば、まず、層間絶縁膜１０上、及び、コンタクトホール内のソース領域４及びコンタクト領域５上に、Ｎｉを主成分とする金属膜を成膜する。そして、熱処理で、金属膜の金属と、ソース領域４及びコンタクト領域５の炭化珪素とを反応させてオーミック電極であるシリサイド膜１１ａを形成する。それから、層間絶縁膜１０上などに残留した未反応の金属膜をウェットエッチングで除去する。そして、層間絶縁膜１０及びシリサイド膜１１ａ上に、Ａｌ合金等の電極部材を堆積することで、シリサイド膜１１ａを含むソース電極１１を形成する。
最後に、半導体基板１の下面上にＡｌ合金等の電極部材を堆積することで、ドレイン電極１４を形成する。以上により、本実施の形態１に係る半導体装置が完成する。
＜実施の形態１のまとめ＞
以上のような本実施の形態１よれば、コンタクト領域５よりも結晶欠陥が少ないチャネル層７が、トレンチ６の内面のうち、少なくともコンタクト領域５に対応する部分上に設けられている。このような構成によれば、ゲート電圧の電界が、コンタクト領域５の結晶欠陥部分とゲート絶縁膜８との界面に局所的に集中したり、結晶欠陥部分に起因する欠陥が、ゲート絶縁膜８に生じたりすることを抑制することができる。このため、半導体装置の信頼性を高めることができる。また、半導体装置の信頼性の向上によって半導体装置のオン動作時のゲート電圧を高くすることができ、かつ、チャネルの２次元ガスの垂直方向の電界強度を緩和することによってチャネル抵抗を低減することができる。
なお本実施の形態１では、ボディ領域３よりも結晶欠陥が少ないチャネル層７が、トレンチ６の内面のうち、コンタクト領域５及びボディ領域３に対応する部分上に設けられている。このような構成によれば、半導体装置の信頼性をさらに高めることができる。
また本実施の形態１では、チャネル層７は、コンタクト領域５の上面の一部を覆う。このような構成によれば、リーク電流の抑制が可能となる。
なお、炭化珪素半導体の加熱時の結晶欠陥の回復は、シリコンの加熱時の結晶欠陥の回復よりも小さい。このため、本実施の形態１のように、ボディ領域３及びコンタクト領域５が炭化珪素を含む場合には、ボディ領域３及びコンタクト領域５の結晶欠陥が多くなるので、チャネル層７を設けることは特に有効である。
＜実施の形態２＞
本実施の形態２では、トレンチ６の内面にエピタキシャル層を形成した後、１回以上の傾斜イオン注入によって、当該エピタキシャル層の側面にｎ型またはｐ型の不純物を注入することで、チャネル層７を形成する。傾斜イオン注入では、トレンチ６内のエピタキシャル層の側面が、イオン注入装置のイオン注入方向に向くように半導体基板１が傾けられた状態でイオン注入を行う。チャネル層７の不純物濃度が、コンタクト領域５の不純物濃度よりも一桁以上低くなる条件で、チャネル層７を形成する傾斜イオン注入を行うことで、チャネル層７の結晶欠陥はコンタクト領域５の結晶欠陥よりも少なくなっている。
写真製版によるパターニングを行って、チャネル層７の側面の一部分に不純物が注入されてもよいし、チャネル層７の側面の複数部分に異なる不純物が注入されてもよい。
例えば、図４に示すように、ソース領域４を含むＡ－Ａ’断面において、トレンチ６内のエピタキシャル層７ａの側面にｎ型の不純物を注入することで、チャネル層７を形成してもよい。このような構成によれば、ボディ領域３と底部保護領域１２との間のＪＦＥＴ抵抗を低減することができる。
例えば、図５に示すように、コンタクト領域５を含むＢ－Ｂ’断面において、トレンチ６内のエピタキシャル層７ａの側面にｐ型の不純物を注入することで、チャネル層７を形成してもよい。このような構成によれば、ボディ領域３と底部保護領域１２とが電気的に接続されるので、半導体装置のスイッチング動作を改善することができる。
また、ｐ型の不純物と、ｐ型の不純物よりもドーズ量が多いｎ型の不純物との両方がイオン注入されることによって、ｎ型を有する部分が形成されてもよい。同様に、ｎ型の不純物と、ｎ型の不純物よりもドーズ量が多いｐ型の不純物との両方がイオン注入されることによって、ｐ型を有する部分が形成されてもよい。
＜実施の形態２のまとめ＞
以上のような本実施の形態２によれば、１回以上の傾斜イオン注入によって、トレンチ６内のエピタキシャル層７ａの側面にｎ型またはｐ型の不純物を注入することで、チャネル層７を形成する。傾斜イオン注入によって形成されたチャネル層７のプロセスばらつきは、傾斜イオン注入を行わずに形成されたチャネル層７のプロセスばらつきよりも軽減することができるので、半導体装置の閾値電圧及びオン抵抗のばらつきを低減できる。また、ＪＦＥＴ抵抗の低減、及び、スイッチング動作の改善なども期待できる。
＜実施の形態３＞
実施の形態２では、１回以上の傾斜イオン注入によって、トレンチ６内のエピタキシャル層７ａの側面にｎ型またはｐ型の不純物を注入することで、チャネル層７を形成した。本実施の形態３では、１回以上の傾斜イオン注入は、異なるイオン注入角度で行われる複数回の傾斜イオン注入である。
例えば、図６に示すように、ソース領域４を含むＡ－Ａ’断面において、エピタキシャル層７ａの側面のうちトレンチ６の入口側から底部側の部分まで不純物濃度が低いｎ型の不純物を注入してもよい。そして、エピタキシャル層７ａの側面のうちトレンチ６の入口側の部分７ｂに不純物濃度が高いｎ型の不純物を注入することで、部分７ｂ，７ｃを含むチャネル層７を形成してもよい。このような構成によれば、チャネル層７のうちソース領域４に隣接する部分７ｂでは、ソース領域４と同様の機能を実現できるので、通電経路を広げることができ、その結果としてオン抵抗を低減できる。また、チャネル層７のうちボディ領域３に隣接する部分７ｃでは空乏層を形成することができ、ノーマリオフの半導体スイッチング素子を構成することができる。
例えば、図７に示すように、コンタクト領域５を含むＢ－Ｂ’断面において、エピタキシャル層７ａの側面のうちトレンチ６の入口側から底部側の部分までｐ型の不純物を注入してもよい。そして、エピタキシャル層７ａの側面のうちトレンチ６の入口側の部分７ｄに不純物濃度が高いｎ型の不純物を注入することで、部分７ｄ，７ｅを含むチャネル層７を形成してもよい。このような構成によれば、チャネル層７のうちコンタクト領域５に隣接する部分７ｄでは、ソース領域４と同様の機能を実現できるので、通電経路を広げることができ、その結果としてオン抵抗を低減できる。また、チャネル層７のうちボディ領域３に隣接する部分７ｅでは、ボディ領域３と底部保護領域１２とが電気的に接続されるので、半導体装置のスイッチング動作を改善することができる。
＜実施の形態３のまとめ＞
以上のような本実施の形態３によれば、１回以上の傾斜イオン注入は、異なるイオン注入角度で行われる複数回の傾斜イオン注入である。このような構成によれば、チャネル層７の設計の自由度を高めることができる。また、例えばチャネル層７のうちトレンチ６の入口側の部分７ｂ，７ｄでは、ソース領域４と同様の機能を実現できるので、通電経路を広げることができ、その結果としてオン抵抗を低減できる。
＜変形例＞
以上の説明では、半導体装置はＭＯＳＦＥＴであったが、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、または、ＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）であってもよい。また例えば、コンタクト領域５を含むＢ－Ｂ’断面において、ｐ型の不純物を注入してチャネル層７を形成する場合、チャネル層７は接続領域１３と同様の機能を有する。このため、実施の形態２，３では、チャネル層７と接続領域１３との両方が設けられていたが、接続領域１３が設けられなくてもよい。また、実施の形態２，３のように、チャネル層７と接続領域１３との両方が設けられる場合には、チャネル層７及び接続領域１３が同時に形成されてもよい。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
第１導電型を有するドリフト層と、
前記ドリフト層の上方に選択的に設けられ、前記第１導電型を有するソース領域と、
前記ドリフト層の上方に選択的に設けられ、第２導電型を有するコンタクト領域と、
前記ドリフト層と、前記ソース領域及び前記コンタクト領域のそれぞれとの間に設けられ、前記コンタクト領域よりも前記第２導電型の不純物濃度が低い、前記第２導電型を有するボディ領域と、
前記ソース領域、前記コンタクト領域、及び、前記ボディ領域を貫通して前記ドリフト層に達するトレンチの内面のうち、少なくとも前記コンタクト領域に対応する部分上に設けられ、前記コンタクト領域よりも結晶欠陥が少ないチャネル層と、
前記トレンチの前記内面に沿って設けられたゲート絶縁膜と、
前記トレンチ内の前記ゲート絶縁膜上に設けられたゲート電極と
を備える、半導体装置。
（付記２）
付記１に記載の半導体装置であって、
前記コンタクト領域は、平面視においてストライプ形状を有する、半導体装置。
（付記３）
付記１または付記２に記載の半導体装置であって、
前記ボディ領域及び前記コンタクト領域は、炭化珪素を含む、半導体装置。
（付記４）
付記１から付記３のうちのいずれか１項に記載の半導体装置であって、
前記コンタクト領域と前記ゲート絶縁膜との間の前記チャネル層の厚みは、５００ｎｍ以下である、半導体装置。
（付記５）
付記１から付記４のうちのいずれか１項に記載の半導体装置であって、
前記チャネル層は、前記第１導電型または前記第２導電型を有する、半導体装置。
（付記６）
付記１から付記５のうちのいずれか１項に記載の半導体装置であって、
前記チャネル層は、前記コンタクト領域の上面の一部を覆う、半導体装置。
（付記７）
第１導電型を有するドリフト層の上方に選択的に設けられ、前記第１導電型を有するソース領域と、前記ドリフト層の上方に選択的に設けられ、第２導電型を有するコンタクト領域と、前記ドリフト層と、前記ソース領域及び前記コンタクト領域のそれぞれとの間に設けられ、前記コンタクト領域よりも前記第２導電型の不純物濃度が低い、前記第２導電型を有するボディ領域とを、イオン注入によって形成する工程と、
前記ソース領域、前記コンタクト領域、及び、前記ボディ領域を貫通して前記ドリフト層に達するトレンチを形成する工程と、
前記トレンチの内面のうち、少なくとも前記コンタクト領域に対応する部分上に、前記コンタクト領域よりも結晶欠陥が少ないチャネル層を形成する工程と、
前記トレンチの前記内面に沿ってゲート絶縁膜を形成する工程と、
前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程と
を備える、半導体装置の製造方法。
（付記８）
付記７に記載の半導体装置の製造方法であって、
前記チャネル層を形成する工程は、
前記トレンチの前記内面にエピタキシャル層を形成する工程と、
１回以上の傾斜イオン注入によって、前記エピタキシャル層の側面に前記第１導電型または前記第２導電型の不純物を注入する工程と
を含む、半導体装置の製造方法。
（付記９）
付記８に記載の半導体装置の製造方法であって、
前記１回以上の傾斜イオン注入は、異なるイオン注入角度で行われる複数回の傾斜イオン注入である、半導体装置の製造方法。
２ ドリフト層、３ ボディ領域、４ ソース領域、５ コンタクト領域、６ トレンチ、７ チャネル層、７ａ エピタキシャル層、８ ゲート絶縁膜、９ ゲート電極。

Claims (9)

  1. 第１導電型を有するドリフト層と、
    前記ドリフト層の上方に選択的に設けられ、前記第１導電型を有するソース領域と、
    前記ドリフト層の上方に選択的に設けられ、第２導電型を有するコンタクト領域と、
    前記ドリフト層と、前記ソース領域及び前記コンタクト領域のそれぞれとの間に設けられ、前記コンタクト領域よりも前記第２導電型の不純物濃度が低い、前記第２導電型を有するボディ領域と、
    前記ソース領域、前記コンタクト領域、及び、前記ボディ領域を貫通して前記ドリフト層に達するトレンチの内面のうち、少なくとも前記コンタクト領域に対応する部分上に設けられ、前記コンタクト領域よりも結晶欠陥が少ないチャネル層と、
    前記トレンチの前記内面に沿って設けられたゲート絶縁膜と、
    前記トレンチ内の前記ゲート絶縁膜上に設けられたゲート電極と
    を備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記コンタクト領域は、平面視においてストライプ形状を有する、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記ボディ領域及び前記コンタクト領域は、炭化珪素を含む、半導体装置。
  4. 請求項１または請求項２に記載の半導体装置であって、
    前記コンタクト領域と前記ゲート絶縁膜との間の前記チャネル層の厚みは、５００ｎｍ以下である、半導体装置。
  5. 請求項１または請求項２に記載の半導体装置であって、
    前記チャネル層は、前記第１導電型または前記第２導電型を有する、半導体装置。
  6. 請求項１または請求項２に記載の半導体装置であって、
    前記チャネル層は、前記コンタクト領域の上面の一部を覆う、半導体装置。
  7. 第１導電型を有するドリフト層の上方に選択的に設けられ、前記第１導電型を有するソース領域と、前記ドリフト層の上方に選択的に設けられ、第２導電型を有するコンタクト領域と、前記ドリフト層と、前記ソース領域及び前記コンタクト領域のそれぞれとの間に設けられ、前記コンタクト領域よりも前記第２導電型の不純物濃度が低い、前記第２導電型を有するボディ領域とを、イオン注入によって形成する工程と、
    前記ソース領域、前記コンタクト領域、及び、前記ボディ領域を貫通して前記ドリフト層に達するトレンチを形成する工程と、
    前記トレンチの内面のうち、少なくとも前記コンタクト領域に対応する部分上に、前記コンタクト領域よりも結晶欠陥が少ないチャネル層を形成する工程と、
    前記トレンチの前記内面に沿ってゲート絶縁膜を形成する工程と、
    前記トレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程と
    を備える、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記チャネル層を形成する工程は、
    前記トレンチの前記内面にエピタキシャル層を形成する工程と、
    １回以上の傾斜イオン注入によって、前記エピタキシャル層の側面に前記第１導電型または前記第２導電型の不純物を注入する工程と
    を含む、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法であって、
    前記１回以上の傾斜イオン注入は、異なるイオン注入角度で行われる複数回の傾斜イオン注入である、半導体装置の製造方法。
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