[go: up one dir, main page]

JP5515922B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5515922B2
JP5515922B2 JP2010067569A JP2010067569A JP5515922B2 JP 5515922 B2 JP5515922 B2 JP 5515922B2 JP 2010067569 A JP2010067569 A JP 2010067569A JP 2010067569 A JP2010067569 A JP 2010067569A JP 5515922 B2 JP5515922 B2 JP 5515922B2
Authority
JP
Japan
Prior art keywords
layer
region
semiconductor device
clip
vld
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010067569A
Other languages
English (en)
Other versions
JP2011204710A (ja
Inventor
ホンフェイ ルー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2010067569A priority Critical patent/JP5515922B2/ja
Priority to US13/070,182 priority patent/US8749017B2/en
Publication of JP2011204710A publication Critical patent/JP2011204710A/ja
Priority to US14/274,170 priority patent/US9472660B2/en
Application granted granted Critical
Publication of JP5515922B2 publication Critical patent/JP5515922B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/151—LDMOS having built-in components
    • H10D84/153—LDMOS having built-in components the built-in component being PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置、特に電力変換装置などに使用される高耐圧半導体装置（ダイオード、ＩＧＢＴ、ＭＯＳＦＥＴ）の終端構造に関する。
高耐圧ディスクリートパワーデバイスは電力変換装置中において中心的な役割を果たしている。それらのデバイスに絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)や金属酸化物半導体電界効果トランジスタ(ＭＯＳＦＥＴ)などの素子がある。それらのデバイスは電流を制御する活性部と分離耐圧を持たせる終端構造（あるいはエッジ構造）からなる。理想的な終端構造は、活性部より耐圧が高くなるのはもちろんのこと、またその耐圧が外部イオンの影響に耐えなければならない。例えばパワー半導体デバイス（ＩＧＢＴ、ＭＯＳＦＥＴ、ダイオードなど）製品の形態の種類として、パワー半導体チップを樹脂封止して形成したディスクリート素子がある。他に、筐体にパワー半導体チップ、またはパワー半導体チップおよび制御回路チップを収納して形成したパワーモジュールもある。これらのパワー半導体デバイスを用いる電力変換装置の周辺の環境には、外部イオンが常に存在する。そして外部イオンは、これらのディスクリート素子またはパワーモジュールのパッケージに使用されている封止材料（ゲル、エポキシ樹脂等）から侵入し、終端構造の表面に到達する。終端構造の表面に到達した外部イオンは、デバイスのパシベーション層を通りぬけ、デバイスのシリコン領域上部に到達し、終端部の耐圧を劣化させる。したがって、モジュール・パッケージ材料、素子のパシベーション材料に外部イオンの影響を受け難くする機能を求める他に、終端構造領域の構成自体も、外部電荷（外部イオン）の影響を受け難い構造、つまり耐性を持つように設計しなければならない。
従来の終端構造として、導電性のフィールドプレートを備えるガードリング構造（以下、単にガードリング構造と呼ぶ）が広く使用されている。このガードリング構造は例えば、非特許文献１に開示されており、その断面図を図４１に示す。終端構造領域３３には、エミッタ電極１１に接続されているｐ＋ガードリング２０ａと、エミッタ電極１１とは接続されずに電気的に浮遊であるｐ＋ガードリング２０ｂ〜２０ｆが、形成されている。また、デバイスの外周端（終端構造領域３３における紙面の右側端）には、ｐ＋ガードリング２０ｆとは離間して、チャンネルストッパー層６が形成されている。ｐ＋ガードリング２０ｂ〜２０ｆ、およびチャンネルストッパー層６には、導電性のフィールドプレート２１ａ〜２１ｅおよびチャンネルストッパー層６のフィールドプレート（ストッパーフィールドプレート１５）が接続されている。このフィールドプレートを備えたガードリング構造は、外部から侵入してきた外部電荷から受ける電気的特性への影響が少なく、耐電荷性にすぐれた特性を有する。終端構造領域３３では、表面に形成された分離用酸化膜２あるいは層間絶縁膜８といったシリコン酸化膜を、フィールドプレート２１ａ〜２１ｅにて覆う。これにより、外部電荷が酸化膜近傍に到達したときに生じる等電位面の移動を、防ぐことができる。さらにｐ＋ガードリング２０ａ〜２０ｆそれぞれの近傍の電位は、シリコン内部にて広がる空乏層の等電位面の分布に従うから、ｐ＋ガードリング２０ａ〜２０ｆ自体の電位は安定である。この安定な電位がフィールドプレート２１ａ〜２１ｅの電位を決めるから、終端構造領域表面に露出したシリコン酸化膜は外部電荷からの影響を一層受け難くなる。
また特許文献２において、外部から侵入してきた外部電荷の影響をさらに防止する構造が開示されている（図４２）。外部電荷が終端構造領域３３の表面に存在する場合、分離用酸化膜２に対峙するｎ型ドリフト層１の表面と分離用酸化膜２および層間絶縁膜８との間に電荷が誘起される。その電荷を通して、コレクタ電極１４と同電位を示すｎ型のチャンネルストッパー層６とエミッタ電極１１が導通し、大きな漏れ電流が発生したり、耐圧が劣化したりする。この導通を防止するために、ｐ＋ガードリング２０ｂ〜２０ｆの活性領域側に隣接するようにｎ型ドリフト層よりも高濃度のｎ型チャンネルストッパー層２３が形成されている。同様にｐ＋ガードリング２０ａ〜２０ｆのデバイス外周側に隣接してｐ型チャンネルストッパー層２２が形成されている。例えば正の外部電荷が終端構造領域表面に侵入した場合には、ｎ型ドリフト層１のＳｉＯ２／Ｓｉ界面に負の電荷である電子蓄積層が形成される。そのため、ｐ型チャンネルストッパー層２２にて電子蓄積層によるコレクタ−エミッタ電極間の導通を抑えている。また負の外部電荷が終端構造領域表面に侵入した場合には、ｎ型ドリフト層１のＳｉＯ２／Ｓｉ界面に正の電荷であるホール蓄積層が形成される。そのため、ｎ型チャンネルストッパー層２３にてホール蓄積層によるコレクタ−エミッタ電極間の導通を抑えている。
一方、終端構造領域の長さを短縮するために、特許文献１には図４３に示した構造が開示されている。図４３によれば、終端構造領域に、エミッタ電極１１に接続されているｐ＋層に隣接して、ＲＥＳＵＲＦ(Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ)効果を有するＲＥＳＵＲＦ層３８が形成されている。このＲＥＳＵＲＦ層３８は、一般的なガードリング層よりも十分濃度が低い層であり、ガードリング構造に比べて、短い距離にて電界強度を緩和することができる。
特許文献３には、ＶＬＤ(Ｖａｒｉａｔｉｏｎ ｏｆ ｌａｔｅｒａｌ ｄｏｐｉｎｇ)とよばれる終端構造が開示されている（図４０）。つまり、終端構造領域に、分離用酸化膜２の数多くの開口部からｐ型ドーパント（例えばボロン）が導入され且つ拡散される。図４０に示すように、互いに隣接するｐ型拡散層１７ａ〜１７ｄは、横方向拡散の部分が重なり合うようになっている。そして前記開口部の幅がチップ内周側から外周側に向かって小さくなり、且つ分離用酸化膜に対する開口部の比率が小さくなっている。そのためｐ型拡散層１７ａ〜１７ｄは、拡散深さと濃度がチップ内周側から外周側に向かってそれぞれ小さくなるように形成されている。ｐ型拡散層１７ａ〜１７ｄとｎ型ドリフト層１とのｐｎ接合の形状は概ね、複数のｐ型拡散層１７ａ〜１７ｄの包絡線かあるいはそれに準じた波状の分布となる。以上のような図４０に示した終端構造を、ＶＬＤ構造と呼ぶ。複数のｐ型拡散層１７ａ〜１７ｄが重なり合う領域をＶＬＤ領域１７と呼ぶ。隣り合うｐ型拡散層１７ａ〜１７ｄの横方向拡散の部分が重なるため、終端構造領域の長さはＲＥＳＵＲＦ程度となり、前記のガードリング構造よりも極めて短くできる。
特開２００３−２３１５８号公報 米国特許第６４４５０５４号明細書 特開昭６１−８４８３０号公報
ビー・ジャイアント・バリガ（Ｂ． Ｊａｙａｎｔ Ｂａｌｉｇａ）著、「ファンダメンタルズ・オブ・パワー・セミコンダクター・デバイセズ（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」、（米国）、第１版、シュープリンガー・サイエンス＋ビジネス・メディア（Ｓｐｒｉｎｇｅｒ Ｓｉｃｅｎｃｅ＋Ｂｕｓｉｎｅｓｓ Ｍｅｄｉａ）、２００８年、ｐ．１３７
前述したガードリング構造はｐ＋ガードリング層それ自体の幅と配置する個数のために、一般的にチップに占める終端構造領域の長さが長くなる。そのため、終端構造領域が長くならざるを得ない高耐圧（例えば１７００Ｖ以上）の素子、あるいはデバイスチップの面積が小さくなる小電流用途では、チップにおける終端構造領域の占める面積の割合が大きくなる。その結果、シリコンウェハーの１枚あたりから断片化できるチップの個数が少なくなり、チップ単価（コスト）が高くなるという課題がある。
また、前記のＲＥＳＵＲＦ構造は、シリコン表面のポテンシャル（等電位面）を均一に分布させる必要がある。そのためシリコン酸化膜をフィールドプレートで覆うことができず、外部電荷に対してＲＥＳＵＲＦ構造部の等電位面の分布形状が敏感に変化し、耐圧が低下する。
またＶＬＤ構造は、終端構造領域のｐ型拡散層（以下、ＶＬＤ領域と呼ぶ）の濃度がＲＥＳＵＲＦ構造よりも比較的高くでき、その点では外部電荷の影響は受け難くなっている。しかし、ガードリング構造の安定性には未だ及ばない。前述のように外部電荷が飛来すると、終端構造領域において等電位面の分布形状が変化する。そのため、終端構造領域の半導体表面近傍における電界強度の分布も変化し、外部電荷の極性に応じて最大電界強度の位置がチップ内周側もしくは外周側にシフトする。ｐ型のＶＬＤ構造の場合、正の外部電荷に対しては、空乏層はチップ内周側にシフトするので、最大電界強度はＶＬＤ構造の内部のみで移動する。つまりＶＬＤ構造で正の外部電荷の影響を吸収することが可能である。しかしながら負の外部電荷の場合、空乏層はチップ外周側にシフトするので、最大電界強度の位置はＶＬＤ領域の外周側に移動する。その結果、ＶＬＤ領域での電界強度は小さくなる。耐圧構造で担うことのできる電圧は、電界強度を横方向に積分した値であるが、上記の空乏層のシフトの結果、ＶＬＤ構造部で積分値が下がるため、電圧変化分を吸収することができない。そのため、ＶＬＤ構造であっても、負の外部電荷に対しては、耐圧が低下する。
以上のことを鑑みて、本発明は終端構造領域の長さが短く、且つ外部電荷の影響が極めて小さい、安定で高耐圧な終端構造を有する半導体装置を提供することを目的とする。
前記課題を解決して、本発明の目的を達成するために、本発明では、
第１導電型の半導体基体の一方の主面に形成された第１の電極と、
前記半導体基体の他方の主面に形成された第２の電極と、
前記第１の電極に接続するように前記半導体基体の一方の主面に形成された第２導電型のベース層と、
前記ベース層の外周側に設けられた第２導電型のＶＬＤ領域と、
前記ＶＬＤ領域の外周側に前記ＶＬＤ領域とは離間するように設けられた第１導電型もしくは第２導電型のストッパー層とを有する半導体装置において、
前記ＶＬＤ領域と前記ストッパー層の間に前記ＶＬＤ領域および前記ストッパー層と離間するように設けられ且つ前記半導体基体よりも高濃度の第２導電型の第１のクリップ層を有し、
前記第２電極と前記第１電極の間への前記半導体装置のアバランシェ耐圧に相当する電圧印加に応じて、前記第１のクリップ層と前記第１の半導体基体との接合面から前記第１のクリップ層の内部に広がる空乏層の深さが、前記第１のクリップ層の残りの空乏化していない電荷中性領域の深さよりも大きくなるに足る不純物濃度を前記第１のクリップ層が有することを特徴とする半導体装置、にある。
上記発明における半導体装置の構造の特徴は、ＶＬＤ領域の外周側に第２導電型の第１のクリップ層を設けたことである。この構造上の特徴により、終端構造領域の上面に飛来した外部電荷に対して、空乏層がチップ外周側に広がったとしても、第１のクリップ層近傍の電界強度を上げることができるため、負担できる電圧（耐圧）の低下を抑えることができる。
また、前記第１のクリップ層と前記ストッパー層とを離間させた離間領域を備えていることも、本発明の特徴の一つである。この特徴により、最大電界強度の場所がＶＬＤ領域の外周側にシフトしても、前記第１のクリップ層近傍に最大電界強度を固定することが可能となる。さらに前記の離間領域を設けることで、前記離間領域にて高い電圧を担うことができるようになる。その結果、正・負両方の極性の外部電荷に対して耐圧の低下を防ぐことが可能となる。
また、前記ＶＬＤ領域は、前記第２電極と前記第１電極の間への前記半導体装置のアバランシェ耐圧に相当する電圧印加に応じて、前記ＶＬＤ領域の内部に空乏層が広がるとともに、空乏化していない電荷中性領域が形成されるに足る不純物濃度を有することが好ましい。
第１のクリップ層の濃度が、全く空乏化しない程度に高い濃度であるとする。すると外部電荷によって空乏層（等電位面）がＶＬＤ領域の外周側にシフトする際、空乏層は第１のクリップ層で広がりが止められる。そのため第１のクリップ層近傍で、局所的な高電界領域が発生し、アバランシェ電流が発生して耐圧が低下する。第１のクリップ層近傍で局所的な高電界が発生しないようにするには、第１のクリップ層の内部における等電位面の密度を小さくすればよい。そのためには、第１のクリップ層の内部に出来るだけ空乏層を広げることが好ましい。特に第１のクリップ層の中に広がる空乏層の深さが、第１のクリップ層の空乏化していない残りの深さよりも大きいことが好ましい。このようにすれば、第１のクリップ層の中で電界強度を十分吸収できるので、局所的に高い電界強度の発生を抑えることができる。
また、前記のＶＬＤ領域の外周側であり且つ前記第１のクリップ層の内周側にて前記ＶＬＤ領域とは離間するように設けられ且つ前記半導体基体よりも高濃度の第１導電型の第２のクリップ層を有することが好ましい。
終端構造領域の上面に負の外部電荷が到達すると、終端構造領域の上面を保護している酸化膜と下地の半導体の界面における半導体表面に、キャリア（正孔）のチャネルが形成される。このキャリアのチャネルを通して前記第１の電極と前記第２の電極間にリーク電流の経路が発生し、漏れ電流の原因になる。これに対して、前記第２のクリップ層により、正孔のチャネルを断つことが可能となる。
さらに上記発明について、より好ましい手段のうち、主な手段について説明する。その他の手段については、発明を実施するための形態にて説明する。
前記第１のクリップ層は前記第２のクリップ層よりも深いことが好ましい。
空乏層が終端構造領域をチップ内周側から外周側に向かって広がるとき、第１のクリップ層が前記第２のクリップ層よりも深ければ、空乏層は第２のクリップ層で止められることなく、第１のクリップ層に達することができる。
また、前記第２のクリップ層は前記第１のクリップ層と隣接していることが好ましい。
この場合には、空乏層は第２のクリップ層にほとんどあたることなく、第１のクリップ層に達するので、電界強度が緩和される。
また、前記第１のクリップ層の表面には第１のフィールドプレートが形成されていることが好ましい。
この場合には、第１のクリップ層の表面の電位は、第１のフィールドプレートが形成されている領域すべてに渡って固定される。よって外部電荷の飛来による等電位面の変化をさらに小さくすることができる。
また、前記第１のフィールドプレートが、前記第１のクリップ層の外周側に向かう方向の長さよりも内周側に向かう方向の長さが長いことが好ましい。
第１のクリップ層内部の空乏層の広がりは、チップ内周側の方がチップ外周側よりも大きくなる。そのため、第１のクリップ層のチップ内周側近辺の電界強度が増加する。よって、前記第１のフィールドプレートのチップ内周側の長さをチップ外周側の長さよりも長くすることで、第１のクリップ層のチップ内周側近辺の電界を緩和できる。
また、前記第２のクリップ層は絶縁膜を介して前記第１のフィールドプレートで覆われていることが好ましい。
第２のクリップ層は前記半導体基体と同じ第１導電型であり且つ前記半導体基体よりも高濃度である。そのため、空乏層が第２のクリップ層に達したとき、電界強度は極めて大きく増加する。第１のフィールドプレートの内周側端部よりも外周側に第２のクリップ層を形成すれば、第２のクリップ層は第１のフィールドプレートで覆われる。そのため、空乏層は第２のクリップ層には達することが無く、前記の局所的な電界強度の増加を防止することができる。
また、前記ＶＬＤ領域の外周側の端部は、前記第１の電極の外周側の端部よりも外周側にあることが好ましい。
ＶＬＤ領域の電界緩和は、等電位面をＶＬＤ領域の表面に形成された保護用の酸化膜より外部に出すことで得られる。よって第１の電極の外周側端部をＶＬＤ領域の外周側端部よりも内周側に設けることが好ましい。
また、前記ストッパー層には第２のフィールドプレートが備えられ、且つ前記第１のフィールドプレートは前記第２のフィールドプレートとは離間していることが好ましい。
前記離間領域の上面において、第１のフィールドプレートと第２のフィールドプレートを離間させると、等電位面が前記離間領域に分布するようになる。その結果、前述のように空乏層がチップ外周部にシフトしても、この離間領域にて電圧を担うことが可能となる。
このように上記本発明によれば、終端構造領域の長さが短く、且つ外部電荷の影響が極めて小さい、安定で高耐圧の終端構造を有する半導体装置を提供することができる。
この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図および作用の模式図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態および従来例にかかる半導体装置の電気的特性を示す特性図である。 この発明の実施の形態および従来例にかかる半導体装置の電気的特性を示す特性図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態および従来例にかかる半導体装置の電気的特性を示す特性図である。 この発明の実施の形態にかかる半導体装置の要部断線図である。 この発明の実施の形態にかかる半導体装置の電気的特性を示す特性図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の電気的特性を示す特性図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の電気的特性を示す特性図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 この発明の実施の形態にかかる半導体装置の製造工程を示す要部断面図である。 従来例の半導体装置における要部断面図である。 従来例の半導体装置における要部断面図である。 従来例の半導体装置における要部断面図である。 従来例の半導体装置における要部断面図である。
以下、第１導電型をｎ型、第２導電型をｐ型とするが、ｎ型とｐ型を入れ替えても本発明は同様に動作する。また、本明細書では、半導体装置について、デバイス、素子、半導体チップ、もしくは単にチップという表現も用いているが、いずれもチップ化された半導体装置の意味であり、同じ対象を示している。また、本発明のデバイスは絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を実施例として記載しているが、公知のユニポーラデバイスである絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）、あるいは公知のｐ−ｉ−ｎダイオードに対しても同様に適用可能である。
また、前記のｐ型およびｎ型の極性の関係を基に、以下では、第１のクリップ層をクリップｐ層、および第２のクリップ層をクリップｎ層と呼ぶことにする。
さらにウェハーとは、チップに断片化する前のシリコン基板のことである。
また半導体チップにおいて、前記第１の電極（以下、エミッタ電極と呼ぶ）が形成されていて、電流を流すことができる領域を「活性領域」と呼ぶことにする。次に、エミッタ電極が前記半導体基体（以下、ｎ型ドリフト層と呼ぶ）等と接している領域におけるチップ外周側端部を、活性領域の外周側端部と定義し、「活性端部」と呼ぶことにする。また前記活性端部からチップの外周側端部までの領域であり、素子に電圧が印加されたときに発生するチップ表面の電界強度を緩和させる構造部を、「終端構造領域」と呼ぶことにする。
また濃度等の記載で、例えば１．０Ｅ１２／ｃｍ２という表示を用いるが、それは１．０×１０１２／ｃｍ２という意味である。また、各図の中に示された各層（ｐ層、ｎ層）の右に記載の＋（−）記号は、不純物濃度が相対的に他の層よりも高い（低い）ことを意味している。
前記ＶＬＤ領域とは、具体的には、以下の構造を意味する。つまり、活性端部からチップの外周端に向かって、終端構造領域に渡り、横方向拡散の部分（チップ表面に平行な向きの拡散）が互いに重なり合う複数の第２導電型拡散層が、形成される。このような複数の第２導電型拡散層が集合した領域を、ＶＬＤ領域と呼ぶ。典型的なＶＬＤ領域の構造は、ＶＬＤ領域の拡散深さが、活性端部近傍にて最も深く、チップ外周に向かって徐々に浅くなるような構造を有する。
本発明の基本的な構造について、図１を用いて説明する。
図１は、本発明の半導体装置の基本的な構造を示す要部断面図である。
ｎ型の半導体基体であるｎ型ドリフト層１の上面に、活性領域３１と終端構造領域３３が形成されている。活性領域３１については、本実施例では、例えばトレンチ型の金属（導電性ポリシリコン）-絶縁体（シリコン酸化膜）-半導体のいわゆるＭＯＳゲート構造を記載している。コンタクト抵抗低減のためのｐ＋領域７、７ａ、７ｂを介して、活性領域３１の上面のエミッタ電極１１に接するようにｎ型ドリフト層１より高濃度のｐ型ベース層５が設けられている。エミッタ電極１１と接するデバイスの表面から、ｐ型ベース層５を貫通してｎ型ドリフト層１に達するように、トレンチ（溝）が形成されている。前記トレンチの内側にはゲート酸化膜３を介して導電性のゲートポリシリコン４ａが埋め込まれている。トレンチの側壁には、エミッタ電極と接するようにｎ＋エミッタ層６ｂが形成されている。なお前記のＭＯＳゲート構造はトレンチ型に限らず、公知のプレーナー型であっても構わない。また、活性領域３１の中で終端構造領域３３に近い部分のＭＯＳゲート構造では、適宜ｎ＋エミッタ層６ｂを形成しない領域があっても構わない。また、図１の活性領域３１を示す矢印の左端には波線の記号が記載されているが、これは、図１の素子断面図の左端より左側にも、素子の活性領域を構成するＭＯＳゲート構造等が複数形成されていることを意味している。
活性端部３２には、ＭＯＳゲートは設けずに、エミッタ電極１１と接するｐ型ベース層５に加えて、ｐ型ベース層５よりも低濃度で且つ深い拡散のｐ型拡散層１７ａが設けられている。このｐ型拡散層１７ａが、ＶＬＤ領域１７の活性領域側（チップ内周側）の端部となる。なお、ｐ型拡散層１７ａがｐ型ベース層５よりも浅い拡散の場合もありうるが、その場合でもｐ型拡散層１７ａの濃度はｐ型ベース層５よりも低濃度である。
活性端部３２からチップ外周側に向かって、ｎ型ドリフト層１の上面に複数のｐ型拡散層１７ａ〜１７ｄが形成されている。それぞれのｐ型拡散層１７ａ〜１７ｄの幅は、分離用酸化膜２の開口部３５の幅に応じて、形成されている。つまりチップの外周側端部にあたるチップ外周端４６に向かって、ｐ型拡散層１７ａ〜１７ｄのそれぞれの開口部３５の間隔は、徐々に狭くなる。相互に隣接するｐ型拡散層１７ａ〜１７ｄは、横方向拡散部分３４（ｐ型ドーパントが開口部３５からチップの表面に平行に拡散している部分）が互いに重なり合っている。活性領域３１に最も近い側のｐ型拡散層１７ａをＶＬＤ領域１７の最高濃度とする場合、互いに重なる横方向拡散部分３４の上部にあたる分離用酸化膜２の幅は６．０μｍである。ｐ型拡散層１７ａの開口部３５の幅は４０．５μｍである。続いてｐ型拡散層１７ｂの形成領域では、開口部３５の幅は例えば１０．５μｍとする。続いてｐ型拡散層１７ｃの形成領域では、開口部３５の幅は例えば５．５μｍとする。ＶＬＤ端部４４に最も近い領域のｐ型拡散層１７ｄについては、開口部３５の幅は例えば２．０μｍである。
また、ｐ型拡散層１７ａ〜１７ｄは、チップ内周側のｐ型拡散層１７ａから外周側のｐ型拡散層１７ｄに向かって、徐々にもしくは複数の段階を踏んで、拡散深さが浅くなっている。また、チップ内周側のｐ型拡散層１７ａから外周側のｐ型拡散層１７ｄに向かって、ｐ型拡散層１７ａ〜１７ｄの平均的な濃度が徐々にもしくは複数の段階を踏んで小さくなっている。なお平均的な濃度とは、単位面積当たりの深さ方向の総不純物濃度、もしくは深さ方向にて積分された単位面積当たりの不純物濃度のことであり、単位は例えばａｔｏｍｓ／ｃｍ２である。このｐ型拡散層１７ａ〜１７ｄの平均的な濃度分布の勾配は、上述のＶＬＤ領域１７の分離用酸化膜２の開口部３５の幅にて調整できる。つまり後述する製造方法の説明にあるように、分離用酸化膜２がｐ型ドーパントをイオン注入するときの遮蔽マスクとなる。そのため、ｐ型拡散層１７ａのように分離用酸化膜２の残し幅を短くし且つ開口部３５の幅を長くしている領域では、その領域のアクセプタの平均的な濃度は、注入されたｐ型ドーパントのドーズ量に十分近くなる。一方、ｐ型拡散層１７ｄのように分離用酸化膜２の残し幅を長くし且つ開口部３５の幅を短くしている領域では、その領域のアクセプタの平均的な濃度は、注入されたｐ型ドーパントのドーズ量よりも十分小さくなる。例えば、硼素のドーズ量をウェハー面内に渡って一定とする。図１のｐ型拡散層１７ｂにおいて、開口部３５の面積と、開口部３５に隣接し且つマスク遮蔽領域となる分離用酸化膜２の面積の比（以下、開口比率と呼ぶ）が、例えば４：１であるとする。このときｐ型拡散層１７ｂの平均的な総不純物量（以下、実効ドーズ量と呼ぶ）は、イオン注入されたｐ型ドーパントのドーズ量の８０％となる。さらにｐ型拡散層１７ｃにおいて、同様に開口比が１：１とすると、ｐ型拡散層１７ｂの実効ドーズ量はイオン注入ドーズ量の５０％となる。さらにｐ型拡散層１７ｄにおいて、同様に開口比が１：９とすると、ｐ型拡散層１７ｂの実効ドーズ量はイオン注入ドーズ量の１０％となる。このようにしてＶＬＤ領域１７の横方向濃度分布を調整することが可能である。さらに実効ドーズ量が小さくなるほど、同じ熱バジェットにおけるドーパントの拡散深さは浅くなるから、ＶＬＤ領域１７はチップ外周側に向かって徐々に浅くなる。以上のｐ型拡散層１７ａ〜１７ｄにて形成されている領域が、ＶＬＤ領域１７である。ＶＬＤ領域１７の上面には、分離用酸化膜２と層間絶縁膜８が覆われている。
ＶＬＤ領域１７のチップ外周側には、ＶＬＤ領域１７と長さＬｓＣだけ離間しており、且つｎ型ドリフト層１よりも高濃度のクリップｐ層１７ｅが形成されている。さらにクリップｐ層１７ｅのチップ外周側には、クリップｐ層１７ｅとは離間して、ｎ型ドリフト層１よりも高濃度のｎ型のチャンネルストッパー層６が形成されている。なおチャンネルストッパー層６は、ｎ型ドリフト層１よりも高濃度であればｐ型でも構わない。ここで、具体的なＶＬＤ領域１７のｐ型拡散層１７ａ〜１７ｄとクリップｐ層１７ｅの構造パラメータとその具体的な数値を、表１に記載しておく。なおＶＬＤ領域１７のｐ型拡散層１７ａ〜１７ｄについては、従来例で記述した図４０と重複し、且つ同じ条件である。
表１の最左列について、領域とは図１に記載された符号のことである。深さとは、それぞれのｐ型拡散層１７ａ〜１７ｄにおけるｐｎ接合４３の拡散深さである。幅とは、ｐ型拡散層１７ａ〜１７ｄそれぞれの領域の長さである。例えば、ｐ型拡散層１７ｂの長さとは、ｐ型拡散層１７ｂの開口部３５のうち活性領域３１側の端部から、ｐ型拡散層１７ｂのチップ外周側の開口部３５のチップ外周側端部までの距離である。表面濃度とは、ｐ型拡散層１７ａ〜１７ｄのチップ表面におけるｐ型アクセプタの濃度である。段数とは、それぞれのｐ型拡散層１７ａ〜１７ｄにおける開口部の個数である。さらに従来例とは、図４０に示すような、クリップｐ層１７ｅおよびクリップｎ層６ａのそれぞれの無いＶＬＤ構造である。
エミッタ電極１１は、ＶＬＤ領域１７よりも高濃度であるコンタクト用のｐ＋領域７、７ａおよび７ｂを介して、ｐ型ベース層５と接続している。またＶＬＤ領域１７の中でｐ型拡散層１７ａとｐ型拡散層１７ｂは、ｐ＋領域７、７ａおよび７ｂと、ｐ型ベース層５を介してエミッタ電極１１と接続している部分がある。ｐ＋領域７ａと７ｂに挟まれるｐ型拡散層１７ａの上面には、同上面に形成されたゲート酸化膜３を介して後述するゲートポリシリコンランナー４ｂが形成されている。
エミッタ電極１１には、ｐ＋領域７ｂと接続している部分からチップ外周側に向かって、長さがＭＦＰ１の庇が形成されている。またクリップｐ層１７ｅの上面には、クリップｐ層１７ｅよりも高濃度のｐ＋領域７ｂを介してクリップフィールドプレート１５ａが接続されている。このクリップフィールドプレート１５ａは、チップ内周側の庇の長さＭＦＰ４ａの方がチップ外周側の庇の長さＭＦＰ４ｂよりも長く形成されている。さらにチャンネルストッパー層６の上面にも、クリップフィールドプレート１５ａとは離間するようにストッパーフィールドプレート１５が設けられている。ここで、クリップフィールドプレート１５ａとストッパーフィールドプレート１５の離間している領域を、離間領域４０と呼ぶことにする。また、ストッパーフィールドプレート１５のチップ内周側の庇の長さをＭＦＰ２とする。活性領域３１の一部と終端構造領域３３の上面を保護するためのパシベーション膜１３が形成されている。
ｎ型ドリフト層１の下面側には、周知のｎ型フィールドストップ層９が形成され、さらにｎ型フィールドストップ層９の下面に隣接してｐ型コレクタ層１０が形成されている。ｐ型コレクタ層１０の下面には、コレクタ電極１４が接続されている。勿論、ｎ型フィールドストップ層９が無いＩＧＢＴの場合もある。
ＶＬＤ領域１７以外の構造についての構造パラメータは、以下の通りである。分離用酸化膜２の厚さは０．５μｍである。層間絶縁膜８の厚さは１．０μｍである。従来例の図４０に示している、チャンネルストッパー層６とＶＬＤ領域１７のｐ型拡散層１７ｄとの間の長さＬｓは、１４０μｍである。エミッタ電極１１の庇の長さＭＦＰ１は２３μｍである。ストッパーフィールドプレート１５におけるＭＦＰ２の長さは１３μｍである。チャンネルストッパー層６の長さは２６μｍである。ｐ型コレクタ層１０のピーク濃度は１．８Ｅ１７／ｃｍ３、 厚さ（拡散深さ）は０．８μｍである。ｎ型フィールドストップ層９のピーク濃度は２．２Ｅ１５／ｃｍ３で、厚さは２８．５μｍである。クリップｐ層１７ｅと再近隣のＶＬＤ領域１７のｐ型拡散層１７ｄの間の距離（ＬｓＣ）は約１１３μｍである。クリップフィールドプレート１５ａの活性領域側の庇の長さＭＦＰ４ａは１２μｍであり、チップ外周側の庇の長さＭＦＰ４ｂは６μｍである。
（作用）
本発明の基本的な構造における作用効果について、図２を用いて説明する。
図２は、図１に示した要部断面構成を基に、本発明の基本的な作用を示した模式図である。（ａ）は図１の素子表面部分のみを記述した要部断面図、（ｂ）は前記断面図においてデバイス表面から垂直に点Ｍを通る、深さ方向のカットラインに沿った電界強度分布図、（ｃ）は、（ａ）における点Ａから点Ｄへのデバイス表面に平行なカットラインに沿った電界強度分布図である。なお電界強度分布は、ＭＯＳゲートがオフの状態でコレクタ電極１４とエミッタ電極１１の間に素子のアバランシェ耐圧に相当する電圧が印加された状態における分布とする。
上記発明における半導体装置の構造の特徴は、前述のように、ＶＬＤ領域１７の外周側にクリップｐ層１７ｅを設けたことである。この構造上の特徴により、終端構造領域３３の上面に飛来した負の外部電荷４２に対して、空乏層がチップ外周側に広がることを抑えることができる。
つまり本発明の構造によれば、図２の（ｃ）にて示すように、（１）ＶＬＤ領域１７（図２（ａ）および（ｃ）のＡ−Ｂ区間）、（２）クリップｐ層１７ｅ近傍（同 Ｂ〜Ｃ点およびその近傍）、（３）クリップｐ層１７ｅとチャンネルストッパー層６の間（同 Ｃ−Ｄ区間）、の３つの領域で、相互に電位を分担しあうことで、耐圧つまり負担する電圧の低下を抑えている。ここで、クリップｐ層１７ｅ近傍とは、例えばクリップｐ層１７ｅの最も深い位置を中心として、前記中心から、およそクリップｐ層１７ｅの拡散深さのオーダーを半径とした円周までの領域を示すと思えばよい。他の位置における近傍についても、同程度のオーダーの距離を半径とした円周までの領域を想定すればよい。
まず外部電荷が十分少ないとき、具体的には外部電荷をＱｓｓとおくと、｜Ｑｓｓ｜≦１Ｅ１０／ｃｍ２のときを想定する。図２の（ｃ）において、太い実線の電界強度分布に相当する。このとき、終端構造領域は、主にＶＬＤ領域１７とクリップｐ層１７ｅの近傍の領域にて、印加された電圧を担う。つまり、クリップｐ層１７ｅの手前の点Ｃが最も高い電界強度を持ち、点Ｃから活性領域側（点Ａ）およびチップ外周側（点Ｄ）に向かって電界強度が減少する。この電界強度分布を横方向距離で積分した値が、印加電圧に相当する。
つぎに、正の外部電荷４１、すなわちＱｓｓ＞＋１Ｅ１０／ｃｍ２の外部電荷の場合を想定する。図２の（ｃ）において、細い点線の電界強度分布に相当する。この場合、ＳｉＯ２／Ｓｉ界面のＳｉ側表層は負に帯電するので、空乏層（等電位面）はチップの内周側にシフトする。一方でＶＬＤ領域１７は電界を緩和して空乏層をチップ外周側に広げる効果をもつ。そのため、クリップｐ層１７ｅにも空乏層は広がっている。このとき、クリップｐ層１７ｅの作用でクリップｐ層１７ｅ近傍（図２のＢ〜Ｃ近傍）に相補的な高電界領域が形成される。この高電界領域により、負担する電圧を低下させずに維持することが可能となる。
続いて負の外部電荷４２、すなわちＱｓｓ＜−１Ｅ１０／ｃｍ２の外部電荷の場合を想定する。図２の（ｃ）において、太い破線の電界強度分布に相当する。この場合、ＳｉＯ２／Ｓｉ界面のＳｉ側表層は正に帯電するので、空乏層（等電位面）はチップの外周側にシフトする。そのため、ＶＬＤ領域１７を示す区間Ａ−Ｂの電界強度はさらに小さくなるので、ＶＬＤ領域１７だけでは大きな電圧を担うことができなくなる。ここで前述のように本発明のクリップｐ層１７ｅを設けたことで、クリップｐ層１７ｅの近傍に相補的な高電界領域が形成される。さらにチャンネルストッパー層６の活性領域側手前（点Ｄ）で空乏層の広がりは止められるので、区間Ｃ−Ｄにも高電界領域が形成される。以上のように区間Ｂ−ＣおよびＣ−Ｄの高電界領域にて印加電圧を担うことができるので、負の外部電荷に対しても、耐圧を維持することが可能となる。
また、図２（ｂ）に、活性部の電界強度分布を模式的に示す。図２（ｂ）に示した電界強度分布図は、同じく図２（ａ）の素子断面図の左端において、点Ｍを通るように深さ方向にカットしたときの、カットラインに沿った分布である。活性領域３１において、ある電圧（Ｖ０）が印加されてアバランシェ降伏が発生するときの最大電界強度をＥｍａｘと置く。また同じく電圧（Ｖ０）が印加されたときに、正または負の外部電荷の有無を問わず終端構造領域３３の中で最大となる電界強度をＥｔｍとする。このとき、Ｅｍａｘ≧Ｅｔｍとなることが好ましい。耐圧とほぼ同じ電圧が素子に印加されると、アバランシェ降伏による電流が発生する。このアバランシェ電流は、ある１点に集中させずに、活性領域３１の全体に流れることが好ましい。なぜならば、終端構造領域３３のある１点で、活性領域３１よりも先にアバランシェ降伏が発生すると、アバランシェ電流はその１点に集中するため、場合によっては素子が破壊し、電圧を保持できなくなるためである。このような素子の破壊を回避するためには、終端構造領域３３よりも低い電圧にて活性領域３１の広い領域でアバランシェ降伏が起きるようにするとよい。換言すれば、同じ電圧（Ｖ０）が印加されているときに、Ｅｍａｘ≧Ｅｔｍとなることが好ましい。例えば本発明の場合、活性領域３１にて広く且つ一様に形成されているｐ型ベース層５にてアバランシェ降伏が生じるようにする。こうすることで、アバランシェ電流は活性領域３１の全体に且つ安定した状態で流れるようになる。その結果、終端構造領域３３への電流集中を回避することが可能となる。
また、一般的に前述の図４１に示すようにガードリング構造では、終端構造領域３３のチップに占める長さ（以下、エッジ長と呼ぶ）が長くなっていた。また外部電荷に対して尤度をもたせるために、さらにガードリング数を増やす必要があり、エッジ長の増加を助長していた。本発明では、このガードリング構造と類似したクリップｐ層１７ｅを、ＶＬＤ領域１７の外周側にあえて挿入している。こうすることで、むしろ上記（１）ＶＬＤ領域１７、（２）クリップｐ層１７ｅ近傍、（３）クリップｐ層１７ｅとチャンネルストッパー層６の間の３つの領域が相互に電位を分担することが可能となった。その結果、ガードリング構造よりもはるかに短い距離で、従来には無い耐電荷性を有することができるようになった。
本発明について、より好ましい実施の形態について説明する。
クリップｐ層１７ｅ近傍の空乏層領域について、図２（ｄ）に示す。図２（ｄ）は、図２（ａ）の点Ｃ近傍を拡大した図に、空乏層端５０を記した模式図である。ＭＯＳゲートがオフの状態でコレクタ電極１４とエミッタ電極１１との間に素子のアバランシェ耐圧に相当する電圧を印加したときを想定する。電圧を印加すると、図２（ｄ）に示すように、クリップｐ層１７ｅの内部に空乏層５３が広がる。このとき、クリップｐ層１７ｅ内部の空乏層５３の深さｍ（空乏層幅）が、クリップｐ層１７ｅの空乏化していない電荷中性領域５４の深さｎよりも大きいことが好ましい。ここで深さとは、チップ表面に垂直な方向の距離のことを言う。
クリップｐ層１７ｅの濃度が、全く空乏化しない程度に高い濃度であるとする。すると外部電荷によって空乏層（等電位面）がＶＬＤ領域１７の外周側にシフトする際、空乏層の広がりはクリップｐ層１７ｅで止められる。そのため、前述した図２（ｃ）のような電界強度の増加よりも極めて狭く且つ鋭い局所的な高電界点がクリップｐ層１７ｅの近傍にて発生し、アバランシェ電流が発生して耐圧が低下する。クリップｐ層１７ｅ近傍でこのようなピンポイントの局所的な高電界点が発生しないようにするには、クリップｐ層１７ｅの内部における等電位面の密度と空間勾配を小さくすればよい。そのためには、クリップｐ層１７ｅの内部に、出来るだけ空乏層５３を広げることが好ましい。クリップｐ層１７ｅの内部では、空乏層端５０の下側が空乏層５３である。点Ｄ近傍については、紙面に対して空乏層端５０の左側（活性領域３１側）が、空乏層５３である。よって図２（ｄ）に示すように、クリップｐ層１７ｅの中に広がる空乏層５３の深さｍ（空乏層幅）が、クリップｐ層１７ｅの空乏化していない電荷中性領域５４の深さｎよりも大きいことが好ましい。
以下、その理由をさらに詳しく説明する。クリップｐ層１７ｅが空乏化するときは、図２（ｄ）のように、表面の高濃度部分を除いて、クリップｐ層１７ｅの内部の広い範囲にわたり空乏層５３が広がっている。後述するように、アバランシェ耐圧に相当する電圧を印加したときにクリップｐ層１７ｅの空乏層５３が担っている電圧は、定格電圧の値にもよるが、例えば４０〜５０Ｖ程度である。この電位差を、クリップｐ層１７ｅの空乏層５３が担う。一方、アバランシェ降伏を起こす臨界積分濃度は、不純物濃度によらず、シリコンの場合ではおよそ１．２Ｅ１２ａｔｏｍｓ／ｃｍ２の一定値である。よって、拡散プロファイルがガウス関数に従うとして、拡散深さが１０μｍ以下であれば、空乏層端５０でのクリップｐ層１７ｅの濃度はおよそ１．０Ｅ１６ａｔｏｍｓ／ｃｍ３のオーダーとなる。ここで、クリップｐ層１７ｅの拡散深さを、例えば５μｍとする。またクリップｐ層１７ｅの深さ方向の空乏層幅ｍを、クリップｐ層１７ｅの電荷中性領域５４の幅ｎと同じとなるように、２．５μｍとする。このときクリップｐ層１７ｅ内部の電界強度分布が三角形に近似できるので、電界強度の最大値（最大電界強度）は、空乏層の２次元的な曲率を考慮しない場合で、およそ５０（Ｖ）×２／２．５（μｍ）＝４．０Ｅ５ Ｖ／ｃｍとなる。実際には、クリップｐ層１７ｅとその近傍の等電位面は、チップ表面に平行な方向と深さ方向に対して２次元的に湾曲しているので、電界強度の絶対値はさらに増加する。アバランシェ降伏を起こす臨界電界強度は、空乏層中の不純物濃度にもよるが、およそ３．０Ｅ５〜４．０Ｅ５ Ｖ／ｃｍである。よって、クリップｐ層１７ｅの拡散深さが５．０μｍのときは、クリップｐ層１７ｅの空乏層幅ｍがクリップｐ層１７ｅの電荷中性領域の深さｎよりも大きければ、最大電界強度は臨界電界強度よりも小さくできる。さらに、臨界積分濃度は不純物濃度によらず一定値であるから、空乏層端５０でのクリップｐ層１７ｅの濃度も不純物濃度にそれ程よらずに、上記の１．０Ｅ１６ａｔｏｍｓ／ｃｍ３のオーダーとなる。つまり、様々な定格電圧においても、この空乏層端５０でのクリップｐ層１７ｅの濃度は同じオーダーである。よって、クリップｐ層１７ｅの深さ方向の空乏層幅ｍが、クリップｐ層１７ｅの電荷中性領域の幅ｎよりも大きければ、クリップｐ層１７ｅの中で電界強度を十分吸収できるので、前述の局所的な高電界点の発生を抑えることができる。
また、ＶＬＤ領域１７のｐｎ接合４３の形状は、例えば図１に示すように、個々のｐ型拡散層１７ａ〜１７ｄの拡散形状を反映させた波状となる。このようにすると、ＶＬＤ領域１７における電界強度の分布は、個々のｐ型拡散層１７ａ〜１７ｄの底部にて高電界領域が形成され、その分だけ高い印加電圧を担うことが可能となる。
さらに、図４２に示すｐ型チャンネルストッパー層２２は、本発明では不要である。正の外部電荷が終端構造領域の表面に飛来すると、ｐ＋ガードリング２０ａ〜２０ｆに挟まれたｎ型の半導体基板のＳｉＯ２／Ｓｉ界面に電子蓄積層が誘起される。この電子蓄積層を、図４２ではｐ型チャンネルストッパー層２２が断ち切る。一方、本発明では、ＶＬＤ領域１７が広く設けられている。ＶＬＤ領域１７には、正の外部電荷が飛来しても電子蓄積層は形成され難い。したがって、ｐ型チャンネルストッパー層２２は本発明では不要である。
本発明の実施例１について、図３を用いて説明する。
図３は、本発明の実施例１にかかる半導体装置の要部断面図である。基本構成である図１に示した構造との相違点は、クリップｐ層１７ｅの活性領域側手前に、ｎ型ドリフト層１よりも高濃度のクリップｎ層６ａを形成していることである。
前述のように終端構造領域の上面に負の外部電荷が到達すると、ＳｉＯ２／Ｓｉ界面のＳｉ側表層は正に帯電する。特に濃度の低いｎ型ドリフト層１の界面部分（図２におけるＢ‐Ｃ間のＳｉ表面）には正孔が誘起され、正孔のチャンネル層が形成される。この正孔のチャンネル層を通して前記エミッタ電極１１と前記コレクタ電極１４間にリーク電流の経路が発生し、漏れ電流の原因になる。これに対して、クリップｎ層６ａにより、正孔のチャンネル層を断ち切ることが可能となる。
実施例１に固有な構造パラメータは、以下の通りである。図３において、クリップｎ層６ａの幅は約２．３μｍで、拡散深さは約３．０μｍである。クリップｎ層６ａの表面濃度は９．８Ｅ２０／ｃｍ３である。
以下図３を用いて、実施例１についてより好ましい実施の形態を記述する。
前記クリップｐ層１７ｅは前記クリップｎ層６ａよりも深いことが好ましい。
空乏層が終端構造領域３３をチップ内周側から外周側に向かって広がるとき、空乏層はクリップｎ層６ａで止められることなく、クリップｐ層１７ｅに達することができる。
また、前記クリップｎ層６ａは前記クリップｐ層１７ｅと隣接していることが好ましい。
この場合には、空乏層はクリップｎ層６ａにほとんどあたることなくクリップｐ層１７ｅに達するので、クリップｎ層６ａ近傍の電界強度が緩和される。
また、前記クリップｐ層１７ｅの表面にはクリップフィールドプレート１５ａが形成されていることが好ましい。
この場合には、クリップｐ層１７ｅの表面の電位は、クリップフィールドプレート１５ａの領域すべてに渡って固定される。よって外部電荷の飛来による等電位面の変化をさらに小さくすることができる。
また、前記クリップフィールドプレート１５ａのチップ内周側に向かう方向の庇の長さＭＦＰ４ａは、前記クリップフィールドプレート１５ａのチップ外周側に向かう方向の庇の長さＭＦＰ４ｂよりも長いことが好ましい。
クリップｐ層１７ｅ内部の空乏層の広がりは、チップ内周側の方がチップ外周側よりも大きくなる。そのため、クリップｐ層１７ｅのチップ内周側近辺の電界強度が増加する。よって、ＭＦＰ４ａをＭＦＰ４ｂよりも長くすることで、クリップｐ層１７ｅのチップ内周側近辺の電界を緩和できる。
また、クリップｎ層６ａは、分離用酸化膜２もしくは層間絶縁膜８を介してクリップフィールドプレート１５ａで覆われていることが好ましい。
クリップｎ層６ａはｎ型であり且つｎ型ドリフト層１よりも高濃度である。そのため、空乏層がクリップｎ層６ａに達したとき、電界強度は極めて大きく増加する。クリップフィールドプレート１５ａの内周側端部よりも外周側にクリップｎ層６ａを形成すれば、クリップｎ層６ａは分離用酸化膜２もしくは層間絶縁膜８を介してクリップフィールドプレート１５ａで覆われる。そのため、空乏層はクリップｎ層６ａには達することが無く、前記の電界強度の増加を防止することができる。
また、前記ＶＬＤ領域１７の外周側のＶＬＤ端部４４は、前記エミッタ電極１１のチップ外周側のエミッタ端部４５よりも外周側にあることが好ましい。
ＶＬＤ領域１７の電界緩和は、ＶＬＤ領域１７の上面にフィードプレートを設けず、ポテンシャル（等電位面）分布を概ね均一にすることで得られる。よってエミッタ電極１１のエミッタ端部４５をＶＬＤ端部４４よりもチップ内周側に設け、ＶＬＤ領域１７上面のフィールドプレートに覆われていない部分を広くすることが好ましい。
また、チャンネルストッパー層６にはストッパーフィールドプレート１５が備えられ、且つ前記クリップフィールドプレート１５ａが前記ストッパーフィールドプレート１５と離間する離間領域４０を有していることが好ましい。
前記離間領域４０の上面において、クリップフィールドプレート１５ａとストッパーフィールドプレート１５を離間させると、等電位面が前記離間領域４０に分布するようになる。その結果、前述のように空乏層がチップ外周部にシフトしても、この離間領域４０にて電圧を担うことが可能となる。
なお、図１および図３では、活性端部３２のチップ外周側に、ゲートポリシリコンランナー４ｂを記載している。ここでゲートポリシリコンランナー４ｂとは、以下の構成を意味する。例えばＩＧＢＴの単位セル（ゲートとｐ型ベース層およびｎ＋エミッタ層で構成される繰り返し周期構造の単位構造のこと）に形成されているゲートポリシリコン４ａを、例えば前記単位セルが集合している領域の端部にて１つの層にまとめる。これが、ゲートポリシリコンランナー４ｂである。このゲートポリシリコンランナー４ｂと、チップ表面のゲート端子と接続するための図示しないゲートパッド領域とを接続する。このようなゲートポリシリコンランナー４ｂは公知の技術である。本発明における実施形態の説明では、終端構造領域３３の中にゲートポリシリコンランナー４ｂを含めており、ＶＬＤ領域１７をゲートポリシリコンランナー４ｂの下部からチップ外周端に向かって形成している。
ここで、ゲートポリシリコンランナー４ｂとＶＬＤ領域１７の間に、ＶＬＤ領域１７よりも高濃度のｐ型ベース層５が形成されていてもよい。つまりＶＬＤ領域１７の最内周は、ＶＬＤ領域１７の中で最もｐ型ドーパント濃度が高い所である。よってｐ型ベース層５を形成しておいても終端構造領域３３の等電位面の分布には影響が少ない。むしろ濃度が高い分、外部電荷がゲートポリシリコンランナー４ｂ近傍の電位分布に与える影響も少なくなる。
次に、本発明の実施例１の半導体装置について、その製造方法を説明する。なお以下の説明では、各工程を示すそれぞれの図には記載されていない箇所の符号が登場することがあるが、それは図３に記載されているものと同じである。
図４から図１６は、本発明の実施例１にかかる半導体装置の製造方法を示す、各工程における要部断面図である。
（図４）（ａ）ｎ型ドリフト層１の上面に厚さ１．２μｍ前後の分離用酸化膜２を、熱酸化膜または堆積膜にて形成する。（ｂ）分離用酸化膜２の上にフォトレジスト１９を塗布し、フォトリソグラフィを実施する。
（図５）（ａ）続いてフォトレジスト１９をそのまま利用して、ｎ型ドリフト層１が露出するまで、分離用酸化膜２をウェット等方性エッチングまたはドライ異方性エッチングにより除去する。（ｂ）その後、フォトレジスト１９を除去しウェハーを洗浄する。（ｃ）続いて、熱酸化を行い表面に約５０ｎｍのスクリーン酸化膜２７を形成する。（ｄ）続いてウェハー全面に再びフォトレジスト１９を塗布し、フォトリソグラフィを実施する。（ｅ）その後、硼素イオンを加速エネルギー４５ｋｅＶ、ドーズ量３Ｅ１２／ｃｍ２にて注入する。その後、フォトレジスト１９を除去し、ウェハーを洗浄する。
（図６）（ａ）続いて、窒素雰囲気で１１００度℃、５時間のドライブインを行った後、ｎ型ドリフト層１の表面で約６００ｎｍの熱酸化膜領域２ａを１１５０℃のパイロジェニック酸化で形成する。それらの熱バッジェトで硼素が拡散されて、ＶＬＤ領域１７のｐ型拡散層１７ａ〜１７dとクリップｐ層１７ｅが形成される。前記のドーズ量（３Ｅ１２／ｃｍ２）の場合、この段階でクリップｐ層１７ｅの表面濃度は約１Ｅ１６／ｃｍ３、接合深さは５〜６μｍ程度となる。その結果、例えば図１の素子に耐圧程度の電圧が印加されたときにクリップｐ層１７ｅの内部に広がる空乏層の深さは、以下の通りである。前記のクリップｐ層１７ｅの表面濃度および接合深さのとき、図２（ｄ）に示したようなクリップｐ層１７ｅの内部に広がる空乏層の深さｍは約４μｍであった。つまり、素子表面からクリップｐ層１７ｅに残っている電荷中性領域（つまり空乏化していない領域）の深さｎは約１〜２μｍとなった。よって、クリップｐ層１７ｅの内部に広がる空乏層幅ｍの方が、前記電荷中性領域の深さｎよりも大きくなった。
（ｂ）その後、ウェハー全面にフォトレジスト１９を塗布し、フォトリソグラフィを実施して、トレンチエッチングのマスクとなる熱酸化膜領域２ａを選択エッチングするためのレジストをパターニングしてレジスト開口部４７ａを形成する。（ｃ）続いて酸化膜異方性エッチングを行いレジスト開口部４７ａの酸化膜を除去する。（ｄ）次にフォトレジスト１９を除去する。
（図７）（ａ）分離用酸化膜２と熱酸化膜領域２ａをマスクとしてシリコン異方性エッチングを実施し、トレンチ５２を形成する。トレンチの深さはデバイスの設計にもよるが、本実施例では５μｍである。さらに等方性のＣｈｅｍｉｃａｌ ｄｒｙ ｅｔｃｈｉｎｇ(ＣＤＥ)を行ってもよい。（ｂ）ウェハーの洗浄を行ってから、トレンチエッチングダメージを除去するために犠牲酸化をし、犠牲酸化膜２ｂを形成する。（ｃ）続いて酸化膜エッチングで犠牲酸化膜２ｂを除去し、ウェハーを洗浄する。（ｄ）続いてゲート酸化膜３を熱酸化もしくは堆積、あるいはそれらの組み合わせにより形成する。ゲート酸化膜３の厚さは、デバイスの設計にもよるが、本実施例では１００ｎｍとする。
（図８）トレンチを完全に充填するようにウェハー表面でドープドポリシリコンを堆積する。その後フォトリソグラフィを実施し、異方性または等方性のドライエッチングにてポリシリコンをエッチングして、トレンチゲートのゲートポリシリコン４ａとゲートポリシリコンランナー４ｂを形成する。そしてフォトレジスト１９を除去し、ウェハーを洗浄する。
（図９）（ａ）その後、ウェハー全面にフォトレジスト１９を塗布し、フォトリソグラフィを実施しレジスト開口部４７ｂを形成してから、（ｂ）フォトレジスト１９をマスクに硼素イオン注入を実施する。イオン注入の条件はデバイスの設計にも依存するが、たとえば、１００ｋｅＶ、２．５Ｅ１３／ｃｍ２とする。（ｃ）その後、フォトレジスト１９を除去し、ウェハーを洗浄する。（ｄ）ここで、以降の工程にてクリップｎ層６ａ、ｎ＋エミッタ層６ｂ、コンタクト用のｐ＋領域７、７ａ〜７ｄを形成し易くするために、ウエットエッチングでウェハー表面の酸化膜厚さを薄くしておく。
（図１０）（ａ）続いて、図９（ｂ）で注入した硼素イオンの拡散を非活性雰囲気にて実施し、ｐ型ベース層５を形成する。ｐ型ベース層５の拡散に必要な熱バッジェトはデバイスの設計にも依存するが、たとえば、１１００℃、２２０分、窒素雰囲気とする。（ｂ）続いてウェハー全面にフォトレジスト１９を塗布し、フォトリソグラフィを実施し、レジストをパターニングしてレジスト開口部４７ｃを形成する。（ｃ）その後、砒素イオン注入を実施する。砒素イオン注入の条件は素子の設計にも依存するが、たとえば、２０ｋｅＶ，４〜５Ｅ１５／ｃｍ２とする。（ｄ）その後、フォトレジスト１９を除去してウェハーを洗浄する。（ｅ）その後熱処理にて（ｃ）で注入した砒素イオンを活性化してｎ＋エミッタ層６ｂ、チャンネルストッパー層６、およびクリップｎ層６ａを形成する。前記熱処理の熱バッジェトの一例としては、窒素雰囲気、１１００℃、３０分である。
（図１１）（ａ）フォトリソグラフィを行い、フォトレジスト１９をパターニングし、レジスト開口部４７を形成する。（ｂ）続いて、硼素のイオン注入を実施する。その条件はデバイスの設計にも依存するが、たとえば、１５０ｋｅＶ、２〜３Ｅ１５／ｃｍ２とする。
（図１２）（ａ）続いてフォトレジストを除去してウェハーを洗浄する。（ｂ）その後例えば９７０℃３０分にて熱処理を行い、図１１（ｂ）で注入された硼素が活性化され、ｐ＋領域７、７ａ、７ｂ、７ｄが形成される。
（図１３）（ａ）ウェハーの上面に層間絶縁膜８を堆積する。層間絶縁膜８はたとえば、高温の気相化学成長法（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）酸化膜（ＨＴＯ）とボロン・リンシリケートガラス（ＢＰＳＧ）膜の複合膜にする。層間絶縁膜８の厚さの一例として、たとえば、ＨＴＯの厚さは２００ｎｍとし、ＢＰＳＧの厚さは１０００ｎｍとする。続いて、９７０℃、２０分、窒素雰囲気で上記複合膜をアニーリングする。（ｂ）フォトリソグラフィを実施してフォトレジスト１９をパターニングし、レジスト開口部４７ｄを形成する。（ｃ）続いて異方性エッチングによりレジスト開口部４７ｄの層間絶縁膜８をエッチングし、後に形成する電極と下地のシリコンとのコンタクト部を開口する。（ｄ）そしてフォトレジスト１９を除去し、ウェハーを洗浄する。
（図１４）（ａ）ウェハーの表面にバックグラインディングテープ１８を貼り付け、ウェハーの裏面に対して化学機械研磨４８（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｓｈｉｎｇ， ＣＭＰ）を施し、ウェハーを薄くする。（ｂ）続いてウェハーの裏面にｎ型フィールドストップ層９を形成するためのｎ型ドーパントイオン（リン、セレン、水素等）を注入する。イオン注入のドーズ、加速エネルギーは適宜選択する。続いてｐ型コレクタ層１０を形成するために硼素イオン注入を実施する。硼素イオン注入のドーズ、加速エネルギーは適宜選択する。（ｃ）その後、前記バックグラインディングテープ１８を外し、熱ドライブまたはレーザアニールにてｎ型フィールドストップ層９とｐ型コレクタ層１０を活性化する。熱ドライブの場合、熱バッジェトの一例として９５０℃、３０分、窒素雰囲気とする。
（図１５）続いて図示しないが、ウェハーを洗浄してウットエッチングでコンタクト底面の自然酸化膜を除去する。（ａ）その後ウェハーの表面に、バリアーメタル（例えばＴｉ／ＴｉＮ ２００ｎｍ／５０ｎｍ）をスパッタしてから、Ａｌ・Ｓｉ電極材をスパッタし、エミッタ電極１１用の金属膜４９を形成する。なおバリアーメタルは無くても構わない。または図示しないが必要に応じて、バリアーメタルを形成した後、タングステン膜をＣＶＤ法にて堆積して、エッチバックまたはＣＭＰによりコンタクトホールにタングステン・プラグを形成してから、Ａｌ・Ｓｉの電極材をスパッタして表面の電極層を形成してもよい。（ｂ）続いてフォトリソグラフィを行い、フォトレジスト１９をパターニングしてレジスト開口部４７ｅを形成する。（ｃ）続いてエッチングを実施してレジスト開口部４７ｅの金属膜４９を除去し、エミッタ電極１１とクリップフィールドプレート１５ａ、ストッパーフィールドプレート１５を形成する。その後、フォトレジスト１９を除去する。
（図１６）ウェハー表面に、組成がＳｉ３Ｎ４に近いシリコン窒化膜を、膜厚が３００ｎｍ程度になるように形成し、パシベーション膜１３とする。あるいはシリコン窒化膜とは別に、宇宙線劣化を抑制するポリイミド膜を厚さ２８μｍにて形成してもよい。フォトリソグラフィとエッチング工程を経て、エミッタ電極１１と図示しないゲート電極のパッドを形成する。最後に、ウェハーの裏面にＡｌ・Ｓｉ電極材と、パッケージとの良好な半田付けに必要なＴｉ／Ｎｉ／Ａｕ等をスパッタリングにより形成し、コレクタ電極１４として図３に示す終端構造を完成する。
なお、ＶＬＤ領域の形成にあたり、前述の図５における硼素イオン注入のドーズ量は、同じく図９におけるｐ型ベース層５の形成のための硼素イオン注入のドーズ量よりも、小さいことが好ましい。ｐ型ベース層５のドーズ量よりもＶＬＤ領域のドーズ量の方が大きいとすると、空乏層がｐ型ベース層５からチップ外周側に向かってＶＬＤ領域１７の中を広がるときに、ＶＬＤ領域１７の濃度の方が高いと、空乏層が広がり難くなる。すると前述の本発明の作用である、３領域（（１）ＶＬＤ領域１７、（２）クリップｐ層１７ｅの近傍、（３）クリップｐ層１７ｅとチャンネルストッパー層６の間）での電位の相互分担が出来なくなる。ＶＬＤ領域では、空乏層が外周側に容易に広がるようにすることが必要であるから、ＶＬＤ領域の硼素ドーズ量はｐ型ベース層５の硼素ドーズ量よりも小さいことが好ましい。また、ＶＬＤ領域の硼素ドーズ量をｐ型ベース層５の硼素ドーズ量よりも小さくすると、当然アクセプタ濃度の高いｐ型ベース層５の濃度がＶＬＤ領域よりも高くなる。すると、ｐ型ベース層５の方がＶＬＤ領域よりも低い電圧においてアバランシェ降伏が生じる。その結果、図２を用いて前述したように、活性領域３１の方にアバランシェ電流が流れるようになる。よって、終端構造領域３３への電流集中を回避することができる。
次に、本発明の実施例１の製造方法について、変形例を説明する。
図１７から図２１は、本発明の実施例１における製造方法における変形例について、各工程における要部断面を示した図である。前述の図４および図５の工程では、ＶＬＤ領域１７形成の硼素イオン注入は１回であった。それを本変形例では、複数回に分けたことが相違点である。まず図４（ａ）から図５（ｃ）までの工程を実行する。
（図１７）（ａ）続いてウェハー全面に再びフォトレジスト１９を塗布し、フォトリソグラフィを実施する。このとき、図３のｐ型拡散層１７ａとクリップｐ層１７ｅの形成予定領域のみ開口するようにパターニングする。（ｂ）その後、硼素イオンを４５ｋｅＶ、１Ｅ１２／ｃｍ２で注入する。この硼素イオン注入では、図３のｐ型拡散層１７ａの部分にイオン注入をしたことになる。（ｃ）その後、フォトレジスト１９を除去し、ウェハーを洗浄する。
（図１８）（ａ）続いて、ウェハー全面に再びフォトレジスト１９を塗布し、フォトリソグラフィを実施する。このとき、図３のｐ型拡散層１７ｂの形成予定領域のみ開口するようにパターニングし、イオン注入開口部５１ａを形成する。（ｂ）その後、硼素イオンを４５ｋｅＶ、１Ｅ１２／ｃｍ２で注入する。この硼素イオン注入では、図３のｐ型拡散層１７ｂの部分にイオン注入をしたことになる。（ｃ）その後、フォトレジスト１９を除去し、ウェハーを洗浄する。
（図１９）（ａ）続いて、ウェハー全面に再びフォトレジスト１９を塗布し、フォトリソグラフィを実施する。このとき、図３のｐ型拡散層１７ｃの形成予定領域のみ開口するようにパターニングし、イオン注入開口部５１ｂを形成する。（ｂ）その後、硼素イオンを４５ｋｅＶ、０．５Ｅ１２／ｃｍ２で注入する。この硼素イオン注入では、図３のｐ型拡散層１７ｃの部分にイオン注入をしたことになる。（ｃ）その後、フォトレジスト１９を除去し、ウェハーを洗浄する。
（図２０）（ａ）続いて、ウェハー全面に再びフォトレジスト１９を塗布し、フォトリソグラフィを実施する。このとき、図３のｐ型拡散層１７ｄの形成予定領域のみ開口するようにパターニングし、イオン注入開口部５１ｃを形成する。（ｂ）その後、硼素イオン４５ｋｅＶ、０．５Ｅ１２／ｃｍ２で注入する。この硼素イオン注入では、図３のｐ型拡散層１７ｄの部分にイオン注入をしたことになる。（ｃ）その後、フォトレジスト１９を除去し、ウェハーを洗浄する。
（図２１）続いて、窒素雰囲気で１１００度℃、５時間のドライブインを行った後、ｎ型ドリフト層１の表面で約６００ｎｍの熱酸化膜領域２ａを１１５０℃の周知のパイロジェニック酸化で形成する。これらのドライブインとパイロジェニック酸化の熱バッジェトにより、ＶＬＤ領域のｐ型拡散層１７ａ〜１７ｄとクリップｐ層１７ｅが形成される。以降の製造プロセスは、図６（ｂ）以降と同じ手続きを踏めばよい。
本変形例では、複数回（４回）に硼素イオン注入を分けた。そのため、正確にはＶＬＤ領域の平均的な濃度分布は、図４〜図１６の処理結果とは若干異なるが、総ドーズ量は同じであり、電界緩和と電位分担の機能は同じである。また、イオン注入の回数は本実施例の４回に限る必要はない。このようにＶＬＤ領域の形成のために、硼素イオン注入を複数回に分けると、マスク工程の工程数は増えるものの、電界緩和と電位分担の機能を細かくチューニングすることが可能となる。
図２２は、実施例１と従来例における耐圧の表面電荷依存性を示したグラフである。従来例のＶＬＤ領域のみの構造では、負の電荷、特に−０．９Ｅ１２／ｃｍ２以下で耐圧が１２００Ｖ以下に低下していることが分かる。これは、従来例でＱｓｓが−０．９Ｅ１２／ｃｍ２以下の場合、空乏層がチャンネルストッパー層にパンチスルーするのと、空乏層のチップ外周側のシフトにより終端構造領域３３で電圧を担うことができなくなるからである。
一方、実施例１の場合、−１．２Ｅ１２／ｃｍ２まで耐圧を１３００Ｖ以上に高く維持できている。
図２３は、実施例１と従来例について、デバイス降伏時（アバランシェ耐圧）のＳｉＯ２／Ｓｉ界面のＳｉ表面での電界強度分布である。Ｑｓｓは−１．０Ｅ１２／ｃｍ２である。従来例ではチャンネルストッパー層６の内側近辺が最大電界強度になり、ＶＬＤ領域に向かって減少する。一方、実施例１の場合、クリップｐ層１７ｅからＶＬＤ領域までの区間において電界強度が増加している。しかもその分布は横方向距離に対して一様である。さらに、負の外部電荷で空乏層がチップ外周側にシフトしやすいにも関わらず、ＶＬＤ領域の電界強度が従来例よりも高くなっている。つまり前述のように、クリップｐ層１７ｅの形成により、（１）ＶＬＤ領域１７、（２）クリップｐ層１７ｅの近傍、（３）クリップｐ層１７ｅとチャンネルストッパー層６、の３領域の間で、相互に電位を分担した結果である。
本発明の実施例２にかかる半導体装置について、図２４を用いて説明する。
図２４は、本発明の実施例２にかかる半導体装置の要部断面図である。実施例２における実施例１（図３）との相違点は、ＶＬＤ領域１７のｐ型拡散層１７ｄのチップ外周側に、ｎ型ドリフト層１よりも高濃度の表面ｐ型フィールド層１６ａを設けたことである。この表面ｐ型フィールド層１６ａは、ｐ型拡散層１７ｄおよびクリップｐ層１７ｅもしくはクリップｎ層６ａとは離間している。
表面ｐ型フィールド層１６ａのＳｉＯ２／Ｓｉ界面に沿う方向の長さＬは３０μｍである。表面ｐ型フィールド層１６ａのドーズ量は５．４Ｅ１１／ｃｍ２である。ｎ型ドリフト層１の濃度が９Ｅ１３／ｃｍ３の場合、表面ｐ型フィールド層１６ａのドーズ量は、好ましくは５〜８Ｅ１１／ｃｍ２の範囲にある。表面ｐ型フィールド層１６ａは、ｐ型拡散層１７ｄとは約９．３μｍ離れている。
外部電荷が負のとき、終端構造領域３３のＳｉ表面は正に帯電し、空乏層がチップ外周側にシフトする。特にｎ型ドリフト層１の濃度が小さいとき（例えば６Ｅ１３／ｃｍ３以下）、終端構造領域３３におけるｎ型ドリフト層１の表面にて空間電荷密度の絶対値が一層減少するので、空乏層は容易に広がるようになる。そのため、空乏層はクリップｐ層１７ｅを越えてｎ型のチャンネルストッパー層６にパンチスルーしやすくなる。パンチスルーにより、ＳｉＯ２／Ｓｉ界面には電子の蓄積層チャンネルが形成される。その結果リーク電流が増加するか、もしくは空間電荷密度の変化により耐圧が減少する。そのため、このｎ型ドリフト層１よりも高濃度の表面ｐ型フィールド層１６ａを形成することで、空乏層の広がりを抑制するほか、電子の蓄積層チャンネルを断つ効果を奏する。
本発明の実施例３にかかる半導体装置について、図２５を用いて説明する。
図２５は、本発明の実施例３にかかる半導体装置の要部断面図である。実施例３における実施例２（図２４）との相違点は、図２４の表面ｐ型フィールド層１６ａについて、ピーク濃度の位置をチップ表面からｎ型ドリフト層１の内部にシフトさせて、いわゆる埋め込み層と変更したことである。この埋め込み層を、埋め込みｐ型フィールド層１６ｂと呼ぶことにする。この埋め込みｐ型フィールド層１６ｂは、ｐ型拡散層１７ｄおよびクリップｐ層１７ｅもしくはクリップｎ層６ａとは離間している。図２９は、実施例２の表面ｐ型フィールド層１６ａおよび実施例３の埋め込みｐ型フィールド層１６ｂの深さ方向におけるドーピング濃度分布を示したグラフである。実施例３については、埋め込みｐ型フィールド層１６ｂピーク濃度が７．５Ｅ１５／ｃｍ３の方を「構造３−ａ」とする。構造３−ａの埋め込みｐ型フィールド層１６ｂのドーズ量は７．３Ｅ１１／ｃｍ２である。一方、ピーク濃度が１Ｅ１６／ｃｍ３の埋め込みｐ型フィールド層１６ｂの方を、「構造３−ｂ」とする。ドーズ量は９．８Ｅ１１／ｃｍ２である。構造３−ａおよび構造３−ｂのいずれも、埋め込みｐ型フィールド層１６ｂは、ｐ型拡散層１７ｄと約９．３μｍ離れている。
構造３−ａの埋め込みｐ型フィールド層１６ｂは、実施例２の表面ｐ型フィールド層１６ａに比べて、負の外部電荷に対して、空乏層の広がりを抑える効果が大きくなる。つまり、活性領域側から終端構造領域の表面付近を横方向に広がる空乏層は、最も濃度の高い位置が表面から深くなると、等電位面がより大きく湾曲するようになる。電界強度が等電位面の空間勾配に比例し、且つ電界強度がポアソンの式（ｄｉｖＥ＝ρ、Ｅは電界強度、ρは電荷密度）に従うから、埋め込みｐ型フィールド層１６ｂの近傍の電界強度は大きくなり、より大きな電圧を担うことが可能となる。
次に、本発明の実施例２もしくは３の半導体装置について、その製造方法を説明する。実施例２の製造方法は、主に２通りある。一つは、図２６に示すように、実施例１におけるＶＬＤ領域のイオン注入工程で、表面ｐ型フィールド層１６ａの形成領域にもレジストの開口部３５ａを形成して硼素をイオン注入する方法である。この方法により、ＶＬＤ領域と同様の濃度分布にて表面ｐ型フィールド層１６ａが形成される。２つ目は、以下の通りである。まずコンタクト用のｐ＋領域７等を形成した後に、図２７（ａ）にて示すように、レジストを塗布してフォトリソグラフ法を行い、表面ｐ型フィールド層１６ａの形成予定領域のみレジストを開口させた開口部３５ｂを形成する。続いて図２７（ｂ）のようにエッチングにて分離用酸化膜２を開口する。そして図２７（ｃ）に示すように追加の硼素イオン注入を行った後フォトレジスト１９を除去する。続いて図２７（ｄ）に示すように、９５０℃３０分程度の熱処理を行い、表面ｐ型フィールド層１６ａを形成する方法である。構造３−ａあるいは構造３−ｂの製造方法についても、実施例２の製造方法と同様である。特に埋め込みｐ型フィールド層１６ｂの場合、埋め込みｐ型フィールド層１６ｂのピーク濃度の位置が深いため、前述の２つ目の方法の方が、単独で埋め込みｐ型フィールド層１６ｂを形成することが可能となる。例えば硼素のイオン注入の加速エネルギーを、例えば１００ｋｅＶ以上で２．３ＭｅＶ以下の範囲にすれば、埋め込み層の形成が可能である。
図２８は、実施例２、実施例３（構造３−ａ、構造３−ｂ）および実施例１について、耐圧の表面電荷依存性を示したグラフでる。実施例１は、図２２にて示したように従来例よりは耐圧の表面電荷依存性が改善しているものの、−０．５Ｅ１２／ｃｍ２では１１００Ｖまで耐圧が減少している。一方、実施例２のように表面ｐ型フィールド層１６ａを設けることで、前述の作用の結果、同電荷で１２００Ｖ以上の耐圧を示すようになった。また埋め込みｐ型フィールド層１６ｂの場合、ドーズ量が７．３Ｅ１１／ｃｍ２では−０．８Ｅ１２／ｃｍ２以下で耐圧が減少しているものの、ドーズ量を高くして９．８Ｅ１１／ｃｍ２とすることで耐圧の低下を抑えることができた。
図３０に、実施例２と構造３−ａのアバランシェ降伏時における静電ポテンシャル（等電位面）分布を示す。それぞれ図３０（ａ）が実施例２、図３０（ｂ）が構造３−ａの場合である。Ｑｓｓは−７．５Ｅ１１／ｃｍ２である。等電位面の間隔は、４３．３Ｖである。実施例２と構造３−ａの間の等電位面分布の相違点は、表面（図の上側）の太い破線で囲ったｐ型フィールド層近傍に見られる。すなわち構造３−ａの方が、より深い位置で等電位面を湾曲させていることがわかる。この湾曲が、電界強度を増加させ、高い電圧を担うことを可能にしている。
なお、実施例２と構造３−ａいずれの場合も、クリップｐ層は２本の等電位面に挟まれていることが分かる。つまりクリップｐ層が担っている電圧は、およそ上記の等電位面の間隔であり、４０〜５０Ｖである。
本発明の実施例４にかかる半導体装置について、図３１を用いて説明する。
図３１は、本発明の実施例４にかかる半導体装置の要部断面図である。実施例４の実施例１（図３）との相違点は、以下の通りである。ｐ型拡散層１７ｂの表面に形成された分離用酸化膜２および層間絶縁膜８を、紙面の奥行きの方向（以下、長手方向と呼ぶことにする）において部分的に複数開口し、開口部３５ｃを形成する。そして開口部３５ｃに、新たにＶＬＤフィールドプレート１１ａをコンタクト用のｐ＋領域７ｃとともに設ける。ＶＬＤフィールドプレート１１ａのチップ外周側の庇の長さをＭＦ３ｂとする。
長手方向において隣り合う開口部３５ｃの間隔は、チップ内周側から外周側に向かう方向における開口部３５ｃの幅よりも１６倍以上あることが好ましい。たとえば、開口部３５ｃの長さが６μｍの場合、開口部３５ｃの長手方向の間隔は１００μｍ以上であることが好ましい。負の外部電荷の飛来によりＳｉＯ２／Ｓｉ界面の電荷が正に帯電した場合、ＶＬＤ領域１７に広がる空乏層は、ｐ＋領域７ｃまで延びてくる。このとき、ｐ＋領域７ｃの場所では空乏層の伸びが阻害される。したがって、もし長手方向の全域にｐ＋領域７ｃがある場合、特異な高電界領域がｐ＋領域７ｃ近傍に発生するため、耐圧は低下する。そこで、ｐ＋領域７ｃを部分的に配置することで、長手方向にて隣り合うｐ＋領域７ｃに挟まれた箇所では、空乏層伸びは確保される。よって耐圧の低下を抑えることができる。
さらに長手方向で隣り合うｐ＋領域７ｃの間の層間絶縁膜８の上に、ｐ＋領域７ｃに接続されたＶＬＤフィールドプレート１１ａが、ｐ＋領域７ｃに対応して部分的に点在することも特徴である。このＶＬＤフィールドプレート１１ａにより、チップの表面において、ｐ＋領域７ｃとｐ型拡散層１７ｃおよびｎ型ドリフト層１の間の電界強度が若干増加し、耐圧が増加する。またその向上された耐圧分に応じて、ＶＬＤ領域１７の長さを短縮できる。つまり部分的なＶＬＤフィールドプレート１１ａの形成の目的は、正の外部電荷の飛来に対して、ＶＬＤ領域１７の内部にて電界強度を若干増加させ、なお且つ電界強度の増加が強すぎないようにチップ外周側へ電界強度を緩和させることで、耐圧を向上させてＶＬＤ領域１７の長さを短縮することである。
本実施例デバイスのプロセスフローは、実施例１のプロセスフローと同一である。ｐ＋領域７、７ａ、７ｂの形成と同時にｐ＋領域７ｃを形成する。層間絶縁膜８に、コンタクトの形成と同時にｐ＋領域７ｃへのコンタクトを形成する。エミッタ電極１１およびストッパーフィールドプレート１５，クリップフィールドプレート１５ａと同時にＶＬＤフィールドプレート１１ａを形成する。
図３２は、実施例４について、耐圧の表面電荷依存性を示したグラフである。ｎ型ドリフト層１の濃度は６Ｅ１３／ｃｍ３である。図３２の凡例における「Ｄ８Ｃ４Ｂ８」は、ＶＬＤ領域のｐ型拡散層１７ｄが８個、ｐ型拡散層１７ｃが４個、ｐ型拡散層１７ｂが８個であることを示す。ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃの追加を除いた他のパラメータは実施例１と同一である。 凡例の「Ｄ８Ｃ４Ｂ６」はＶＬＤ領域のｐ型拡散層１７ｄが８個、ｐ型拡散層１７ｃが４個、ｐ型拡散層１７ｂがＤ８Ｃ４Ｂ８よりも２個少なく、６個である。ＶＬＤ領域の構成、およびＶＬＤフィールドプレート１１ａと７ｃの追加を除いた構成は、実施例１と同一である。ＶＬＤフィールドプレート１１ａの長さを、ｐ＋領域７ｃのチップ外周側にてｐ＋領域７ｃと隣接する分離用酸化膜２の中心から、ＶＬＤフィールドプレート１１ａのチップ外周側端部までの距離、ＭＦＰ３ｂとし、値を５μｍとした。
図３２から、正の外部電荷が１Ｅ１２／ｃｍ２のときには、ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを設けることにより、Ｄ８Ｃ４Ｂ８の素子は５８Ｖ、Ｄ８Ｃ４Ｂ６の素子は１６０Ｖ、耐圧が高くなる。
ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを有するＤ８Ｃ４Ｂ６の方にて耐圧増加分が大きい理由は、以下のとおりである。Ｄ８Ｃ４Ｂ８では、ｐ＋領域７ｃとｐ＋領域７ｂの間に、６個のｐ型拡散層１７ｂがある。ここで、チップ表面のｐ型拡散層１７ｃのチップ外周側端部からｐ型拡散層１７ｄのチップ外周側端部までの距離は９３．３μｍである。一方、ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを有するＤ８Ｃ４Ｂ６では、ｐ＋領域７ｃとｐ＋領域７ｂの間に、４個のｐ型拡散層１７ｂがある。チップ表面のｐ＋領域７ｃのチップ外周側端部からｐ型拡散層１７ｄのチップ外周側端部までの距離は９３．３μｍである。つまり、ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを有する素子においては、前述の作用効果により、Ｄ８Ｃ４Ｂ６の素子はＤ８Ｃ４Ｂ８素子の耐圧と近くなる。その結果、ｐ型拡散層１７ｂの個数を二つ減少しても耐圧を維持することができるので、終端構造領域の長さも、約２５μｍも短くすることができる。
本発明の実施例５にかかる半導体装置について、図３３を用いて説明する。
図３３は、本発明の実施例５にかかる半導体装置の要部断面図である。実施例５の特徴は、埋め込みｐ型フィールド層１６ｂを有する実施例３（図２５）において、実施例４（図３１）に示したＶＬＤフィールドプレート１１ａを設けたことである。なお実施例３ではなく、表面ｐ型フィールド層１６ａを有する実施例２（図２４）においてＶＬＤフィールドプレート１１ａを設けても、勿論構わない。実施例５の製造は、実施例４のプロセスフローに実施例２、あるいは実施例３のプロセスフローを組み込むことで容易に形成できる。
図３４は、実施例５について、耐圧の表面電荷依存性を示したグラフでる。ｎ型ドリフト層１の濃度は９Ｅ１３／ｃｍ-３である。凡例内の表示であるＤ８Ｃ４Ｂ８およびＤ８Ｃ４Ｂ６については、実施例４と同じである。
図３４から、正の外部電荷が１Ｅ１２／ｃｍ-２のときには、ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを設けることにより、Ｄ８Ｃ４Ｂ８の素子は５８Ｖ、Ｄ８Ｃ４Ｂ６の素子は５５Ｖ、耐圧が高くなる。
ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを有するＤ８Ｃ４Ｂ６の耐圧増加分が大きい理由は、以下のとおりである。Ｄ８Ｃ４Ｂ８では、ｐ＋領域７ｃとｐ＋領域７ｂの間に、６個のｐ型拡散層１７ｂがある。一方、ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを有するＤ８Ｃ４Ｂ６では、ｐ＋領域７ｃとｐ＋領域７ｂの間に、４個のｐ型拡散層１７ｂがある。チップ表面のｐ＋領域７ｃのチップ外周側端部からｐ型拡散層１７ｄのチップ外周側端部までの距離は、いずれも９３．３μｍである。
つまり、ＶＬＤフィールドプレート１１ａとｐ＋領域７ｃを有する素子においては、前述の作用効果により、Ｄ８Ｃ４Ｂ６の素子はＤ８Ｃ４Ｂ８素子の耐圧と近くなる。その結果、ｐ型拡散層１７ｂの個数を二つ減少しても耐圧を維持することができるので、終端構造領域の長さも、約２５μｍも短くすることができる。
本発明の実施例６にかかる半導体装置について、図３５を用いて説明する。
図３５は、本発明の実施例６にかかる半導体装置の要部断面図である。実施例６における実施例１（図３）との相違点は、ＶＬＤ領域１７のｐ型拡散層１７ａ〜１７ｄのｐｎ接合面が実施例１に示すように波状ではなく、広く重なり合い、包絡線２８を形成していることである。この包絡線２８は、イオン注入時のフォトレジスト開口部を実施例１などにおける開口部の幅よりも狭めるか、あるいは（図１における）互いに隣接する横方向拡散部分３４の重なりが広くなるよう熱拡散の熱バジェットを高くすると良い。熱バジェットは周知の方法において、例えば最大温度を５０〜１００℃増加させるか、拡散時間を数時間増加させればよい。あるいは、後述するように、ＶＬＤ領域１７のための硼素イオン注入において、厚さにテーパー（山の斜面のようなスロープ形状）を持たせた酸化膜を通してイオン注入する方法によっても得られる。
このようにすると、アクセプタの濃度分布がさらに滑らかになり、ＶＬＤ領域の空乏層は一層広がりやすくなる。
本発明の実施例７にかかる半導体装置について、図３６および図３７を用いて説明する。
図３６および図３７は、本発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。実施例７における実施例１との相違点は、図５（ｃ）におけるスクリーン酸化膜２７に、厚さの分布を持たせたことである。つまり、例えば図３５におけるＶＬＤ領域１７の中で最も濃度の高い部分をｐ型拡散層１７ａおよび１７ｂとする。これらのｐ型拡散層１７ａおよび１７ｂを形成する領域のスクリーン酸化膜２７ａの厚さは、実施例１と同じとする。次に濃度の高いｐ型拡散層を１７ｃの部分を形成する部分のスクリーン酸化膜２７ｂの厚さを、さらに厚くする。最も濃度の低いｐ型拡散層１７ｄの部分を形成する部分のスクリーン酸化膜２７ｃの厚さを、最も厚くする。このようにすると、図３６に示すような複数の厚さを持つスクリーン酸化膜２７ａ〜２７ｃが形成される。そして同じく図３６に示すように、硼素をイオン注入する。このとき、スクリーン酸化膜の厚さが厚いほど、イオン注入された硼素のシリコン表面からの飛程が浅くなる。その後のドライブイン工程により、図３７に示すようなｐ型拡散層１７ａ〜１７ｄにて構成されるＶＬＤ領域１７とクリップｐ層１７ｅが形成される。
本発明の実施例８にかかる半導体装置について、図３８および図３９を用いて説明する。
図３８および図３９は、本発明の実施例８にかかる半導体装置の製造工程を示す要部断面図である。実施例８における実施例１との相違点は、図５における分離用酸化膜２に、厚さの分布を持たせたことである。
（図３８）（ａ）ｎ型ドリフト層１の表面に熱酸化にて形成した分離用酸化膜２の上面に、フォトリソグラフィを実施する。（ｂ）フォトレジスト１９をマスクに、ＶＬＤ領域を形成する予定の領域に、分離用酸化膜２の表面にダメージを与えるための砒素をイオン注入する。砒素のイオン注入の条件は、例えばドーズ量が１Ｅ１５ａｔｏｍｓ／ｃｍ２、加速エネルギーが４０ｋｅＶである。勿論、加速エネルギーと分離用酸化膜２の厚さとの関係は、注入された砒素イオンがｎ型ドリフト層１に到達せず、しかも分離用酸化膜２の表面に飛程がくるような範囲の条件とする。（ｃ）続いてフォトレジスト１９を除去し、再度、分離用酸化膜２の上面にフォトレジスト１９を塗布し、フォトリソグラフ法によりパターニングする。（ｄ）続いてフォトレジスト１９をマスクとして、ウェットエッチングにて分離用酸化膜２をエッチングする。そのとき、（ｂ）にてダメージを与えた領域のみ、分離用酸化膜２の上面のエッチングレートが極めて大きくなる。そのため、分離用酸化膜２の表面がテーパー形状となり、テーパー酸化膜３７が形成される。（ｅ）その後、フォトレジスト１９を除去し、ウェハーを洗浄する。
（図３９）（ａ）続いて、スクリーン酸化膜２７を５００ｎｍの厚さで形成する。（ｂ）その後、再びフォトレジスト１９を塗布する。（ｃ）続いて、フォトリソグラフ法によりフォトレジスト１９をパターニングし、硼素をイオン注入する。硼素イオン注入の条件は、例えば加速エネルギー４５ｋｅＶ、ドーズ量３Ｅ１２／ｃｍ２である。（ｄ）その後、フォトレジスト１９を除去後ウェハーを洗浄し、ドライブインを経て、ｐ型拡散層１７ａ〜１７ｄが形成される。ｐ型拡散層１７ａ〜１７ｄのｐｎ接合面は、テーパー酸化膜の形状を反映して包絡線２８を形成する。
１ ｎ型ドリフト層
２ 分離用酸化膜
２ａ 熱酸化膜領域
２ｂ 犠牲酸化膜
３ ゲート酸化膜
４ａ ゲートポリシリコン
４ｂ ゲートポリシリコンランナー
５ ｐ型ベース層
６ チャンネルストッパー層
６ａ クリップｎ層
６ｂ ｎ＋エミッタ層
７，７ａ，７ｂ，７ｃ, ７ｄ ｐ＋領域
８ 層間絶縁膜
９ ｎ型フィールドストップ層
１０ ｐ型コレクタ層
１１ エミッタ電極
１１ａ ＶＬＤフィールドプレート
１３ パシベーション膜
１４ コレクタ電極
１５ ストッパーフィールドプレート
１５ａ クリップフィールドプレート
１６ａ 表面ｐ型フィールド層
１６ｂ 埋め込みｐ型フィールド層
１７ ＶＬＤ領域
１７ａ，１７ｂ，１７ｃ，１７ｄ ｐ型拡散層
１７ｅ クリップｐ層
１８ バックグラインディングテープ
１９ フォトレジスト
２０ａ，２０ｂ，２０ｆ ｐ＋ガードリング
２１ａ，２１ｅ フィールドプレート
２２ ｐ型チャンネルストッパー層
２３ ｎ型チャンネルストッパー層
２７，２７ａ，２７ｂ，２７ｃ スクリーン酸化膜
２８ 包絡線
３１ 活性領域
３２ 活性端部
３３ 終端構造領域
３４ 横方向拡散部分
３５，３５ａ，３５ｂ，３５ｃ 開口部
３７ テーパー酸化膜
３８ ＲＥＳＵＲＦ層
４０ 離間領域
４１ 正の外部電荷
４２ 負の外部電荷
４３ ｐｎ接合
４４ ＶＬＤ端部
４５ エミッタ端部
４６ チップ外周端
４７，４７ａ，４７ｂ，４７ｃ，４７ｄ，４７ｅ レジスト開口部
４８ 化学機械研磨
４９ 金属膜
５０ 空乏層端
５１ａ，５１ｂ，５１ｃ イオン注入開口部
５２ トレンチ
５３ 空乏層
５４ 電荷中性領域

Claims (15)

  1. 第１導電型の半導体基体の一方の主面に形成された第１の電極と、
    前記半導体基体の他方の主面に形成された第２の電極と、
    前記第１の電極に接続するように前記半導体基体の一方の主面に形成された第２導電型のベース層と、
    前記ベース層の外周側に設けられた第２導電型のＶＬＤ領域と、
    前記ＶＬＤ領域の外周側に前記ＶＬＤ領域とは離間するように設けられた第１導電型もしくは第２導電型のストッパー層とを有する半導体装置において、
    前記ＶＬＤ領域と前記ストッパー層の間に前記ＶＬＤ領域および前記ストッパー層と離間するように設けられ且つ前記半導体基体よりも高濃度の第２導電型の第１のクリップ層を有し、
    前記第２電極と前記第１電極の間への前記半導体装置のアバランシェ耐圧に相当する電圧印加に応じて、前記第１のクリップ層と前記第１の半導体基体との接合面から前記第１のクリップ層の内部に広がる空乏層の深さが、前記第１のクリップ層の残りの空乏化していない電荷中性領域の深さよりも大きくなるに足る不純物濃度を前記第１のクリップ層が有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記ＶＬＤ領域は、前記第２電極と前記第１電極の間への前記半導体装置のアバランシェ耐圧に相当する電圧印加に応じて、前記ＶＬＤ領域の内部に空乏層が広がるとともに、空乏化していない電荷中性領域が形成されるに足る不純物濃度を有することを特徴とする半導体装置。
  3. 請求項１または請求項２に記載の半導体装置において、前記ＶＬＤ領域の外周側であり且つ前記第１のクリップ層の内周側にて前記ＶＬＤ領域とは離間するように設けられ且つ前記半導体基体よりも高濃度の第１導電型の第２のクリップ層を有することを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、前記第２のクリップ層は前記第１のクリップ層よりも浅いことを特徴とする半導体装置。
  5. 請求項３もしくは請求項４のいずれか一項に記載の半導体装置において、前記第２のクリップ層は前記第１のクリップ層と隣接していることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項に記載の半導体装置において、前記第１のクリップ層の表面には第１のフィールドプレートが形成されていることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項に記載の半導体装置において、前記第１のフィールドプレートが、前記第１のクリップ層の外周側に向かう方向の長さよりも内周側に向かう方向の長さが長いことを特徴とする半導体装置。
  8. 請求項３乃至請求項７のいずれか一項に記載の半導体装置において、前記第２のクリップ層は絶縁幕を介して前記第１のフィールドプレートで覆われていることを特徴とする半導体装置。
  9. 請求項１乃至請求項８のいずれか一項に記載の半導体装置において、前記ＶＬＤ領域の外周側の端部は、前記第１の電極の外周側の端部よりも外周側にあることを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一項に記載の半導体装置において、前記ストッパー層には第２のフィールドプレートが備えられ、且つ前記第１のフィールドプレートは前記第２のフィールドプレートとは離間していることを特徴とする半導体装置。
  11. 請求項１乃至請求項１０のいずれか一項に記載の半導体装置において、前記ＶＬＤ領域と前記半導体基体とのｐｎ接合は外周側に向かって波状の形状を有することを特徴とする半導体装置。
  12. 請求項２乃至請求項１１のいずれか一項に記載の半導体装置において、前記ＶＬＤ領域と前記第２のクリップ層の間に第２導電型のフィールド層が設けられていることを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、前記フィールド層の前記一方の主面における不純物濃度は前記フィールド層の最大濃度よりも小さいことを特徴とする半導体装置。
  14. 請求項１乃至請求項１３に記載の半導体装置において、前記ＶＬＤ領域の一方の主面側の一部に第３のフィールドプレートが形成されていることを特徴とする半導体装置。
  15. 請求項１乃至請求項１４に記載の半導体装置において、前記一方の主面に垂直な方向における前記ＶＬＤ領域の総不純物濃度は、前記一方の主面に垂直な方向における前記ベース層の総不純物濃度よりも小さいことを特徴とする半導体装置。
JP2010067569A 2010-03-24 2010-03-24 半導体装置 Expired - Fee Related JP5515922B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010067569A JP5515922B2 (ja) 2010-03-24 2010-03-24 半導体装置
US13/070,182 US8749017B2 (en) 2010-03-24 2011-03-23 Semiconductor device
US14/274,170 US9472660B2 (en) 2010-03-24 2014-05-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010067569A JP5515922B2 (ja) 2010-03-24 2010-03-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2011204710A JP2011204710A (ja) 2011-10-13
JP5515922B2 true JP5515922B2 (ja) 2014-06-11

Family

ID=44655411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010067569A Expired - Fee Related JP5515922B2 (ja) 2010-03-24 2010-03-24 半導体装置

Country Status (2)

Country Link
US (2) US8749017B2 (ja)
JP (1) JP5515922B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347713B2 (en) 2017-09-15 2019-07-09 Kabushiki Kaisha Toshiba Semiconductor device having a triple region resurf structure
US11114526B2 (en) 2018-09-15 2021-09-07 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
CN102177587B (zh) * 2008-12-10 2013-08-14 丰田自动车株式会社 半导体装置
US8629026B2 (en) * 2010-11-12 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source tip optimization for high voltage transistor devices
US9093286B2 (en) * 2010-12-23 2015-07-28 Alpha And Omega Semiconductor Incorporated Monolithic IGBT and diode structure for quai-resonant converters
JP2013038329A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
JP2013069786A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 電力用半導体装置
JP5640969B2 (ja) * 2011-12-26 2014-12-17 三菱電機株式会社 半導体素子
JP5765251B2 (ja) * 2012-01-24 2015-08-19 三菱電機株式会社 半導体装置及びその製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
JP5701447B2 (ja) 2012-03-05 2015-04-15 三菱電機株式会社 半導体装置
WO2013147275A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
KR101654223B1 (ko) 2012-04-13 2016-09-05 미쓰비시덴키 가부시키가이샤 다이오드
WO2013160412A1 (en) 2012-04-25 2013-10-31 Abb Schweiz Ag Insulated gate bipolar transistor with high emitter gate capacitance
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
JP5818099B2 (ja) * 2012-04-27 2015-11-18 国立研究開発法人産業技術総合研究所 半導体装置
JP6050891B2 (ja) * 2012-05-17 2016-12-21 ゼネラル・エレクトリック・カンパニイ 接合終端拡張を有する半導体デバイス
US9842911B2 (en) * 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
CN102891173B (zh) * 2012-09-29 2015-02-18 西安理工大学 适用于gct器件的阶梯型平面终端结构及其制备方法
CN104838504B (zh) * 2012-12-07 2017-08-15 三菱电机株式会社 半导体装置的制造方法
CN103887331B (zh) * 2012-12-21 2019-04-16 上海矽睿科技有限公司 高压igbt器件的vld终端及其制备方法
JP6265594B2 (ja) 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
JP5991384B2 (ja) * 2013-01-16 2016-09-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2014138048A (ja) 2013-01-16 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP6248392B2 (ja) 2013-01-17 2017-12-20 富士電機株式会社 半導体装置
WO2014155565A1 (ja) * 2013-03-27 2014-10-02 トヨタ自動車株式会社 縦型半導体装置
JP6020317B2 (ja) * 2013-04-05 2016-11-02 三菱電機株式会社 半導体素子
CN103280457B (zh) * 2013-05-14 2016-03-23 电子科技大学 一种超低比导通电阻的横向高压功率器件及制造方法
JP2014241367A (ja) * 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
CN104332494B (zh) * 2013-07-22 2018-09-21 无锡华润上华科技有限公司 一种绝缘栅双极晶体管及其制造方法
CN103413830B (zh) * 2013-08-16 2016-08-31 电子科技大学 一种横向高压mosfet及其制造方法
CN103413831A (zh) * 2013-08-30 2013-11-27 电子科技大学 一种横向高压器件及其制造方法
KR20150030799A (ko) * 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
JP6091395B2 (ja) * 2013-10-07 2017-03-08 三菱電機株式会社 半導体装置およびその製造方法
KR101917486B1 (ko) * 2014-01-29 2018-11-09 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
JP6332446B2 (ja) * 2014-06-12 2018-05-30 富士電機株式会社 半導体装置
JP6245087B2 (ja) * 2014-06-18 2017-12-13 富士電機株式会社 逆阻止ｉｇｂｔおよびその製造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9281360B1 (en) * 2014-08-12 2016-03-08 Infineon Technologies Ag Semiconductor device with a shielding structure
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
CN105390397A (zh) * 2014-09-04 2016-03-09 北大方正集团有限公司 变掺杂器件制作方法及变掺杂器件
CN105575779B (zh) * 2014-10-13 2019-03-05 北大方正集团有限公司 横向高压半导体器件的制作方法
DE112015002153T5 (de) * 2014-12-25 2017-01-26 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP6363540B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置
JP2016189369A (ja) * 2015-03-30 2016-11-04 サンケン電気株式会社 半導体装置
DE102015105016A1 (de) * 2015-03-31 2016-10-06 Infineon Technologies Ag Halbleiterbauteil mit Kanalstopper und Verfahren zur Herstellung desselben
CN106298479B (zh) * 2015-06-11 2019-05-07 北大方正集团有限公司 一种功率器件的结终端扩展结构及其制造方法
CN106611777A (zh) * 2015-10-26 2017-05-03 南京励盛半导体科技有限公司 一种碳化硅半导体器件的终端结构
CN105304696B (zh) * 2015-10-29 2019-01-01 深圳深爱半导体股份有限公司 半导体器件的横向变掺杂结终端结构及其制造方法
JP6756125B2 (ja) * 2016-03-16 2020-09-16 富士電機株式会社 半導体装置および半導体装置の製造方法
US9899508B1 (en) * 2016-10-10 2018-02-20 Stmicroelectronics S.R.L. Super junction semiconductor device for RF applications, linear region operation and related manufacturing process
US10002920B1 (en) * 2016-12-14 2018-06-19 General Electric Company System and method for edge termination of super-junction (SJ) devices
TWI609487B (zh) 2016-12-30 2017-12-21 新唐科技股份有限公司 半導體裝置
TWI609486B (zh) * 2016-12-30 2017-12-21 新唐科技股份有限公司 高壓半導體裝置
JP6804379B2 (ja) 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
JP6869140B2 (ja) * 2017-08-07 2021-05-12 株式会社 日立パワーデバイス 半導体装置及びそれを用いたオルタネータ
CN108063159B (zh) * 2017-12-08 2020-09-18 上海芯龙半导体技术股份有限公司 半导体功率器件的终端结构、半导体功率器件及其制作方法
TWI634658B (zh) 2017-12-29 2018-09-01 新唐科技股份有限公司 半導體裝置
JP6935351B2 (ja) * 2018-03-20 2021-09-15 株式会社東芝 半導体装置
IT201800006323A1 (it) 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione
JP7061948B2 (ja) * 2018-10-23 2022-05-02 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP7233256B2 (ja) * 2019-03-12 2023-03-06 三菱電機株式会社 半導体装置及び半導体装置の製造方法
CN110164955A (zh) * 2019-05-28 2019-08-23 深圳市桦沣实业有限公司 一种横向变掺杂终端结构
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
DE102019119522A1 (de) * 2019-07-18 2021-01-21 Infineon Technologies Austria Ag Leistungshalbleitervorrichtung und Verfahren
CN110518060B (zh) * 2019-09-07 2021-03-16 电子科技大学 横向变掺杂结终端结构
JP6843952B2 (ja) * 2019-12-02 2021-03-17 三菱電機株式会社 半導体装置の製造方法
US20220157951A1 (en) * 2020-11-17 2022-05-19 Hamza Yilmaz High voltage edge termination structure for power semicondcutor devices and manufacturing method thereof
WO2022202088A1 (ja) * 2021-03-26 2022-09-29 ローム株式会社 半導体装置
JP7340726B1 (ja) * 2022-03-11 2023-09-07 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2023171137A1 (ja) * 2022-03-11 2023-09-14 ヌヴォトンテクノロジージャパン株式会社 半導体装置
CN114823857B (zh) * 2022-04-27 2023-06-27 中国工程物理研究院电子工程研究所 一种碳化硅器件类结横向变掺杂结终端结构及其制备方法
CN114883185A (zh) * 2022-07-01 2022-08-09 深圳芯能半导体技术有限公司 一种高电流密度的igbt芯片制作方法
CN118198106A (zh) * 2024-05-17 2024-06-14 上海超致半导体科技有限公司 一种碳化硅终端结构及其制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0176778B1 (de) 1984-09-28 1991-01-16 Siemens Aktiengesellschaft Verfahren zum Herstellen eines pn-Übergangs mit hoher Durchbruchsspannung
US4648174A (en) * 1985-02-05 1987-03-10 General Electric Company Method of making high breakdown voltage semiconductor device
JPH01270346A (ja) * 1988-04-22 1989-10-27 Fuji Electric Co Ltd 半導体装置
EP0360036B1 (de) * 1988-09-20 1994-06-01 Siemens Aktiengesellschaft Planarer pn-Übergang hoher Spannungsfestigkeit
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
JPH06291322A (ja) * 1993-04-01 1994-10-18 Nec Corp 縦型電界効果トランジスタ
JPH07273325A (ja) * 1994-03-31 1995-10-20 Fuji Electric Co Ltd プレーナ型半導体素子およびその製造方法
JP3111827B2 (ja) * 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
GB2355110A (en) * 1999-08-11 2001-04-11 Mitel Semiconductor Ltd High voltage semiconductor device termination structure
JP2001196604A (ja) * 2000-01-12 2001-07-19 Hitachi Ltd 半導体装置
DE10047152B4 (de) * 2000-09-22 2006-07-06 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Hochvolt-Diode und Verfahren zu deren Herstellung
JP4230681B2 (ja) 2001-07-06 2009-02-25 株式会社東芝 高耐圧半導体装置
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP3932890B2 (ja) * 2001-12-27 2007-06-20 株式会社デンソー 半導体装置の製造方法
JP4792689B2 (ja) * 2003-05-23 2011-10-12 サンケン電気株式会社 半導体素子
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
DE102005031908B3 (de) * 2005-07-07 2006-10-19 Infineon Technologies Ag Halbleiterbauelement mit einer Kanalstoppzone
JP4422671B2 (ja) * 2005-12-06 2010-02-24 トヨタ自動車株式会社 半導体装置とその製造方法
DE102006011697B4 (de) * 2006-03-14 2012-01-26 Infineon Technologies Austria Ag Integrierte Halbleiterbauelementeanordnung und Verfahren zu deren Herstellung
JP5188037B2 (ja) * 2006-06-20 2013-04-24 株式会社東芝 半導体装置
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP2008103529A (ja) * 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置
JP5135920B2 (ja) 2007-07-05 2013-02-06 株式会社デンソー 半導体装置の製造方法
CN101345254A (zh) * 2007-07-12 2009-01-14 富士电机电子技术株式会社 半导体器件
JP5358963B2 (ja) * 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
JP2009194292A (ja) * 2008-02-18 2009-08-27 Sharp Corp 半導体装置及びその製造方法
US7897471B2 (en) * 2008-06-19 2011-03-01 Fairchild Semiconductor Corporation Method and apparatus to improve the reliability of the breakdown voltage in high voltage devices
US7951676B2 (en) * 2008-08-29 2011-05-31 Infineon Technologies Ag Semiconductor device and method for the production of a semiconductor device
US8013340B2 (en) * 2008-09-30 2011-09-06 Infineon Technologies Ag Semiconductor device with semiconductor body and method for the production of a semiconductor device
US8893779B2 (en) * 2010-07-19 2014-11-25 Weatherford/Lamb, Inc. Retrievable slip mechanism for downhole tool

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347713B2 (en) 2017-09-15 2019-07-09 Kabushiki Kaisha Toshiba Semiconductor device having a triple region resurf structure
US11114526B2 (en) 2018-09-15 2021-09-07 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US20110233714A1 (en) 2011-09-29
US9472660B2 (en) 2016-10-18
US20140246721A1 (en) 2014-09-04
US8749017B2 (en) 2014-06-10
JP2011204710A (ja) 2011-10-13

Similar Documents

Publication Publication Date Title
JP5515922B2 (ja) 半導体装置
US7157785B2 (en) Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
JP5154347B2 (ja) 超接合半導体ディバイスおよび超接合半導体ディバイスの製造方法
US8637922B1 (en) Semiconductor device
TWI676288B (zh) Lv/mv超接面溝槽功率mosfet元件及其製備方法
TWI427801B (zh) 一種帶有高基體-汲極擊穿和嵌入式雪崩箝位二極體的橫向超接面元件
JP6524666B2 (ja) 半導体装置
JP5783893B2 (ja) 半導体装置
CN109585529B (zh) 半导体装置及其制造方法
US20130334598A1 (en) Semiconductor device and method for manufacturing same
JPH10341018A (ja) 横型高耐圧素子を有する半導体装置およびその製造方法
CN103165604B (zh) 具有节省空间的边缘结构的半导体部件
JP2008130775A (ja) 半導体装置
CN107534042A (zh) 半导体装置
JP5991384B2 (ja) 半導体装置および半導体装置の製造方法
JP4231387B2 (ja) 半導体装置とその製造方法
JP5310291B2 (ja) 半導体装置およびその製造方法
JP5087816B2 (ja) 半導体装置およびその製造方法
JP2008251925A (ja) ダイオード
JP2009141185A (ja) 半導体装置及びその製造方法
JP4725040B2 (ja) Ｓｏｉトレンチ横型ｉｇｂｔ
JP2011018764A (ja) 半導体装置
US20170077221A1 (en) Lateral power mosfet with non-horizontal resurf structure
CN106298537B (zh) 终端结构制造方法
JP5028749B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140317

R150 Certificate of patent or registration of utility model

Ref document number: 5515922

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees