WO2022202088A1

WO2022202088A1 - 半導体装置

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Publication number: WO2022202088A1
Application number: PCT/JP2022/007771
Authority: WO
Inventors: 隆亨大澤
Original assignee: ローム株式会社
Priority date: 2021-03-26
Filing date: 2022-02-25
Publication date: 2022-09-29
Also published as: DE112022001137T5; JPWO2022202088A1; CN117043964A; US20240014267A1

Abstract

半導体装置は、複数のセルが形成されたセル領域と、セル領域を囲む外周領域と、を備える。セル領域は、複数のセルを覆う絶縁膜と、絶縁膜上に積層された積層部を有する電極部と、を備える。外周領域は、第１半導体層と、第２半導体領域と、外周絶縁膜と、外周電極部と、バリア層と、パッシベーション膜と、を備える。外周絶縁膜は、第１半導体層の表面と第２半導体領域の表面とを覆い、第２半導体領域の表面の一部を露出させる開口部を有する。外周電極部は、外周絶縁膜上に積層された突出部を有し、第２半導体領域の表面のうち開口部によって露出された部分と接する。バリア層は、外周絶縁膜および外周電極部の双方を覆い外周絶縁膜よりも拡散係数が小さい。パッシベーション膜は、バリア層に積層され、バリア層よりも拡散係数が大きい。突出部の厚さは、積層部の厚さよりも薄い。

Description

半導体装置

　本開示は、半導体装置に関する。

　たとえば車載用インバータ装置に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置では、電極上に保護膜を形成することが知られている（たとえば特許文献１参照）。

特開２０２０－１３６４７２号公報

　ところで、保護膜としてたとえばポリイミド等の有機保護膜が用いられている場合、外部イオンが保護膜を通過してしまうおそれがある。

　上記課題を解決する半導体装置は、複数のセルが形成されたセル領域と、前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、を備え、前記セル領域は、前記複数のセルを覆う絶縁膜と、前記絶縁膜上に積層された積層部を有する電極部と、を備え、前記外周領域は、第１導電型の第１半導体層と、前記第１半導体層において部分的に形成された第２導電型の第２半導体領域と、前記第１半導体層の表面と前記第２半導体領域の表面とを覆い、前記第２半導体領域の表面の一部を露出させる開口部を有する外周絶縁膜と、前記開口部から側方に突出するとともに前記外周絶縁膜上に積層された突出部を有し、前記第２半導体領域の表面のうち前記開口部によって露出された部分と接する外周電極部と、前記外周絶縁膜および前記外周電極部の双方を覆い前記外周絶縁膜よりも拡散係数が小さいバリア層と、前記バリア層に積層され、前記バリア層よりも拡散係数が大きいパッシベーション膜と、を備え、前記突出部の厚さは、前記積層部の厚さよりも薄い。

　上記課題を解決する半導体装置は、複数のセルが形成されたセル領域と、前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、を備え、前記セル領域は、前記複数のセルを覆う絶縁膜と、前記絶縁膜上に積層された積層部を有する電極部と、を備え、前記外周領域は、第１導電型の第１半導体層と、前記第１半導体層において部分的に形成された第２導電型の第２半導体領域と、前記第１半導体層の表面と前記第２半導体領域の表面とを覆い、前記第２半導体領域の表面の一部を露出させる開口部を有し、シリコン酸化膜によって形成された外周絶縁膜と、前記開口部から側方に突出するとともに前記外周絶縁膜上に積層された突出部を有し、前記第２半導体領域の表面のうち前記開口部によって露出された部分と接する外周電極部と、前記外周絶縁膜および前記外周電極部の双方を覆いシリコン窒化膜によって形成されたバリア層と、前記バリア層に積層され、有機絶縁膜によって形成されたパッシベーション膜と、を備え、前記突出部の厚さは、前記積層部の厚さよりも薄い。

　上記半導体装置によれば、半導体層への外部イオンの侵入を抑制できる。

図１は、第１実施形態の半導体装置の平面図である。図２は、図１の半導体装置から保護膜を除去した状態の平面図である。図３は、セル領域の断面構造の一例を示す断面図である。図４は、図１の半導体装置の４－４線の断面構造を示す断面図である。図５は、図４の外周領域におけるＦＬＲ部の一部の拡大図である。図６は、図４の外周領域におけるゲートフィンガーおよびエミッタ引き回し部の拡大図である。図７は、図４の外周領域における等電位リングの拡大図である。図８、第１実施形態の半導体装置の製造方法について、その製造工程の一例を説明する説明図である。図９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１２は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１３は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１４は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１５は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１６は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１７は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１８は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図１９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２２は、第２実施形態の半導体装置について、セル領域の断面構造を示す断面図である。図２３は、外周領域におけるＦＬＲ部の一部の断面構造の一例を示す断面図である。図２４は、第２実施形態の半導体装置の製造方法について、その製造工程の一例を説明する説明図である。図２５は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２６は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２７は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２８は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図２９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３２は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３３は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３４は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３５は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３６は、半導体装置の製造方法の製造工程の一例を説明する説明図である。図３７は、半導体装置の製造方法の製造工程の一例を説明する説明図である。

　以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。

　［第１実施形態］
　図１～図２１を参照して、第１実施形態の半導体装置１０について説明する。図１～図７は、半導体装置１０の構成の一例を示し、図８～図２１は、半導体装置１０の製造工程の一例を示している。

　（半導体装置の構成）
　図１～図７を参照して、本実施形態の半導体装置１０の構成について説明する。
　図１に示すように、本実施形態の半導体装置１０は、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この半導体装置１０は、たとえば車載用インバータ装置においてスイッチング素子として用いられる。この場合、半導体装置１０には、たとえば５Ａ以上１０００Ａ以下の電流が流れる。

　図１に示すように、半導体装置１０は、たとえば矩形平板状に形成されている。本実施形態では、半導体装置１０の装置主面１０ｓは、たとえば正方形に形成されている。本実施形態では、装置主面１０ｓの一辺の長さは、１１ｍｍ程度である。つまり、本実施形態の半導体装置１０のチップサイズは、１１ｍｍ□である。半導体装置１０は、装置主面１０ｓと反対側を向く装置裏面１０ｒ（図３参照）と、装置主面１０ｓと装置裏面１０ｒとの間に形成された４つの装置側面１０ａ～１０ｄと、を有している。装置側面１０ａ～１０ｄは、たとえば装置主面１０ｓと装置裏面１０ｒとを繋ぐ面であり、装置主面１０ｓと装置裏面１０ｒとの双方と直交している。

　以下の説明において、装置主面１０ｓおよび装置裏面１０ｒが向く方向を「ｚ方向」とする。ｚ方向は、半導体装置１０の高さ方向であるともいえる。ｚ方向に直交する方向のうち互いに直交する２方向を「ｘ方向」および「ｙ方向」とする。本実施形態では、装置側面１０ａ，１０ｂは半導体装置１０のｘ方向の両端面を構成し、装置側面１０ｃ，１０ｄは半導体装置１０のｙ方向の両端面を構成している。また、便宜上、装置裏面１０ｒから装置主面１０ｓに向かう方向を「上方」とし、装置主面１０ｓから装置裏面１０ｒに向かう方向を「下方」とする。

　図２に示すように、半導体装置１０は、半導体装置１０の外部と接続するための外部電極として、エミッタ電極２１、ゲート電極２２、およびコレクタ電極２９（図３参照）を備えている。

　エミッタ電極２１は、ＩＧＢＴのエミッタを構成する電極であり、半導体装置１０のメイン電流が流れる電極である。エミッタ電極２１は、ｙ方向に向けて凹む収容凹部２１ａが形成されている。収容凹部２１ａは、装置側面１０ｃに向けて開口している。エミッタ電極２１は、装置主面１０ｓに形成されている。

　ゲート電極２２は、ＩＧＢＴのゲートを構成する電極であり、半導体装置１０を駆動させるための駆動電圧信号が半導体装置１０の外部から供給される電極である。ゲート電極２２は、エミッタ電極２１とｙ方向に隣り合う位置に設けられている。ゲート電極２２は、エミッタ電極２１の収容凹部２１ａに入り込んでいる。ゲート電極２２は、装置主面１０ｓに形成されている。

　コレクタ電極２９は、ＩＧＢＴのコレクタを構成する電極であり、半導体装置１０のメイン電流が流れる電極である。つまり、半導体装置１０では、コレクタ電極２９からエミッタ電極２１に向けてメイン電流が流れる。コレクタ電極２９は、装置裏面１０ｒに形成されている。より詳細には、コレクタ電極２９は、装置裏面１０ｒの全体にわたり形成されている。

　図２の破線で示すように、半導体装置１０は、複数のセルが形成されたセル領域１１と、セル領域１１を囲むようにセル領域１１の外側に設けられた外周領域１２と、を備えている。ここで、セルとは、トランジスタが形成されたメインセルを意味する。つまり、セル領域１１は、トランジスタが形成される領域を含む。外周領域１２は、ｚ方向から視て、装置主面１０ｓの外周部分に形成されている。

　セル領域１１は、エミッタ電極２１を備えている。エミッタ電極２１は、セル領域１１の大部分にわたり形成されている。ｚ方向から視て、エミッタ電極２１は、セル領域１１の形状に沿った形状を有している。ここで、本実施形態では、エミッタ電極２１は「電極部」に対応している。

　外周領域１２は、半導体装置１０の絶縁耐圧を向上させる終端構造が設けられる領域である。外周領域１２は、エミッタ電極２１を囲む領域のうちゲート電極２２が形成される領域を除く領域である。ゲート電極２２は、セル領域１１と外周領域１２とによって囲まれた領域に設けられている。

　外周領域１２は、一対のゲートフィンガー２３Ａ，２３Ｂと、エミッタ引き回し部２４と、ＦＬＲ（Field Limiting Ring）部２５と、等電位リング２６と、を備えている。エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６は、共通の金属膜を含む。この金属膜は、たとえばＡｌＣｕを含む材料（アルミニウムと銅との合金）によって形成されている。ここで、本実施形態では、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６は「外周電極部」に対応している。

　一対のゲートフィンガー２３Ａ，２３Ｂは、エミッタ電極２１のうちゲート電極２２から離れた部分におけるセルにも、ゲート電極２２に供給された電流を速やかに供給するように構成されている。一対のゲートフィンガー２３Ａ，２３Ｂは、ゲート電極２２と一体化されている。一対のゲートフィンガー２３Ａ，２３Ｂは、ゲート電極２２のｙ方向の両端部のうち装置側面１０ｃに近い方の端部に繋がっている。

　ゲートフィンガー２３Ａは、ゲート電極２２から装置側面１０ａに向けて延び、エミッタ電極２１を装置側面１０ｃ、装置側面１０ａ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ｂは、ゲート電極２２から装置側面１０ｂに向けて延び、エミッタ電極２１を装置側面１０ｃ、装置側面１０ｂ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ａの先端部とゲートフィンガー２３Ｂの先端部とは、エミッタ電極２１よりも装置側面１０ｄ寄りの部分においてｘ方向に隙間をあけて対向している。

　エミッタ引き回し部２４は、エミッタ電極２１と一体化された部分であり、一対のゲートフィンガー２３Ａ，２３Ｂを囲うように環状に形成されている。
　ＦＬＲ部２５は、半導体装置１０の耐圧向上のための終端構造であり、エミッタ引き回し部２４の外方に設けられている。ＦＬＲ部２５は、エミッタ電極２１およびゲート電極２２を囲む環状に形成されている。本実施形態では、ＦＬＲ部２５は、閉じた環状となるように形成されている。ＦＬＲ部２５は、外周領域１２における電界を緩和し、外部イオンからの影響を抑制することによって半導体装置１０の耐圧を向上させる機能を有している。

　等電位リング２６は、半導体装置１０の耐圧向上のための終端構造であり、ＦＬＲ部２５を囲うように環状に形成されている。等電位リング２６は、図１に示すように、装置主面１０ｓの最外周部に形成されている。本実施形態では、等電位リング２６は、閉じた環状となるように形成されている。等電位リング２６は、半導体装置１０の耐圧を向上させる機能を有している。

　図１に示すように、半導体装置１０は、エミッタ電極２１、ゲート電極２２、一対のゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６を覆うパッシベーション膜１３を備えている。パッシベーション膜１３は、半導体装置１０を半導体装置１０の外部から保護する保護膜である。また、パッシベーション膜１３は、たとえばポリイミド（ＰＩ）を含む材料によって形成された有機絶縁膜である。パッシベーション膜１３が一対のゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６を覆っているため、外周領域１２はパッシベーション膜１３を備えているともいえる。

　パッシベーション膜１３は、第１開口部１４および第２開口部１５を有している。第１開口部１４は、エミッタ電極２１の一部を露出している。これにより、エミッタ電極パッド１６が構成されている。第２開口部１５は、ゲート電極２２の大部分を露出している。これにより、ゲート電極パッド１７が構成されている。このように、開口部１４，１５によって、半導体装置１０の外部からの導電部材（図示略）が接合するためのパッドを構成している。

　図３は、セル領域１１の一部の断面構造の一例を模式的に示している。なお、図３では、便宜上、セル領域１１における半導体装置１０の構成要素の一部のハッチングを省略して示している。

　図３に示すように、半導体装置１０は、半導体基板３０を備えている。半導体基板３０は、たとえばｎ^－型のＳｉ（シリコン）を含む材料から形成されている。半導体基板３０は、たとえば５０μｍ以上２００μｍ以下の厚さを有している。

　半導体基板３０は、ｚ方向において互いに反対側を向く基板表面３０ｓおよび基板裏面３０ｒを有している。つまり、ｚ方向は、半導体基板３０の厚さ方向であるともいえる。
　半導体基板３０は、基板裏面３０ｒから基板表面３０ｓに向けて順に、ｐ^＋型のコレクタ層３１、ｎ型のバッファ層３２、およびｎ^－型のドリフト層３３が積層された構造を有している。基板裏面３０ｒには、コレクタ電極２９が形成されている。コレクタ電極２９は、基板裏面３０ｒの略全面にわたり形成されている。コレクタ電極２９のうち基板裏面３０ｒとは反対側の面は、半導体装置１０の装置裏面１０ｒを構成している。

　本実施形態では、ｚ方向は、ドリフト層３３の厚さ方向となる。つまり、「ｚ方向から視て」とは「ドリフト層３３の厚さ方向から視て」ともいえる。ドリフト層３３は第１半導体層に対応しているため、「ｚ方向から視て」とは「第１半導体層から視て」ともいえる。

　コレクタ層３１のｐ型ドーパントとしては、たとえばＢ（ホウ素）、Ａｌ（アルミニウム）等が用いられる。コレクタ層３１の不純物濃度は、たとえば、１×１０^１５ｃｍ^－３以上２×１０^１９ｃｍ^－３以下である。

　バッファ層３２およびドリフト層３３のｎ型ドーパントとしては、たとえばＮ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等が用いられる。バッファ層３２の不純物濃度は、たとえば１×１０^１５ｃｍ^－３以上５×１０^１７ｃｍ^－３以下である。ドリフト層３３の不純物濃度は、バッファ層３２よりも低く、たとえば１×１０^１３ｃｍ^－３以上５×１０^１４ｃｍ^－３以下である。

　ドリフト層３３の表面、すなわち基板表面３０ｓには、ｐ型のベース領域３４が形成されている。ベース領域３４は、基板表面３０ｓの略全面にわたり形成されている。ベース領域３４の不純物濃度は、ドリフト層３３よりも高く、たとえば１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。ベース領域３４の基板表面３０ｓからの深さは、たとえば１．０μｍ以上４．０μｍ以下である。

　セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、複数のトレンチ３５が並んで配置されている。各トレンチ３５は、たとえばｙ方向に沿って延びており、ｘ方向において互いに離間して配列されている。これにより、ストライプ状のメインセル１１Ａに区画されている。ｘ方向において隣り合うトレンチ３５の間隔（トレンチ３５の中心間距離）は、たとえば、１．５μｍ以上７．０μｍ以下である。各トレンチ３５の幅（トレンチ３５のｘ方向の寸法）は、たとえば、０．５μｍ以上３．０μｍ以下である。各トレンチ３５は、ベース領域３４をｚ方向に貫通して、ドリフト層３３の途中まで延びている。なお、各トレンチ３５は、行列状のメインセル１１Ａを区画するように格子状に形成されていてもよい。

　セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｎ^＋型のエミッタ領域３６が形成されている。エミッタ領域３６は、トレンチ３５のｘ方向の両側に配置されている。つまり、エミッタ領域３６は、ベース領域３４のうちトレンチ３５の配列方向におけるトレンチ３５の両側に設けられているともいえる。このため、ｘ方向において隣り合うトレンチ３５のｘ方向の間には、２つのエミッタ領域３６がｘ方向において互いに間隔をあけて配置されている。各エミッタ領域３６の深さは、たとえば０．２μｍ以上０．６μｍ以下である。また、各エミッタ領域３６の不純物濃度は、ベース領域３４よりも高く、たとえば１×１０^１９ｃｍ^－３以上５×１０^２０ｃｍ^－３以下である。

　セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｐ^＋型のベースコンタクト領域３７が形成されている。ベースコンタクト領域３７は、エミッタ領域３６とｘ方向に隣り合う位置に設けられている。つまり、ベースコンタクト領域３７は、ｘ方向において隣り合うトレンチ３５のｘ方向の間に設けられた２つのエミッタ領域３６のｘ方向の間に設けられている。各ベースコンタクト領域３７は、エミッタ領域３６よりも深く形成されていてもよい。各ベースコンタクト領域３７の深さは、たとえば０．２μｍ以上１．６μｍ以下である。また、各ベースコンタクト領域３７の不純物濃度は、ベース領域３４よりも高く、たとえば５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。

　各トレンチ３５の内面および基板表面３０ｓの双方には、絶縁膜３８が一体に形成されている。このため、絶縁膜３８は、ドリフト層３３の表面に形成されているともいえる。絶縁膜３８は、たとえば酸化シリコン（ＳｉＯ_２）を有している。絶縁膜３８の厚さは、たとえば、１１００Å以上１３００Å以下である。セル領域１１における絶縁膜３８は、ゲート絶縁膜を構成しているともいえる。

　絶縁膜３８を介して各トレンチ３５内には、たとえばポリシリコン等によって形成された電極材料が埋め込まれている。各トレンチ３５に埋め込まれた電極材料は、ゲート電極２２（ゲートフィンガー２３Ａ，２３Ｂ）およびエミッタ電極２１のいずれかに電気的に接続されている。つまり、各トレンチ３５に埋め込まれた電極材料によって、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが形成されている。本実施形態では、複数のトレンチ３５の配列方向において、ゲートトレンチ２２Ａとエミッタトレンチ２１Ａとが交互に設けられている。本実施形態では、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａの双方は、各トレンチ３５の開口端まで埋め込まれている。

　基板表面３０ｓに設けられた絶縁膜３８の表面３８ｓには、中間絶縁膜３９が形成されている。中間絶縁膜３９は、たとえばＳｉＯ_２を有している。中間絶縁膜３９の厚さは、絶縁膜３８よりも厚く、たとえば３０００Å以上１５０００Å以下である。

　中間絶縁膜３９上には、エミッタ電極２１が形成されている。つまり、中間絶縁膜３９は、エミッタ電極２１とゲートトレンチ２２Ａとの間と、エミッタ電極２１とエミッタトレンチ２１Ａとの間との双方を埋める層間絶縁膜である。

　中間絶縁膜３９および絶縁膜３８の双方におけるｚ方向から視てベースコンタクト領域３７と重なる位置には、中間絶縁膜３９および絶縁膜３８の双方を貫通する内周開口部５１が形成されている。内周開口部５１は、中間絶縁膜３９および絶縁膜３８からベースコンタクト領域３７を露出している。内周開口部５１は、エミッタ電極２１をベースコンタクト領域３７に接触させるためのコンタクトホールを構成している。内周開口部５１は、複数設けられている。

　エミッタ電極２１は、中間絶縁膜３９の表面３９ｓ上に形成されている電極本体部２１ｃと、複数の内周開口部５１に個別に埋め込まれる複数の埋め込み電極部２１ｂと、を有している。本実施形態では、電極本体部２１ｃと各埋め込み電極部２１ｂとは一体化されている。電極本体部２１ｃは、各埋め込み電極部２１ｂ上に設けられている。電極本体部２１ｃは、中間絶縁膜３９よりも上方に突出している。ここで、本実施形態では、エミッタ電極２１は「電極部」に対応しており、電極本体部２１ｃは「積層部」に対応している。

　より詳細には、エミッタ電極２１は、バリアメタル層２１ｅを有している。バリアメタル層２１ｅは、中間絶縁膜３９の表面３９ｓと、内周開口部５１を構成する内側面５１ａと、内周開口部５１によって開口されたドリフト層３３の表面（基板表面３０ｓ）とに形成されている。バリアメタル層２１ｅは、たとえばＴｉ（チタン）およびＴｉＮ（窒化チタン）の積層構造によって形成されている。このため、バリアメタル層２１ｅは、各埋め込み電極部２１ｂのうち各内側面５１ａおよび基板表面３０ｓに接する部分と、電極本体部２１ｃのうち中間絶縁膜３９の表面３９ｓと接する部分とを構成している。バリアメタル層２１ｅ上には、ＡｌＣｕを含む材料によって形成された電極層２１ｆが設けられている。つまり、エミッタ電極２１は、バリアメタル層２１ｅと電極層２１ｆとの積層構造によって形成されている。このため、本実施形態では、埋め込み電極部２１ｂと電極本体部２１ｃとは一体に形成されているともいえる。

　エミッタ電極２１上には、バリア層４０が形成されている。バリア層４０は、パッシベーション膜１３から半導体基板３０の基板表面３０ｓへの外部イオンの侵入を抑制する機能を有している。具体的には、バリア層４０は、パッシベーション膜１３よりも外部イオンの拡散係数の小さい材料を有している。本実施形態では、バリア層４０は、中間絶縁膜３９よりも外部イオンの拡散係数の小さい材料を有している。また、バリア層４０は、絶縁膜３８よりも外部イオンの拡散係数の小さい材料を有している。まとめると、バリア層４０は、パッシベーション膜１３、中間絶縁膜３９、および絶縁膜３８のそれぞれよりも外部イオンの拡散係数の小さい材料を有している。換言すると、パッシベーション膜１３は、バリア層４０よりも外部イオンの拡散係数の大きい材料を有している。バリア層４０は、たとえば窒化シリコンを含む材料から形成されている。本実施形態では、バリア層４０は、窒化シリコンとしてＳｉＮを有している。バリア層４０の厚さは、中間絶縁膜３９の厚さよりも薄い。また、バリア層４０の厚さは、パッシベーション膜１３の厚さよりも薄い。バリア層４０は、エミッタ電極２１の電極本体部２１ｃの表面に沿った形状に形成されている。バリア層４０は、表面４０ｓおよび裏面４０ｒを有している。表面４０ｓはパッシベーション膜１３（図１参照）に接し、裏面４０ｒはエミッタ電極２１の電極本体部２１ｃの表面に接している。ここで、バリア層４０は、エミッタ電極２１のうちパッシベーション膜１３に覆われた部分に形成されており、エミッタ電極パッド１６（図１参照）には形成されていない。

　ｚ方向から視て、絶縁膜３８、中間絶縁膜３９、およびバリア層４０は、装置主面１０ｓの略全面にわたり形成されている。つまり、絶縁膜３８、中間絶縁膜３９、およびバリア層４０は、ｚ方向から視てセル領域１１および外周領域１２の双方に形成されている。なお図示していないが、バリア層４０は、ゲート電極パッド１７には形成されていない。

　図４～図７を参照して、外周領域１２の詳細な構成について説明する。
　図４は、外周領域１２の一部の断面構造を示している。図５は、図４の外周領域１２のうちＦＬＲ部２５の一部およびその周辺の拡大構造を示している。図６は、図４の外周領域１２のうちゲートフィンガー２３Ａおよびエミッタ引き回し部２４の拡大構造を示している。図７は、図４の外周領域１２のうち等電位リング２６の一部およびその周辺の各第構造を示している。なお、図４～図７では、便宜上、半導体装置１０の構成要素のハッチングを省略して示している。

　図４～図７に示すように、外周領域１２にもドリフト層３３が形成されている。外周領域１２における半導体基板３０の基板表面３０ｓには、絶縁膜３８Ａおよび中間絶縁膜３９の双方が形成されている。つまり、絶縁膜３８Ａおよび中間絶縁膜３９は、外周領域１２におけるドリフト層３３の表面を覆っているともいえる。中間絶縁膜３９は、絶縁膜３８Ａの表面に形成されている。外周領域１２の絶縁膜３８Ａは、絶縁膜３８を含む。絶縁膜３８Ａは、セル領域１１の絶縁膜３８と個別に形成されている。さらに、外周領域１２における中間絶縁膜３９の表面３９ｓには、バリア層４０が形成されている。ここで、本実施形態では、外周領域１２は、絶縁膜３８Ａ、中間絶縁膜３９、およびバリア層４０を備えているともいえる。ここで、本実施形態では、絶縁膜３８Ａおよび中間絶縁膜３９は「外周絶縁膜」に対応している。ここで、本実施形態では、絶縁膜３８Ａは「第１絶縁膜」に対応し、中間絶縁膜３９は「第２絶縁膜」に対応している。

　図６に示すように、絶縁膜３８Ａは、半導体基板３０の基板表面３０ｓに形成された基板側絶縁膜３８Ｂと、基板側絶縁膜３８Ｂの表面３８Ｂｓに形成された反基板側絶縁膜としての絶縁膜３８と、を有している。つまり、本実施形態の絶縁膜３８Ａは、基板側絶縁膜３８Ｂと絶縁膜３８との２層の積層構造となる。基板側絶縁膜３８Ｂは、半導体基板３０を熱酸化することによって形成された酸化膜である。このため、絶縁膜３８Ａに積層された中間絶縁膜３９は、絶縁膜３８の表面３８ｓに形成されているともいえる。基板側絶縁膜３８Ｂの厚さは、たとえば１８０００Å程度である。

　図４に示すように、外周領域１２のうちセル領域１１と隣り合う領域には、ｐ型のウェル領域３４Ａが形成されている。ウェル領域３４Ａは、ベース領域３４と同様に、半導体基板３０の基板表面３０ｓに形成されている。ウェル領域３４Ａは、ドリフト層３３において部分的に形成されている。このため、ウェル領域３４Ａの表面は、絶縁膜３８Ａおよび中間絶縁膜３９によって覆われている。このように、絶縁膜３８Ａおよび中間絶縁膜３９（ともに図５参照）は、ドリフト層３３の表面と、ウェル領域３４Ａの表面とを覆っているともいえる。本実施形態では、ウェル領域３４Ａは、エミッタ電極２１を囲むように形成されている。ウェル領域３４Ａの不純物濃度は、たとえば１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。

　外周領域１２におけるウェル領域３４Ａの深さは、セル領域１１におけるベース領域３４（図３参照）よりも深い。より詳細には、外周領域１２におけるウェル領域３４Ａの深さは、トレンチ３５よりも深い。本実施形態では、ウェル領域３４Ａは、ｚ方向から視て、エミッタ電極２１の外周部と重なる位置まで延びている。つまり、ウェル領域３４Ａは、セル領域１１の外周部にも形成されている。バリア層４０（図５参照）は、ｚ方向から視て、ウェル領域３４Ａと重なる位置に設けられている。バリア層４０は、ｚ方向から視て、ウェル領域３４Ａを覆っている。本実施形態では、ｚ方向から視て、バリア層４０は、ウェル領域３４Ａの外縁よりもはみ出すように形成されている。ここで、本実施形態では、ウェル領域３４Ａは「第２導電型の第２半導体領域」に対応している。

　図４に示すように、ウェル領域３４Ａよりも外方の位置には、ＦＬＲ部２５が形成されている。ＦＬＲ部２５は、互いに離間して配置された複数（本実施形態では４つ）の環状の導電体および半導体領域から構成されている。

　半導体基板３０の基板表面３０ｓには、複数（本実施形態では４つ）の環状のガードリング２５ａ～２５ｄが形成されている。本実施形態では、ガードリング２５ａ～２５ｄは、閉じた環状に形成されている。ガードリング２５ａ～２５ｄは、ドリフト層３３において部分的に形成されている。ガードリング２５ａ～２５ｄは、第２導電型（本実施形態ではｐ型）の半導体領域であり、ｚ方向と直交する方向において互いに離間して配置されている。ガードリング２５ａ～２５ｄは、エミッタ電極２１から離れる方向に向かうにつれて、ガードリング２５ａ、ガードリング２５ｂ、ガードリング２５ｃ、およびガードリング２５ｄの順に配置されている。最外周のガードリング２５ｄの幅Ｗｇｅは、他のガードリング２５ａ～２５ｃの幅Ｗｇよりも大きい。各ガードリング２５ａ～２５ｄのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。各ガードリング２５ａ～２５ｄの不純物濃度は、たとえばウェル領域３４Ａの不純物濃度と同じであり、たとえば１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。この場合、ガードリング２５ａ～２５ｄとウェル領域３４Ａとは同一の工程で形成されてもよい。ここで、本実施形態では、ガードリング２５ａ～２５ｄは、「第２導電型の第２半導体領域」に対応している。なお、ガードリング２５ｄの幅Ｗｇｅは任意に変更可能である。一例では、ガードリング２５ｄの幅Ｗｇｅは、ガードリング２５ａ～２５ｃの幅Ｗｇと等しくてもよい。

　ＦＬＲ部２５は、ガードリング２５ａ～２５ｄに対応させて設けられたフィールドプレート２５ｅ～２５ｈを有している。ｚ方向から視て、フィールドプレート２５ｅはガードリング２５ａと重なる位置に設けられ、フィールドプレート２５ｆはガードリング２５ｂと重なる位置に設けられ、フィールドプレート２５ｇはガードリング２５ｃと重なる位置に設けられ、フィールドプレート２５ｈはガードリング２５ｄと重なる位置に設けられている。フィールドプレート２５ｅはガードリング２５ａに接しており、フィールドプレート２５ｆはガードリング２５ｂに接しており、フィールドプレート２５ｇはガードリング２５ｃに接しており、フィールドプレート２５ｈはガードリング２５ｄに接している。ここで、本実施形態では、フィールドプレート２５ｅ～２５ｈは、「外周電極部」に対応している。

　図５は、ＦＬＲ部２５のうちガードリング２５ａ，２５ｂおよびフィールドプレート２５ｅ，２５ｆとその周辺の拡大図である。ガードリング２５ａおよびフィールドプレート２５ｅの構成は、ガードリング２５ｂ，２５ｃおよびフィールドプレート２５ｆ，２５ｇの構成と同じである。また、ガードリング２５ｄおよびフィールドプレート２５ｈの構成は、フィールドプレート２５ｈが外方に向けて延びた点以外はガードリング２５ａおよびフィールドプレート２５ｅの構成と同じである。このため、以下では、ガードリング２５ａおよびフィールドプレート２５ｅの構成について説明し、ガードリング２５ｂ～２５ｄおよびフィールドプレート２５ｆ～２５ｈの構成の説明を省略する。

　バリア層４０、中間絶縁膜３９および絶縁膜３８Ａにおけるｚ方向から視てガードリング２５ａと重なる位置には、中間絶縁膜３９および絶縁膜３８Ａの双方を貫通する外周開口部５２が形成されている。ｚ方向から視て、外周開口部５２の開口面積は、ガードリング２５ａの表面の面積よりも小さい。つまり、外周開口部５２は、ガードリング２５ａの表面の一部を露出させて、フィールドプレート２５ｅと接触させるためのコンタクトホールを構成している。

　図５に示すとおり、絶縁膜３８Ａのうち外周開口部５２を構成する部分は、外周開口部５２の内側面５２ａに向かうにつれてドリフト層３３に向けて傾斜している。本実施形態では、絶縁膜３８Ａの開口端部は、湾曲部３８ｊを有している。湾曲部３８ｊは、外周開口部５２の開口中心に向かうにつれてドリフト層３３に向かって湾曲している。中間絶縁膜３９は、湾曲部３８ｊを覆っている。

　フィールドプレート２５ｅは、外周開口部５２に入り込むことによってガードリング２５ａに接している。
　フィールドプレート２５ｅは、外周開口部５２内に設けられた埋め込み電極部２７と、外周開口部５２から側方に突出するとともに中間絶縁膜３９上に積層された突出部２８ａを有するプレート本体部２８と、を含む。また、本実施形態では、突出部２８ａは、中間絶縁膜３９の表面３９ｓに形成されている。

　より詳細には、フィールドプレート２５ｅは、バリアメタル層２５ｍを有している。バリアメタル層２５ｍは、中間絶縁膜３９の表面３９ｓと、外周開口部５２を構成する内側面５２ａと、外周開口部５２によって開口されたドリフト層３３の表面（基板表面３０ｓ）に形成されている。バリアメタル層２５ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。このため、バリアメタル層２５ｍは、埋め込み電極部２７のうち内側面５２ａおよびドリフト層３３の表面と接する部分と、プレート本体部２８のうち中間絶縁膜３９の表面３９ｓと接する部分とを構成している。バリアメタル層２５ｍ上には、ＡｌＣｕを含む材料によって形成された電極層２５ｎが設けられている。つまり、フィールドプレート２５ｅは、バリアメタル層２５ｍと電極層２５ｎとの積層構造によって形成されている。このため、本実施形態では、埋め込み電極部２７とプレート本体部２８とは一体に形成されているともいえる。

　プレート本体部２８は、埋め込み電極部２７上に設けられている。プレート本体部２８は、中間絶縁膜３９に対してドリフト層３３とは反対側に突出している。つまり、プレート本体部２８は、中間絶縁膜３９よりも上方に突出している。突出部２８ａは、プレート本体部２８のうち外周開口部５２よりも外方に延びる部分を構成している。より詳細には、ｚ方向から視て、突出部２８ａは、フィールドプレート２５ｅが延びる方向に直交する方向における外周開口部５２よりも外方に延びる部分、すなわちフィールドプレート２５ｅの幅方向における外周開口部５２よりも外方に延びる部分を構成している。本実施形態では、突出部２８ａは、ｚ方向から視て、ガードリング２５ａの全体を覆っている。突出部２８ａは、ｚ方向から視て、ガードリング２５ａの外縁よりもはみ出した部分を有している。

　プレート本体部２８は、フィールドプレート２５ｅの幅方向の外方の先端に向かうにつれて中間絶縁膜３９の表面３９ｓに向けて湾曲状に傾斜した傾斜面２８ｂを有している。本実施形態では、プレート本体部２８は、ウェットエッチングによって形成されている。このため、プレート本体部２８の形状は、ウェットエッチングによって加工された形状であるともいえる。

　より詳細には、フィールドプレート２５ｅは、フィールドプレート２５ｅのうち中間絶縁膜３９から最も離れた表面２５ｓと、表面２５ｓと傾斜面２８ｂとを繋ぐ湾曲面２８ｃと、を有している。表面２５ｓは、たとえば中間絶縁膜３９の表面３９ｓと同じ側を向く面であり、ｚ方向から視て外周開口部５２と重なる位置に形成されている。湾曲面２８ｃは、上方に向けて凸形状となる曲面を有しており、表面２５ｓと傾斜面２８ｂとを滑らかに繋いでいる。

　図３および図５に示すように、フィールドプレート２５ｅの厚さＴＢは、エミッタ電極２１の厚さＴＡよりも薄い。
　ここで、フィールドプレート２５ｅの厚さＴＢは、埋め込み電極部２７のうちコンタクト領域２５ｐと接する先端面と、フィールドプレート２５ｅの表面２５ｓとのｚ方向の間の距離である。つまり、厚さＴＢは、フィールドプレート２５ｅの厚さが最も厚い部分の厚さである。本実施形態では、フィールドプレート２５ｅの厚さＴＢは、フィールドプレート２５ｅの複数箇所でフィールドプレート２５ｅの厚さを測定した場合の平均の厚さである。

　また、エミッタ電極２１の厚さＴＡ（図３参照）は、埋め込み電極部２１ｂのうちベースコンタクト領域３７と接する先端面と、エミッタ電極２１の表面２１ｓとのｚ方向の間の距離である。つまり、厚さＴＡは、エミッタ電極２１の厚さが最も厚い部分の厚さである。本実施形態では、エミッタ電極２１の厚さＴＡは、エミッタ電極２１の複数箇所でエミッタ電極２１の厚さを測定した場合の平均の厚さである。

　なお、フィールドプレート２５ｅの厚さＴＢの定義は、上記平均の厚さに限られず、以下のように変更してもよい。フィールドプレート２５ｅの厚さＴＢは、フィールドプレート２５ｅの複数箇所でフィールドプレート２５ｅの厚さを測定した場合の最大の厚さであってもよいし、フィールドプレート２５ｅの複数箇所でフィールドプレート２５ｅの厚さを測定した場合の最小の厚さであってもよい。

　また、エミッタ電極２１の厚さＴＡの定義も同様に、以下のように変更してもよい。エミッタ電極２１の厚さＴＡは、エミッタ電極２１の複数箇所でエミッタ電極２１の厚さを測定した場合の最大の厚さであってもよいし、エミッタ電極２１の複数箇所でエミッタ電極２１の厚さを測定した場合の最小の厚さであってもよい。

　フィールドプレート２５ｅの突出部２８ａの厚さＴ１は、エミッタ電極２１の電極本体部２１ｃの厚さＴ２よりも薄い。突出部２８ａの厚さＴ１は、たとえば３μｍ以下であり、好ましくは２μｍ以下である。さらに好ましくは、突出部２８ａの厚さＴ１は、１μｍ程度である。

　ここで、突出部２８ａの厚さＴ１は、中間絶縁膜３９の表面３９ｓとフィールドプレート２５ｅの表面２５ｓとのｚ方向の間の距離である。つまり、厚さＴ１は、突出部２８ａの厚さが最も厚い部分の厚さである。本実施形態では、突出部２８ａの厚さＴ１は、フィールドプレート２５ｅの複数箇所で突出部２８ａの厚さを測定した場合の平均の厚さである。

　また、電極本体部２１ｃの厚さＴ２は、中間絶縁膜３９の表面３９ｓとエミッタ電極２１の表面２１ｓとのｚ方向の間の距離である。表面２１ｓは、エミッタ電極２１のうち中間絶縁膜３９の表面３９ｓと同じ側を向く面である。本実施形態では、電極本体部２１ｃの厚さＴ２は、エミッタ電極２１の複数箇所で電極本体部２１ｃの厚さを測定した場合の平均の厚さである。

　なお、突出部２８ａの厚さＴ１の定義は、上記平均の厚さに限られず、以下のように変更してもよい。突出部２８ａの厚さＴ１は、フィールドプレート２５ｅの複数箇所で突出部２８ａの厚さを測定した場合の最大の厚さであってもよいし、フィールドプレート２５ｅの複数箇所で突出部２８ａの厚さを測定した場合の最小の厚さであってもよい。

　また、電極本体部２１ｃの厚さＴ２の定義も同様に、以下のように変更してもよい。電極本体部２１ｃの厚さＴ２は、エミッタ電極２１の複数箇所で電極本体部２１ｃの厚さを測定した場合の最大の厚さであってもよいし、エミッタ電極２１の複数箇所で電極本体部２１ｃの厚さを測定した場合の最小の厚さであってもよい。

　ここで、突出部２８ａの厚さＴ１がフィールドプレート２５ｅの複数箇所で突出部２８ａの厚さを測定した場合の最大の厚さと定義し、電極本体部２１ｃの厚さＴ２がエミッタ電極２１の複数箇所で電極本体部２１ｃの厚さを測定した場合の最小の厚さと定義した場合であっても、突出部２８ａの厚さＴ１が電極本体部２１ｃの厚さＴ２よりも薄いことが好ましい。

　図５に示すように、突出部２８ａの厚さＴ１は、中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３よりも薄い。一方、突出部２８ａの厚さＴ１は、中間絶縁膜３９の厚さＴ４よりも厚い。なお、突出部２８ａの厚さＴ１は、中間絶縁膜３９の厚さＴ４と等しくてもよい。

　ここで、中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３は、半導体基板３０の基板表面３０ｓと中間絶縁膜３９の表面３９ｓとのｚ方向の間の距離である。本実施形態では、中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３は、複数箇所で中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さを測定した場合の平均の厚さである。

　また、中間絶縁膜３９の厚さＴ４は、絶縁膜３８の表面３８ｓと中間絶縁膜３９の表面３９ｓとのｚ方向の間の距離である。本実施形態では、中間絶縁膜３９の厚さＴ４は、複数箇所で中間絶縁膜３９の厚さを測定した場合の平均の厚さである。

　なお、中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３は、上記平均の厚さに限られず、以下のように変更してもよい。中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３は、外周領域１２における複数箇所で中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さを測定した場合の最大の厚さであってもよいし、中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３は、外周領域１２における複数箇所で中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さを測定した場合の最小の厚さであってもよい。

　また、中間絶縁膜３９の厚さＴ４も厚さＴ３と同様に、以下のように変更してもよい。中間絶縁膜３９の厚さＴ４は、外周領域１２における複数箇所で中間絶縁膜３９の厚さを測定した場合の最大の厚さであってもよいし、外周領域１２における複数箇所で中間絶縁膜３９の厚さを測定した場合の最小の厚さであってもよい。

　ここで、突出部２８ａの厚さＴ１がフィールドプレート２５ｅの複数箇所で突出部２８ａの厚さを測定した場合の最大の厚さと定義し、中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３が外周領域１２における複数箇所で中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さを測定した場合の最小の厚さと定義した場合であっても、突出部２８ａの厚さＴ１が中間絶縁膜３９と絶縁膜３８Ａとの積層構造の厚さＴ３よりも薄いことが好ましい。

　本実施形態では、突出部２８ａの厚さＴ１は、バリア層４０の厚さＴ５よりも厚い。換言すると、バリア層４０の厚さＴ５は、突出部２８ａの厚さＴ１よりも薄い。また、突出部２８ａの厚さＴ１は、絶縁膜３８Ａの厚さＴ６よりも厚い。なお、突出部２８ａの厚さＴ１は、絶縁膜３８Ａの厚さＴ６以下であってもよい。

　ここで、バリア層４０の厚さＴ５は、中間絶縁膜３９の表面３９ｓとバリア層４０の表面４０ｓとのｚ方向の間の距離である。本実施形態では、バリア層４０の厚さＴ５は、複数箇所でバリア層４０の厚さを測定した場合の平均の厚さである。

　また、絶縁膜３８の厚さＴ６は、半導体基板３０の基板表面３０ｓと絶縁膜３８の表面３８ｓとのｚ方向の間の距離である。本実施形態では、絶縁膜３８Ａの厚さＴ６は、複数箇所で絶縁膜３８Ａの厚さを測定した場合の平均の厚さである。

　なお、バリア層４０の厚さＴ５は、上記平均の厚さに限られず、以下のように変更してもよい。バリア層４０の厚さＴ５は、外周領域１２における複数箇所でバリア層４０の厚さを測定した場合の最大の厚さであってもよいし、外周領域１２における複数箇所でバリア層４０の厚さを測定した場合の最小の厚さであってもよい。

　また、絶縁膜３８Ａの厚さＴ６も厚さＴ５と同様に、以下のように変更してもよい。絶縁膜３８の厚さＴ６は、外周領域１２における複数箇所で絶縁膜３８Ａの厚さを測定した場合の最大の厚さであってもよいし、外周領域１２における複数箇所で絶縁膜３８Ａの厚さを測定した場合の最小の厚さであってもよい。

　埋め込み電極部２７の下端部は、ガードリング２５ａの上方部分に埋め込まれている。ガードリング２５ａにおいて埋め込み電極部２７に対応する部分には、ｐ^＋型のコンタクト領域２５ｐが形成されている。コンタクト領域２５ｐのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。コンタクト領域２５ｐの不純物濃度は、ガードリング２５ａよりも高く、たとえば５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。

　バリア層４０は、中間絶縁膜３９およびフィールドプレート２５ｅの双方を覆うことによって段差状になった層である。バリア層４０は、プレート本体部２８を覆うプレートカバー部４１を有している。プレートカバー部４１のうちフィールドプレート２５ｅの幅方向の両端部を覆う部分には、段差部４２が形成されている。ここで、フィールドプレート２５ｅの幅方向は、ｚ方向から視て、フィールドプレート２５ｅが延びる方向と直交する方向である。突出部２８ａがｚ方向から視てガードリング２５ａの外縁よりもはみ出しているため、段差部４２はガードリング２５ａの外縁よりも外方に位置している。ここで、フィールドプレート２５ｅの幅方向における段差部４２の先端部がガードリング２５ａの外縁よりも外方に位置していれば、段差部４２がガードリング２５ａの外縁よりも外方に位置しているといえる。本実施形態では、ｚ方向から視て、段差部４２の全体がガードリング２５ａの外縁よりも外方に位置している。

　バリア層４０のプレートカバー部４１は、プレート本体部２８の表面形状に沿った形状となる。つまり、プレートカバー部４１は、プレート本体部２８の傾斜面２８ｂを覆う傾斜面４１ａと、プレート本体部２８の湾曲面２８ｃを覆う湾曲部４１ｂと、プレート本体部２８の表面（たとえばフィールドプレート２５ｅの表面２５ｓ）を覆う表面部４１ｃと、を有している。このように、バリア層４０のプレートカバー部４１は、プレート本体部２８の表面形状に沿って滑らかな湾曲形状となる。パッシベーション膜１３は、バリア層４０に積層されている。

　図４に示すように、フィールドプレート２５ｈは、フィールドプレート２５ｇとは反対側に延びる突出部２８ａの長さがフィールドプレート２５ｅの突出部２８ａの長さよりも長い。フィールドプレート２５ｈの突出部２８ａのうちフィールドプレート２５ｇとは反対側に延びる部分は、ｚ方向から視て、ガードリング２５ｄからはみ出している。

　図４に示すように、ｚ方向から視て、ウェル領域３４Ａと重なる位置には、ゲートフィンガー２３Ａ（２３Ｂ）と、エミッタ引き回し部２４とが形成されている。ゲートフィンガー２３Ａ（２３Ｂ）は、エミッタ電極２１に対して外方に離間した位置に形成されている。

　図６に示すように、ゲートフィンガー２３Ａは、絶縁膜３８の表面３８ｓに形成されたゲート層２３ａと、バリア層４０の表面４０ｓに形成されたゲート配線２３ｂと、を有している。

　ゲート層２３ａは、たとえばポリシリコンからなり、エミッタ電極２１を装置側面１０ｃ、装置側面１０ａ、および装置側面１０ｄ（ともに図１参照）から囲うように形成されている。ゲート層２３ａは、中間絶縁膜３９によって覆われている。ゲート層２３ａ上には、酸化膜２３ｃが形成されている。

　ゲート配線２３ｂは、ｚ方向から視て、ゲート層２３ａと重なる位置に設けられている。ゲート配線２３ｂは、ゲート電極２２と一体化されている。
　中間絶縁膜３９および酸化膜２３ｃのうちゲートフィンガー２３Ａに対応する位置には、中間絶縁膜３９および酸化膜２３ｃの双方を貫通する外周開口部５３が設けられている。これにより、外周開口部５３を介してゲート層２３ａが露出している。ゲート配線２３ｂは、外周開口部５３に入り込んでゲート層２３ａに接している。つまり、外周開口部５３は、ゲート配線２３ｂがゲート層２３ａに接するためのコンタクトホールを構成している。

　ゲート配線２３ｂは、外周開口部５３内に設けられた埋め込み電極部２３ｂａと、埋め込み電極部２３ｂａよりも側方に突出するとともに中間絶縁膜３９を覆う突出部２３ｂｃを有する配線本体部２３ｂｂと、を含む。

　より詳細には、ゲート配線２３ｂは、バリアメタル層２３ｍを有している。バリアメタル層２３ｍは、中間絶縁膜３９の表面３９ｓと、外周開口部５３を構成する内側面５３ａと、外周開口部５３によって開口されたドリフト層３３の表面（基板表面３０ｓ）に形成されている。バリアメタル層２３ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。このため、バリアメタル層２３ｍは、埋め込み電極部２３ｂａのうち内側面５３ａと接する部分およびドリフト層３３の表面と、配線本体部２３ｂｂのうち中間絶縁膜３９の表面３９ｓと接する部分とを構成している。バリアメタル層２３ｍ上には、ＡｌＣｕを含む材料によって形成された電極層２３ｎが設けられている。つまり、ゲート配線２３ｂは、バリアメタル層２３ｍと電極層２３ｎとの積層構造によって形成されている。このため、本実施形態では、埋め込み電極部２３ｂａと配線本体部２３ｂｂとは一体に形成されているともいえる。

　突出部２３ｂｃの厚さＴ７は、フィールドプレート２５ｅの突出部２８ａの厚さＴ１（図５参照）と等しい。ここで、厚さＴ７と厚さＴ１との差がたとえば厚さＴ７の２０％以内であれば、厚さＴ７と厚さＴ１とが等しいといえる。

　ゲート層２３ａにおいて埋め込み電極部２３ｂａが埋め込まれた部分には、ｐ^＋型の半導体領域であるコンタクト領域２３ｄが形成されている。コンタクト領域２３ｄのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。コンタクト領域２３ｄの不純物濃度は、ウェル領域３４Ａよりも高く、たとえば５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。

　配線本体部２３ｂｂは、埋め込み電極部２３ｂａ上に設けられている。配線本体部２３ｂｂは、中間絶縁膜３９に対してウェル領域３４Ａとは反対側に突出している。つまり、配線本体部２３ｂｂは、中間絶縁膜３９よりも上方に突出している。突出部２３ｂｃは、配線本体部２３ｂｂのうち外周開口部５３から外方に延びる部分を構成している。より詳細には、ｚ方向から視て、突出部２３ｂｃは、ゲート配線２３ｂが延びる方向に直交する方向のうち外周開口部５３から外方に延びる部分、すなわちゲート配線２３ｂの幅方向のうち外周開口部５３から外方に延びる部分を構成している。配線本体部２３ｂｂは、ゲート配線２３ｂの幅方向の外方に向かうにつれて中間絶縁膜３９の表面３９ｓに向けて湾曲状に傾斜している。配線本体部２３ｂｂは、ウェットエッチングによって形成されている。配線本体部２３ｂｂの形状は、ウェットエッチングによって加工された形状であるともいえる。本実施形態では、配線本体部２３ｂｂの形状は、フィールドプレート２５ｅのプレート本体部２８の形状と同じである。

　バリア層４０は、中間絶縁膜３９およびゲートフィンガー２３Ａの双方を覆うことによって段差状になった層である。バリア層４０のうち配線本体部２３ｂｂを覆う配線カバー部４３は、配線本体部２３ｂｂの表面形状に沿った形状となる。バリア層４０の配線カバー部４３は、配線本体部２３ｂｂの表面形状に沿って滑らかな湾曲形状となる。パッシベーション膜１３は、バリア層４０に積層されている。

　エミッタ引き回し部２４は、金属膜からなり、バリア層４０の表面４０ｓに形成されている。エミッタ引き回し部２４は、ウェル領域３４Ａの外周部に形成されている。
　中間絶縁膜３９、および絶縁膜３８におけるエミッタ引き回し部２４に対応する位置には、中間絶縁膜３９、および絶縁膜３８の全てを貫通する外周開口部５４が設けられている。これにより、外周開口部５４を介してウェル領域３４Ａが露出している。エミッタ引き回し部２４は、外周開口部５４に入り込んでウェル領域３４Ａに接している。つまり、外周開口部５４は、エミッタ引き回し部２４がウェル領域３４Ａに接するためのコンタクトホールを構成している。

　エミッタ引き回し部２４は、外周開口部５４内に埋め込まれた埋め込み電極部２４ａと、埋め込み電極部２４ａよりも側方に突出するとともに中間絶縁膜３９を覆う突出部２４ｃを有する配線本体部２４ｂと、を含む。

　より詳細には、エミッタ引き回し部２４は、バリアメタル層２４ｍを有している。バリアメタル層２４ｍは、中間絶縁膜３９の表面３９ｓと、外周開口部５４を構成する内側面５４ａと、外周開口部５４によって開口されたドリフト層３３の表面（基板表面３０ｓ）に形成されている。バリアメタル層２４ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。このため、バリアメタル層２４ｍは、埋め込み電極部２４ａのうち内側面５４ａと接する部分および上記ドリフト層３３の表面と、配線本体部２４ｂのうち中間絶縁膜３９の表面３９ｓと接する部分とを構成している。バリアメタル層２４ｍ上には、ＡｌＣｕを含む材料によって形成された電極層２４ｎが設けられている。つまり、エミッタ引き回し部２４は、バリアメタル層２４ｍと電極層２４ｎとの積層構造によって形成されている。このため、本実施形態では、埋め込み電極部２４ａと配線本体部２４ｂとは一体に形成されているともいえる。

　突出部２４ｃは、ｚ方向から視て、ウェル領域３４Ａ内に位置している。突出部２４ｃの厚さＴ８は、フィールドプレート２５ｅの突出部２８ａの厚さＴ１（図５参照）と等しい。ここで、厚さＴ８と厚さＴ１との差がたとえば厚さＴ８の２０％以内であれば、厚さＴ８と厚さＴ１とが等しいといえる。

　埋め込み電極部２４ａの下端部は、ウェル領域３４Ａの上方部分に埋め込まれている。ウェル領域３４Ａにおいて埋め込み電極部２４ａに対応する部分には、ｐ^＋型のコンタクト領域３４Ｂが形成されている。コンタクト領域３４Ｂのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。コンタクト領域３４Ｂの不純物濃度は、ウェル領域３４Ａよりも高く、たとえば５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下である。

　配線本体部２４ｂは、埋め込み電極部２４ａ上に設けられている。配線本体部２４ｂは、中間絶縁膜３９に対してウェル領域３４Ａとは反対側に突出している。つまり、配線本体部２４ｂは、中間絶縁膜３９よりも上方に突出している。突出部２４ｃは、配線本体部２４ｂのうち外周開口部５４よりも外方に延びる部分を構成している。より詳細には、ｚ方向から視て、突出部２４ｃは、エミッタ引き回し部２４が延びる方向に直交する方向のうち外周開口部５４よりも外方に延びる部分、すなわちエミッタ引き回し部２４の幅方向のうち外周開口部５４よりも外方に延びる部分を構成している。配線本体部２４ｂは、エミッタ引き回し部２４の幅方向の外方に向かうにつれて中間絶縁膜３９の表面３９ｓに向けて湾曲状に傾斜している。配線本体部２４ｂは、ウェットエッチングによって形成されている。配線本体部２４ｂの形状は、ウェットエッチングによって加工された形状であるともいえる。本実施形態では、配線本体部２４ｂの形状は、フィールドプレート２５ｅのプレート本体部２８の形状と同じである。

　バリア層４０は、中間絶縁膜３９およびエミッタ引き回し部２４の双方を覆うことによって段差状になった層である。バリア層４０のうち配線本体部２４ｂを覆う配線カバー部４４は、配線本体部２４ｂの表面形状に沿った形状となる。バリア層４０の配線カバー部４４は、配線本体部２４ｂの表面形状に沿って滑らかな湾曲形状となる。パッシベーション膜１３は、バリア層４０に積層されている。

　図４に示すように、ＦＬＲ部２５よりも外方の位置には、等電位リング２６が形成されている。
　図７に示すように、等電位リング２６は、ドリフト層３３の表面（基板表面３０ｓ）に形成された第１導電型（ｎ^＋型）のチャネルストップ領域２６ａと、絶縁膜３８および中間絶縁膜３９内に設けられた内部配線２６ｂと、中間絶縁膜３９の表面３９ｓに設けられた表面側配線２６ｃと、を有している。

　チャネルストップ領域２６ａは、ｚ方向から視て表面側配線２６ｃと重なる位置から装置側面１０ａまで形成されている。チャネルストップ領域２６ａは、内部配線２６ｂに対して外方（装置側面１０ａ寄り）に配置されている。チャネルストップ領域２６ａの不純物濃度は、たとえばエミッタ領域３６（図３参照）の不純物濃度と同じであり、１×１０^１９ｃｍ^－３以上５×１０^２０ｃｍ^－３以下である。この場合、たとえばチャネルストップ領域２６ａは、エミッタ領域３６と同一の工程で形成される。

　内部配線２６ｂは、絶縁膜３８の表面３８ｓに設けられており、中間絶縁膜３９によって覆われている。内部配線２６ｂは、ポリシリコン等の電極材料によって形成されている。内部配線２６ｂは、ゲートフィンガー２３Ａのゲート層２３ａ（図５参照）と同一の工程で形成される。内部配線２６ｂの表面には、酸化膜２６ｄが形成されている。

　バリア層４０、中間絶縁膜３９、および酸化膜２３ｃのうちチャネルストップ領域２６ａに対応する位置には、外周開口部５５が設けられている。外周開口部５５は、ｚ方向において中間絶縁膜３９、絶縁膜３８、および基板側絶縁膜３８Ｂを貫通している。これにより、外周開口部５５を介してチャネルストップ領域２６ａが露出している。表面側配線２６ｃは、外周開口部５５に入り込んでチャネルストップ領域２６ａに接している。つまり、これら外周開口部５５は、表面側配線２６ｃがチャネルストップ領域２６ａに接するためのコンタクトホールを構成している。

　バリア層４０、中間絶縁膜３９、および酸化膜２６ｄのうち内部配線２６ｂに対応する位置には、外周開口部５６が設けられている。外周開口部５６は、内部配線２６ｂは、ｚ方向において中間絶縁膜３９および酸化膜２６ｄの双方を貫通している。これにより、外周開口部５６を介して内部配線２６ｂが露出している。表面側配線２６ｃは、外周開口部５６に入り込んで内部配線２６ｂに接している。つまり、外周開口部５６は、表面側配線２６ｃが内部配線２６ｂに接するためのコンタクトホールを構成している。

　表面側配線２６ｃは、２つの埋め込み電極部２６ｆ，２６ｇと、各埋め込み電極部２６ｆ，２６ｇよりも側方に突出するとともに中間絶縁膜３９と重なっている突出部２６ｈを有する配線本体部２６ｉと、を含む。

　より詳細には、表面側配線２６ｃは、バリアメタル層２６ｍを有している。バリアメタル層２６ｍは、中間絶縁膜３９の表面３９ｓと、外周開口部５５を構成する内側面５５ａと、外周開口部５５によって開口されたドリフト層３３の表面（基板表面３０ｓ）と、外周開口部５６を構成する内側面５６ａと、外周開口部５６によって開口された内部配線２６ｂの表面とに形成されている。このため、バリアメタル層２６ｍは、埋め込み電極部２６ｆのうち内側面５５ａと接する部分と、チャネルストップ領域２６ａの表面と接する部分とを構成している。また、バリアメタル層２６ｍは、埋め込み電極部２６ｇのうち内側面５６ａと接する部分と、内部配線２６ｂの表面と接する部分とを構成している。また、バリアメタル層２６ｍは、配線本体部２６ｉのうち中間絶縁膜３９の表面３９ｓと接する部分を構成している。バリアメタル層２６ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。バリアメタル層２６ｍ上には、ＡｌＣｕを含む材料によって形成された電極層２６ｎが設けられている。つまり、表面側配線２６ｃは、バリアメタル層２６ｍと電極層２６ｎとの積層構造によって形成されている。このため、本実施形態では、埋め込み電極部２６ｆ，２６ｇと配線本体部２６ｉとは一体に形成されているともいえる。

　埋め込み電極部２６ｆは、ｚ方向から視てチャネルストップ領域２６ａと配線本体部２６ｉとの双方と重なる位置に設けられている。埋め込み電極部２６ｆは、チャネルストップ領域２６ａ上の絶縁膜３８，３８Ｂと、絶縁膜３８上の中間絶縁膜３９との全てをｚ方向に貫通している。

　埋め込み電極部２６ｇは、ｚ方向から視て内部配線２６ｂと配線本体部２６ｉとの双方と重なる位置に設けられている。埋め込み電極部２６ｇは、埋め込み電極部２６ｆよりも内方に位置している。埋め込み電極部２６ｇは、内部配線２６ｂ上の酸化膜２６ｄおよび中間絶縁膜３９の双方をｚ方向に貫通している。本実施形態では、埋め込み電極部２６ｇは、内部配線２６ｂの上方部分に埋め込まれている。

　配線本体部２６ｉは、埋め込み電極部２６ｆ，２６ｇ上に設けられている。配線本体部２６ｉは、中間絶縁膜３９に対してドリフト層３３とは反対側に突出している。つまり、配線本体部２６ｉは、中間絶縁膜３９よりも上方に突出している。突出部２６ｈは、配線本体部２６ｉの端部と、配線本体部２６ｉのうちｚ方向から視て埋め込み電極部２６ｆと埋め込み電極部２６ｇとの間の部分と、を構成している。より詳細には、ｚ方向から視て、突出部２６ｈは、表面側配線２６ｃが延びる方向に直交する方向の両端部、すなわち表面側配線２６ｃの幅方向の両端部と、表面側配線２６ｃが延びる方向における埋め込み電極部２６ｆと埋め込み電極部２６ｇとの間の部分と、を構成している。

　突出部２６ｈの厚さＴ９は、フィールドプレート２５ｅの突出部２８ａの厚さＴ１（図５参照）と等しい。ここで、厚さＴ９と厚さＴ１との差がたとえば厚さＴ８の２０％以内であれば、厚さＴ９と厚さＴ１とが等しいといえる。

　バリア層４０は、中間絶縁膜３９および表面側配線２６ｃの双方を覆うことによって段差状になった層である。バリア層４０のうち配線本体部２６ｉを覆う配線カバー部４５は、配線本体部２６ｉの表面形状に沿った形状となる。バリア層４０の配線カバー部４５は、配線本体部２６ｉの表面形状に沿って滑らかな湾曲形状となる。パッシベーション膜１３は、バリア層４０に積層されている。

　図４～図７に示すように、外周領域１２は、パッシベーション膜１３によって覆われている。つまり、バリア層４０は、ｚ方向から視て、パッシベーション膜１３によって覆われているともいえる。このため、バリア層４０は、パッシベーション膜１３とドリフト層３３との間に設けられているともいえる。また、パッシベーション膜１３は、ｚ方向から視て、中間絶縁膜３９よりも上方に位置し、かつ中間絶縁膜３９と重なる位置に設けられている。つまり、パッシベーション膜１３は、中間絶縁膜３９を覆っているともいえる。

　（半導体装置の製造方法）
　図８～図２１を参照して、本実施形態の半導体装置１０の製造方法について説明する。なお、便宜上、図８～図２１では、製造過程を示す半導体装置１０の構成を簡略化して示している。このため、図８～図２１の半導体装置１０の構成要素の形状およびサイズが図１～図７の半導体装置１０の構成要素の形状およびサイズと異なる場合がある。図８～図２１では、セル領域１１の一部と、ＦＬＲ部２５の一部とのそれぞれの製造過程を示している。また、以降では、便宜上、図８～図２１を用いて、１つの半導体装置１０の製造方法として説明する。ここで、本実施形態の半導体装置１０の製造方法は、１つの半導体装置１０の製造に限られず、複数個の半導体装置１０の製造であってもよい。

　本実施形態の半導体装置１０の製造方法は、Ｓｉを含む材料から形成された半導体基板８３０を用意する工程を備えている。半導体基板８３０は、第１導電型の半導体層としてのｎ^－型のドリフト層３３を有している。ドリフト層３３は、半導体基板８３０の全体にわたり形成されている。半導体基板８３０は、その厚さ方向（ｚ方向）において互いに反対側を向く基板表面８３０ｓおよび基板裏面（図示略）を有している。このため、基板表面８３０ｓはドリフト層３３の表面であるともいえる。ドリフト層３３は、半導体基板８３０の全体にわたり形成されている。このため、ドリフト層３３は、セル領域１１および外周領域１２の両領域に対して形成されている。ここで、本実施形態では、半導体基板８３０を用意する工程は、「第１導電型の第１半導体層を外周領域に形成する工程」に対応している。

　図８に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０の基板表面８３０ｓのうち外周領域１２に対応する部分に基板側絶縁膜８３８Ｂを形成する工程を備えている。基板側絶縁膜８３８Ｂは、半導体装置１０の基板側絶縁膜３８Ｂに対応する絶縁膜である。

　基板側絶縁膜８３８Ｂを形成する工程は、半導体基板８３０を熱酸化して基板表面８３０ｓに第１絶縁層を形成する工程と、第１絶縁層をウェットエッチングする工程と、第１絶縁層をドライエッチングする工程と、を含む。

　具体的には、まず、半導体基板８３０が熱酸化されることによって半導体基板８３０の表面全体に酸化膜を形成する。この場合、酸化膜は、シリコン酸化膜（ＳｉＯ_２）によって形成される。続いて、酸化膜のうち半導体基板８３０の基板表面８３０ｓのうちの外周領域１２以外の部分を除去する。より詳細には、まず酸化膜をウェットエッチングすることによって酸化膜の厚さを薄くする。一方、外周領域１２においては、マスクを用いて酸化膜の厚さを部分的に薄くする。続いて、酸化膜をドライエッチングすることによって除去する。外周領域１２においては、マスクによって露出した部分がドライエッチングによって除去される。以上の工程を経て、基板側絶縁膜８３８Ｂが半導体基板８３０の基板表面８３０ｓに形成される。ここで、本実施形態では、基板側絶縁膜８３８Ｂを形成する工程は、第１半導体層の表面と第２半導体領域の表面との双方を熱酸化することによって第１絶縁層（酸化膜）を形成する工程と、第１絶縁層をウェットエッチングした後、ドライエッチングする工程と、を含む。

　図９に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０に第２導電型の半導体領域としてのｐ型のウェル領域８３４を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓには、ｐ型不純物が選択的に注入される。続いて、半導体基板８３０を熱処理することによってｐ型不純物が拡散される。以上の工程を経て、ウェル領域８３４が形成される。ウェル領域８３４は、ドリフト層３３において部分的に形成される。ウェル領域８３４の表面は、基板表面８３０ｓを構成するため、ドリフト層３３の表面と連続する表面となる。ここで、ウェル領域８３４は、ウェル領域３４Ａおよびガードリング２５ａ～２５ｄ（図９ではガードリング２５ｄは図示略）を含む。ここで、半導体基板８３０にウェル領域８３４を形成する工程は「第２導電型の第２半導体領域を第１半導体層において部分的に形成する工程」に対応している。なお、ウェル領域８３４は、基板側絶縁膜８３８Ｂによって覆われているともいえる。

　図１０に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０のうちセル領域１１に対応する部分に複数のトレンチ８３５を形成する工程を備えている。具体的には、まず、半導体基板８３０の基板表面８３０ｓにトレンチマスク（図示略）を形成する。続いて、トレンチマスクを選択的にエッチングする。つまり、ｚ方向から視て、トレンチマスクのうちトレンチ８３５を形成する領域をエッチングする。これにより、トレンチマスクには、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域が露出される。続いて、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域をエッチングする。これにより、半導体基板８３０にトレンチ８３５が形成される。

　図１１に示すように、本実施形態の半導体装置１０の製造方法は、絶縁膜８３８を形成する工程と、電極を形成する工程と、を備えている。
　絶縁膜８３８を形成する工程では、まず、半導体基板８３０が熱酸化されることによって各トレンチ８３５の内面を含む半導体基板８３０の表面全体に酸化膜が形成される。つまり、絶縁膜８３８は、シリコン酸化膜（ＳｉＯ_２）によって形成される。これにより、半導体基板８３０の基板表面８３０ｓのうちセル領域１１に絶縁膜８３８が形成される。絶縁膜８３８は、絶縁膜３８に対応する絶縁膜である。セル領域１１の絶縁膜８３８は、ゲート絶縁膜であり、各トレンチ８３５の内面にも形成される。また、半導体基板８３０の外周領域１２では、基板側絶縁膜８３８Ｂの表面８３８Ｂｓに絶縁膜８３８が積層される。ここで、本実施形態では、基板側絶縁膜８３８Ｂおよび絶縁膜８３８を形成する工程は「第１絶縁膜を形成する工程」に対応する。

　続いて、電極を形成する工程では、ポリシリコン等の電極材料ＰＳが各トレンチ８３５に埋め込まれるとともに半導体基板８３０の基板表面８３０ｓに形成される。これにより、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが形成される。

　図１２に示すように、本実施形態の半導体装置１０の製造方法は、電極材料ＰＳをエッチングする工程と、電極材料ＰＳ上に絶縁膜８３８を形成する工程と、を備える。
　電極材料ＰＳをエッチングする工程では、半導体基板８３０の基板表面８３０ｓの電極材料ＰＳをエッチングによって除去する。なお、図示していないが、外周領域１２のうちゲートフィンガー２３Ａ，２３Ｂおよびゲート電極２２の電極材料ＰＳと、等電位リング２６の内部配線２６ｂの電極材料ＰＳは、エッチングしない。

　続いて、電極材料ＰＳ上に絶縁膜８３８を形成する工程では、各トレンチ８３５に埋め込まれた電極材料ＰＳと、ゲートフィンガー２３Ａ，２３Ｂおよびゲート電極２２を形成する電極材料ＰＳと、等電位リング２６の内部配線２６ｂを形成する電極材料ＰＳと、を酸化させる。これにより、各電極材料ＰＳ上に絶縁膜８３８が形成される。ここで、ゲートフィンガー２３Ａ，２３Ｂの電極材料ＰＳはゲート層２３ａに対応する部品であり、電極材料ＰＳ上の絶縁膜８３８はゲートフィンガー２３Ａ，２３Ｂの酸化膜２３ｃおよび等電位リング２６の内部配線２６ｂの酸化膜２６ｄに対応する膜である。

　図１３に示すように、本実施形態の半導体装置１０の製造方法は、ベース領域３４、エミッタ領域３６、およびチャネルストップ領域２６ａ（図７参照）を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓのうちセル領域１１に対応する部分に対して選択的にｎ型およびｐ型のドーパントがイオン注入および拡散されることによって、ｐ型のベース領域３４と、ｎ^＋型のエミッタ領域３６およびチャネルストップ領域２６ａが順に形成される。つまり、エミッタ領域３６とチャネルストップ領域２６ａとは同一の工程で形成される。

　図１４に示すように、本実施形態の半導体装置１０の製造方法は、中間絶縁膜８３９を形成する工程を備えている。中間絶縁膜８３９は、シリコン酸化膜（ＳｉＯ_２）によって形成され、たとえば化学蒸着法（ＣＶＤ：chemical vapor deposition）によって半導体基板８３０の基板表面８３０ｓの全体にわたり形成される。中間絶縁膜８３９は、中間絶縁膜３９に対応する絶縁膜である。中間絶縁膜８３９は、絶縁膜８３８に積層される。この場合、セル領域１１では、半導体基板８３０の基板表面８３０ｓに形成された絶縁膜８３８と中間絶縁膜８３９との２層構造の絶縁膜となる。一方、外周領域１２では、半導体基板８３０の基板表面８３０ｓに形成された基板側絶縁膜８３８Ｂと、絶縁膜８３８と、中間絶縁膜８３９との３層構造の絶縁膜となる。このように、本実施形態では、基板側絶縁膜８３８Ｂ、絶縁膜８３８、および中間絶縁膜８３９を形成する工程は「複数のセルを覆う絶縁膜をセル領域に形成する工程」と「第１半導体層の表面と、第２半導体領域の表面とを覆う外周絶縁膜を形成する工程」との双方に対応している。また、本実施形態では、基板側絶縁膜８３８Ｂ、絶縁膜８３８、および中間絶縁膜８３９を形成する工程は、「第１半導体層の表面と、第２半導体領域の表面とを覆うシリコン酸化膜によって形成された外周絶縁膜を形成する工程」に対応している。

　図１５に示すように、本実施形態の半導体装置１０の製造方法は、開口部を形成する工程を備えている。
　セル領域１１においては、エッチングによって中間絶縁膜８３９、および絶縁膜８３８をそれぞれ貫通するように開口部８６１が形成される。セル領域１１における開口部８６１は、ベース領域３４を露出する。この開口部８６１によってベース領域３４に対応する半導体基板８３０の基板表面８３０ｓには凹部８３１が形成される。

　外周領域１２においては、エッチングによって中間絶縁膜８３９、絶縁膜８３８、および基板側絶縁膜８３８Ｂをそれぞれ貫通するように開口部８６２が形成される。外周領域１２における開口部８６２は、たとえばガードリング２５ａ～２５ｄを個別に露出する。開口部８６２によってガードリング２５ａ～２５ｄに対応する半導体基板８３０の基板表面８３０ｓには凹部８３２が形成される。なお、別の開口部８６２は、ゲートフィンガー２３Ａ，２３Ｂに対応するウェル領域３４Ａを露出してもよいし、エミッタ引き回し部２４に対応するウェル領域３４Ａを露出してもよい。ここで、開口部を形成する工程は「第２半導体領域の表面の一部を露出させる開口部を外周絶縁膜に形成する工程」に対応している。

　図１６に示すように、本実施形態の半導体装置１０の製造方法は、ベースコンタクト領域３７およびコンタクト領域２５ｐを形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓに対して開口部を介してｐ型のドーパントがイオン注入および拡散されることによって、ｐ^＋型のベースコンタクト領域３７およびコンタクト領域２５ｐがそれぞれ形成される。なお、本実施形態の半導体装置１０の製造方法は、図示していないが、開口部８６２から露出したウェル領域３４Ａのうちエミッタ引き回し部２４に対応する部分にコンタクト領域３４Ｂを形成する工程を備えている。この工程は、たとえば上記ベースコンタクト領域３７およびコンタクト領域２５ｐを形成する工程と同じ工程で実施される。

　図１７および図１８に示すように、本実施形態の半導体装置１０の製造方法は、エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を形成する工程を備えている。本実施形態では、エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を形成する工程は、「電極部を形成する工程」と「外周電極部を形成する工程」との双方に対応している。なお、図１７および図１８では、エミッタ電極２１およびフィールドプレート２５ｅ～２５ｇを示している。

　図１７に示すように、まず、たとえばチタン（Ｔｉ）を用いたスパッタリングによって、中間絶縁膜３９の表面３９ｓおよび各開口部８６１，８６２の内面に第１金属層を形成する。続いて、第１金属層上に窒化チタン（ＴｉＮ）を用いたスパッタリングによって第２金属層を形成する。これにより、バリアメタル層８２３が形成される。ここで、バリアメタル層８２３は、エミッタ電極２１のバリアメタル層２１ｅ、ゲートフィンガー２３Ａ（２３Ｂ）のバリアメタル層２３ｍ、エミッタ引き回し部２４のバリアメタル層２４ｍ、フィールドプレート２５ｅ～２５ｈのバリアメタル層２５ｍ、および等電位リング２６のバリアメタル層２６ｍに対応している。つまり、本実施形態では、バリアメタル層２１ｅ，２３ｍ，２４ｍ，２５ｍ，２６ｍは同一の工程によって形成される。

　続いて、ＡｌＣｕを用いたスパッタリングによって埋め込み電極部８２１および電極層８２２を一体に形成する。埋め込み電極部８２１は、開口部８６１，８６２に埋め込まれた部分である。電極層８２２は、ｚ方向から視て中間絶縁膜３９の全体にわたり形成されている。

　続いて、図１８に示すように、電極層８２２をエッチングすることによって、エミッタ電極２１の電極層２１ｆ、ゲート電極２２およびゲートフィンガー２３Ａ，２３Ｂの電極層２３ｎと、エミッタ引き回し部２４の電極層２４ｎ、フィールドプレート２５ｅ～２５ｈの電極層２４ｎ、および等電位リング２６の電極層２６ｎに対応する電極層８２２を形成する。つまり、本実施形態では、電極層２１ｆ，２３ｎ，２４ｎ，２５ｎ，２６ｎは同一の工程によって形成される。加えて、エミッタ電極２１の埋め込み電極部２１ｂおよび電極本体部２１ｃと、ゲート電極２２およびゲートフィンガー２３Ａ，２３Ｂの埋め込み電極部２３ｂａおよび配線本体部２３ｂｂと、エミッタ引き回し部２４の埋め込み電極部２４ａおよび配線本体部２４ｂと、フィールドプレート２５ｅ～２５ｈの埋め込み電極部２７およびプレート本体部２８と、等電位リング２６の埋め込み電極部２６ｆ，２６ｇおよび配線本体部２６ｉとは同一の工程によって形成される。なお、図１８では、エミッタ電極２１と、フィールドプレート２５ｅ～２５ｇとに対応する電極層８２２とが示されている。

　続いて、図１９に示すように、エミッタ電極２１、ゲート電極２２、およびゲートフィンガー２３Ａ，２３Ｂと、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６に対応する電極層８２２をたとえばエッチングすることによってエミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６に対応する電極層８２２の厚さを薄くする。本実施形態では、たとえば電極層８２２の厚さを２μｍ以下となるようにエッチングする。これにより、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６が形成される。なお、図１９では、フィールドプレート２５ｅ～２５ｇが示されている。このように、外周電極部を形成する工程は、電極層８２２のうち絶縁膜３８Ａおよび中間絶縁膜３９に対応する電極層８２２の厚さを、絶縁膜３８および中間絶縁膜３９に対応する電極層８２２の厚さよりも薄くする工程を含んでいるといえる。

　図２０に示すように、本実施形態の半導体装置１０の製造方法は、バリア層８４０を形成する工程を備えている。バリア層８４０は、半導体装置１０のバリア層４０に対応する絶縁層である。バリア層８４０は、中間絶縁膜８３９および絶縁膜８３８，８３８Ｂよりも拡散係数の小さい材料によって形成される。本実施形態では、外周領域１２においてバリア層８４０は、窒化シリコン（ＳｉＮ）を含む材料が用いられ、たとえばＣＶＤによって中間絶縁膜３９の表面３９ｓ、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６の全体にわたり形成される。これにより、バリア層８４０は段差状に形成される。ここで、本実施形態では、バリア層８４０を形成する工程は「外周絶縁膜よりも拡散係止数が小さいバリア層を外周絶縁膜および突出部の双方を覆うように段差状に形成する工程」に対応している。また、バリア層８４０を形成する工程は「シリコン窒化膜によって形成されたバリア層を外周絶縁膜および突出部の双方を覆うように段差状に形成する工程」に対応している。

　図２１に示すように、本実施形態の半導体装置１０の製造方法は、パッシベーション膜１３を形成する工程を備えている。具体的には、バリア層８４０よりも拡散係数が大きい材料、たとえばポリイミド等の有機材料によって形成されたパッシベーション層がエミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を覆うように、ｚ方向から視て、半導体基板８３０の基板表面８３０ｓの全体にわたり形成される。続いて、エッチングによってエミッタ電極２１およびゲート電極２２を露出するように開口部が形成される。これにより、パッシベーション膜１３、エミッタ電極パッド１６、およびゲート電極パッド１７が形成される。パッシベーション膜１３は、バリア層４０を覆う。ここで、本実施形態では、パッシベーション膜１３を形成する工程は「バリア層よりも拡散係数が大きいパッシベーション膜をバリア層に積層する工程」に対応している。また、パッシベーション膜１３を形成する工程は「有機絶縁膜によって形成されたパッシベーション膜をバリア層に積層する工程」に対応している。

　図示していないが、本実施形態の半導体装置１０の製造方法は、バッファ層３２、コレクタ層３１、およびコレクタ電極２９を形成する工程を備えている。具体的には、半導体基板８３０の基板裏面に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、バッファ層３２およびコレクタ層３１が順に形成される。続いて、コレクタ層３１のうちバッファ層３２とは反対側の表面にコレクタ電極２９を形成する。以上の工程を経て、半導体装置１０が製造される。なお、図８～図２１は半導体装置１０の製造工程の一部を示したものであり、半導体装置１０の製造方法は、図８～図２１で示されなかった工程を備えていてもよい。

　（第１実施形態の作用）
　本実施形態の半導体装置１０の作用について説明する。
　ポリイミド等の有機絶縁膜であるパッシベーション膜１３は、外部イオンから保護するために装置主面１０ｓの全体にわたり形成されている。つまり、パッシベーション膜１３は、外周領域１２を全体にわたり覆っている。しかし、パッシベーション膜１３は、拡散係数が大きいため、外部イオンがパッシベーション膜１３内で拡散されて通過してしまうおそれがある。

　シリコン酸化膜を有する中間絶縁膜３９および絶縁膜３８，３８Ａがパッシベーション膜１３から通過した外部イオンによって帯電すると、特に外周領域１２（たとえばＦＬＲ部２５）の中間絶縁膜３９および絶縁膜３８Ａが外部イオンによって帯電すると、各ガードリング２５ａ～２５ｄの電界の広がりが異なってしまい、予め設定した耐圧よりも低くなるおそれがある。

　このため、中間絶縁膜３９および絶縁膜３８，３８Ａが外部イオンによって帯電することを抑制するため、拡散係数の小さいシリコン窒化膜を有するバリア層を設けることが考えられる。一例では、ＦＬＲ部２５にバリア層が設けられる場合、バリア層は、たとえば中間絶縁膜３９の表面３９ｓおよびフィールドプレート２５ｅ～２５ｈの表面に設けられることが考えられる。

　しかし、フィールドプレート２５ｅ～２５ｈの表面と中間絶縁膜３９の表面３９ｓとのｚ方向の位置が互いに異なるため、バリア層のうち中間絶縁膜３９の表面３９ｓとフィールドプレート２５ｅ～２５ｈの表面との間の部分は段差形状となる。ここで、バリア層の段差形状の部分が大きくなると、クラックが発生するおそれがある。バリア層にクラックが発生すると、クラックを通じて外部イオンが中間絶縁膜３９に侵入し、帯電してしまうおそれがある。

　一方、本実施形態では、フィールドプレート２５ｅ～２５ｈは、その突出部２８ａの厚さＴ１がエミッタ電極２１の電極本体部２１ｃの厚さＴ２よりも薄くなるように形成されている。これにより、突出部２８ａを覆うバリア層４０の段差形状がエミッタ電極２１の電極本体部２１ｃを覆うバリア層４０の段差形状（図３には図示略）よりも小さくなる。したがって、バリア層４０の段差形状の部分にクラックが発生することが抑制されるため、クラックに起因して外部イオンによって中間絶縁膜３９が帯電することを抑制できる。

　（第１実施形態の効果）
　本実施形態の半導体装置１０によれば、以下の効果が得られる。
　（１－１）半導体装置１０のセル領域１１は、中間絶縁膜３９上に積層された電極本体部２１ｃを有するエミッタ電極２１を備えている。ガードリング２５ａ～２５ｄに個別に接するフィールドプレート２５ｅ～２５ｈのそれぞれは、中間絶縁膜３９上に積層された突出部２８ａを有している。半導体装置１０は、中間絶縁膜３９と、突出部２８ａごとフィールドプレート２５ｅ～２５ｈを覆うことによって段差状となった層であって中間絶縁膜３９および絶縁膜３８よりも拡散係数が小さいバリア層４０と、バリア層４０上に積層され、バリア層４０よりも拡散係数が大きいパッシベーション膜１３と、を備えている。突出部２８ａの厚さＴ１は、電極本体部２１ｃの厚さＴ２よりも薄い。

　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックが発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することを抑制できる。これにより、外部イオンによって中間絶縁膜３９が帯電することを抑制できるため、中間絶縁膜３９の帯電に起因してガードリング２５ａ～２５ｄの電位が変化することを抑制できる。したがって、半導体装置１０の絶縁耐圧の低下を抑制できる。なお、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、および等電位リング２６についても同様に、バリア層４０の段差状の部分にクラックが発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することを抑制できる。

　（１－２）フィールドプレート２５ｅ～２５ｈの突出部２８ａの厚さＴ１は、絶縁膜３８Ａの厚さＴ６と中間絶縁膜３９の厚さＴ４との合計の厚さＴ３よりも薄い。
　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックが発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することを抑制できる。

　（１－３）フィールドプレート２５ｅ～２５ｈは、突出部２８ａと埋め込み電極部２７とが一体化された構成である。
　この構成によれば、フィールドプレート２５ｅ～２５ｈの突出部２８ａと埋め込み電極部２７とを個別に形成する場合と比較して、フィールドプレート２５ｅ～２５ｈを製造するための工程数を減らすことができるので、フィールドプレート２５ｅ～２５ｈの製造工程を簡略化できる。

　（１－４）フィールドプレート２５ｅ～２５ｈの突出部２８ａは、ｚ方向から視て、ガードリング２５ａ～２５ｄの外縁を覆っている。
　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分が、ｚ方向から視てガードリング２５ａ～２５ｄの外縁よりも外方に位置するようになる。したがって、バリア層４０の段差状の部分にクラックが発生したとしても、外部イオンがガードリング２５ａ～２５ｄに侵入しにくくなる。

　（１－５）フィールドプレート２５ｅ～２５ｈの突出部２８ａは、ｚ方向から視て、ガードリング２５ａ～２５ｄの外縁からはみ出した部分を有している。
　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分が、ｚ方向から視てガードリング２５ａ～２５ｄの外縁よりも外方に離間して位置するようになる。したがって、バリア層４０の段差状の部分にクラックが発生したとしても、外部イオンがガードリング２５ａ～２５ｄに侵入しにくくなる。

　（１－６）フィールドプレート２５ｅ～２５ｈの突出部２８ａは、突出部２８ａの側方の先端に向かうにつれて中間絶縁膜３９に向けて傾斜する傾斜面２８ｂを有している。
　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分も傾斜面２８ｂに沿って傾斜した形状となるため、バリア層４０の段差状の部分におけるバリア層４０の折り曲がりが緩くなる。したがって、バリア層４０の段差状の部分にクラックが発生しにくくなる。

　（１－７）フィールドプレート２５ｅは、フィールドプレート２５ｅのうち中間絶縁膜３９から最も離れた表面２５ｓと、表面２５ｓと傾斜面２８ｂとを繋ぐ湾曲面２８ｃと、を有している。なお、フィールドプレート２５ｆ～２５ｈも同様の形状である。

　この構成によれば、フィールドプレート２５ｅの湾曲面２８ｃを覆うバリア層４０の形状が湾曲状となり、バリア層４０の折り曲がりが緩くなる。したがって、バリア層４０の段差状の部分にクラックが発生しにくくなる。また、フィールドプレート２５ｆ～２５ｈを覆うバリア層４０の段差状の部分も同様にクラックが発生しにくくなる。

　（１－８）フィールドプレート２５ｅ～２５ｈの突出部２８ａの傾斜面２８ｂは、湾曲状である。
　この構成によれば、バリア層４０の段差状の部分のうち中間絶縁膜３９と傾斜面２８ｂとを覆う部分の段差が小さくなるため、クラックが発生しにくくなる。

　（１－９）バリア層４０の厚さＴ５は、フィールドプレート２５ｅ～２５ｈの突出部２８ａの厚さＴ１よりも薄い。
　この構成によれば、半導体装置１０の薄型化を図ることができる。加えて、バリア層４０を薄く形成したとしても、フィールドプレート２５ｅ～２５ｈの突出部２８ａの厚さＴ１をエミッタ電極２１の電極本体部２１ｃの厚さＴ２よりも薄く形成しているため、バリア層４０の段差状の部分にクラックが発生することを抑制できる。

　（１－１０）絶縁膜３８および中間絶縁膜３９の双方はシリコン酸化膜であり、パッシベーション膜１３はポリイミドを含む有機絶縁膜であり、バリア層４０はシリコン窒化膜である。

　この構成によれば、バリア層４０の拡散係数が絶縁膜３８、中間絶縁膜３９、およびパッシベーション膜１３よりも小さくなる。したがって、上記（１－１）の効果と同様の効果が得られる。

　（１－１１）半導体装置１０の製造方法は、ｎ^－型のドリフト層３３が形成された半導体基板８３０を用意する工程と、ｐ型のウェル領域８３４をドリフト層３３において部分的に形成する工程と、半導体基板３０の基板表面３０ｓに絶縁膜８３８および中間絶縁膜８３９を形成する工程と、中間絶縁膜３９上に積層された電極本体部２１ｃを有するエミッタ電極２１を形成する工程と、ウェル領域８３４の表面の一部を露出させる開口部を絶縁膜８３８および中間絶縁膜８３９に形成する工程と、開口部から側方に突出するとともに中間絶縁膜８３９上に積層された突出部２８ａを有し、ウェル領域８３４のうち開口部によって露出された部分と接するフィールドプレート２５ｅ～２５ｈを形成する工程と、絶縁膜８３８および中間絶縁膜８３９よりも拡散係数が小さいバリア層８４０を中間絶縁膜８３９とフィールドプレート２５ｅ～２５ｈとの双方を覆うように段差状に形成する工程と、バリア層４０よりも拡散係数が大きいパッシベーション膜１３をバリア層８４０に積層する工程と、を備えている。フィールドプレート２５ｅ～２５ｈ形成する工程では、突出部２８ａの厚さＴ１を電極本体部２１ｃの厚さＴ２よりも薄くなるように形成する。この構成によれば、上記（１－１）の効果と同様の効果が得られる。

　［第２実施形態］
　図２２～図３７を参照して、第２実施形態の半導体装置１０について説明する。本実施形態の半導体装置１０は、第１実施形態の半導体装置１０と比較して、配線構造および絶縁膜の構造がそれぞれ異なる。以下の説明においては、第１実施形態の半導体装置１０と異なる点について詳細に説明し、第１実施形態の半導体装置１０と共通する構成要素には同一符号を付し、その説明を省略する。

　（半導体装置の構成）
　図２２および図２３を参照して、本実施形態の半導体装置の構成について説明する。
　図２２は、セル領域１１の断面構造の一部を示している。図２２に示すように、本実施形態のセル領域１１は、エミッタ電極２１の配線構造が第１実施形態と異なる。このため、以下では、エミッタ電極２１の配線構造について詳細に説明し、他の部分については第１実施形態と同一符号を付し、その説明を省略する。

　図２２に示すように、エミッタ電極２１は、個別に形成された埋め込み電極部２１ｂおよび電極本体部２１ｃを有している。つまり、第１実施形態とは異なり、エミッタ電極２１は、埋め込み電極部２１ｂに対応する第１電極層２１ｇと、電極本体部２１ｃに対応する第２電極層２１ｈとを有している。

　第１電極層２１ｇは、バリアメタル層２１ｅによって囲まれた穴に埋め込まれている。第１電極層２１ｇは、たとえばタングステン（Ｗ）を含む材料によって形成されている。本実施形態では、第１電極層２１ｇの上端面およびバリアメタル層２１ｅの上端面は互いに面一である。

　電極本体部２１ｃは、埋め込み電極部２１ｂ上に形成されている。電極本体部２１ｃは、第１実施形態と同様に中間絶縁膜３９の表面３９ｓに積層されているともいえる。第２電極層２１ｈは、第１電極層２１ｇの上端面およびバリアメタル層２１ｅの上端面の双方に接している。電極本体部２１ｃの厚さＴ２は、第１実施形態の厚さＴ２（図３参照）と同じである。また、エミッタ電極２１の厚さＴＡは、第１実施形態の厚さＴＡ（図３参照）と同じである。

　図２３は、ＦＬＲ部２５の断面構造の一部を示している。なお、ゲートフィンガー２３Ａ，２３Ｂおよびエミッタ引き回し部２４（ともに図４参照）の配線構造および絶縁膜の構造はＦＬＲ部２５と同様であるため、その説明を省略する。

　図２３に示すように、半導体基板３０の基板表面３０ｓには、基板側絶縁膜３８Ｂに代えてＬＯＣＯＳ酸化膜６０が形成されている。つまり、本実施形態では、絶縁膜３８Ａは、ＬＯＣＯＳ酸化膜６０と絶縁膜３８との積層構造からなる。ＬＯＣＯＳ酸化膜６０は、ｚ方向において互いに反対側を向く表面６０ｓおよび裏面６０ｒを有している。ＬＯＣＯＳ酸化膜６０の裏面６０ｒは、半導体基板３０の基板表面３０ｓに接している。

　ＬＯＣＯＳ酸化膜６０は、厚膜部６１、薄膜部６２、および傾斜部６３を有している。
　厚膜部６１は、ＬＯＣＯＳ酸化膜６０の厚さが比較的厚い部分であり、たとえば隣り合う外周開口部５２の間に設けられている。薄膜部６２は、ＬＯＣＯＳ酸化膜６０の厚さが比較的薄い部分であり、たとえばｚ方向から視て、外周開口部５２と重なる位置に設けられている。このため、外周開口部５２は、ＬＯＣＯＳ酸化膜６０の薄膜部６２に設けられているともいえる。傾斜部６３は、厚膜部６１と薄膜部６２との間に設けられており、厚膜部６１と薄膜部６２とを接続する部分である。傾斜部６３は、表面６０ｓおよび裏面６０ｒの両側において、薄膜部６２から厚膜部６１に向かうにつれてＬＯＣＯＳ酸化膜６０の厚さが厚くなるように傾斜している。

　厚膜部６１は、半導体基板３０の基板表面３０ｓに食い込むように形成されている。このため、半導体基板３０は、基板表面３０ｓが凹む凹部３０ａが形成されている。なおＬＯＣＯＳ酸化膜６０の構成は任意に変更可能である。一例では、ＬＯＣＯＳ酸化膜６０から薄膜部６２を省略してもよい。この場合、ＬＯＣＯＳ酸化膜６０は、厚膜部６１および傾斜部６３からなる酸化膜が互いに離間して複数設けられた構成となる。

　本実施形態では、ＬＯＣＯＳ酸化膜６０の表面６０ｓには、絶縁膜３８が形成されている。絶縁膜３８は、ＬＯＣＯＳ酸化膜６０の形状に応じてＬＯＣＯＳ酸化膜６０に積層されている。つまり、絶縁膜３８は、ＬＯＣＯＳ酸化膜６０の傾斜部６３において、傾斜部６３の形状に沿って傾斜している。本実施形態では、絶縁膜３８は、ＬＯＣＯＳ酸化膜６０の表面６０ｓの全体にわたり形成されている。絶縁膜３８の表面３８ｓには中間絶縁膜３９が形成されている。このため、中間絶縁膜３９は、ＬＯＣＯＳ酸化膜６０の厚膜部６１、薄膜部６２、および傾斜部６３の全てを覆うように形成されている。なお、本実施形態では、中間絶縁膜３９は、２層積層された構成である。

　本実施形態では、外周開口部５２は、中間絶縁膜３９、絶縁膜３８、およびＬＯＣＯＳ酸化膜６０を貫通している。これにより、外周開口部５２を介して中間絶縁膜３９、絶縁膜３８、およびＬＯＣＯＳ酸化膜６０からガードリング２５ａが露出している。本実施形態では、外周開口部５２は、ＬＯＣＯＳ酸化膜６０の薄膜部６２を貫通している。

　フィールドプレート２５ｅは、中間絶縁膜３９の表面３９ｓと外周開口部５２を構成する絶縁膜３８Ａおよび中間絶縁膜３９の内側面５２ａとに形成された電極層７０と、外周開口部５２に埋め込まれる埋め込み電極部７１と、を有している。本実施形態では、電極層７０と、埋め込み電極部７１とは個別に形成されている。電極層７０はたとえば窒化チタン（ＴｉＮ）を含む材料によって形成され、埋め込み電極部７１はたとえばタングステン（Ｗ）を含む材料によって形成されている。電極層７０は、バリアメタル層であるともいえる。

　電極層７０は、互いに反対側を向く電極表面７０ｓおよび電極裏面７０ｒを有している。電極表面７０ｓは中間絶縁膜３９の表面３９ｓと同じ側を向く面であり、電極裏面７０ｒは中間絶縁膜３９側を向く面である。本実施形態では、電極裏面７０ｒは、中間絶縁膜３９の表面３９ｓに接している。

　電極層７０は、外周開口部５２の内側面５２ａおよびガードリング２５ａの表面（半導体基板３０の基板表面３０ｓ）に接する開口側電極層７３と、外周開口部５２から外方に延びる突出部７４と、を有している。本実施形態では、開口側電極層７３と突出部７４とは一体化されている。

　突出部７４は、ｚ方向から視て中間絶縁膜３９を覆う部分である。ｚ方向から視て、突出部７４は、フィールドプレート２５ｅのうち、フィールドプレート２５ｅが延びる方向に直交する方向における外周開口部５２よりも外方に延びる部分、すなわちフィールドプレート２５ｅの幅方向において外周開口部５２よりも外方に延びる部分を構成している。本実施形態では、突出部７４は、ｚ方向から視て、ガードリング２５ａの全体を覆っている。突出部７４は、ｚ方向から視て、ガードリング２５ａの外縁よりもはみ出した部分を有している。なお、ガードリング２５ａを覆う突出部７４と、ガードリング２５ｂを覆う突出部７４とは互いに離間して配置されている。

　フィールドプレート２５ｅの厚さＴＢは、第１実施形態と同様に、エミッタ電極２１の厚さＴＡよりも薄い。
　本実施形態では、電極層７０の厚さＴ１０は一定になるように設定されている。このため、突出部７４の厚さは、一定になるように設定されているともいえる。

　電極層７０の厚さＴ１０は、エミッタ電極２１の電極本体部２１ｃの厚さＴ２よりも薄い。電極層７０の厚さＴ１０は、埋め込み電極部７１の厚さＴ１１よりも薄い。電極層７０の厚さＴ１０は、中間絶縁膜３９の厚さＴ４よりも薄い。電極層７０の厚さＴ１０は、ＬＯＣＯＳ酸化膜６０の厚膜部６１の厚さＴ１２よりも薄い。電極層７０の厚さＴ１０は、たとえば２μｍ以下であり、好ましくは１μｍ未満である。また、電極層７０の厚さＴ１０は、たとえば５０ｎｍ以上である。本実施形態では、電極層７０の厚さＴ１０は、１００ｎｍ程度である。

　ここで、電極層７０の厚さＴ１０は、電極層７０のうち中間絶縁膜３９の表面３９ｓに形成された部分である突出部７４の厚さである。厚さＴ１０は、突出部７４における電極表面７０ｓと電極裏面７０ｒとのｚ方向の間の距離である。本実施形態では、電極層７０の厚さＴ１０は、電極層７０の突出部７４の複数箇所で突出部７４の厚さを測定した場合の平均の厚さである。

　なお、電極層７０の厚さＴ１０の定義は、上記平均の厚さに限られず、以下のように変更してもよい。電極層７０の厚さＴ１０は、電極層７０の複数箇所で電極層７０の厚さを測定した場合の最大の厚さであってもよいし、電極層７０の複数箇所で電極層７０の厚さを測定した場合の最小の厚さであってもよい。

　また、埋め込み電極部７１の厚さＴ１１は、電極層７０のうちガードリング２５ａの表面（半導体基板３０の基板表面３０ｓ）に形成された底面７０ｂと埋め込み電極部７１の上端面７１ａとの間の距離である。本実施形態では、埋め込み電極部７１の厚さＴ１１は、埋め込み電極部７１の複数箇所で埋め込み電極部７１の厚さを測定した場合の平均の厚さである。本実施形態では、埋め込み電極部７１の厚さＴ１１は、フィールドプレート２５ｅの厚さＴＢと同じである。

　また、厚膜部６１の厚さＴ１２は、厚膜部６１における表面６０ｓと、表面６０ｓと反対側を向く裏面６０ｒとの間の距離である。裏面６０ｒは、半導体基板３０の凹部３０ａに接している。つまり、厚膜部６１の厚さＴ１２は、半導体基板３０の凹部３０ａにおける基板表面３０ｓと厚膜部６１の表面６０ｓとの間の距離であるともいえる。厚膜部６１の厚さＴ１２は、複数箇所で厚膜部６１の厚さを測定した場合の平均の厚さである。

　なお、埋め込み電極部７１の厚さＴ１１の定義は、上記平均の厚さに限られず、以下のように変更してもよい。埋め込み電極部７１の厚さＴ１１は、埋め込み電極部７１の複数箇所で埋め込み電極部７１の厚さを測定した場合の最大の厚さであってもよいし、埋め込み電極部７１の複数箇所で埋め込み電極部７１の厚さを測定した場合の最小の厚さであってもよい。

　また、電極層７０の厚さＴ１０が電極層７０の複数箇所で電極層７０の厚さを測定した場合の最大の厚さと定義し、埋め込み電極部７１の厚さＴ１１が複数箇所で埋め込み電極部７１の厚さを測定した場合の最小の厚さと定義した場合であっても、電極層７０の厚さＴ１０が埋め込み電極部７１の厚さＴ１１よりも薄いことが好ましい。

　また、厚膜部６１の厚さＴ１２の定義は、上記平均の厚さに限られず、以下のように変更してもよい。厚膜部６１の厚さＴ１２は、厚膜部６１の複数箇所で厚膜部６１の厚さを測定した場合の最大の厚さであってもよいし、厚膜部６１の複数箇所で厚膜部６１の厚さを測定した場合の最小の厚さであってもよい。

　バリア層４０は、中間絶縁膜３９およびフィールドプレート２５ｅの双方を覆うことによって段差状になった層である。つまり、バリア層４０は、フィールドプレート２５ｅを覆うプレートカバー部４１を有している。プレートカバー部４１のうち電極層７０の幅方向の両端部を覆う部分には、段差部４２が形成されている。段差部４２は、バリア層４０のうちフィールドプレート２５ｅの突出部７４の先端部と中間絶縁膜３９との境界部分に形成されている。突出部７４がｚ方向から視てガードリング２５ａの外縁よりもはみ出しているため、段差部４２はガードリング２５ａの外縁よりも外方に位置している。

　バリア層４０のうちプレートカバー部４１は、電極層７０の表面形状および埋め込み電極部７１の上端面７１ａに沿った形状となる。パッシベーション膜１３は、バリア層４０に積層されている。

　本実施形態では、バリア層４０の厚さＴ５は、電極層７０の厚さＴ１０よりも厚い。また、バリア層４０の厚さＴ５は、ＬＯＣＯＳ酸化膜６０の薄膜部６２の厚さ以上である。また、バリア層４０の厚さＴ５は、ＬＯＣＯＳ酸化膜６０の厚膜部６１の厚さよりも薄い。なお、バリア層４０の厚さＴ５は任意であり、たとえばＬＯＣＯＳ酸化膜６０の薄膜部６２の厚さよりも薄くてもよいし、電極層７０の厚さＴ１０よりも薄くてもよい。

　（半導体装置の製造方法）
　図２４～図３７を参照して、本実施形態の半導体装置１０の製造方法について説明する。本実施形態の半導体装置１０の製造方法においては、第１実施形態の半導体装置１０の製造方法と比較して、半導体基板８３０の基板表面８３０ｓに形成される絶縁膜の形成方法と、電極の形成方法とが異なる。このため、以下の説明では、第１実施形態と異なる点について説明し、第１実施形態と共通する製造工程の説明を省略する。また、便宜上、本実施形態の半導体装置１０の製造方法は、セル領域１１およびＦＬＲ部２５の製造過程について主に説明する。

　図２４～図２６に示すように、本実施形態の半導体装置１０の製造方法は、ＬＯＣＯＳ酸化膜８５０を形成する工程を備えている。
　図２４に示すように、まず、Ｓｉを含む材料から形成された半導体基板８３０を用意する。半導体基板８３０には、ドリフト層３３が形成されている。続いて、たとえばＣＶＤによって半導体基板８３０の基板表面８３０ｓの全体にわたり酸化膜８５１を形成する。酸化膜８５１は、たとえばシリコン酸化膜（ＳｉＯ_２膜）を有している。続いて、たとえばＣＶＤによって酸化膜８５１の表面８５１ｓの全体にわたりマスク８５２を形成する。マスク８５２は、たとえばシリコン窒化膜（Ｓｉ_３Ｎ_４膜）を有している。

　次に、図２５に示すように、マスク８５２を選択的にエッチングする。これにより、酸化膜８５１がマスク８５２から部分的に露出する。このため、マスク８５２は、ドリフト層３３の表面上の一部に形成されているともいえる。続いて、図２６に示すように、酸化膜８５１を熱成長させる。これにより、酸化膜８５１のうちマスク８５２によって覆われていない部分の厚さが厚くなる。一方、酸化膜８５１のうちマスク８５２によって覆われた部分は、酸化膜８５１の熱成長が抑えられる。これにより、酸化膜８５１は、部分的に厚くなる。以上の工程を経て、ＬＯＣＯＳ酸化膜８５０が形成される。続いて、マスク８５２を除去する。

　図２７に示すように、本実施形態の半導体装置１０の製造方法は、第２導電型の半導体領域であるｐ型のウェル領域８３４を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓには、ｐ型不純物が選択的に注入される。続いて、半導体基板８３０を熱処理することによってｐ型不純物が拡散される。これにより、ウェル領域８３４が形成される。ここで、ウェル領域８３４は、ウェル領域３４Ａ（図２８参照）およびガードリング２５ａ～２５ｄを含む。なお、図２７では、ガードリング２５ａ～２５ｃが示されている。

　図示していないが、本実施形態の半導体装置１０の製造方法は、第１実施形態と同様に、セル領域１１においてトレンチ８３５、絶縁膜８３８、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａ、ベース領域３４、エミッタ領域３６、およびチャネルストップ領域２６ａを形成する工程を備えている。絶縁膜８３８は、セル領域１１および外周領域１２の双方にわたり形成される。外周領域１２における絶縁膜８３８は、酸化膜８５１の表面８５１ｓに形成される（図２８参照）。

　図２８に示すように、本実施形態の半導体装置１０の製造方法は、中間絶縁膜８３９を形成する工程を備えている。中間絶縁膜８３９の形成方法は、第１実施形態と同様である。中間絶縁膜８３９は、絶縁膜８３８の表面８３８ｓに形成される。ここで、本実施形態では、絶縁膜８３８および中間絶縁膜８３９を形成する工程は「複数のセルを覆う絶縁膜をセル領域に形成する工程」に対応している。ＬＯＣＯＳ酸化膜８５０、絶縁膜８３８、および中間絶縁膜８３９を形成する工程は「第１半導体層の表面と、第２半導体領域の表面とを覆う外周絶縁膜を形成する工程」に対応している。

　図２９に示すように、本実施形態の半導体装置１０の製造方法は、開口部８６１，８６２を形成する工程と、ベースコンタクト領域３７およびコンタクト領域３４Ｂ，２５ｐを形成する工程と、を備えている。開口部８６１，８６２の形成方法は、第１実施形態と同様である。これにより、ＬＯＣＯＳ酸化膜６０、絶縁膜３８、および中間絶縁膜３９が形成される。また、ベースコンタクト領域３７およびコンタクト領域３４Ｂ，２５ｐの形成方法は、第１実施形態と同様である。なお、図２９では、ベースコンタクト領域３７およびコンタクト領域２５ｐが示されている。

　図３０に示すように、本実施形態の半導体装置１０の製造方法は、第１電極層８７０を形成する工程を備えている。第１電極層８７０は、電極層７０およびバリアメタル層２１ｅに対応する部材である。第１電極層８７０は、たとえばＴｉまたはＴｉＮを含む材料によって形成され、スパッタリング法によって中間絶縁膜３９の表面３９ｓおよび開口部８６１，８６２内に形成されている。このため、第１電極層８７０は、開口部８６１によって露出されたベースコンタクト領域３７およびガードリング２５ａ～２５ｄのコンタクト領域２５ｐに接するように形成される。また、第１電極層８７０は、中間絶縁膜３９の表面３９ｓの全面にわたり形成される。このように、第１電極層８７０を形成する工程では、セル領域１１および外周領域１２の双方において第１電極層８７０が形成される。つまり、エミッタ電極２１を形成する工程における第１電極層８７０を形成する工程は、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を形成する工程における第１電極層８７０を形成する工程と同一の工程で実施される。

　図３１および図３２に示すように、本実施形態の半導体装置１０の製造方法は、埋め込み電極部８７１を形成する工程を備えている。埋め込み電極部８７１は、埋め込み電極部２１ｂ，７１に対応する部材である。

　図３１に示すように、まず、埋め込み電極部８７１は、たとえばＷ（タングステン）を含む材料によって形成され、ＣＶＤによって第１電極層８７０上に形成される。埋め込み電極部８７１は、開口部８６１，８６２に埋め込まれ、開口部８６１，８６２よりも上方まで形成される。

　続いて、図３２に示すように、埋め込み電極部８７１がエッチバックされる。これにより、セル領域１１において埋め込み電極部２１ｂが形成され、ガードリング２５ａ～２５ｄに対応する埋め込み電極部７１が形成される。このように、埋め込み電極部８７１を形成する工程では、セル領域１１および外周領域１２の双方において埋め込み電極部８７１が形成される。つまり、エミッタ電極２１を形成する工程における埋め込み電極部８７１を形成する工程は、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、およびフィールドプレート２５ｅ～２５ｈを形成する工程における埋め込み電極部８７１を形成する工程と同一の工程で実施される。

　図３３に示すように、本実施形態の半導体装置１０の製造方法は、第２電極層８７２を形成する工程を備えている。第２電極層８７２は、電極本体部２１ｃに対応する部材である。第２電極層８７２は、たとえばＡｌＣｕを含む材料によって形成され、スパッタリング法によって第１電極層８７０上および埋め込み電極部７１上に形成される。図３３から分かるとおり、第２電極層８７２は、その厚さが第１電極層８７０の厚さよりも厚くなるように形成される。このように、第２電極層８７２を形成する工程では、セル領域１１および外周領域１２の双方において第２電極層８７２が形成される。つまり、エミッタ電極２１を形成する工程における第２電極層８７２を形成する工程は、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を形成する工程における第２電極層８７２を形成する工程と同一の工程で実施される。

　図３４～図３７に示すように、本実施形態の半導体装置１０の製造方法は、外周領域１２における第２電極層８７２をエッチングする工程を備えている。
　図３４に示すように、第２電極層８７２上にマスク８８０が形成される。マスク８８０のうち外周領域１２を覆う部分には、複数の開口部８８１が形成される。第２電極層８７２は、複数の開口部８８１から露出される。図３４では、マスク８８０は、第２電極層８７２のうちフィールドプレート２５ｅ～２５ｇが形成される部分に形成されている。なお、図示していないが、マスク８８０は、フィールドプレート２５ｈが形成される部分にも形成される。

　続いて、図３５に示すように、各開口部８８１から露出している第２電極層８７２がエッチングされる。これにより、セル領域１１を覆う第２電極層８７２においては開口部８８１がエミッタ電極２１の外形に沿うように形成されているため、第２電極層８７２がエッチングされることによって電極本体部２１ｃが形成される。これにより、エミッタ電極２１が形成される。また、外周領域１２を覆う第２電極層８７２においては開口部８８１を介して第２電極層８７２がエッチングされた後、各開口部８８１から露出している第１電極層８７０がエッチングされる。これにより、電極層７０が形成される。その後、マスク８８０が除去される。なお、図３５は、マスク８８０が除去された状態を示している。

　続いて、図３６に示すように、セル領域１１の第２電極層８７２上にマスク８９０が形成される。つまり、外周領域１２における第２電極層８７２はマスク８９０から露出している。続いて、図３７に示すように、外周領域１２における第２電極層８７２がエッチングによって除去される。

　図示していないが、本実施形態の半導体装置１０の製造方法は、第１実施形態と同様に、バリア層８４０を形成する工程を備えている。バリア層８４０は、電極本体部２１ｃ上および電極層７０および埋め込み電極部７１上を覆うように形成される。その後の製造工程は、第１実施形態と同様である。

　（第２実施形態の効果）
　本実施形態によれば、第１実施形態の効果に加え、以下の効果が得られる。
　（２－１）電極層７０の厚さＴ１０は、バリア層４０の厚さＴ５よりも薄い。

　この構成によれば、フィールドプレート２５ｅ～２５ｈの電極層７０を覆うバリア層４０の段差部４２がより小さくなるため、段差部４２に起因するクラックの発生をより抑制できる。

　（２－２）フィールドプレート２５ｅ～２５ｈの電極層７０の厚さＴ１０は、１μｍ未満（本実施形態では、厚さＴ１０は１００ｎｍ程度）である。
　この構成によれば、上記（２－１）と同様の効果が得られる。

　（２－３）電極層７０の厚さＴ１０は、中間絶縁膜３９の厚さＴ４よりも薄い。この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックがより発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することをより抑制できる。

　（２－４）電極層７０の厚さＴ１０は、絶縁膜３８Ａの厚さＴ６よりも薄い。
　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックがより発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することをより抑制できる。

　（２－５）電極層７０の厚さＴ１０は、ＬＯＣＯＳ酸化膜６０の厚膜部６１の厚さＴ１２よりも薄い。
　この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックがより発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することをより抑制できる。

　［変更例］
　上記各実施形態は本開示に関する半導体装置が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する半導体装置は、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記各実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記各実施形態に共通する部分については、上記各実施形態と同一符号を付してその説明を省略する。

　・第１実施形態において、フィールドプレート２５ｅ～２５ｈの突出部２８ａの形状は任意に変更可能である。一例では、突出部２８ａから湾曲面２８ｃを省略してもよい。また、突出部２８ａから湾曲面２８ｃおよび傾斜面２８ｂを省略してもよい。この場合、突出部２８ａを含むプレート本体部２８をその幅方向およびｚ方向に沿う平面で切った断面形状は矩形状である。

　また、突出部２８ａの傾斜面２８ｂは、湾曲してなくてもよい。プレート本体部２８をその幅方向およびｚ方向に沿う平面で切った断面形状において、傾斜面２８ｂは直線状であってもよい。この場合、プレート本体部２８をその幅方向およびｚ方向に沿う平面で切った断面形状は台形となる。

　また、第１実施形態では、フィールドプレート２５ｅ～２５ｈの突出部２８ａの形状はウェットエッチングによってフィールドプレート２５ｅ～２５ｈが形成された場合の形状であったが、これに限られない。たとえば、フィールドプレート２５ｅ～２５ｈの突出部２８ａの形状はドライエッチングによってフィールドプレート２５ｅ～２５ｈが形成された場合の形状であってもよい。

　・第１実施形態において、フィールドプレート２５ｅ～２５ｈの突出部２８ａの厚さＴ１は、中間絶縁膜３９の厚さＴ４よりも薄くてもよい。この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックがより発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することをより抑制できる。

　・第１実施形態において、フィールドプレート２５ｅ～２５ｈの突出部２８ａの厚さＴ１は、絶縁膜３８Ａの厚さＴ６よりも薄くてもよい。この構成によれば、フィールドプレート２５ｅ～２５ｈを覆うバリア層４０の段差状の部分にクラックがより発生しにくくなるため、クラックに起因して外部イオンがバリア層４０を通過することをより抑制できる。

　・第１実施形態において、フィールドプレート２５ｅ～２５ｈの突出部２８ａの厚さＴ１は、バリア層４０の厚さＴ５と等しくてもよい。また、突出部２８ａの厚さＴ１は、バリア層４０の厚さＴ５よりも薄くてもよい。

　・第２実施形態において、フィールドプレート２５ｅ～２５ｈは、電極層７０および埋め込み電極部７１上に第２電極層８７２が形成された構成であってもよい。この場合、第２電極層８７２の表面と中間絶縁膜３９の表面３９ｓとの間の距離である突出部２８ａの厚さＴ１が電極本体部２１ｃの厚さＴ２よりも薄くなるように、第２電極層８７２がエッチングされる。

　・第２実施形態において、電極層７０の厚さＴ１０は、バリア層４０の厚さＴ５と等しくてもよい。また、電極層７０の厚さＴ１０は、バリア層４０の厚さＴ５よりも厚くてもよい。

　・第２実施形態において、電極層７０の厚さＴ１０は、中間絶縁膜３９の厚さＴ４以上であってもよい。
　・第２実施形態において、電極層７０の厚さＴ１０は、絶縁膜３８Ａの厚さＴ６以上であってもよい。

　・各実施形態において、フィールドプレート２５ｅ～２５ｈの突出部２８ａとガードリング２５ａ～２５ｄの外縁との位置関係は任意に変更可能である。ｚ方向から視て、突出部２８ａの先端部はガードリング２５ａ～２５ｄの外縁と重なる位置に設けられてもよいし、ガードリング２５ａ～２５ｄの外縁よりも内方となる位置に設けられてもよい。

　・第１実施形態において、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、および等電位リング２６の少なくとも１つの厚さは、エミッタ電極２１の電極本体部２１ｃの厚さＴ２以上であってもよい。

　・第２実施形態において、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、および等電位リング２６の少なくとも１つは、第２電極層８７２を有していてもよい。
　・第１実施形態において、絶縁膜３８Ａの構成を、第２実施形態の絶縁膜３８Ａの構成であるＬＯＣＯＳ酸化膜６０と絶縁膜３８との積層構造に変更してもよい。

　・第２実施形態において、絶縁膜３８Ａの構成を、第１実施形態の絶縁膜３８Ａの構成である基板側絶縁膜３８Ｂと絶縁膜３８との積層構造に変更してもよい。
　・各実施形態において、絶縁膜３８および中間絶縁膜３９の双方は、セル領域１１および外周領域１２の双方に対して共通の絶縁膜として形成されたが、これに限られない。たとえば、セル領域１１を覆う絶縁膜３８および中間絶縁膜３９と、外周領域１２を覆う絶縁膜３８および中間絶縁膜３９とが個別に形成されていてもよい。この場合、外周領域１２を覆う絶縁膜３８および中間絶縁膜３９は、「外周絶縁膜」に対応している。

　・各実施形態において、半導体装置１０は、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴであってもよい。
　・各実施形態では、半導体装置１０をＩＧＢＴとして具体化したが、これに限られず、半導体装置１０は、たとえばＳｉＣＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）またはＳｉＭＯＳＦＥＴであってもよい。

　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。

　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。

　本明細書における記述「Ａ及びＢの少なくとも一方」は、「Ａのみ、または、Ｂのみ、または、ＡとＢの両方」を意味するものとして理解されたい。
　［付記］
　上記各実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

　（付記１）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備え、
　前記セル領域（１１）は、
　前記複数のセル（１１Ａ）を覆う絶縁膜（３８，３９）と、
　前記絶縁膜（３８，３９）上に積層された積層部（２１ｃ）を有する電極部（２１）と、を備え、
　前記外周領域（１２）は、
　第１導電型の第１半導体層（３３）と、
　前記第１半導体層（３３）において部分的に形成された第２導電型の第２半導体領域（２５ａ～２５ｄ）と、
　前記第１半導体層（３３）の表面（３０ｓ）と前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）とを覆い、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）の一部を露出させる開口部（５２）を有する外周絶縁膜（３８Ａ，３９）と、
　前記開口部（５２）から側方に突出するとともに前記外周絶縁膜（３８Ａ，３９）上に積層された突出部（２８ａ／７４）を有し、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）のうち前記開口部（５２）によって露出された部分と接する外周電極部（２５ｅ～２５ｈ）と、
　前記外周絶縁膜（３８Ａ，３９）および前記外周電極部（２５ｅ～２５ｈ）の双方を覆い前記外周絶縁膜（３８Ａ，３９）よりも拡散係数が小さいバリア層（４０）と、
　前記バリア層（４０）に積層され、前記バリア層（４０）よりも拡散係数が大きいパッシベーション膜（１３）と、を備え、
　前記突出部（２８ａ／７４）の厚さ（Ｔ２／Ｔ１０）は、前記積層部（２１ｃ）の厚さ（Ｔ１）よりも薄い
　半導体装置（１０）。

　（付記２）
　前記突出部（２８ａ／７４）の厚さ（Ｔ２／Ｔ１０）は、前記外周絶縁膜（３８Ａ，３９）の厚さ（Ｔ３）よりも薄い
　付記１に記載の半導体装置。

　（付記３）
　前記外周電極部（２５ｅ～２５ｈ）は、前記開口部（５２）に埋め込まれる埋め込み電極部（２７）を有し、
　前記突出部（２８ａ）と前記埋め込み電極部（２７）とは一体化されている
　付記１または２に記載の半導体装置。

　（付記４）
　前記外周電極部（２５ｅ～２５ｈ）は、前記外周絶縁膜（３８Ａ，３９）の表面（３９ｓ）および前記開口部（５２）を構成する前記外周絶縁膜（３８Ａ，３９）の内側面（５２ａ）に形成された電極層（７０）と、前記開口部（５２）に埋め込まれる埋め込み電極（７１）と、を有し、
　前記突出部（７４）は、前記電極層（７０）によって構成されている
　付記１または２に記載の半導体装置。

　（付記５）
　前記突出部（２８ａ／７４）の厚さ（Ｔ２／Ｔ１０）は、２μｍ以下である
　付記１～４のいずれか１つに記載の半導体装置。

　（付記６）
　前記突出部（２８ａ／７４）は、前記第１半導体層（３３）の厚さ方向（ｚ方向）から視て、前記第２半導体領域（２５ａ／２５ｂ／２５ｃ／２５ｄ）の全体を覆っている
　付記１～５のいずれか１つに記載の半導体装置。

　（付記７）
　前記突出部（２８ａ／７４）は、前記第１半導体層（３３）の厚さ方向（ｚ方向）から視て、前記第２半導体領域（２５ａ／２５ｂ／２５ｃ／２５ｄ）の外縁よりもはみ出した部分を有している
　付記６に記載の半導体装置。

　（付記８）
　前記突出部（２８ａ）は、前記突出部（２８ａ）の側方の先端に向かうにつれて前記外周絶縁膜（３８Ａ，３９）に向けて傾斜する傾斜面（２８ｂ）を有している
　付記３に記載の半導体装置。

　（付記９）
　前記外周電極部（２５ｅ～２５ｈ）は、
　前記外周電極部（２５ｅ～２５ｈ）のうち前記外周絶縁膜（３８Ａ，３９）から最も離れた表面（２５ｓ）と、
　前記傾斜面（２５ｂ）と前記表面（２５ｓ）とを繋ぐ湾曲面（２５ｃ）と、を有している
　付記８に記載の半導体装置。

　（付記１０）
　前記傾斜面（２８ｂ）は、湾曲状である
　付記８または９に記載の半導体装置。

　（付記１１）
　前記バリア層（４０）の厚さ（Ｔ５）は、前記パッシベーション膜（１３）の厚さよりも薄い
　付記１～１０のいずれか１つに記載の半導体装置。

　（付記１２）
　前記突出部（７４）の厚さ（Ｔ１０）は、前記バリア層（４０）の厚さ（Ｔ５）よりも薄い
　付記１～１１のいずれか１つに記載の半導体装置。

　（付記１３）
　前記バリア層（４０）の厚さ（Ｔ５）は、前記突出部（２８ａ）の厚さ（Ｔ２）よりも薄い
　付記１～１１のいずれか１つに記載の半導体装置。

　（付記１４）
　前記外周絶縁膜（３８Ａ，３９）は、シリコン酸化膜であり、
　前記パッシベーション膜（１３）は、有機絶縁膜であり、
　前記バリア層（４０）は、シリコン窒化膜である
　付記１～１３のいずれか１つに記載の半導体装置。

　（付記１５）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備え、
　前記セル領域（１１）は、
　前記複数のセル（１１Ａ）を覆う絶縁膜（３８，３９）と、
　前記絶縁膜（３８，３９）上に積層された積層部（２１ｃ）を有する電極部（２１）と、を備え、
　前記外周領域（１２）は、
　第１導電型の第１半導体層（３３）と、
　前記第１半導体層（３３）において部分的に形成された第２導電型の第２半導体領域（２５ａ～２５ｄ）と、
　前記第１半導体層（３３）の表面（３０ｓ）と前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）とを覆い、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）の一部を露出させる開口部（５２）を有し、シリコン酸化膜によって形成された外周絶縁膜（３８Ａ，３９）と、
　前記開口部（５２）から側方に突出するとともに前記外周絶縁膜（３８Ａ，３９）上に積層された突出部（２８ａ／７４）を有し、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）のうち前記開口部（５２）によって露出された部分と接する外周電極部（２５ｅ～２５ｈ）と、
　前記外周絶縁膜（３８Ａ，３９）および前記外周電極部（２５ｅ～２５ｈ）の双方を覆いシリコン窒化膜によって形成されたバリア層（４０）と、
　前記バリア層（４０）に積層され、有機絶縁膜によって形成されたパッシベーション膜（１３）と、を備え、
　前記突出部（２８ａ／７４）の厚さ（Ｔ２／Ｔ１０）は、前記積層部（２１ｃ）の厚さ（Ｔ１）よりも薄い
　半導体装置。

　（付記１６）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備える半導体装置（１０）の製造方法であって、
　前記複数のセル（１１Ａ）を覆う絶縁膜（８３８，８３９）を前記セル領域（１１）に形成する工程と、
　前記絶縁膜（８３８，８３９）上に積層された積層部（８２２）を有する電極部（８２１，８２２）を形成する工程と、
　第１導電型の第１半導体層（３３）を前記外周領域（１２）に形成する工程と、
　第２導電型の第２半導体領域（２５ａ～２５ｄ）を前記第１半導体層（３３）において部分的に形成する工程と、
　前記第１半導体層（３３）の表面（３０ｓ）と、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）とを覆う外周絶縁膜（３８Ａ，３９）を形成する工程と、
　前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）の一部を露出させる開口部（８６２）を前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）に形成する工程と、
　前記開口部（８６２）から側方に突出するとともに前記外周絶縁膜（８３８Ｂ，８３８，８３９）上に積層された突出部（２８ａ／７４）を有し、前記第２半導体領域（８３４／２５ａ～２５ｄ）のうち前記開口部（８６２）によって露出された部分と接する外周電極部（２５ｅ～２５ｈ）を形成する工程と、
　前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）よりも拡散係数が小さいバリア層（８４０）を前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）および前記外周電極部（２５ａ～２５ｈ）の双方を覆うように形成する工程と、
　前記バリア層（８４０）よりも拡散係数が大きいパッシベーション膜（１３）を前記バリア層（８４０）に積層する工程と、を備え、
　前記外周電極部（２５ａ～２５ｈ）を形成する工程では、前記突出部（２８ａ／７４）の厚さ（Ｔ２／Ｔ１０）を前記積層部（８２２／２１ｃ）の厚さ（Ｔ１）よりも薄くなるように形成する
　半導体装置の製造方法。

　（付記１７）
　前記電極部（２１）を形成する工程は、前記絶縁膜（８３８，８３９）上および前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）上の双方に電極層（８２１，８２２）を形成する工程を含み、
　前記外周電極部（２５ｅ～２５ｈ）を形成する工程は、前記電極層（８２１，８２２）のうち前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）上に形成された部分の厚さを、前記絶縁膜（８３８，８３９）上に形成された部分の厚さよりも薄くする工程を含む
　付記１５に記載の半導体装置の製造方法。

　（付記１８）
　前記外周電極部（２５ｅ～２５ｈ）を形成する工程は、
　前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）の表面および前記開口部（８６２）を構成する前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）の内側面に第１電極層（８７０）を形成する工程と、
　前記第１電極層（８７０）よりも厚い厚さを有し、前記開口部（８６２）に埋め込まれた埋め込み電極部（８７１）を形成する工程と、
　前記絶縁膜（８３８，８３９）上、前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）上、および前記埋め込み電極部（８７１）上に第２電極層（８７２）を形成する工程と、
　前記第２電極層（８７２）のうち前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）上および前記第１電極層（８７１）上の第２電極層（８７２）を除去する工程と、を含む
　付記１５に記載の半導体装置の製造方法。

　（付記１９）
　前記電極部（２１）を形成する工程は、
　前記絶縁膜（８３８，８３９）を貫通するセル開口部（８６１）の内側面および前記絶縁膜（８３８，８３９）の表面に前記第１電極層（８７０）を形成する工程と、
　前記第１電極層（８７０）よりも厚い厚さを有し、前記セル開口部（８６１）に埋め込まれた埋め込み電極部（８７１）を形成する工程と、
　前記第２電極層（８７２）を前記埋め込み電極部（８７１）上および絶縁膜（８３８，８３９）上に形成する工程と、を含み、
　前記電極部（２１）を形成する工程における前記第１電極層（８７０）を形成する工程は、前記外周電極部（２５ｅ～２５ｈ）を形成する工程における前記第１電極層（８７０）を形成する工程と同一の工程で実施され、
　前記電極部（２１）を形成する工程における前記埋め込み電極部（８７１）を形成する工程は、前記外周電極部（２５ｅ～２５ｈ）を形成する工程における前記埋め込み電極部（８７１）を形成する工程と同一の工程で実施され、
　前記電極部（２１）を形成する工程における前記第２電極層（８７２）を形成する工程は、前記外周電極部（２５ｅ～２５ｈ）を形成する工程における前記第２電極層（８７２）を形成する工程と同一の工程で実施される
　付記１８に記載の半導体装置の製造方法。

　（付記２０）
　前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）と前記第２半導体領域（２５ａ～２５ｄ）の表面（８３０ｓ）との双方を熱酸化することによって第１絶縁膜（８３８Ｂ／８５０，８３８）を形成する工程と、
　前記第１絶縁膜（８３８Ｂ，８３８）の表面にＣＶＤによって第２絶縁膜（８３９）を形成する工程と、を含み、
　前記バリア層（８４０）を形成する工程では、前記第２絶縁膜（８３９）の表面に前記バリア層（８４０）を形成する
　付記１６～１９のいずれか１つに記載の半導体装置の製造方法。

　（付記２１）
　前記第１絶縁膜（８５０）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）と前記第２半導体領域（２５ａ～２５ｄ）の表面（８３０ｓ）上の一部にマスク（８５２）を形成する工程と、
　前記第１半導体層（３３）の表面（８３０ｓ）および前記第２半導体領域（２５ａ～２５ｄ）の表面（８３０ｓ）のうち前記マスク（８５２）から露出する部分を酸化させて熱酸化膜（８５１）を形成する工程と、を含む
　付記２０に記載の半導体装置の製造方法。

　（付記２２）
　前記第１絶縁膜（８３８Ｂ）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）と前記第２半導体領域（２５ａ～２５ｄ）の表面（８３０ｓ）との双方を熱酸化することによって第１絶縁層（８３８Ｂ）を形成する工程と、
　前記第１絶縁層（８３８Ｂ）をウェットエッチングした後、ドライエッチングする工程と、を含む
　付記２０に記載の半導体装置の製造方法。

　（付記２３）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備える半導体装置（１０）の製造方法であって、
　前記複数のセル（１１Ａ）を覆う絶縁膜（８３８，８３９）を前記セル領域（１１）に形成する工程と、
　前記絶縁膜（８３８，８３９）上に積層された積層部（８２２）を有する電極部（８２１，８２２）を形成する工程と、
　第１導電型の第１半導体層（３３）を前記外周領域（１２）に形成する工程と、
　第２導電型の第２半導体領域（２５ａ～２５ｄ）を前記第１半導体層（３３）において部分的に形成する工程と、
　前記第１半導体層（３３）の表面（８３０ｓ）と、前記第２半導体領域（２５ａ～２５ｄ）の表面（８３０ｓ）とを覆うシリコン酸化膜によって形成された外周絶縁膜（８３８Ｂ／８５０）を形成する工程と、
　前記第２半導体領域（２５ａ～２５ｄ）の表面（８３０ｓ）の一部を露出させる開口部（８６２）を前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）に形成する工程と、
　前記開口部（８６２）から側方に突出するとともに前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）上に積層された突出部を有し、前記第２半導体領域（２５ａ～２５ｄ）のうち前記開口部（８６２）によって露出された部分と接する外周電極部（２５ｅ～２５ｈ）を形成する工程と、
　シリコン窒化膜によって形成されたバリア層（８４０）を前記外周絶縁膜（８３８Ｂ／８５０，８３８，８３９）および前記外周電極部（２５ｅ～２５ｈ）の双方を覆うように形成する工程と、
　有機絶縁膜によって形成されたパッシベーション膜（１３）を前記バリア層（８４０）に積層する工程と、を備え、
　前記外周電極部（２５ｅ～２５ｈ）を形成する工程では、前記突出部（２８ａ／８７０）の厚さ（Ｔ２／Ｔ１０）を前記積層部（８２２／２１ｃ）の厚さ（Ｔ１）よりも薄くなるように形成する
　半導体装置の製造方法。

　１０…半導体装置
　１１…セル領域
　１１Ａ…メインセル（セル）
　１２…外周領域
　１３…パッシベーション膜
　２１…エミッタ電極
　２１ｃ…電極本体部（積層部）
　２２…ゲート電極
　２３…ゲートフィンガー
　２３ｂａ…埋め込み電極部
　２３ｂｃ…突出部
　２４…エミッタ引き回し部
　２４ａ…埋め込み電極部
　２４ｃ…突出部
　２５…ＦＬＲ部
　２５ａ～２５ｄ…ガードリング（第２半導体領域）
　２５ｅ～２５ｈ…フィールドプレート（外周電極部）
　２５ｓ…表面
　２７…埋め込み電極部
　２８ａ…突出部
　２８ｂ…傾斜面
　２８ｃ…湾曲面
　２８ｓ…表面
　３０…半導体基板
　３０ｓ…基板表面（第１半導体層の表面、第２半導体領域の表面）
　３３…ドリフト層（第１半導体層）
　３４Ａ…ベース領域
　３５…トレンチ
　３６…エミッタ領域
　３７…ベースコンタクト領域
　３８…絶縁膜
　３８Ａ…絶縁膜
　３９…中間絶縁膜
　４０…バリア層
　４１…段差部
　５１…内周開口部
　５２，５３，５４…外周開口部（開口部）
　５２ａ…内側面
　６０…ＬＯＣＯＳ酸化膜
　７０…電極層
　７１…埋め込み電極部
　７４…突出部
　Ｔ１…突出部の厚さ
　Ｔ２…積層部の厚さ
　Ｔ３…絶縁膜３８Ａと中間絶縁膜３９との合計の厚さ（外周絶縁膜の厚さ）
　Ｔ５…バリア層の厚さ
　Ｔ１０…電極層の厚さ

Claims

　複数のセルが形成されたセル領域と、
　前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、
を備え、
　前記セル領域は、
　前記複数のセルを覆う絶縁膜と、
　前記絶縁膜上に積層された積層部を有する電極部と、
を備え、
　前記外周領域は、
　第１導電型の第１半導体層と、
　前記第１半導体層において部分的に形成された第２導電型の第２半導体領域と、
　前記第１半導体層の表面と前記第２半導体領域の表面とを覆い、前記第２半導体領域の表面の一部を露出させる開口部を有する外周絶縁膜と、
　前記開口部から側方に突出するとともに前記外周絶縁膜上に積層された突出部を有し、前記第２半導体領域の表面のうち前記開口部によって露出された部分と接する外周電極部と、
　前記外周絶縁膜および前記外周電極部の双方を覆い前記外周絶縁膜よりも拡散係数が小さいバリア層と、
　前記バリア層に積層され、前記バリア層よりも拡散係数が大きいパッシベーション膜と、
を備え、
　前記突出部の厚さは、前記積層部の厚さよりも薄い
　半導体装置。
　前記突出部の厚さは、前記外周絶縁膜の厚さよりも薄い
　請求項１に記載の半導体装置。
　前記外周電極部は、前記開口部に埋め込まれる埋め込み電極部を有し、
　前記突出部と前記埋め込み電極部とは一体化されている
　請求項１または２に記載の半導体装置。
　前記外周電極部は、前記外周絶縁膜の表面および前記開口部を構成する前記外周絶縁膜の内側面に形成された電極層と、前記開口部に埋め込まれる埋め込み電極と、を有し、
　前記突出部は、前記電極層によって構成されている
　請求項１または２に記載の半導体装置。
　前記突出部の厚さは、２μｍ以下である
　請求項１～４のいずれか一項に記載の半導体装置。
　前記突出部は、前記第１半導体層の厚さ方向から視て、前記第２半導体領域の全体を覆っている
　請求項１～５のいずれか一項に記載の半導体装置。
　前記突出部は、前記第１半導体層の厚さ方向から視て、前記第２半導体領域の外縁よりもはみ出した部分を有している
　請求項６に記載の半導体装置。
　前記突出部は、前記突出部の側方の先端に向かうにつれて前記外周絶縁膜に向けて傾斜する傾斜面を有している
　請求項３に記載の半導体装置。
　前記外周電極部は、
　前記外周電極部のうち前記外周絶縁膜から最も離れた表面と、
　前記傾斜面と前記表面とを繋ぐ湾曲面と、
を有している
　請求項８に記載の半導体装置。
　前記傾斜面は、湾曲状である
　請求項８または９に記載の半導体装置。
　前記バリア層の厚さは、前記パッシベーション膜の厚さよりも薄い
　請求項１～１０のいずれか一項に記載の半導体装置。
　前記突出部の厚さは、前記バリア層の厚さよりも薄い
　請求項１～１１のいずれか一項に記載の半導体装置。
　前記バリア層の厚さは、前記突出部の厚さよりも薄い
　請求項１～１１のいずれか一項に記載の半導体装置。
　前記外周絶縁膜は、シリコン酸化膜であり、
　前記パッシベーション膜は、有機絶縁膜であり、
　前記バリア層は、シリコン窒化膜である
　請求項１～１３のいずれか一項に記載の半導体装置。
　複数のセルが形成されたセル領域と、
　前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、
を備え、
　前記セル領域は、
　前記複数のセルを覆う絶縁膜と、
　前記絶縁膜上に積層された積層部を有する電極部と、
を備え、
　前記外周領域は、
　第１導電型の第１半導体層と、
　前記第１半導体層において部分的に形成された第２導電型の第２半導体領域と、
　前記第１半導体層の表面と前記第２半導体領域の表面とを覆い、前記第２半導体領域の表面の一部を露出させる開口部を有し、シリコン酸化膜によって形成された外周絶縁膜と、
　前記開口部から側方に突出するとともに前記外周絶縁膜上に積層された突出部を有し、前記第２半導体領域の表面のうち前記開口部によって露出された部分と接する外周電極部と、
　前記外周絶縁膜および前記外周電極部の双方を覆いシリコン窒化膜によって形成されたバリア層と、
　前記バリア層に積層され、有機絶縁膜によって形成されたパッシベーション膜と、
を備え、
　前記突出部の厚さは、前記積層部の厚さよりも薄い
　半導体装置。