CN102208367B - 半导体装置的制造方法 - Google Patents

Abstract

本发明提供一种以简单的制造工艺，能够避免发生空隙而实现晶体管单元的高密度化的半导体装置的制造方法。半导体装置包含单元部和保护环部，单元部具有在半导体层上形成沟道型栅极并在该栅极的两侧形成有扩散层的多个晶体管单元，保护环部包围单元部，半导体装置的制造方法包含：第一工序，在形成有栅极和扩散层的半导体层的表面形成层间绝缘膜；第二工序，对形成在单元部上的层间绝缘膜通过回蚀进行薄膜化；第三工序，在层间绝缘膜的扩散层上的位置，形成孔状或沟状的接点部；第四工序，在层间绝缘膜上形成金属膜。

Description

半导体装置的制造方法

技术领域

本发明涉及半导体装置的制造方法，尤其涉及在半导体层上形成沟道型栅极的半导体装置。

背景技术

目前，沟道型绝缘栅双极型晶体管(IGBT)为人们所知，IGBT在形成于半导体基板上的半导体层上形成沟道，在沟道中形成氧化膜后埋入多晶硅膜而形成栅极，并且其两侧形成扩散层。

图6为示出目前为止所使用的沟道型IGBT的截面构成的图。在图6中，在P型半导体基板210上层叠高浓度N型外延层220和低浓度N型外延层230。低浓度N型外延层230的表面上形成P层240。P层240的表面上形成有高浓度N型扩散层250。由高浓度N型外延层220～P层240、高浓度N型扩散层250构成半导体层260。并且，半导体层260的表面上形成有沟道270，沟道270内的表面由氧化膜280覆盖。沟道270内的氧化膜280上形成由多晶硅构成的栅极290，其上覆盖氧化膜280。并且，半导体基板210在其背面形成有集电极205。并且，形成发射极电极330，使其夹住栅极290上的氧化膜280的两侧。虽然在图6中进行了省略，但发射极电极330通过如下方式形成，即在形成于半导体层260的表面上的层间绝缘膜上形成与构成发射极的高浓度N型扩散层250进行导通的接点部。

具有上述构成的沟道型IGBT中，通过在P层240上施加正电压，以此形成反转层(N通道)，并从高浓度N型外延层220和低浓度N型外延层230向高浓度N型扩散层250流通电流。该电流成为由P型半导体基板210、高浓度N型外延层220以及低浓度N型外延层230、P层240构成的PNP型晶体管的基础电流，并进行从集极的P型半导体基板210至发射极的高浓度N层250流通集极电流的晶体管的动作。

根据上述构成的沟道型IGBT，与栅极290形成在半导体层的表面上的一般的平面结构IGBT相比，可以大幅度地提高晶体管单元的密度。

并且，在沟道型半导体装置中，除了沟道型IGBT以外，众所周知的还有沟道型MOS晶体管，沟道型MOS晶体管作为功率MOS来使用。

需要说明的是，虽然与沟道型的半导体装置不同，但在具有超结结构的半导体装置中，在元件部的控制电极上设置的绝缘膜的厚度为与元件部相邻的终端部设置的绝缘膜的厚度的1/3以下(例如，参考引用文献1:日本专利公开2007-207784号公报)。

但是，在上述的以往的沟道型IGBT中，如果高密度地形成晶体管单元，则发射极的高浓度N型扩散层250的间隔变窄，其结果，发射极电极330的接点部的长径比变大，在形成发射极电极330用金属膜时，接点部上容易发生空隙(void)。

图7为对现有的沟道型IGBT的截面构成进行了放大示出的图。在图7中，在由低浓度N型外延层230、P层240、作为发射极的高浓度N层250构成的半导体层260上形成沟道270，在沟道270内形成多晶硅的栅极290，用氧化膜280覆盖。在氧化膜280上层叠热CVD氧化膜300和BPSG绝缘膜310而构成层间绝缘膜320。并且，层间绝缘膜320上形成接点部330，在层间绝缘膜320上形成铝金属膜340，将接点部330埋入其中。

这里，如果沟道270的间距变窄，则接点部330的直径不得不变小，因此接点部330的长径比变大。此时，如图7所示，接点部330的部分会发生空隙370。空隙370对接点部的电阻增加和电极可靠性产生不良影响。因此，如果将整个层间绝缘模320形成为较薄，对其进行薄膜化，则原来由晶体管单元部之外的保护环部确保的耐压降低。

并且，虽然在上述引用文献1中公开了在具有超结结构的半导体装置的整个表面上形成厚的层间绝缘膜，然后除去将会形成薄的层间绝缘膜的部分的所有层间绝缘膜，重新形成绝缘膜的薄膜的半导体装置。但是，由于需要除去将要形成薄膜的部分的、已经形成好的绝缘膜，因此会增加制造工序，使工艺变得复杂。

发明内容

本发明的目的在于提供一种以简单的制造工艺，能够避免发生空隙而实现晶体管单元的高密度化的半导体装置的制造方法。

为了达到上述目的，本发明的半导体装置的制造方法，所述半导体装置包含单元部和保护环部，所述单元部具有在半导体层上形成沟道型栅极并在该栅极的两侧形成有扩散层的多个晶体管单元，所述保护环部包围所述单元部，所述半导体装置的制造方法包含:第一工序，在形成有所述栅极和所述扩散层的所述半导体层的表面形成层间绝缘膜；第二工序，使用覆盖所述保护环部并在所述单元部形成开口的掩膜，对形成在所述单元部上的所述层间绝缘膜通过基于干蚀刻的回蚀进行薄膜化；第三工序，在所述层间绝缘膜的所述扩散层上的位置，形成孔状或沟状的接点部；第四工序，在所述层间绝缘膜上形成金属膜。

由此，通过对层间绝缘膜进行薄膜化，可以使接点部的长径比较小，在形成金属膜时可以抑制空隙的发生。

此外，可以只对单元部的层间绝缘膜进行薄膜化，可以维持保护环部所需要的耐压的同时，可以减少空隙的发生，可以提高电可靠性。

本发明的半导体装置的制造方法中，通过所述回蚀对所述层间绝缘膜进行薄膜化，使所述单元部的所述层间绝缘膜的厚度在小于所述接点部的孔径或沟宽、大于等于所述层间绝缘膜的耐压所对应的厚度的范围内。

由此，通过对层间绝缘膜进行薄膜化，可以减少空隙的发生，而且可以保持必要的耐压，可以提高电可靠性。

在本发明的半导体装置的制造方法中，所述单元部构成为IGBT，所述扩散层为发射极。

由此，在发射极电极的配线上不包含空隙，可以制造出电稳定性高的沟道型IGBT。

在本发明的半导体装置的制造方法中，所述单元部构成为MOS晶体管，所述扩散层为源极。

由此，在源极电极的配线上不包含空隙，可以制造出电稳定性高的沟道型MOS晶体管，可以作为功率MOS来应用。

根据本发明，可以减少电极上的接点部的空隙，可以制造出电稳定性高的沟道型半导体装置。

附图说明

图1A为示出本实施例的半导体装置的平面构成的一个例子的图。

图1B为示出本实施例的半导体装置的截面构成的一个例子的图。

图2为简化示出本实施例的半导体装置的平面构成的一个例子的图。

图3A为本实施例的半导体装置的制造方法的工序中示出层间绝缘膜形成工序的一个例子的图。

图3B为本实施例的半导体装置的制造方法的工序中示出回蚀工序的一个例子的图。

图3C为本实施例的半导体装置的制造方法的工序中示出接点部形成工序的一个例子的图。

图3D为本实施例的半导体装置的制造方法的工序中示出金属成膜工序的一个例子的图。

图4为示出用于回蚀的掩膜160的一个例子的图。

图5为示出本实施例的半导体装置的接点大小和层间绝缘膜之间的关系的一个例子的图。

图6为示出目前为止所使用的沟道型IGBT的截面构成的图。

图7为放大示出以往的沟道型IGBT的截面构成的图。

主要符号说明:

5为背面电极，10为半导体基板，20为高浓度N型外延层，30为低浓度N型外延层，40为P型通道扩散层，45为P型阱层，46为高浓度P型扩散层，50为高浓度N型扩散层，60为半导体层，61为单元部，62为保护环部，70为沟道，80为栅极氧化膜，90为栅极，100为热CVD氧化膜，110为BPSG绝缘膜，120为层间绝缘膜，130为接点部，140为金属膜，150为聚酰亚胺绝缘膜。

本发明的最佳实施方式

下面，参照附图说明本发明的最佳实施方式。

图1A为示出本发明实施例的半导体装置的平面构成的一个例子的图，图1B为示出本发明实施例的半导体装置的截面构成的一个例子的图。

在图1A中，本实施例的半导体装置具有形成在半导体基板上的半导体层60。半导体层60具有单元部61和保护环部62。单元部为形成有晶体管单元的区域。单元部61上形成有多个晶体管单元，其整体构成一个晶体管。保护环部62是为了使多个晶体管单元作为一个晶体管来工作，对晶体管单元的各个要素进行电连接，并进行与外部的连接的区域。保护环部62构成为包围单元部61的周围。

在图1B中示出图1A的A-A截面。图1B中的垂直方向的B-B线为单元部61和保护环部62之间的边界线，B-B线的左侧为单元部61，右侧为保护环部62。

在图1B中，本实施例的半导体装置具有背面电极5、半导体基板10、高浓度N型外延层20、低浓度N型外延层30、P型通道扩散层40、P型阱层45、高浓度P型扩散层46、高浓度N型扩散层50、沟道70、栅极氧化膜80、场氧化膜85、栅极90、热CVD氧化膜100、BPSG(Boron Phosphorous Silicate Glass，硼磷硅玻璃)绝缘膜110、接点部130、金属膜140、聚酰亚胺绝缘膜150。并且，高浓度N型外延层20、低浓度N型外延层30、P型通道扩散层40、P型阱层45、高浓度P型扩散层46以及高浓度N型扩散层50构成半导体层60，热CVD氧化膜100和BPSG绝缘膜110构成层间绝缘膜120。

需要说明的是，在图1B中示出了半导体装置构成为IGBT的例子，但也可以构成为MOS晶体管。例如，将高浓度N型外延层20的部分构成为N型半导体基板，在其背面上形成背面电极5，即可构成为N通道MOS晶体管。

半导体基板10通过在表面上形成半导体层60，从而成为形成沟道型半导体装置的基板。当将半导体装置构成为IGBT时，半导体基板10由P型半导体构成而起到集极的作用，当构成为N通道MOS晶体管时，半导体基板10由N型半导体构成而起到漏极的作用。半导体基板10可以使用各种半导体材料，例如可以使用硅基板。

背面电极5为在半导体基板10的背面作为半导体装置的电极而形成的金属膜。当半导体装置构成为IGBT时，背面电极5构成为集电极，当半导体装置构成为MOS晶体管时，背面电极5构成为漏电极。

高浓度N型外延层20为通过在半导体基板10的表面上形成外延生长而形成的层，由相对高的杂质浓度形成。

低浓度N型外延层30为比高浓度N型外延层20杂质浓度低的N型外延层30，形成在高浓度N型外延层20的上面。

P型通道扩散层40是成为本实施例的半导体装置的通道的P型扩散层。P型通道扩散层40构成为低浓度的P型扩散层。P型通道扩散层40可以只形成在单元部61上。

P型阱层45为形成在低浓度N型外延层30上的P型阱层。P型阱层45可以只形成在保护环部62。

高浓度P层是作为P型阱层45的电极之间的连接部而构成的部分，比P型阱层45浓度高且导电性高。

沟道70是为了将栅极90形成于半导体层60中而形成的沟。沟道70如图1所示，深度方向的长度大于宽度方向的长度。在上述构成中，由于可以在垂直方向上构成栅极90，因此可以将平面上的面积缩小而构成一个晶体管单元。例如，沟道70可以形成为3～5μm左右的深度。

栅极氧化膜80为用于覆盖栅极90的氧化膜，例如可以由SiO₂等构成。

场氧化膜85为用于分开元件之间的绝缘膜。场氧化膜85例如可以由LOCOS(Local Oxidation of Silicon)形成。

栅极90是在本实施例的半导体装置中起到控制电极的作用的输入用电极。栅极90例如由导电性多晶硅膜形成。在此，栅极90的上部被栅极氧化膜80覆盖。

热CVD氧化膜100是用于层间绝缘膜120的绝缘膜的一种。同样，BPSG绝缘膜110也是用于层间绝缘膜的绝缘膜的一种。BPSG绝缘膜110为在SiO₂中含有硼(B)和磷(P)的绝缘膜。通过热CVD氧化膜100和BPSG绝缘膜110的层叠膜构成层间绝缘膜120。在此，层间绝缘膜120只要是具有适当的绝缘功能的膜，可以使用各种绝缘膜，例如可以仅由热CVD氧化膜100或BPSG绝缘膜110的一种构成，也可以使用其他绝缘材料。

接点部130是用于电连接本实施例的作为发射极或源极的高浓度N型扩散层50与外部配线的配线路径。接点部130通过在层间绝缘膜120形成贯通孔或贯通沟来设置。需要说明的是，接点部130不仅可以形成在单元部61中，还可以形成在保护环62的需要与外部配线导通的所有地方。

金属膜140是通过所形成的接点部130，与形成在半导体层60上的扩散层50、45、46或栅极90进行电连接的配线材料。

聚酰亚胺绝缘模150为对金属膜140进行绝缘的绝缘膜，形成在金属膜140的表面上。

这里，本实施例的半导体装置，以单元部61与保护环部62之间的边界线B-B为边界，层间绝缘膜120的厚度在单元部61一侧较薄，形成为保护环部62的约1/2左右。这是由于在单元部61的高浓度N型扩散层50上方的层间绝缘膜120中形成有接点部130，如果像保护环部62的层间绝缘膜120那样在厚的状态下形成金属膜140，则像图7中进行了说明的那样，很有可能发生空隙370。即，如果层间绝缘膜120的厚度较厚，配线间隔变小，当形成接点部130的空间较小时，接点部130的长径比变大，会成为深孔状或沟状。

另外，对保护环部62而言，由于流通于单元部61的电流被汇集于此，因此如果使层间绝缘膜120变薄，则可能不能承受施加的高电压。

因此，在本实施例的半导体装置中，只使单元部61中所存在的层间绝缘膜120的膜厚变薄，使保护环部的层间绝缘膜120保持厚的膜厚。由此，虽然配线间隔短、容易发生空隙，但是在流通于一个单元中的电流或所施加的电压较小的单元部61中，通过使层间绝缘膜120较薄，可以防止空隙的发生。并且，在流通电流大或者施加高电压的保护环部62中，通过使层间绝缘膜120形成为较厚，使其耐压高，从而可以同时实现高密度的单元部61和提高电可靠性。

需要说明的是，本实施例的半导体装置的整个工序按照如下方式进行。

首先，在半导体基板10上形成高浓度N型外延层20和低浓度N型外延层30。其次，形成P型阱层45，在半导体层60的表面形成场氧化膜85。接着，形成P型通道扩散层40，从P型通道扩散层40的表面形成沟道70。在沟道70的表面形成栅极氧化膜80之后，埋入多晶硅膜而形成栅极90。接着，形成高浓度N型扩散层50，形成高浓度P型扩散层46。接着，形成层间绝缘膜120。对于之后的工序，下面参照图2至图4进行更详细的说明。

图2为简化示出本实施例的半导体装置的平面构成的一个例子的图。在图2中，在单元部61周围形成保护环部62，以将单元部61包围在其中央。在本实施例的半导体装置的制造方法中，由于对单元部61所进行的加工处理才是重点，因此下面以对单元部61进行的处理作为中心进行说明。

图3A、图3B和图3C为示出本实施例的半导体装置的制造方法的单元部61中的工序的一个例子的图。在此，对于在图1和图2中进行了说明的构成要素，赋予相同的参照符号，并省略其说明。

图3A为示出层间绝缘膜形成工序的一个例子的图。在层间绝缘膜形成工序中，在半导体层60的表面上形成层间绝缘膜120。层间绝缘膜120的形成可以通过各种成膜方法进行，例如可以通过CVD、蒸镀等进行成膜。并且，如图3A所示，当层间绝缘膜120由热CVD氧化膜100和BPSG绝缘膜110这种两层结构构成时，可以用各材料进行成膜工艺，以形成多层的层间绝缘膜120。需要说明的是，层间绝缘膜120的厚度根据用途可以设为各种尺寸，例如可以构成为600～800nm的厚度。

图3B为示出回蚀工序的一个例子的图。在回蚀工序中，进行对单元部61的层间绝缘膜120的回蚀，形成在单元部61的层间绝缘膜120被薄膜化。在回蚀工序中，整个层间绝缘膜120被薄膜化，但是在图3B的例子中，具体地，形成在层间绝缘膜120的最上层的BPSG绝缘膜110被薄膜化。回蚀可以通过各种蚀刻方法进行，例如可以使用只在单元部61开口的掩膜进行蚀刻。

图4为示出用于回蚀的掩膜160的一个例子的图。如图4所示，通过使用对应于单元部61形成了开口161的掩膜160来进行蚀刻，可以只对单元部61的层间绝缘膜120进行薄膜化。在此，对于掩膜而言，可以在层间绝缘膜120上形成抗蚀层，形成具有如图4所示的抗蚀图案的掩膜。此时，图4中示出的工序可以称为抗蚀图案化工序。

回蚀中的蚀刻，也可以通过干蚀刻来进行蚀刻。此时，可以高精度地控制层间绝缘膜120的厚度，进行蚀刻加工。

返回到图3B。通过回蚀而变薄的层间绝缘膜120的厚度可以根据用途来设定为各种尺寸。例如，当回蚀前的层间绝缘膜120的厚度为600～800nm时，回蚀后可以为300～400nm。通过使厚度为最初形成层间绝缘膜120时的厚度的1/2左右，可以减少相当一部分的空隙。在此，就层间绝缘膜120的厚度而言，考虑到与形成在层间绝缘膜120上的接点部130的宽度之间的关系，可以将其设定为能够形成不会发生空隙的程度的长径比的接点部130即可。关于这一点，将在下面进行说明。

图3C为示出接点部形成工序的一个例子的图。在接点部形成工序中，将要形成接点部130的位置的层间绝缘膜120通过蚀刻而被除去。在此，蚀刻可以通过各种蚀刻方法来进行，但为了进行更高精度的加工，可以通过干蚀刻来进行。

此时，可以对将要形成接点部130的位置以外的单元部61的区域，用由抗蚀剂等形成的掩膜进行覆盖，对没有被掩膜覆盖的部分通过蚀刻而除去，从而进行加工。

由于通过图3B中示出的回蚀工序使层间绝缘膜120变薄，因此即使形成接点部130，也能形成长径比较小的接点部130。在此，接点部130形成在将要成为发射极或源极的高浓度N型扩散层50的上面的位置。

图3D为示出金属成膜工序的一个例子的图。在金属成膜工序中，在层间绝缘膜120上成膜金属膜140。金属膜140不仅可以形成在单元部61，还可以形成在包含保护环部62的、形成半导体装置的整个区域的表面上。如图3C中进行了说明的那样，由于接点部130的长径比较小，因此接点部130附近不会发生空隙，可以以良好的状态形成金属膜140。由于不会发生空隙，因此电阻抗不会上升，可以均匀地形成金属膜140，使电特性稳定。

需要说明的是，金属膜140的成膜可以通过各种方法进行，例如可以通过电镀来进行。

金属膜140可以使用各种金属材料，例如可以使用铝。另外，如果形成屏障层等抑制扩散，还可以使用铜等形成金属膜140。

此后，在金属膜140上形成聚酰亚胺绝缘膜150，在半导体基板10的背面形成背面电极5，由此完成本实施例的半导体装置。

图5为示出本实施例的半导体装置的接点尺寸和层间绝缘膜之间的关系的一个例子的图。在图5中，横轴表示接点大小(μm)，纵轴表示层间绝缘膜(nm)。

在图5中，区域V表示由于发生空隙而不能用于实际的半导体装置的区域。区域U表示空隙较少，可以用于实际的半导体装置的区域。区域X表示耐压小，不能用于实际的半导体装置的区域。

如图5所示，可使用区域U的上限与接点大小成比例地增大。由此可知，随着晶体管单元的密度变高、接点部130的尺寸变小，层间绝缘膜120的厚度需要变薄。在区域U的上限，由于接点的尺寸还大于层间绝缘膜的厚度值，由此可知以深度方向作为基准的长径比要求小于1。因此，层间绝缘膜120的膜厚需要形成为比接点部130的宽度小。

如果着眼于区域U的下限，与接点尺寸大小无关，层间绝缘膜的厚度必须为一定值以上。数值本身会根据器件的条件、使用的材料等发生变化，但在图5中可知，层间绝缘膜120需要有约120nm以上的膜厚。

由此可知，在回蚀工序中的形成的单元部61的层间绝缘膜120的膜厚最好小于接点部130的宽度、大于层间绝缘膜120所具有的预定的耐压所对应的厚度。

但是，图5中示出的例子不过是一个实施例，根据材料的性质，层间绝缘膜120的膜厚在大于等于耐压所对应的厚度的情况下，可以被设定为能够抑制空隙发生的各种值。

上面本发明的最佳实施例进行了说明，但本发明并不限定于上述实施例，在不脱离本发明范围的情况下，可以对上述实施例进行各种变形和置换。

(工业上的应用)

本发明可以应用于IGBT、MOS晶体管等半导体装置上。

Claims (4)

1.一种半导体装置的制造方法，所述半导体装置包含单元部和保护环部，所述单元部具有在半导体层上形成沟道型栅极并在该栅极的两侧形成有扩散层的多个晶体管单元，所述保护环部包围所述单元部，所述半导体装置的制造方法的特征在于，包含:

第一工序，在形成有所述栅极和所述扩散层的所述半导体层的表面形成层间绝缘膜；

第二工序，使用覆盖所述保护环部并在所述单元部形成开口的掩膜，对形成在所述单元部上的所述层间绝缘膜通过基于干蚀刻的回蚀进行薄膜化；

第三工序，在所述层间绝缘膜的所述扩散层上的位置，形成孔状或沟状的接点部；

第四工序，在所述层间绝缘膜上形成金属膜。

2.根据权利要求1所述的半导体装置的制造方法，其特征在于，通过所述回蚀对所述层间绝缘膜进行薄膜化，以使所述单元部的所述层间绝缘膜的厚度在小于所述接点部的孔径或沟宽、大于等于所述层间绝缘膜的耐压所对应的厚度的范围内。

3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，所述单元部构成为IGBT，所述扩散层为发射极。

4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，所述单元部构成为MOS晶体管，所述扩散层为源极。