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KR100445707B1 - 반도체 장치의 평탄막 형성방법 - Google Patents

반도체 장치의 평탄막 형성방법 Download PDF

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KR100445707B1
KR100445707B1 KR10-2002-0039159A KR20020039159A KR100445707B1 KR 100445707 B1 KR100445707 B1 KR 100445707B1 KR 20020039159 A KR20020039159 A KR 20020039159A KR 100445707 B1 KR100445707 B1 KR 100445707B1
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KR
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photoresist pattern
region
film
etching
insulating film
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KR10-2002-0039159A
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박기종
황인석
김태원
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삼성전자주식회사
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Abstract

반도체 소자의 평탄화 방법에 관한 것으로 단차가 형성된 부분을 효과적으로 평탄화시키는 방법에 관하여 개시한다. 이는 표면에 요철구조를 가진 반도체 기판 상에 표면이 평탄한 층간막을 형성하는 방법에 있어서, 반도체 기판 상에 요철구조의 프로파일을 따른 표면굴곡을 가진 층간막을 형성하고, 층간막 철부의 평탄 영역을 대략적으로 절대단차(h(여기서 h는 양의 실수)의 깊이로 제거하기 위하여 평탄영역을 제외한 나머지 영역 상에 h/n(여기서 n은 1이상의 실수) 이상의 두께를 가진 포토레지스트 패턴을 형성한다. 이어서,평탄영역의 에지로부터 평탄영역 둘레의 경사영역에 걸쳐서 위치한 포토레지스트 패턴의 두께를 h/n 이하로 하기 위하여 포토레지스트 패턴을 리플로우시킨다.포토레지스트 패턴과 층간막의 식각 선택비가 1:n인 에천트를 사용하여 층간막을 절대단차 h만큼 식각한다.
따라서, 본 발명에서는 포토레지스트 패턴을 리플로우시켜서 식각영역의 에지에 인접한 포토레지스트 패턴의 두께를 얇게 형성함으로써 식각공정시 식각영역 주변의 필라를 효과적으로 제거할 수 있어서, 공정라인의 구조적인 변경 없이 간단하게 평탄화 공정을 달성할 수 있고 공정시간을 단축시킬 수 있다.

Description

반도체 장치의 평탄막 형성방법{Method for forming flatness layer in semiconductor device}
본 발명은 반도체 소자의 평탄막 형성방법에 관한 것으로, 특히 소정의 높이를 가진 패턴을 절연막으로 덮을 때 하부패턴의 에지부분에서 높은 단차가 형성되는 것을 효과적으로 평탄화시킬 수 있는 반도체 소자의 평탄막 형성방법에 관한 것이다.
반도체 메모리 장치는 고집적화 되어감에 따라 단위 셀의 면적이 좁아진다. 좁은 면적 내에서 필요한 캐패시턴스를 확보하기 위하여 실린더형 캐패시터를 채용하고 있다. 더 큰 캐패시턴스를 확보하기 위하여 실린더의 높이가 높아짐에 따라셀영역과 주변영역의 단차가 매우 커지게 된다.
셀영역과 주변영역 사이의 경계부에 형성된 큰 단차는 후속 메탈공정시 메탈 브리지 또는 메탈 스트링거 등을 남기게 되어 금속 배선의 불량을 초래한다. 또한, 고단차를 이루는 경계부에서는 적절한 포토공정의 마진을 얻을 수 없게 되므로, 설계 및 공정상의 여러 가지 문제를 초래하게 된다.
따라서, 일반적으로 절연막을 도포한 후에 도포된 절연막을 열처리하여 리플로우시킴으로써 경계부에서의 경사각도를 완화시키는 방법을 사용하였다.
이러한 절연막 리플로우 방법은 셀영역 상의 절연막의 표면과 주변 영역 상의 절연막의 표면 사이의 절대 단차는 줄어들지 않고 단지 경사부의 경사각도를 완만하게 하는 것에 불과하다. 그러므로, 단차가 어느 정도 이상으로 커지면 리플로우 평탄화 기법은 효과를 기대할 수 없다.
따라서, 화학 기계적 연마(이하 CMP(Chemical Mechanical Polishing)라 칭함)공정을 통하여 주변영역의 절연막에 비하여 상대적으로 높은 셀영역의 절연막을 제거하여 주변영역의 절연막의 표면과 셀영역의 절연막 표면을 동일하게 하는 기법들이 채택되고 있다.
이와 같은 CMP 평탄화 방법은 단차를 완전히 제거할 수 있는 이점이 있으나 주변영역에 비하여 넓은 셀영역 상의 절연막을 제거하기 위해서는 많은 시간이 소요되는 단점이 있다.
따라서, CMP 평탄화 방법으로 글로벌 단차를 효과적으로 제거하기 위하여 1차적으로 셀영역과 주변영역 사이의 경계부의 경사영역으로 둘러싸인 평탄부의 절연막을 사진식각공정에 의해 소정 깊이로 제거한 다음에 경계부에 남은 필라(Pillar)를 CMP 공정에 의해 제거함으로써 전체적으로 CMP 공정시간을 단축시켜서 평탄화 공정시간을 단축시키는 방법들이 소개되고 있다.
일본 특개평 제10-28472호에서는 필라의 폭/높이의 비가 1이하인 경우에는 CMP 공정 중에 필라가 잘 부러져 스크래치의 원인이 되는 것을 방지하기 위하여 남은 필라의 폭/높이의 비가 1이상이 되도록 하는 기술을 개시하고 있다.
한국공개특허 제1997-52834호에서는 절연막 상에 감광막을 도포하고 도포된 감광막의 표면을 평탄화시키고, 표면이 평탄화된 감광막을 에치백방법으로 식각하여 높은 단차영역의 절연막을 노출시키고, 습식식각에 의해 노출된 절연막을 낮은 영역의 절연막 표면과 동일한 높이로 제거하는 글로벌 단차 완화방법을 개시하고 있다.
한국특허공개 제2001-86625호에서는 셀영역과 주변영역의 경계부 상에서 셀오픈을 위한 포토레지스트 패턴의 에지가 포지티브 경사를 가지도록 노출광량을 달리하는 마스크를 제작하여 사용하는 노광기술을 개시하고 있다.
한국특허공개 제2002-11814호에서는 셀영역의 평탄부 절연막 제거영역을 최대한 넓게 설정되도록 마스크 패턴을 변경함으로써 남은 필라의 폭을 최대한 최소화하고 CMP공정을 사용하지 않고 습식식각에 의해 필라를 제거하는 기술을 개시하고 있다.
이와 같이, 셀영역의 글로벌 단차를 효과적으로 제거하기 위하여 다양한 연구들이 시도되고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 포토레지스트 패턴의 두께와 포토레지스트 패턴의 리플로우에 의해 효과적으로 남겨진 필라의 사이즈를 최소화할 수 있는 평탄막 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 필라의 사이즈를 최소화함으로써 후속 CMP 공정시간을 최소화시킬 수 있는 평탄막 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 후속 CMP 공정없이 절연막을 평탄화할 수 있는 평탄막 형성방법을 제공하는 데 있다.
도 1은 반도체 메모리 장치의 평면 레이아웃의 일 예를 나타낸 도면.
도 2는 도 1의 반도체 메모리 장치의 셀어레이영역과 주변회로영역의 경계부의 단면도.
도 3 내지 도 11은 본 발명에 의한 반도체 장치의 평탄막 형성방법을 설명하기 위한 공정 순서 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 칩 20 : 셀어레이영역
30 : 주변회로영역 100 : 반도체 기판
102 : n웰 104, 108 : p웰
106 : n웰 110 : 소자분리영역
112 : 게이트 산화막 114 : 게이트 전극
116 : 캡층 118 : 패턴
120 : 측벽 스페이서 122 : 불순물영역
124 : 층간절연막 126 : 비트라인
128 : 배선 130 : 층간절연막
132 : 매몰콘택 플러그 134 : 하부전극
136 : 유전체막 138 : 상부전극
140 : 배선 142 : 층간절연막
144 : 금속배선 200 : 반도체 기판
202 : 패턴 204 : 층간막
206 : 고평탄부 208 : 저평탄부
210 : 경계부 212 : 포토레지스트막
214 : 포토레지스트패턴 216 : 얇은 부위
218 : 필라 220 : 잔존물
222 : 돌출부 224 : 보충막
상기 목적들을 달성하기 위하여 본 발명의 방법은 표면에 요철구조를 가진 반도체 기판 상에 표면이 평탄한 층간막을 형성하는 방법에 있어서, 상기 반도체 기판 상에 상기 요철구조의 프로파일을 따른 표면굴곡을 가진 층간막을 형성하고, 층간막 철부의 평탄 영역을 대략적으로 소정 깊이의 깊이로 제거하기 위하여 상기 평탄영역을 제외한 나머지 영역 상에 h/n 이상의 두께를 가진 포토레지스트 패턴을 형성한다. 이어서, 평탄영역의 에지로부터 상기 평탄영역 둘레의 경사영역에 걸쳐서 위치한 포토레지스트 패턴의 두께를 h/n 이하로 하기 위하여 상기 포토레지스트 패턴을 리플로우시킨 다음에 상기 포토레지스트 패턴과 상기 층간막의 식각 선택비가 1:n인 에천트를 사용하여 상기 층간막을 절대단차 h만큼 식각한다. 여기서, 상기 h는 1 이상의 양의 실수이며 상기 층간막의 철부와 요부 사이의 단차를 의미하며, 상기 n은 1 이상의 양의 실수이며 상기 포토레지스트 패턴에 대한 상기 층간막의 식각 선택비를 의미한다.
따라서, 식각공정이 이방성으로 진행되면 경사영역의 포토레지스트 패턴이식각 종료점 이전에 제거되므로 제거 이후에는 하부의 층간막이 함께 제거되므로 경사영역에 잔존하는 필라의 사이즈가 최소화되거나 제거될 수 있다.
포토레지스트 패턴의 최소 두께는 식각선택비가 클수록 작아지므로 효과적인 리플로우를 위해서는 패턴의 두께가 작을수록 유리하다.
포토레지스트 패턴의 리플로우 공정은 포토장비 또는 식각장비에서 수행된다. 포토장비 수행시에는 노광 및 현상 공정 후에 최종단계에서 열처리하여 리플로우한다. 식각장비 수행시에는 노광장비로부터 제공된 반도체 웨이퍼를 식각장비의 가열챔버 내에서 식각공정 전에 열처리하여 리플로우시킨다.
본 발명에서 식각공정 후에 상기 남은 포토레지스트 패턴을 제거하고, 경사영역 상에 잔존하는 필라를 식각하여 표면을 평탄하게 하는 단계를 더 구비한다.
잔존 필라는 화학 기계적 연마공정, 습식식각공정 또는 에치백 공정에 의해 완전히 제거된다.
습식식각공정이나 에치백 공정에 의해 필라를 제거한 후에는 필라뿐만 아니라 전체적으로 층간막이 제거되므로 층간막과 동일 물질을 증착하여 층간막의 소정 높이를 유지하기 위한 보충막을 형성하는 것이 더 바람직하다.
여기서, 반도체장치가 메모리 장치인 경우에는 요철구조 중 철부는 셀영역이고 요부는 주변영역이며, 층간막은 절연막이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1을 참조하면, DRAM과 같은 반도체 메모리소자는 칩(10)상에 셀어레이영역(20)과 주변회로영역(30)을 포함한다. 셀어레이영역(20)에는 한정된 공간에 보다 많은 정보를 저장하기 위하여 고밀도로 셀소자들이 대면적으로 밀집되어 집적된다. 고밀도로 셀소자들을 집적하기 때문에 각 셀당 차지하는 면적이 최소화됨에 따라 정보를 저장하기 위한 캐패시턴스를 충분히 확보하기 위하여 캐패시터는 면적에 비하여 높이가 높아지는 구조로 형성되고 있다.
도 2를 참조하면, p형 반도체 기판(100)의 표면에 트렌치 기법으로 소자분리영역(110)을 형성한다. 셀어레이영역(20)에 n웰(102)을 형성한 후, n웰(102)내에 p웰(104)를 형성한다. 주변회로영역(30)에는 p웰(106) 및 n웰(108)을 형성한다.
셀어레이영역(20)에 게이트 산화막(112), 게이트 전극(114), 캡층(116)을 순차적으로 적층한 후에 사진식각공정을 통하여 패터닝하여 액티브영역 상에서는 게이트 전극구조로 제공되고 소자분리영역 상에서는 워드라인으로 제공되는 패턴(118)을 형성한다. 패턴을 이온주입마스크로 사용하여 셀어레이영역(20)에 n형 불순물을 주입하여 반도체기판(100)의 표면 근방에 불순물영역(120)을 형성한다. 불순물영역(120)은 셀트랜지스터의 소오스 및 드레인 영역으로 제공된다. 패턴(118)의 측벽에는 질화막과 같은 측벽 스페이서(122)를 형성한다.
셀트랜지스터와 유사한 방법으로 주변회로영역(30)에 n형 및 p형 트랜지스터들을 형성한다.
트랜지스터를 형성한 다음에 반도체 기판 상에 층간절연막(124)을 덮고 표면을 CMP공정에 의해 평탄화시킨다. 사진식각공정을 통하여 층간절연막(124)에 콘택홀을 형성한다. 이어서 도전물질을 도포하고 사진식각공정에 의해 도전물질을 패터닝하여 비트라인(126) 및 배선(128)을 형성한다.
이어서, 반도체 기판 상에 층간절연막(130)을 덮고 표면을 CMP 공정에 의해 평탄화시킨다.
사진식각공정을 통하여 셀어레이영역(20)의 층간절연막(130)에 매몰콘택홀을 형성한다. 매몰 콘택홀을 폴리실리콘으로 매립하여 매몰 콘택 플러그(132)를 형성한다. 통상의 방법으로 매몰 콘택 플러그(132)와 접촉되게 층간절연막(130) 상에 실린더 형태의 하부전극(134)을 형성한다. 하부전극(134) 표면에 유전체막(136)을 덮고, 유전체막(136) 상에 상부전극(138)을 형성하여 셀캐패시터를 형성한다.
주변회로영역(30)에 콘택홀을 형성하고 배선(140)을 형성한다.
따라서, 셀어레이영역(20)의 높이가 주변회로영역(30)의 높이에 비하여 상대적으로 높게 되므로 양 영역(20, 30)들은 높은 단차(h)를 가지게 된다. 이와 같은 높은 단차(h)는 후속 금속배선공정을 위한 비아홀을 형성하기 위한 포토공정의 마진을 제한하고, 금속배선의 단선 또는 스트링거를 형성하여 소자의 불량 발생을 야기한다.
그러므로, 셀어레이영역(20)과 주변회로영역(30) 사이의 단차를 줄이거나 없애기 위하여 평탄화 공정이 수행되는 바, 통상적으로 기존에는 CMP 공정을 사용하고 있다.
반도체 기판 전체를 BPSG, TEOS, TOSZ 또는 이들의 조합층으로 구성된 층간절연막(142)으로 대략 5,000Å 내지 30,000Å 정도의 두께로 덮는다. CMP공정을 통하여 표면을 평탄화한 다음에 금속배선(144)을 형성한다.
CMP 공정에 의해 평탄화시 칩의 대부분을 차지하는 셀어레이영역(20)의 넓은 영역을 연마하여야 하기 때문에 평탄화 공정 시간이 많이 소요되고 있다.
따라서, 셀어레이영역(20)을 덮는 층간절연막(142)의 평탄부를 식각공정에 의해 먼저 제거하는 셀오픈공정이 도입되고 있다.
본 발명에서는 셀오픈공정을 개선하여 CMP 공정시간을 단축하거나 또는 스킵하고자 하는 것이다.
도 3 내지 도 11도를 참조하여 본 발명에 의한 평탄막 형성방법을 설명하고자 한다.
도 3을 참조하면, 반도체 기판(200) 상에 높이(h)를 가지고 넓은 영역에 걸쳐서 패턴(202)을 형성한다. 반도체 기판(200)의 표면 근방에는 트랜지스터, 비트라인, 배선, 층간절연막 등의 하부 구조물들을 포함한다. 패턴(202)은 셀어레이영역(20)에 형성되는 복수의 셀캐패시터들에 대응한다.
도 4를 참조하면, 패턴(202)을 패턴(202)의 높이(h) 보다 더 큰 두께를 가지도록 층간막(204)으로 덮으면, 패턴(202) 상부의 고평탄부(206)와 패턴(202)이 형성되지 않은 영역 상의 저평탄부(208) 사이에 경사면을 가진 경계부(210)가 형성된다. 경계부(210)는 고평탄부(206)와 저평탄부(208) 사이의 단차(h)를 포함한다. 단차(h)는 패턴(202)의 높이(h)와 동일한 크기를 가지는 절대단차를 형성한다.
도 5를 참조하면, 층간막(204) 상에 포토레지스트를 도포하여 포토레지스막(212)을 형성한다.
도 6을 참조하면, 사진공정에 의해 포토레지스트막(212)을 노광 및 현상하여포토레지스트패턴(214)을 형성한다. 포토레지스트패턴(214)은 고평탄부(206)의 층간막(204)은 노출시키고 경계부(210) 및 저평탄부(208)의 층간막(204)은 덮는다. 포토레지스트패턴(214)의 두께는 h/n(여기서 h, n은 양의 실수) 이상의 두께를 가진다. 여기서, n은 포토레지스트막(212)의 식각선택비를 1로 하였을 때, 층간막의 식각선택비를 나타낸다.
도 7을 참조하면, 포토레지스트패턴(214)을 포토장비 또는 식각장비에서 열처리하여 리플로우시킨다. 포토장비에서 열처리는 현상 공정 후 후처리 베이크 이후에 수행한다. 식각장비에서 열처리는 식각공정 진행 전에 전처리 가열챔버 내에서 수행한다.
리플로우 조건은 경계부(210) 상의 포토레지스트패턴(214)의 얇은 부위(216)의 두께가 초기 두께(h/n)이하로 되면 된다. 바람직하기로는 1/2이하이면 좋다.
도 8은 포토레지스트 패턴(214)과 층간막(204)의 식각 선택비가 1:2인 에천트를 사용하여 층간막을 이방성 식각하여 식각공정이 대략 1/2정도 경과한 상태를 나타낸다. 여기서, 포토레지스트 패턴(214)의 두께를 1/2 h라 하고 얇은 부위의 두께가 1/4 h 미만이라면, 층간막(204)이 1/2 h만큼 식각되는 동안에 포토레지스트패턴(214)은 1/4 h만큼 식각된다.
따라서, 경계부(210)에서는 포토레지스트패턴(214)의 얇은 부위(216)가 제거되어 하부 경계부의 층간막(204)이 노출되어 식각된다. 따라서, 층간막(204)의 식각 요부의 에지가 고평탄부(206)로부터 저평탄부(208) 방향으로 이동된다. 그리고 식각요부의 에지에 인접하여 남겨진 포토레지스트패턴(214) 하방에는 필라(218)가형성된다.
도 9를 참조하면, 계속하여 층간막(204)을 깊이 h 정도로 제거한 상태에서 고평탄부(206)의 높이가 저평탄부(208)의 높이와 대략 동일하게 되고, 저평탄부(208) 상의 포토레지스트패턴도 제거된 상태로 된다. 단지, 경계부(210)의 경사면을 따라 포토레지스트 패턴의 잔존물(220)이 남아 있고, 잔존물(220) 하방에 작은 돌출부(222)가 남게 된다.
도 10을 참조하면, 포토레지스트패턴의 잔존물(220)을 제거하면 돌출부(222)만 남게 된다.
도 11을 참조하면, 남겨진 돌출부(222)는 돌출부(222)의 크기에 따라 습식식각 또는 CMP 공정에 의해 제거하여 표면을 완전 평탄화 시킨다.
따라서, 본 발명에서는 단지 돌출부를 제거하기 위한 CMP 공정이 필요하므로 CMP 공정시간을 단축시킬 수 있거나 습식식각에 의해 간단히 제거할 정도로 돌출부가 작게 남게 될 경우에는 CMP 공정을 스킵할 수 있다.
여기서, 습식식각공정 대신에 에치백 공정을 사용할 수도 있다.
즉, 잔존물(220)과 돌출부(222)가 완전히 제거될 때까지 에치백 공정을 수행할 수 있다.
완전 평탄화 후에 층간막과 동일 또는 유사 물질을 소정 두께로 증착하여 보충막(224)을 더 형성하는 것도 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다
이상, 설명한 바와 같이 본 발명에 따른 반도체 소자의 평탄막 형성방법은 셀오픈공정을 위한 식각공정시 식각을 위한 포토레지스트 패턴을 리플로우시켜서 에지부의 두께를 조절함으로써 필라의 사이즈를 최소화하고 사이즈가 최소화된 필라를 습식식각공정으로 제거할 수 있으므로 전체적인 공정의 단순화와 공정기간의 단축 및 공정비용의 절감효과를 얻을 수 있다.

Claims (18)

  1. 표면에 요철구조를 가진 반도체 기판 상에 표면이 평탄한 층간막을 형성하는 방법에 있어서,
    상기 반도체 기판 상에 상기 요철구조의 프로파일을 따른 표면굴곡을 가진 층간막을 형성하는 단계;
    상기 층간막 철부의 평탄 영역을 소정의 깊이(h)로 제거하기 위하여 상기 평탄영역을 제외한 나머지 영역 상에 h/n 이상의 두께를 가진 포토레지스트 패턴을 형성하는 단계(여기서, 상기 h는 1 이상의 양의 실수이며 상기 층간막의 철부와 요부 사이의 단차를 의미하며, 상기 n은 1 이상의 양의 실수이며 상기 포토레지스트 패턴에 대한 상기 층간막의 식각 선택비를 의미한다);
    상기 평탄영역의 에지로부터 상기 평탄영역 둘레의 경사영역에 걸쳐서 위치한 포토레지스트 패턴의 두께를 h/n 이하로 하기 위하여 상기 포토레지스트 패턴을 리플로우시키는 단계; 및
    상기 포토레지스트 패턴과 상기 층간막의 식각 선택비가 1:n인 에천트를 사용하여 상기 층간막을 상기 h만큼 식각하는 단계를 구비한 것을 특징으로 하는 평탄막의 형성방법.
  2. 제 1 항에 있어서, 상기 층간막은 BPSG, TEOS, TOSZ막 및 이들의 조합 적층막 중 어느 하나인 것을 특징으로 하는 평탄막의 형성방법.
  3. 제 1항에 있어서, 상기 포토레지스트 패턴의 리플로우 공정은 포토장비에서 수행되는 것을 특징으로 하는 평탄막 형성방법.
  4. 제 1 항에 있어서, 상기 포토레지스트 패턴의 리플로우 공정은 식각장비에서 수행되는 것을 특징으로 하는 평탄막 형성방법.
  5. 제 1 항에 있어서, 상기 층간막의 두께는 5,000~30,000Å인 것을 특징으로 하는 평탄막 형성방법.
  6. 제 1 항에 있어서, 상기 식각공정 후,
    상기 남은 포토레지스트 패턴을 제거하는 단계; 및
    상기 경사영역 상에 잔존하는 필라를 식각하여 표면을 평탄하게 하는 단계를 더 구비하는 것을 특징으로 하는 평탄막 형성방법.
  7. 제 6 항에 있어서, 상기 잔존 필라의 식각공정은 화학 기계적 연마공정, 습식식각공정 또는 에치백 공정에 의해 수행되는 것을 특징으로 하는 평탄막 형성방법.
  8. 제 7 항에 있어서, 상기 필라를 제거한 후 상기 층간막과 동일 물질의 보충막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 평탄막 형성방법.
  9. 제 1 항에 있어서, 상기 식각공정은 이방성 식각공정인 것을 특징으로 하는 평탄막 형성방법.
  10. 반도체 기판 상에 셀영역과 주변영역을 가지며, 상기 셀영역에는 주변영역에 비해 상대적으로 매우 높은 높이를 가진 캐패시터 패턴이 형성된 반도체 장치에 있어서,
    상기 반도체 기판 상에 절연막을 소정 두께로 형성하는 단계;
    상기 셀영역에서 상기 절연막 철부의 평탄 영역을 소정 깊이(h)로 제거하기 위하여, 상기 평탄영역을 제외한 나머지 셀영역 및 주변영역 상에 h/n 이상의 두께를 가진 포토레지스트 패턴을 형성하는 단계(여기서, 상기 h는 1 이상의 양의 실수이며 상기 절연막의 철부와 요부 사이의 단차를 의미하며, 상기 n은 1 이상의 양의 실수이며 상기 포토레지스트 패턴에 대한 상기 절연막의 식각 선택비를 의미한다);
    상기 평탄영역의 에지로부터 상기 평탄영역 둘레의 경사영역에 걸쳐서 위치한 포토레지스트 패턴의 두께를 h/n 이하로 하기 위하여 상기 포토레지스트 패턴을 리플로우시키는 단계; 및
    상기 포토레지스트 패턴과 상기 절연막의 식각 선택비가 1:n인 에천트를 사용하여 노출된 절연막을 상기 h만큼 식각하는 단계를 구비한 것을 특징으로 하는 평탄막의 형성방법.
  11. 제 10 항에 있어서, 상기 절연막은 BPSG, TEOS, TOSZ막 및 이들의 조합 적층막 중 어느 하나인 것을 특징으로 하는 평탄막의 형성방법.
  12. 제 10 항에 있어서, 상기 포토레지스트 패턴의 리플로우 공정은 포토장비에서 수행되는 것을 특징으로 하는 평탄막 형성방법.
  13. 제 10 항에 있어서, 상기 포토레지스트 패턴의 리플로우 공정은 식각장비에서 수행되는 것을 특징으로 하는 평탄막 형성방법.
  14. 제 10 항에 있어서, 상기 절연막의 두께는 5,000~30,000Å인 것을 특징으로 하는 평탄막 형성방법.
  15. 제 10 항에 있어서, 상기 식각공정 후,
    상기 남은 포토레지스트 패턴을 제거하는 단계; 및
    상기 경사영역 상에 잔존하는 필라를 식각하여 표면을 평탄하게 하는 단계를 더 구비하는 것을 특징으로 하는 평탄막 형성방법.
  16. 제 15 항에 있어서, 상기 잔존 필라의 식각공정은 화학 기계적 연마공정, 습식식각공정 또는 에치백 공정에 의해 수행되는 것을 특징으로 하는 평탄막 형성방법.
  17. 제 16 항에 있어서, 상기 필라를 제거한 후 상기 절연막과 동일 물질의 부가 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 평탄막 형성방법.
  18. 제 10 항에 있어서, 상기 식각공정은 이방성 식각공정인 것을 특징으로 하는 평탄막 형성방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100513798B1 (ko) * 2003-06-30 2005-09-13 주식회사 하이닉스반도체 유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법
KR100828029B1 (ko) * 2006-12-11 2008-05-08 삼성전자주식회사 스택형 반도체 장치의 제조 방법
JP2011082223A (ja) * 2009-10-02 2011-04-21 Renesas Electronics Corp 半導体集積回路装置
JP2011210916A (ja) * 2010-03-30 2011-10-20 Mitsumi Electric Co Ltd 半導体装置の製造方法
KR20120095693A (ko) * 2011-02-21 2012-08-29 삼성전자주식회사 평탄화된 절연막들을 구비하는 반도체 소자 및 그 제조방법
CN104067171A (zh) * 2012-01-27 2014-09-24 旭化成电子材料株式会社 微细凹凸结构体、干式蚀刻用热反应型抗蚀剂材料、模具的制造方法及模具
JP2016058599A (ja) * 2014-09-11 2016-04-21 キヤノン株式会社 撮像装置の製造方法
TWI660404B (zh) * 2018-04-03 2019-05-21 華邦電子股份有限公司 半導體裝置的製造方法
CN110349855B (zh) * 2018-04-03 2021-11-26 华邦电子股份有限公司 半导体装置的制造方法
KR20210052997A (ko) * 2019-11-01 2021-05-11 삼성전자주식회사 반도체 소자 및 그 형성 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177351A (ja) * 1992-12-02 1994-06-24 Toshiba Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872060A (en) * 1995-11-02 1999-02-16 Texas Instruments Incorporated Semiconductor device manufacturing method
KR970052834A (ko) 1995-12-23 1997-07-29 김주용 반도체 소자의 글로벌 단차 완화 방법
JPH10284702A (ja) 1997-04-09 1998-10-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR20010086625A (ko) 2000-02-15 2001-09-15 윤종용 반도체 메모리 소자의 층간절연막 평탄화 방법
KR20020011814A (ko) 2000-08-04 2002-02-09 윤종용 반도체 소자의 절연막 평탄화 방법
JP3976598B2 (ja) * 2002-03-27 2007-09-19 Ｎｅｃ液晶テクノロジー株式会社 レジスト・パターン形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177351A (ja) * 1992-12-02 1994-06-24 Toshiba Corp 半導体装置の製造方法

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