JP2001189438A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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Abstract
(57)【要約】
【課題】 製造工程を少なくすることで歩留まりを向上
させ、コストを抑えることが出来る、または高性能、高
信頼性の半導体記憶装置及びその製造方法を提供するこ
とを目的としている。 【解決手段】 プレート電極２８の形成後に層間絶縁膜
２９を形成し、周辺回路領域５６に形成されたＳｉＯ２
膜３４上のプレート電極２８をストッパーにＣＭＰを行
い、平坦化している。これにより周辺回路領域５６には
プレート電極２８が露出され、メモリセルアレイ領域５
４の周辺部５５には層間絶縁膜２９が現れており、この
層間絶縁膜２９が実質的にエッチングマスクとして機能
する。そのため、リソグラフィ技術によるパターニング
処理を必要とせずにエッチングマスクの形成、エッチン
グを行うことが出来ることを特徴としている。
させ、コストを抑えることが出来る、または高性能、高
信頼性の半導体記憶装置及びその製造方法を提供するこ
とを目的としている。 【解決手段】 プレート電極２８の形成後に層間絶縁膜
２９を形成し、周辺回路領域５６に形成されたＳｉＯ２
膜３４上のプレート電極２８をストッパーにＣＭＰを行
い、平坦化している。これにより周辺回路領域５６には
プレート電極２８が露出され、メモリセルアレイ領域５
４の周辺部５５には層間絶縁膜２９が現れており、この
層間絶縁膜２９が実質的にエッチングマスクとして機能
する。そのため、リソグラフィ技術によるパターニング
処理を必要とせずにエッチングマスクの形成、エッチン
グを行うことが出来ることを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に関するもので、特にＤＲＡＭのセル
キャパシタの周辺構造及びその製造方法に係るものであ
る。
及びその製造方法に関するもので、特にＤＲＡＭのセル
キャパシタの周辺構造及びその製造方法に係るものであ
る。
【０００２】
【従来の技術】一般に、半導体記憶装置には、微細化、
低電圧化、高速化、及び高信頼性化などの様々な要求が
ある。特にＤＲＡＭ（Dynamic Random Access Memory）
における微細化技術は以前にも増して加速しており、単
位記憶素子（セル）の占める面積がますます縮小されて
いる。そのため、限られたセル面積の中で如何に十分な
セルキャパシタ容量を確保するかが大きな課題となって
きている。
低電圧化、高速化、及び高信頼性化などの様々な要求が
ある。特にＤＲＡＭ（Dynamic Random Access Memory）
における微細化技術は以前にも増して加速しており、単
位記憶素子（セル）の占める面積がますます縮小されて
いる。そのため、限られたセル面積の中で如何に十分な
セルキャパシタ容量を確保するかが大きな課題となって
きている。
【０００３】セルキャパシタ容量を大きくするには、セ
ルキャパシタの表面積を増大させることで実現できる。
そこで、セルキャパシタの表面積の増大と微細化を両立
させるための提案が数多くなされている。
ルキャパシタの表面積を増大させることで実現できる。
そこで、セルキャパシタの表面積の増大と微細化を両立
させるための提案が数多くなされている。
【０００４】従来のセルキャパシタ表面積を増大させる
構造の一例が、W.Wakamiya et al.,"Novel Stacked Cap
acitor Cell for 64Mb DRAM", Symposium on VLSI Tech
nology Digest, pp.69-70, 1989記載のシリンダ構造で
ある。これは、スタック・キャパシタ（stacked capaci
tor）の一種で、円筒形のキャパシタを３次元的に配置
することで、占有面積を抑えるものである。しかし、こ
のシリンダ構造では、セルキャパシタ形成後のグローバ
ル平坦化が難しいという欠点があった。この問題を解決
するために、例えば特開平１１−２６７１８号に記載さ
れている半導体集積回路装置の製造方法では、シリンダ
構造のスタック・キャパシタにおいて、平坦化が簡単な
プロセスを提案している。また、ＤＲＡＭはコスト競争
が激しく、製造工程をなるべく短縮するべく各社様々な
工夫がなされている。この観点から見ると、特開平１１
−２６７１８号記載の半導体集積回路の製造方法は製造
工程数が多く製造工期が長いため、コストが高いという
問題があった。
構造の一例が、W.Wakamiya et al.,"Novel Stacked Cap
acitor Cell for 64Mb DRAM", Symposium on VLSI Tech
nology Digest, pp.69-70, 1989記載のシリンダ構造で
ある。これは、スタック・キャパシタ（stacked capaci
tor）の一種で、円筒形のキャパシタを３次元的に配置
することで、占有面積を抑えるものである。しかし、こ
のシリンダ構造では、セルキャパシタ形成後のグローバ
ル平坦化が難しいという欠点があった。この問題を解決
するために、例えば特開平１１−２６７１８号に記載さ
れている半導体集積回路装置の製造方法では、シリンダ
構造のスタック・キャパシタにおいて、平坦化が簡単な
プロセスを提案している。また、ＤＲＡＭはコスト競争
が激しく、製造工程をなるべく短縮するべく各社様々な
工夫がなされている。この観点から見ると、特開平１１
−２６７１８号記載の半導体集積回路の製造方法は製造
工程数が多く製造工期が長いため、コストが高いという
問題があった。
【０００５】従来のＤＲＡＭの構造について図３０
（ａ）はＤＲＡＭの断面図であり、メモリセルアレイ領
域、図３０（ｂ）はメモリセルアレイ領域に隣接する周
辺回路領域を示している。ここではキャパシタにシリン
ダ構造のスタック型を、セル構造にはセルキャパシタを
ビット線の上に形成するＣＯＢ（Capacitor Over Bitli
ne）構造をそれぞれ採用したＤＲＡＭについて示してい
る。
（ａ）はＤＲＡＭの断面図であり、メモリセルアレイ領
域、図３０（ｂ）はメモリセルアレイ領域に隣接する周
辺回路領域を示している。ここではキャパシタにシリン
ダ構造のスタック型を、セル構造にはセルキャパシタを
ビット線の上に形成するＣＯＢ（Capacitor Over Bitli
ne）構造をそれぞれ採用したＤＲＡＭについて示してい
る。
【０００６】まず図３０（ａ）に示すメモリセルアレイ
領域について説明する。半導体基板１０中には素子領域
１１とそれを取り囲む素子分離領域１２とが形成されて
おり、この素子領域１１内にセルトランジスタ（図示せ
ず）が形成されている。そして、全面には層間絶縁膜２
３が形成されており、この層間絶縁膜２３にはセルトラ
ンジスタとセルキャパシタとを接続するためのコンタク
トプラグ２４とビット線１７が形成されている。
領域について説明する。半導体基板１０中には素子領域
１１とそれを取り囲む素子分離領域１２とが形成されて
おり、この素子領域１１内にセルトランジスタ（図示せ
ず）が形成されている。そして、全面には層間絶縁膜２
３が形成されており、この層間絶縁膜２３にはセルトラ
ンジスタとセルキャパシタとを接続するためのコンタク
トプラグ２４とビット線１７が形成されている。
【０００７】層間絶縁膜２３上にはＳｉＮ膜２５と、コ
ンタクトプラグ２４と接続するストレージノード電極２
６がシリンダ状に形成され、メモリセルアレイ領域５４
の周辺部５５ではＳｉＮ膜２５上にＳｉＯ２膜３４が形
成されている。そして、図示するようにメモリセルアレ
イ領域５４の全域にわたってセルキャパシタ絶縁膜２
７、プレート電極２８が形成され、シリンダ構造でスタ
ック型のセルキャパシタが構成されている。尚、メモリ
セルアレイ領域５４の周辺部５５のＳｉＯ２膜３４上に
もストレージノード電極２６、キャパシタ絶縁膜２７、
及びプレート電極２８が形成されているのは、外部との
コンタクトを取るコンタクトプラグの形成のためであ
る。更に全面に層間絶縁膜２９が形成され、メモリセル
アレイ領域５４の周辺部５５においてプレート電極２８
とのコンタクトを取るコンタクトプラグ３０が形成さ
れ、この層間絶縁膜２９上には金属配線層３１が形成さ
れている。
ンタクトプラグ２４と接続するストレージノード電極２
６がシリンダ状に形成され、メモリセルアレイ領域５４
の周辺部５５ではＳｉＮ膜２５上にＳｉＯ２膜３４が形
成されている。そして、図示するようにメモリセルアレ
イ領域５４の全域にわたってセルキャパシタ絶縁膜２
７、プレート電極２８が形成され、シリンダ構造でスタ
ック型のセルキャパシタが構成されている。尚、メモリ
セルアレイ領域５４の周辺部５５のＳｉＯ２膜３４上に
もストレージノード電極２６、キャパシタ絶縁膜２７、
及びプレート電極２８が形成されているのは、外部との
コンタクトを取るコンタクトプラグの形成のためであ
る。更に全面に層間絶縁膜２９が形成され、メモリセル
アレイ領域５４の周辺部５５においてプレート電極２８
とのコンタクトを取るコンタクトプラグ３０が形成さ
れ、この層間絶縁膜２９上には金属配線層３１が形成さ
れている。
【０００８】次に図３０（ｂ）に示す周辺回路領域５６
の構造について説明する。ＤＲＡＭのメモリセルアレイ
に隣接する周辺回路領域５６に形成される回路は、例え
ばイコライズ回路やセンスアンプ回路である。図３０
（ｂ）は、一例としてＭＯＳトランジスタが形成されて
いる場合について示しており、半導体基板１０の素子領
域１１上にはゲート絶縁膜２０を介してゲート電極３２
が形成されている。そして、ゲート電極３２の両側の半
導体基板１０中には、ソース、ドレイン領域となる不純
物拡散層２１、２１が形成され、ＭＯＳトランジスタを
形成している。そして、ゲート電極３２の上部及び両側
面はＳｉＮ膜２２で覆われており、全面に層間絶縁膜２
３が形成されている。この層間絶縁膜２３にはＭＯＳト
ランジスタの不純物拡散層２１とコンタクトを取るため
の金属配線層３３がビット線１７のレベルで配線されて
いる。層間絶縁膜２３上にはＳｉＮ膜２５とＳｉＯ２膜
３４が形成され、このＳｉＯ２膜３４上に層間絶縁膜２
９が形成されている。この層間絶縁膜２９には、ＭＯＳ
トランジスタの金属配線層３３とコンタクトを取るコン
タクトプラグ３５が形成され、層間絶縁膜２９上には金
属配線層３６が形成されている。なお、メモリセルアレ
イの最も端に位置するセルキャパシタは、その構造上ダ
ミーのセルキャパシタとなる。
の構造について説明する。ＤＲＡＭのメモリセルアレイ
に隣接する周辺回路領域５６に形成される回路は、例え
ばイコライズ回路やセンスアンプ回路である。図３０
（ｂ）は、一例としてＭＯＳトランジスタが形成されて
いる場合について示しており、半導体基板１０の素子領
域１１上にはゲート絶縁膜２０を介してゲート電極３２
が形成されている。そして、ゲート電極３２の両側の半
導体基板１０中には、ソース、ドレイン領域となる不純
物拡散層２１、２１が形成され、ＭＯＳトランジスタを
形成している。そして、ゲート電極３２の上部及び両側
面はＳｉＮ膜２２で覆われており、全面に層間絶縁膜２
３が形成されている。この層間絶縁膜２３にはＭＯＳト
ランジスタの不純物拡散層２１とコンタクトを取るため
の金属配線層３３がビット線１７のレベルで配線されて
いる。層間絶縁膜２３上にはＳｉＮ膜２５とＳｉＯ２膜
３４が形成され、このＳｉＯ２膜３４上に層間絶縁膜２
９が形成されている。この層間絶縁膜２９には、ＭＯＳ
トランジスタの金属配線層３３とコンタクトを取るコン
タクトプラグ３５が形成され、層間絶縁膜２９上には金
属配線層３６が形成されている。なお、メモリセルアレ
イの最も端に位置するセルキャパシタは、その構造上ダ
ミーのセルキャパシタとなる。
【０００９】以上のような構成のＤＲＡＭの製造方法に
ついて図３１乃至図４０を用いて説明する。図３１乃至
図４０は、ＤＲＡＭのメモリセルアレイの断面図を工程
順に示している。なお図３１乃至図３９では、説明を簡
単にするためにセルキャパシタの製造工程に着目して示
しており、他の構成ならびに工程については省略してい
る。また、図４０には周辺回路領域５６の断面図もあわ
せて示している。
ついて図３１乃至図４０を用いて説明する。図３１乃至
図４０は、ＤＲＡＭのメモリセルアレイの断面図を工程
順に示している。なお図３１乃至図３９では、説明を簡
単にするためにセルキャパシタの製造工程に着目して示
しており、他の構成ならびに工程については省略してい
る。また、図４０には周辺回路領域５６の断面図もあわ
せて示している。
【００１０】まずセルキャパシタのストレージノード電
極とのコンタクトを取るためのコンタクトプラグ２４が
形成された層間絶縁膜２３上に、図３１に示すように、
例えばＣＶＤ（Chemical Vapor Deposition）法等によ
りＳｉＮ膜２５、ＳｉＯ２膜３４を形成する。
極とのコンタクトを取るためのコンタクトプラグ２４が
形成された層間絶縁膜２３上に、図３１に示すように、
例えばＣＶＤ（Chemical Vapor Deposition）法等によ
りＳｉＮ膜２５、ＳｉＯ２膜３４を形成する。
【００１１】次に全面にレジスト３７を塗布し、図３２
に示すように、リソグラフィ技術と異方性のエッチン
グ、例えばＲＩＥ（Reactive Ion Etching）法等によ
り、コンタクトプラグ２４上にセルキャパシタのストレ
ージノード電極を形成するための溝３８を形成する。
に示すように、リソグラフィ技術と異方性のエッチン
グ、例えばＲＩＥ（Reactive Ion Etching）法等によ
り、コンタクトプラグ２４上にセルキャパシタのストレ
ージノード電極を形成するための溝３８を形成する。
【００１２】そして図３３のように、全面にストレージ
ノード電極２６を形成する。ストレージノード電極２６
は例えばＣＶＤ法等により形成された多結晶シリコン膜
である。
ノード電極２６を形成する。ストレージノード電極２６
は例えばＣＶＤ法等により形成された多結晶シリコン膜
である。
【００１３】次に図３４のように、全面にＳＯＧ（Spin
on Glass）膜３９を塗布する。
on Glass）膜３９を塗布する。
【００１４】そして再度全面にレジスト３７を塗布し、
リソグラフィ技術とＲＩＥ法等により、図３５のように
ＳＯＧ膜３９とストレージノード電極２６である多結晶
シリコン膜の一部を除去する。この際、図示するように
メモリセルアレイ領域５４の周辺部５５のＳｉＯ２膜３
４上のストレージノード電極２６を残存させる。
リソグラフィ技術とＲＩＥ法等により、図３５のように
ＳＯＧ膜３９とストレージノード電極２６である多結晶
シリコン膜の一部を除去する。この際、図示するように
メモリセルアレイ領域５４の周辺部５５のＳｉＯ２膜３
４上のストレージノード電極２６を残存させる。
【００１５】レジスト３７を除去した後、ＨＦ溶液等に
よるウェットエッチングでＳＯＧ膜３９とＳｉＯ２膜３
４とを除去する。この際ＳｉＮ膜２５はエッチングのス
トッパーとして機能する。この結果、図３６に示すよう
なシリンダ型のストレージノード電極が形成される。
よるウェットエッチングでＳＯＧ膜３９とＳｉＯ２膜３
４とを除去する。この際ＳｉＮ膜２５はエッチングのス
トッパーとして機能する。この結果、図３６に示すよう
なシリンダ型のストレージノード電極が形成される。
【００１６】そして、図３７に示すように、全面にセル
キャパシタ絶縁膜２７となるＴａ２Ｏ５膜をＣＶＤ法等
により形成する。
キャパシタ絶縁膜２７となるＴａ２Ｏ５膜をＣＶＤ法等
により形成する。
【００１７】引き続き、全面にプレート電極２８となる
ＴｉＮ膜をＣＶＤ法等により形成し、再度レジスト３７
を塗布する。そして、リソグラフィ技術とＲＩＥ法等に
より、図３８のように、周辺回路領域５６のプレート電
極２８、セルキャパシタ絶縁膜２７、ストレージノード
電極２６を除去する。
ＴｉＮ膜をＣＶＤ法等により形成し、再度レジスト３７
を塗布する。そして、リソグラフィ技術とＲＩＥ法等に
より、図３８のように、周辺回路領域５６のプレート電
極２８、セルキャパシタ絶縁膜２７、ストレージノード
電極２６を除去する。
【００１８】その後、図３９に示すように、レジスト３
７を除去して全面に層間絶縁膜２９を形成する。
７を除去して全面に層間絶縁膜２９を形成する。
【００１９】そして図４０に示すように、この層間絶縁
膜２９にレジストを塗布し、再度リソグラフィ技術とＲ
ＩＥ法等により、プレート電極２８とコンタクトを取る
コンタクトホール４０を、メモリセルアレイ領域５４の
周辺部５５に形成する。この際、周辺回路領域５６にお
けるビット線１７のレベルに配線されている金属配線層
３３とコンタクトを取るためのコンタクトホール４１も
同時に形成されるのが普通である。
膜２９にレジストを塗布し、再度リソグラフィ技術とＲ
ＩＥ法等により、プレート電極２８とコンタクトを取る
コンタクトホール４０を、メモリセルアレイ領域５４の
周辺部５５に形成する。この際、周辺回路領域５６にお
けるビット線１７のレベルに配線されている金属配線層
３３とコンタクトを取るためのコンタクトホール４１も
同時に形成されるのが普通である。
【００２０】その後、このコンタクトホール４０、４１
を金属により埋め込み、ＣＭＰ（Chemical Mechanical
Etching）法等により平坦化することでコンタクトプラ
グ３０、３５を形成する。また、層間絶縁膜２９上には
金属配線層３１、３６を形成して、図３０のような構造
を得る。
を金属により埋め込み、ＣＭＰ（Chemical Mechanical
Etching）法等により平坦化することでコンタクトプラ
グ３０、３５を形成する。また、層間絶縁膜２９上には
金属配線層３１、３６を形成して、図３０のような構造
を得る。
【００２１】上記のような従来のＤＲＡＭの形成方法
は、セルキャパシタ形成からコンタクトプラグ形成まで
の間に４回ものリソグラフィ工程を要し、製造工程数が
多い。そのため歩留まりが悪くＤＲＡＭのコストが高く
なるという問題があった。更に、メモリセルアレイ領域
５４の周辺部５５でセルキャパシタのプレート電極２８
とコンタクトを取るコンタクトホール４０の底面はセル
キャパシタの上方にある。それに対して周辺回路領域５
６の金属配線層３３とコンタクトを取るためのコンタク
トホール４１の底面は、コンタクトホール４０の底面よ
りも深いビット線１７のレベルにある。そのためＲＩＥ
法等によりコンタクトホール４０、４１を形成する工程
において、コンタクトホール４０が完全に開口されて露
出したプレート電極２８が、コンタクトホール４１が開
口するまでの間プラズマダメージを受け続けることにな
る。これは、セルキャパシタのキャパシタ性能の劣化、
あるいは信頼性の劣化したセルキャパシタが形成されて
しまう原因となる。
は、セルキャパシタ形成からコンタクトプラグ形成まで
の間に４回ものリソグラフィ工程を要し、製造工程数が
多い。そのため歩留まりが悪くＤＲＡＭのコストが高く
なるという問題があった。更に、メモリセルアレイ領域
５４の周辺部５５でセルキャパシタのプレート電極２８
とコンタクトを取るコンタクトホール４０の底面はセル
キャパシタの上方にある。それに対して周辺回路領域５
６の金属配線層３３とコンタクトを取るためのコンタク
トホール４１の底面は、コンタクトホール４０の底面よ
りも深いビット線１７のレベルにある。そのためＲＩＥ
法等によりコンタクトホール４０、４１を形成する工程
において、コンタクトホール４０が完全に開口されて露
出したプレート電極２８が、コンタクトホール４１が開
口するまでの間プラズマダメージを受け続けることにな
る。これは、セルキャパシタのキャパシタ性能の劣化、
あるいは信頼性の劣化したセルキャパシタが形成されて
しまう原因となる。
【００２２】
【発明が解決しようとする課題】上記のように、従来の
半導体記憶装置及びその製造方法は、リソグラフィ工程
を初めとして製造工程数が多く、そのため半導体記憶装
置の歩留まりが悪く、コストが高くなるという問題があ
った。更に、ＤＲＡＭ等においてはセルキャパシタのプ
レート電極とコンタクトを取るコンタクトホールの底部
は、周辺回路のビット線レベルの配線とコンタクトを取
るコンタクトホールの底部より高いレベルにある。その
ため、セルキャパシタとコンタクトを取るコンタクトホ
ールが完全に開口された後も、他方のコンタクトホール
が開口するまでの間、露出されたプレート電極はプラズ
マダメージを受けることになり、キャパシタ性能が劣化
する、あるいは信頼性の劣化したセルキャパシタが形成
されてしまうという問題があった。
半導体記憶装置及びその製造方法は、リソグラフィ工程
を初めとして製造工程数が多く、そのため半導体記憶装
置の歩留まりが悪く、コストが高くなるという問題があ
った。更に、ＤＲＡＭ等においてはセルキャパシタのプ
レート電極とコンタクトを取るコンタクトホールの底部
は、周辺回路のビット線レベルの配線とコンタクトを取
るコンタクトホールの底部より高いレベルにある。その
ため、セルキャパシタとコンタクトを取るコンタクトホ
ールが完全に開口された後も、他方のコンタクトホール
が開口するまでの間、露出されたプレート電極はプラズ
マダメージを受けることになり、キャパシタ性能が劣化
する、あるいは信頼性の劣化したセルキャパシタが形成
されてしまうという問題があった。
【００２３】この発明は、上記事情に鑑みてなされたも
ので、その目的は、製造工程を少なくすることで歩留ま
りを向上させ、コストを抑えることが出来る半導体記憶
装置及びその製造方法を提供することにある。
ので、その目的は、製造工程を少なくすることで歩留ま
りを向上させ、コストを抑えることが出来る半導体記憶
装置及びその製造方法を提供することにある。
【００２４】また、この発明の他の目的は、製造過程に
おけるセルキャパシタの電極劣化を抑制し、高性能、高
信頼性の半導体記憶装置及びその製造方法を提供するこ
とにある。
おけるセルキャパシタの電極劣化を抑制し、高性能、高
信頼性の半導体記憶装置及びその製造方法を提供するこ
とにある。
【００２５】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルのセルトランジス
タが形成された半導体基体と、前記半導体基体上に形成
され、メモリセルアレイ領域上に開口を有する絶縁膜
と、前記開口部内の半導体基体上に設けられ、前記セル
トランジスタと電気的に接続される複数のシリンダ型の
セルキャパシタ下部電極と、前記セルキャパシタ下部電
極を被覆するセルキャパシタ絶縁膜と、前記セルキャパ
シタ絶縁膜上、前記開口部内のメモリセルアレイ領域の
周辺部上に位置する半導体基体上、及び前記絶縁膜にお
ける開口部の側壁に延設されたセルキャパシタ上部電極
と、前記セルキャパシタ上部電極及び前記絶縁膜上に形
成された層間絶縁膜と、前記絶縁膜の開口部上の前記層
間絶縁膜中に設けられ、前記セルキャパシタ上部電極に
おける前記メモリセルアレイ領域の周辺部上にコンタク
トされるコンタクトプラグとを具備することを特徴とし
ている。
載した半導体記憶装置は、メモリセルのセルトランジス
タが形成された半導体基体と、前記半導体基体上に形成
され、メモリセルアレイ領域上に開口を有する絶縁膜
と、前記開口部内の半導体基体上に設けられ、前記セル
トランジスタと電気的に接続される複数のシリンダ型の
セルキャパシタ下部電極と、前記セルキャパシタ下部電
極を被覆するセルキャパシタ絶縁膜と、前記セルキャパ
シタ絶縁膜上、前記開口部内のメモリセルアレイ領域の
周辺部上に位置する半導体基体上、及び前記絶縁膜にお
ける開口部の側壁に延設されたセルキャパシタ上部電極
と、前記セルキャパシタ上部電極及び前記絶縁膜上に形
成された層間絶縁膜と、前記絶縁膜の開口部上の前記層
間絶縁膜中に設けられ、前記セルキャパシタ上部電極に
おける前記メモリセルアレイ領域の周辺部上にコンタク
トされるコンタクトプラグとを具備することを特徴とし
ている。
【００２６】請求項２に記載したように、請求項１記載
の半導体記憶装置において、前記コンタクトプラグは、
該コンタクトプラグの底面と側面が前記キャパシタ上部
電極に接していることを特徴としている。
の半導体記憶装置において、前記コンタクトプラグは、
該コンタクトプラグの底面と側面が前記キャパシタ上部
電極に接していることを特徴としている。
【００２７】請求項３に記載したように、請求項１また
は２記載の半導体記憶装置において、前記コンタクトプ
ラグは、前記層間絶縁膜上に設けられる金属配線層の一
部で形成されていることを特徴としている。
は２記載の半導体記憶装置において、前記コンタクトプ
ラグは、前記層間絶縁膜上に設けられる金属配線層の一
部で形成されていることを特徴としている。
【００２８】また、この発明の請求項４に記載した半導
体記憶装置の製造方法は、半導体基体のメモリセルアレ
イ領域上にセルトランジスタを形成する工程と、前記半
導体基体上のメモリセルアレイ領域からメモリセルアレ
イ領域外にかけて層間絶縁膜を形成する工程と、前記層
間絶縁膜内に前記セルトランジスタに接続するコンタク
トプラグを形成する工程と、前記層間絶縁膜上に絶縁膜
を形成する工程と、前記絶縁膜の前記メモリセルアレイ
領域に溝を、該溝の底面が前記コンタクトプラグの上面
に位置するように形成する工程と、前記溝の底面、側面
及び前記絶縁膜上面のメモリセルアレイ領域からメモリ
セルアレイ領域外にかけてセルキャパシタ下部電極を、
前記溝底面において前記コンタクプラグに接するように
形成する工程と、前記メモリセルアレイ領域外において
前記絶縁膜上に形成された前記セルキャパシタ下部電極
上、及び前記溝を埋め込むようにエッチングマスクを形
成する工程と、前記エッチングマスクを用いて前記メモ
リセルアレイ領域における前記セルキャパシタ下部電極
の一部及び前記絶縁膜をエッチングして、前記メモリセ
ルアレイ領域にシリンダ型のセルキャパシタ下部電極を
形成する工程とを具備し、前記メモリセルアレイ領域外
の前記絶縁膜上に残存する前記セルキャパシタ下部電極
は、前記メモリセルアレイ領域内に形成されたシリンダ
型のセルキャパシタ下部電極の上面よりも高い位置にあ
ることを特徴としている。
体記憶装置の製造方法は、半導体基体のメモリセルアレ
イ領域上にセルトランジスタを形成する工程と、前記半
導体基体上のメモリセルアレイ領域からメモリセルアレ
イ領域外にかけて層間絶縁膜を形成する工程と、前記層
間絶縁膜内に前記セルトランジスタに接続するコンタク
トプラグを形成する工程と、前記層間絶縁膜上に絶縁膜
を形成する工程と、前記絶縁膜の前記メモリセルアレイ
領域に溝を、該溝の底面が前記コンタクトプラグの上面
に位置するように形成する工程と、前記溝の底面、側面
及び前記絶縁膜上面のメモリセルアレイ領域からメモリ
セルアレイ領域外にかけてセルキャパシタ下部電極を、
前記溝底面において前記コンタクプラグに接するように
形成する工程と、前記メモリセルアレイ領域外において
前記絶縁膜上に形成された前記セルキャパシタ下部電極
上、及び前記溝を埋め込むようにエッチングマスクを形
成する工程と、前記エッチングマスクを用いて前記メモ
リセルアレイ領域における前記セルキャパシタ下部電極
の一部及び前記絶縁膜をエッチングして、前記メモリセ
ルアレイ領域にシリンダ型のセルキャパシタ下部電極を
形成する工程とを具備し、前記メモリセルアレイ領域外
の前記絶縁膜上に残存する前記セルキャパシタ下部電極
は、前記メモリセルアレイ領域内に形成されたシリンダ
型のセルキャパシタ下部電極の上面よりも高い位置にあ
ることを特徴としている。
【００２９】請求項５に記載したように、請求項４記載
の半導体記憶装置の製造方法において、前記シリンダ型
のセルキャパシタ下部電極を形成する工程の後、前記エ
ッチングマスクを除去する工程と、少なくとも前記メモ
リセルアレイ領域におけるセルキャパシタ下部電極を被
覆するようにセルキャパシタ絶縁膜を形成する工程と、
前記メモリセルアレイ領域内からメモリセルアレイ領域
外にかけてセルキャパシタ上部電極を形成する工程とを
備えることを特徴としている。
の半導体記憶装置の製造方法において、前記シリンダ型
のセルキャパシタ下部電極を形成する工程の後、前記エ
ッチングマスクを除去する工程と、少なくとも前記メモ
リセルアレイ領域におけるセルキャパシタ下部電極を被
覆するようにセルキャパシタ絶縁膜を形成する工程と、
前記メモリセルアレイ領域内からメモリセルアレイ領域
外にかけてセルキャパシタ上部電極を形成する工程とを
備えることを特徴としている。
【００３０】更にこの発明の請求項６に記載した半導体
記憶装置の製造方法は、半導体基体上に絶縁膜を形成す
る工程と、前記半導体基体上のメモリセルアレイ領域の
前記絶縁膜に開口を形成し、該開口部に複数のシリンダ
型のセルキャパシタ下部電極を形成する工程と、少なく
とも前記セルキャパシタ下部電極を被覆するようにセル
キャパシタ絶縁膜を形成する工程と、前記メモリセルア
レイ領域内からメモリセルアレイ領域外にかけてセルキ
ャパシタ上部電極を形成する工程と、前記セルキャパシ
タ上部電極上に層間絶縁膜を形成する工程と、前記メモ
リセルアレイ領域外上に形成された前記セルキャパシタ
上部電極をストッパーに用いて前記層間絶縁膜を平坦化
する工程とを具備し、前記メモリセル領域外上に形成さ
れたセルキャパシタ上部電極の上面は、前記メモリセル
領域内のセルキャパシタ上部電極の上面よりも高い位置
にあることを特徴としている。
記憶装置の製造方法は、半導体基体上に絶縁膜を形成す
る工程と、前記半導体基体上のメモリセルアレイ領域の
前記絶縁膜に開口を形成し、該開口部に複数のシリンダ
型のセルキャパシタ下部電極を形成する工程と、少なく
とも前記セルキャパシタ下部電極を被覆するようにセル
キャパシタ絶縁膜を形成する工程と、前記メモリセルア
レイ領域内からメモリセルアレイ領域外にかけてセルキ
ャパシタ上部電極を形成する工程と、前記セルキャパシ
タ上部電極上に層間絶縁膜を形成する工程と、前記メモ
リセルアレイ領域外上に形成された前記セルキャパシタ
上部電極をストッパーに用いて前記層間絶縁膜を平坦化
する工程とを具備し、前記メモリセル領域外上に形成さ
れたセルキャパシタ上部電極の上面は、前記メモリセル
領域内のセルキャパシタ上部電極の上面よりも高い位置
にあることを特徴としている。
【００３１】更にこの発明の請求項７に記載した半導体
記憶装置の製造方法は、半導体基体上に絶縁膜を形成す
る工程と、前記半導体基体上のメモリセルアレイ領域の
前記絶縁膜に開口を形成し、該開口部に複数のシリンダ
型のセルキャパシタ下部電極を形成する工程と、少なく
とも前記セルキャパシタ下部電極を被覆するようにセル
キャパシタ絶縁膜を形成する工程と、前記メモリセルア
レイ領域内からメモリセルアレイ領域外にかけてセルキ
ャパシタ上部電極を形成する工程と、前記セルキャパシ
タ上部電極上に層間絶縁膜を形成する工程と、前記メモ
リセルアレイ領域外上に形成された前記セルキャパシタ
上部電極をストッパーに用いて前記層間絶縁膜を平坦化
し、該メモリセルアレイ領域外の該セルキャパシタ上部
電極を露出させる工程と、前記メモリセルアレイ領域に
形成された前記層間絶縁膜をマスクに用いて該メモリセ
ルアレイ領域外の少なくとも前記セルキャパシタ上部電
極をエッチングして除去する工程とを具備し、前記メモ
リセル領域外上に形成されたセルキャパシタ上部電極の
上面は、前記メモリセル領域内のセルキャパシタ上部電
極の上面よりも高い位置にあることを特徴としている。
記憶装置の製造方法は、半導体基体上に絶縁膜を形成す
る工程と、前記半導体基体上のメモリセルアレイ領域の
前記絶縁膜に開口を形成し、該開口部に複数のシリンダ
型のセルキャパシタ下部電極を形成する工程と、少なく
とも前記セルキャパシタ下部電極を被覆するようにセル
キャパシタ絶縁膜を形成する工程と、前記メモリセルア
レイ領域内からメモリセルアレイ領域外にかけてセルキ
ャパシタ上部電極を形成する工程と、前記セルキャパシ
タ上部電極上に層間絶縁膜を形成する工程と、前記メモ
リセルアレイ領域外上に形成された前記セルキャパシタ
上部電極をストッパーに用いて前記層間絶縁膜を平坦化
し、該メモリセルアレイ領域外の該セルキャパシタ上部
電極を露出させる工程と、前記メモリセルアレイ領域に
形成された前記層間絶縁膜をマスクに用いて該メモリセ
ルアレイ領域外の少なくとも前記セルキャパシタ上部電
極をエッチングして除去する工程とを具備し、前記メモ
リセル領域外上に形成されたセルキャパシタ上部電極の
上面は、前記メモリセル領域内のセルキャパシタ上部電
極の上面よりも高い位置にあることを特徴としている。
【００３２】請求項８に記載したように、請求項７記載
の半導体記憶装置の製造方法において、前記セルキャパ
シタ絶縁膜、前記セルキャパシタ下部電極をエッチング
して除去する工程の後、前記メモリセルアレイ領域内か
らメモリセルアレイ領域外にかけて層間絶縁膜を形成す
る工程と、前記セルキャパシタ上部電極における前記メ
モリセルアレイ領域の周辺上に接続するコンタクトプラ
グと、前記メモリセルアレイ領域外に形成された周辺回
路の金属配線層と接続するコンタクトプラグとを形成す
る工程とを更に備えることを特徴としている。
の半導体記憶装置の製造方法において、前記セルキャパ
シタ絶縁膜、前記セルキャパシタ下部電極をエッチング
して除去する工程の後、前記メモリセルアレイ領域内か
らメモリセルアレイ領域外にかけて層間絶縁膜を形成す
る工程と、前記セルキャパシタ上部電極における前記メ
モリセルアレイ領域の周辺上に接続するコンタクトプラ
グと、前記メモリセルアレイ領域外に形成された周辺回
路の金属配線層と接続するコンタクトプラグとを形成す
る工程とを更に備えることを特徴としている。
【００３３】請求項９に記載したように、請求項８記載
の半導体記憶装置の製造方法において、前記セルキャパ
シタ絶縁膜、前記セルキャパシタ下部電極をエッチング
して除去する工程の後、前記メモリセルアレイ領域上及
びメモリセルアレイ領域外上に層間絶縁膜を形成する工
程と、前記セルキャパシタ上部電極上に形成された層間
絶縁膜内に、前記セルキャパシタ上部電極における前記
メモリセルアレイ領域の周辺上に接続するコンタクトプ
ラグと、前記メモリセルアレイ領域外に形成された周辺
回路の金属配線層と接続するコンタクトプラグとを形成
する工程とを更に備えることを特徴としている。
の半導体記憶装置の製造方法において、前記セルキャパ
シタ絶縁膜、前記セルキャパシタ下部電極をエッチング
して除去する工程の後、前記メモリセルアレイ領域上及
びメモリセルアレイ領域外上に層間絶縁膜を形成する工
程と、前記セルキャパシタ上部電極上に形成された層間
絶縁膜内に、前記セルキャパシタ上部電極における前記
メモリセルアレイ領域の周辺上に接続するコンタクトプ
ラグと、前記メモリセルアレイ領域外に形成された周辺
回路の金属配線層と接続するコンタクトプラグとを形成
する工程とを更に備えることを特徴としている。
【００３４】請求項１のような構成によれば、メモリセ
ルアレイの最も端に位置するセルキャパシタをダミーに
する必要が無く、効率的にメモリセルアレイを利用でき
る。従って、チップサイズを小さくすることが出来、よ
りいっそうの低コスト化を図ることが出来る。
ルアレイの最も端に位置するセルキャパシタをダミーに
する必要が無く、効率的にメモリセルアレイを利用でき
る。従って、チップサイズを小さくすることが出来、よ
りいっそうの低コスト化を図ることが出来る。
【００３５】請求項２に示すように、セルキャパシタ上
部電極とコンタクトを取るコンタクトプラグは、その底
面だけでなく側面もセルキャパシタ上部電極に接するこ
とにより、接触面積の増大を図ることが出来る。
部電極とコンタクトを取るコンタクトプラグは、その底
面だけでなく側面もセルキャパシタ上部電極に接するこ
とにより、接触面積の増大を図ることが出来る。
【００３６】請求項３のように、コンタクトプラグは金
属配線層の一部を用いて形成してもかまわない。
属配線層の一部を用いて形成してもかまわない。
【００３７】また、請求項４のような製造方法によれ
ば、溝内にもエッチングマスクを形成することで、セル
キャパシタ下部電極を保護することが出来る。また、メ
モリセルアレイ領域内におけるセルキャパシタ下部電極
の一部と絶縁膜の全てとを除去し、絶縁膜上に残存する
セルキャパシタ下部電極をメモリセルアレイ領域内に形
成されたセルキャパシタ下部電極の上面よりも高い位置
にすることにより、後の工程におけるリソグラフィ工程
の削減を図ることが出来るので、製造工程を少なくする
ことで歩留まりを向上させ、コストを抑えることが出来
る。更に、メモリセルアレイ領域における絶縁膜を全て
除去するため、コンタクトホールを形成する領域でのキ
ャパシタの電極層はセルキャパシタ底部のレベルに位置
することとなり、周辺回路の金属配線層のレベルと大差
ない。すなわち、それぞれとコンタクトを取るコンタク
トホールの深さをほぼ同じに出来、ＲＩＥ法等によるコ
ンタクトホールの形成の際、片方が完全に開口した後も
受けるプラズマダメージを最小限に抑えることが出来
る。そのため、キャパシタの電極劣化を抑えることが出
来、高性能、高信頼性のセルキャパシタを形成できる。
ば、溝内にもエッチングマスクを形成することで、セル
キャパシタ下部電極を保護することが出来る。また、メ
モリセルアレイ領域内におけるセルキャパシタ下部電極
の一部と絶縁膜の全てとを除去し、絶縁膜上に残存する
セルキャパシタ下部電極をメモリセルアレイ領域内に形
成されたセルキャパシタ下部電極の上面よりも高い位置
にすることにより、後の工程におけるリソグラフィ工程
の削減を図ることが出来るので、製造工程を少なくする
ことで歩留まりを向上させ、コストを抑えることが出来
る。更に、メモリセルアレイ領域における絶縁膜を全て
除去するため、コンタクトホールを形成する領域でのキ
ャパシタの電極層はセルキャパシタ底部のレベルに位置
することとなり、周辺回路の金属配線層のレベルと大差
ない。すなわち、それぞれとコンタクトを取るコンタク
トホールの深さをほぼ同じに出来、ＲＩＥ法等によるコ
ンタクトホールの形成の際、片方が完全に開口した後も
受けるプラズマダメージを最小限に抑えることが出来
る。そのため、キャパシタの電極劣化を抑えることが出
来、高性能、高信頼性のセルキャパシタを形成できる。
【００３８】請求項５のように、セルキャパシタ下部電
極を被覆するようにセルキャパシタ絶縁膜とセルキャパ
シタ上部電極を形成することで、製造工程を少ないＤＲ
ＡＭを形成することが出来、歩留まりを向上させコスト
を抑えることが出来る。
極を被覆するようにセルキャパシタ絶縁膜とセルキャパ
シタ上部電極を形成することで、製造工程を少ないＤＲ
ＡＭを形成することが出来、歩留まりを向上させコスト
を抑えることが出来る。
【００３９】更に請求項６のような製造方法によれば、
セルキャパシタ上部電極上に形成した層間絶縁膜の平坦
化工程において、このセルキャパシタ上部電極が平坦化
のストッパーとして機能するため、この後のセルキャパ
シタ上部電極除去用のマスクを、リソグラフィ工程を必
要とせずに形成できる。そのため、従来に比べてリソグ
ラフィ工程を削減でき、半導体装置の製造工程を少なく
することが出来るので、歩留まりを向上させコストを抑
えることが出来る。
セルキャパシタ上部電極上に形成した層間絶縁膜の平坦
化工程において、このセルキャパシタ上部電極が平坦化
のストッパーとして機能するため、この後のセルキャパ
シタ上部電極除去用のマスクを、リソグラフィ工程を必
要とせずに形成できる。そのため、従来に比べてリソグ
ラフィ工程を削減でき、半導体装置の製造工程を少なく
することが出来るので、歩留まりを向上させコストを抑
えることが出来る。
【００４０】更に請求項７のような製造方法によれば、
メモリセルアレイ領域外の絶縁膜上のセルキャパシタ上
部電極をストッパーに用いて層間絶縁膜の平坦化を行
い、この絶縁膜上のセルキャパシタ上部電極を露出させ
る。そしてこの平坦化した層間絶縁膜をマスクに用いる
ので、リソグラフィ工程を必要とせずメモリセルアレイ
領域外のセルキャパシタ上部電極を除去できる。そのた
め、半導体装置の製造工程を少なくすることが出来、歩
留まりを向上させコストを抑えることが出来る。
メモリセルアレイ領域外の絶縁膜上のセルキャパシタ上
部電極をストッパーに用いて層間絶縁膜の平坦化を行
い、この絶縁膜上のセルキャパシタ上部電極を露出させ
る。そしてこの平坦化した層間絶縁膜をマスクに用いる
ので、リソグラフィ工程を必要とせずメモリセルアレイ
領域外のセルキャパシタ上部電極を除去できる。そのた
め、半導体装置の製造工程を少なくすることが出来、歩
留まりを向上させコストを抑えることが出来る。
【００４１】請求項８のように、メモリセルアレイ領域
外の前記絶縁膜上に形成された前記セルキャパシタ絶縁
膜、前記セルキャパシタ下部電極も、セルキャパシタ上
部電極と同様に層間絶縁膜をマスクに用いて除去するこ
とが出来るのでリソグラフィ工程を必要としない。その
ため、半導体装置の製造工程を少なくすることが出来、
歩留まりを向上させコストを抑えることが出来る。
外の前記絶縁膜上に形成された前記セルキャパシタ絶縁
膜、前記セルキャパシタ下部電極も、セルキャパシタ上
部電極と同様に層間絶縁膜をマスクに用いて除去するこ
とが出来るのでリソグラフィ工程を必要としない。その
ため、半導体装置の製造工程を少なくすることが出来、
歩留まりを向上させコストを抑えることが出来る。
【００４２】請求項９のように、セルキャパシタ上部電
極と接続するコンタクトプラグと、メモリセルアレイ領
域外の周辺回路の金属配線層と接続するコンタクトプラ
グとを形成する際において、メモリセルアレイ領域にお
けるコンタクトプラグと接するセルキャパシタ上部電極
はセルキャパシタ底面のレベルに位置しているので、周
辺回路の金属配線層の位置するレベルと大差なく、エッ
チング時にセルキャパシタ上部電極が受けるダメージを
軽減でき、高性能、高信頼性のキャパシタを形成でき
る。
極と接続するコンタクトプラグと、メモリセルアレイ領
域外の周辺回路の金属配線層と接続するコンタクトプラ
グとを形成する際において、メモリセルアレイ領域にお
けるコンタクトプラグと接するセルキャパシタ上部電極
はセルキャパシタ底面のレベルに位置しているので、周
辺回路の金属配線層の位置するレベルと大差なく、エッ
チング時にセルキャパシタ上部電極が受けるダメージを
軽減でき、高性能、高信頼性のキャパシタを形成でき
る。
【００４３】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００４４】この発明の第１の実施形態に係る半導体記
憶装置及びその製造方法について、ＤＲＡＭを例に挙げ
て説明する。
憶装置及びその製造方法について、ＤＲＡＭを例に挙げ
て説明する。
【００４５】図１はＤＲＡＭのメモリセルアレイの平面
図である。半導体基板１０内には素子領域１１と素子分
離領域１２とが形成されている。図示するように千鳥状
に配置された素子領域１１には、セルトランジスタが形
成されており、ゲート電極１３（ワード線）とビット線
１７とが交差するように形成されている。ビット線１７
は、コンタクトプラグ１４、１５により多結晶シリコン
配線層１６を介してセルトランジスタの不純物拡散層に
接続される。そして、素子領域１１上にはセルキャパシ
タ１８が形成されている。
図である。半導体基板１０内には素子領域１１と素子分
離領域１２とが形成されている。図示するように千鳥状
に配置された素子領域１１には、セルトランジスタが形
成されており、ゲート電極１３（ワード線）とビット線
１７とが交差するように形成されている。ビット線１７
は、コンタクトプラグ１４、１５により多結晶シリコン
配線層１６を介してセルトランジスタの不純物拡散層に
接続される。そして、素子領域１１上にはセルキャパシ
タ１８が形成されている。
【００４６】図２（ａ）は図１におけるＡ−Ａ’線の方
向の断面図であり、メモリセルアレイ領域、図２（ｂ）
はメモリセルアレイに隣接する周辺回路領域を示してい
る。また、図３は図１におけるＢ−Ｂ’線に対応するメ
モリセルアレイの断面図である。
向の断面図であり、メモリセルアレイ領域、図２（ｂ）
はメモリセルアレイに隣接する周辺回路領域を示してい
る。また、図３は図１におけるＢ−Ｂ’線に対応するメ
モリセルアレイの断面図である。
【００４７】周辺回路領域５６については従来と同様で
あるため説明は省略し、メモリセルアレイ領域について
図２（ａ）、図３を用いて説明する。半導体基板１０中
の素子領域１１を素子分離領域１２が取り囲んでおり、
この素子領域１１内にはセルトランジスタが形成されて
いる。すなわち、半導体基板１０上にゲート絶縁膜２０
を介してゲート電極１３（ワード線）が形成され、ゲー
ト電極１３の両側の半導体基板１０中にはソース、ドレ
イン領域となる不純物拡散層２１、２１が形成されてい
る。また、ゲート電極１３の上部及び両側面はＳｉＮ膜
２２で覆われており、全面に層間絶縁膜２３が形成され
ている。この層間絶縁膜２３には、素子領域１１に形成
されたセルトランジスタとセルキャパシタとを接続する
ためのコンタクトプラグ２４とビット線１７が形成され
ている。
あるため説明は省略し、メモリセルアレイ領域について
図２（ａ）、図３を用いて説明する。半導体基板１０中
の素子領域１１を素子分離領域１２が取り囲んでおり、
この素子領域１１内にはセルトランジスタが形成されて
いる。すなわち、半導体基板１０上にゲート絶縁膜２０
を介してゲート電極１３（ワード線）が形成され、ゲー
ト電極１３の両側の半導体基板１０中にはソース、ドレ
イン領域となる不純物拡散層２１、２１が形成されてい
る。また、ゲート電極１３の上部及び両側面はＳｉＮ膜
２２で覆われており、全面に層間絶縁膜２３が形成され
ている。この層間絶縁膜２３には、素子領域１１に形成
されたセルトランジスタとセルキャパシタとを接続する
ためのコンタクトプラグ２４とビット線１７が形成され
ている。
【００４８】層間絶縁膜２３上にはＳｉＮ膜２５と、コ
ンタクトプラグ２４と接続するようにシリンダ型のスト
レージノード電極（セルキャパシタ上部電極）２６が形
成されている。そして、図２に示すようにメモリセルア
レイ領域５４全域にわたってセルキャパシタ絶縁膜２
７、プレート電極２８（セルキャパシタ下部電極）とが
形成され、シリンダ構造でスタック型のセルキャパシタ
が構成されている。注目すべき事は、メモリセルアレイ
領域５４の周辺部５５においては従来と異なりＳｉＯ２
膜３４が形成されておらず、この領域でのプレート電極
２８はほぼセルキャパシタの底面のレベルにあるという
ことである。更に全面に層間絶縁膜２９が形成され、メ
モリセルアレイ領域５４の周辺部５５においてプレート
電極２８とのコンタクトを取るためのコンタクトプラグ
３０が形成され、この層間絶縁膜２９上には金属配線層
３１が形成されている。
ンタクトプラグ２４と接続するようにシリンダ型のスト
レージノード電極（セルキャパシタ上部電極）２６が形
成されている。そして、図２に示すようにメモリセルア
レイ領域５４全域にわたってセルキャパシタ絶縁膜２
７、プレート電極２８（セルキャパシタ下部電極）とが
形成され、シリンダ構造でスタック型のセルキャパシタ
が構成されている。注目すべき事は、メモリセルアレイ
領域５４の周辺部５５においては従来と異なりＳｉＯ２
膜３４が形成されておらず、この領域でのプレート電極
２８はほぼセルキャパシタの底面のレベルにあるという
ことである。更に全面に層間絶縁膜２９が形成され、メ
モリセルアレイ領域５４の周辺部５５においてプレート
電極２８とのコンタクトを取るためのコンタクトプラグ
３０が形成され、この層間絶縁膜２９上には金属配線層
３１が形成されている。
【００４９】以上のような構造によれば、メモリセルア
レイの最も端に位置するセルキャパシタをダミーにする
必要が無く、効率的にメモリセルアレイを利用できる。
レイの最も端に位置するセルキャパシタをダミーにする
必要が無く、効率的にメモリセルアレイを利用できる。
【００５０】次に、以上の構成を有するＤＲＡＭの製造
方法について図４乃至図１５を用いて説明する。図４乃
至図１５は、ＤＲＡＭのメモリセルアレイの断面図を工
程順に示している。なお従来技術と同様に、説明の簡単
化のために図４乃至図１４の工程において、セルキャパ
シタ以外の構成については省略している。また、図１５
には周辺回路領域の断面図もあわせて示している。
方法について図４乃至図１５を用いて説明する。図４乃
至図１５は、ＤＲＡＭのメモリセルアレイの断面図を工
程順に示している。なお従来技術と同様に、説明の簡単
化のために図４乃至図１４の工程において、セルキャパ
シタ以外の構成については省略している。また、図１５
には周辺回路領域の断面図もあわせて示している。
【００５１】まず図４に示すように、層間絶縁膜２３上
に、ＣＶＤ法等によりＳｉＮ膜２５、ＳｉＯ２膜３４、
そしてアモルファスシリコン膜５０を形成する。このア
モルファスシリコン膜５０は一般的に言われるパターン
転写膜であり、ＳｉＮ膜２５、ＳｉＯ２膜３４に対して
エッチング選択比の高いものであれば良く、例えばＲｕ
（Ruthenium）やＴｉＮ、Ｃ（Carbon）であってもよ
い。
に、ＣＶＤ法等によりＳｉＮ膜２５、ＳｉＯ２膜３４、
そしてアモルファスシリコン膜５０を形成する。このア
モルファスシリコン膜５０は一般的に言われるパターン
転写膜であり、ＳｉＮ膜２５、ＳｉＯ２膜３４に対して
エッチング選択比の高いものであれば良く、例えばＲｕ
（Ruthenium）やＴｉＮ、Ｃ（Carbon）であってもよ
い。
【００５２】次に全面にレジストを塗布し、リソグラフ
ィ技術とＲＩＥ法等の異方性エッチングにより、セルキ
ャパシタのストレージノード電極を形成するための溝３
８を図５のように形成する。なお、ここでアモルファス
シリコン膜５０を除去してもかまわない。
ィ技術とＲＩＥ法等の異方性エッチングにより、セルキ
ャパシタのストレージノード電極を形成するための溝３
８を図５のように形成する。なお、ここでアモルファス
シリコン膜５０を除去してもかまわない。
【００５３】次に図６のように、ストレージノード電極
２６としてのＲｕ膜をＣＶＤ法等により全面に形成す
る。
２６としてのＲｕ膜をＣＶＤ法等により全面に形成す
る。
【００５４】そして、再度全面にレジスト３７を塗布
し、リソグラフィ技術によりパターニングを行う。すな
わち、図７に示すように溝３８内と周辺回路領域５６に
レジスト３７が残存するようにパターン形成する。この
際、レジスト３７には染料入りのカラーレジストなどを
用いるのが好ましい。
し、リソグラフィ技術によりパターニングを行う。すな
わち、図７に示すように溝３８内と周辺回路領域５６に
レジスト３７が残存するようにパターン形成する。この
際、レジスト３７には染料入りのカラーレジストなどを
用いるのが好ましい。
【００５５】次に、このパターニングされたレジスト３
７をマスクに用いてＲＩＥ法等により、ストレージノー
ド電極２６とアモルファスシリコン膜５０とを、図８に
示すように除去する。ストレージノード電極２６はレジ
スト３７により保護されているので、ＲＩＥ法によるプ
ラズマダメージを回避することが出来る。ここで、メモ
リセルアレイ領域５４におけるストレージノード電極２
６の一部がエッチングされることにより、この領域のス
トレージノード電極２６よりも、エッチングされずに残
存する周辺回路領域５６のストレージノード電極２６の
方が高い位置にあることが重要である。
７をマスクに用いてＲＩＥ法等により、ストレージノー
ド電極２６とアモルファスシリコン膜５０とを、図８に
示すように除去する。ストレージノード電極２６はレジ
スト３７により保護されているので、ＲＩＥ法によるプ
ラズマダメージを回避することが出来る。ここで、メモ
リセルアレイ領域５４におけるストレージノード電極２
６の一部がエッチングされることにより、この領域のス
トレージノード電極２６よりも、エッチングされずに残
存する周辺回路領域５６のストレージノード電極２６の
方が高い位置にあることが重要である。
【００５６】続いて、ＲＩＥ法等によりＳｉＯ２膜３４
を図９のように除去する。
を図９のように除去する。
【００５７】引き続き、ストレージノード電極２６の側
壁に残存したＳｉＯ２膜３４を、例えばＨＦ溶液等によ
るウェットエッチングにより、図１０に示すように全て
除去する。この際、ＳｉＮ膜２５がエッチングのストッ
パーとして機能する。なお、この工程で周辺回路領域５
６のＳｉＯ２膜３４上に残存しているアモルファスシリ
コン膜５０とストレージノード電極２６を除去しても良
い。これらの工程により図示するような、Ｒｕ膜が上方
に突出したシリンダ型のストレージノード電極が形成さ
れ、また周辺回路領域５６以外のＳｉＯ２膜３４が全て
除去される。
壁に残存したＳｉＯ２膜３４を、例えばＨＦ溶液等によ
るウェットエッチングにより、図１０に示すように全て
除去する。この際、ＳｉＮ膜２５がエッチングのストッ
パーとして機能する。なお、この工程で周辺回路領域５
６のＳｉＯ２膜３４上に残存しているアモルファスシリ
コン膜５０とストレージノード電極２６を除去しても良
い。これらの工程により図示するような、Ｒｕ膜が上方
に突出したシリンダ型のストレージノード電極が形成さ
れ、また周辺回路領域５６以外のＳｉＯ２膜３４が全て
除去される。
【００５８】なお、従来このＳｉＯ２膜３４を除去する
工程はウェットエッチングのみにより行っていたが、こ
の場合エッチャントがストレージノード電極２６を浸食
しストレージノード電極２６の性能が劣化することがあ
った。しかし、本実施形態のようにＲＩＥ法等の異方性
エッチングとウェットエッチングとを組み合わせること
でウェットエッチングの時間を短くすることが出来るの
で、ストレージノード電極２６の性能を落とさずに済
む。
工程はウェットエッチングのみにより行っていたが、こ
の場合エッチャントがストレージノード電極２６を浸食
しストレージノード電極２６の性能が劣化することがあ
った。しかし、本実施形態のようにＲＩＥ法等の異方性
エッチングとウェットエッチングとを組み合わせること
でウェットエッチングの時間を短くすることが出来るの
で、ストレージノード電極２６の性能を落とさずに済
む。
【００５９】次に図１１に示すように、キャパシタ絶縁
膜２７となるＴａ２Ｏ５膜を、例えばＣＶＤ法等により
全面に形成する。
膜２７となるＴａ２Ｏ５膜を、例えばＣＶＤ法等により
全面に形成する。
【００６０】そして図１２に示すように、プレート電極
２８となるＴｉＮ膜を全面に形成する。ストレージノー
ド電極２６と同様に、メモリセルアレイ領域５４のプレ
ート電極２８の上面より周辺回路領域５６のプレート電
極２８の上面の方が高い位置になるように形成されるこ
となる。
２８となるＴｉＮ膜を全面に形成する。ストレージノー
ド電極２６と同様に、メモリセルアレイ領域５４のプレ
ート電極２８の上面より周辺回路領域５６のプレート電
極２８の上面の方が高い位置になるように形成されるこ
となる。
【００６１】その後、全面に層間絶縁膜２９、例えばＨ
ＤＰ（High Density Plasma）法によるＵＳＧ（Undoped
Silicate Glass）膜や、ＣＶＤ法による段差被覆性の
高いＴＥＯＳ（Tetraethylorthosilicate ; Si(OC
2H5)4）を用いたＵＳＧ膜やＢＰＳＧ（Boron Phosphoro
us Silicate Glass）膜等で形成し、図１３のように、
ＣＭＰ法等により平坦化する。この際には周辺回路領域
５６に形成されたプレート電極２８であるＴｉＮ膜がＣ
ＭＰのストッパーとなる。このＣＭＰにより周辺回路領
域５６にはプレート電極２８が、メモリセルアレイ領域
５４にはプレート電極２８上に形成された層間絶縁膜２
９が現れる。
ＤＰ（High Density Plasma）法によるＵＳＧ（Undoped
Silicate Glass）膜や、ＣＶＤ法による段差被覆性の
高いＴＥＯＳ（Tetraethylorthosilicate ; Si(OC
2H5)4）を用いたＵＳＧ膜やＢＰＳＧ（Boron Phosphoro
us Silicate Glass）膜等で形成し、図１３のように、
ＣＭＰ法等により平坦化する。この際には周辺回路領域
５６に形成されたプレート電極２８であるＴｉＮ膜がＣ
ＭＰのストッパーとなる。このＣＭＰにより周辺回路領
域５６にはプレート電極２８が、メモリセルアレイ領域
５４にはプレート電極２８上に形成された層間絶縁膜２
９が現れる。
【００６２】引き続き図１４のように、ＲＩＥ法等によ
り周辺回路領域５６のプレート電極２８、セルキャパシ
タ絶縁膜２７、ストレージノード電極２６、アモルファ
スシリコン膜５０を除去する。この際には、メモリセル
アレイ領域５４の周辺部５５の層間絶縁膜２９がマスク
として機能するため、リソグラフィ工程を必要としな
い。
り周辺回路領域５６のプレート電極２８、セルキャパシ
タ絶縁膜２７、ストレージノード電極２６、アモルファ
スシリコン膜５０を除去する。この際には、メモリセル
アレイ領域５４の周辺部５５の層間絶縁膜２９がマスク
として機能するため、リソグラフィ工程を必要としな
い。
【００６３】そして再度、ＵＳＧ膜等の層間絶縁膜２９
をＨＤＰ法やＣＶＤ法等により全面に形成し、ＣＭＰ法
等により平坦化を行う。その後図１５のように、周知の
リソグラフィ技術及びＲＩＥ法により、プレート電極２
８とコンタクトを取るコンタクトホール５１を、メモリ
セルアレイ領域５４の周辺部５５に形成する。この際、
周辺回路領域５６におけるビット線１７レベルに配線さ
れている金属配線層３３とコンタクトを取るコンタクト
ホール５２も同時に形成する。
をＨＤＰ法やＣＶＤ法等により全面に形成し、ＣＭＰ法
等により平坦化を行う。その後図１５のように、周知の
リソグラフィ技術及びＲＩＥ法により、プレート電極２
８とコンタクトを取るコンタクトホール５１を、メモリ
セルアレイ領域５４の周辺部５５に形成する。この際、
周辺回路領域５６におけるビット線１７レベルに配線さ
れている金属配線層３３とコンタクトを取るコンタクト
ホール５２も同時に形成する。
【００６４】その後、このコンタクトホール５１、５２
を金属により埋め込み、ＣＭＰ法等により平坦化するこ
とでコンタクトプラグ３０、３５を形成する。また、層
間絶縁膜２９上には金属配線層３１、３６を形成して、
図２のような構造を得る。
を金属により埋め込み、ＣＭＰ法等により平坦化するこ
とでコンタクトプラグ３０、３５を形成する。また、層
間絶縁膜２９上には金属配線層３１、３６を形成して、
図２のような構造を得る。
【００６５】以上のような製造方法によれば、従来のセ
ルキャパシタ形成からコンタクトプラグ形成までの間に
４回必要であったリソグラフィ工程を、３回に減らすこ
とが出来る。すなわち、従来周辺回路領域５６のストレ
ージノード電極２６、セルキャパシタ絶縁膜２７、プレ
ート電極２８を除去するために行っていたリソグラフィ
工程を省くことが出来る。本実施形態では、プレート電
極２８の形成後に層間絶縁膜２９を形成し、周辺回路領
域５６のＳｉＯ２膜３４上のプレート電極２８をストッ
パーにＣＭＰを行い、平坦化している。これにより、ス
トレージノード電極２６、セルキャパシタ絶縁膜２７、
プレート電極２８の３層を除去すべき周辺回路領域５６
にはプレート電極２８が露出され、除去すべきでないメ
モリセルアレイ領域５４には層間絶縁膜２９が現れてお
り、この層間絶縁膜２９が実質的にエッチングマスクと
して機能する。そのため、リソグラフィ技術によるパタ
ーニング処理を必要とせずにエッチングマスクの形成、
エッチングを行うことが出来る。
ルキャパシタ形成からコンタクトプラグ形成までの間に
４回必要であったリソグラフィ工程を、３回に減らすこ
とが出来る。すなわち、従来周辺回路領域５６のストレ
ージノード電極２６、セルキャパシタ絶縁膜２７、プレ
ート電極２８を除去するために行っていたリソグラフィ
工程を省くことが出来る。本実施形態では、プレート電
極２８の形成後に層間絶縁膜２９を形成し、周辺回路領
域５６のＳｉＯ２膜３４上のプレート電極２８をストッ
パーにＣＭＰを行い、平坦化している。これにより、ス
トレージノード電極２６、セルキャパシタ絶縁膜２７、
プレート電極２８の３層を除去すべき周辺回路領域５６
にはプレート電極２８が露出され、除去すべきでないメ
モリセルアレイ領域５４には層間絶縁膜２９が現れてお
り、この層間絶縁膜２９が実質的にエッチングマスクと
して機能する。そのため、リソグラフィ技術によるパタ
ーニング処理を必要とせずにエッチングマスクの形成、
エッチングを行うことが出来る。
【００６６】これは、層間絶縁膜２９上に形成したＳｉ
Ｏ２膜３４の処理方法とメモリセルアレイ領域５４内外
におけるプレート電極２８の位置関係に起因している。
従来、メモリセルアレイ領域５４の周辺部５５全域にＳ
ｉＯ２膜３４を残存させ、このＳｉＯ２膜３４上にスト
レージノード電極２６、セルキャパシタ絶縁膜２７、プ
レート電極２８を形成していた。そのため、プレート電
極２８の残存させるべき部分（メモリセルアレイ領域５
４の周辺部５５）と除去すべき部分（周辺回路領域５
６）とが同一のレベルにあるため上述の処理の際にリソ
グラフィ工程を必要としていたと言える。
Ｏ２膜３４の処理方法とメモリセルアレイ領域５４内外
におけるプレート電極２８の位置関係に起因している。
従来、メモリセルアレイ領域５４の周辺部５５全域にＳ
ｉＯ２膜３４を残存させ、このＳｉＯ２膜３４上にスト
レージノード電極２６、セルキャパシタ絶縁膜２７、プ
レート電極２８を形成していた。そのため、プレート電
極２８の残存させるべき部分（メモリセルアレイ領域５
４の周辺部５５）と除去すべき部分（周辺回路領域５
６）とが同一のレベルにあるため上述の処理の際にリソ
グラフィ工程を必要としていたと言える。
【００６７】それに対して、本実施形態では周辺回路領
域５６のＳｉＯ２膜３４のみ残し、その他の領域では全
てエッチングにより取り除いている。そのため、周辺回
路領域５６におけるプレート電極２８はＳｉＯ２膜３４
上に形成され、メモリセルアレイ領域５４の周辺部５５
ではセルキャパシタ絶縁膜２７とともに層間絶縁膜２３
上のＳｉＮ膜２５に直接形成される。また、周辺回路領
域５６に形成されたキャパシタ上部電極２８はセルキャ
パシタを構成するプレート電極２８の上面よりも高い位
置にある。従って、両者の間の段差を層間絶縁膜２９で
埋め込み平坦化すると、周辺回路領域５６にのみプレー
ト電極２８が露出されることになり、層間絶縁膜２９に
よるエッチングマスクを形成できる。
域５６のＳｉＯ２膜３４のみ残し、その他の領域では全
てエッチングにより取り除いている。そのため、周辺回
路領域５６におけるプレート電極２８はＳｉＯ２膜３４
上に形成され、メモリセルアレイ領域５４の周辺部５５
ではセルキャパシタ絶縁膜２７とともに層間絶縁膜２３
上のＳｉＮ膜２５に直接形成される。また、周辺回路領
域５６に形成されたキャパシタ上部電極２８はセルキャ
パシタを構成するプレート電極２８の上面よりも高い位
置にある。従って、両者の間の段差を層間絶縁膜２９で
埋め込み平坦化すると、周辺回路領域５６にのみプレー
ト電極２８が露出されることになり、層間絶縁膜２９に
よるエッチングマスクを形成できる。
【００６８】更に、メモリセルアレイ領域５４の周辺部
５５におけるプレート電極２８がほぼセルキャパシタ底
面のレベルにあるため、このプレート電極２８とコンタ
クトを取るコンタクトホール５１の底面と、周辺回路領
域５６のビット線レベルの配線３３とコンタクトを取る
コンタクトホール５２の底面とのレベル差を従来に比べ
て小さくできる。このため、ＲＩＥ等によるコンタクト
ホール５１、５２の開口の際にプレート電極２８が受け
るプラズマダメージを軽減でき、高性能、高信頼性のセ
ルキャパシタを形成できる。
５５におけるプレート電極２８がほぼセルキャパシタ底
面のレベルにあるため、このプレート電極２８とコンタ
クトを取るコンタクトホール５１の底面と、周辺回路領
域５６のビット線レベルの配線３３とコンタクトを取る
コンタクトホール５２の底面とのレベル差を従来に比べ
て小さくできる。このため、ＲＩＥ等によるコンタクト
ホール５１、５２の開口の際にプレート電極２８が受け
るプラズマダメージを軽減でき、高性能、高信頼性のセ
ルキャパシタを形成できる。
【００６９】またコンタクトプラグ３０は、図２に示す
ようにメモリセルアレイ領域５４の周辺部５５における
プレート電極２８の必ずしも中央部に形成する必要はな
い。すなわち図１６、図１７に示すように、コンタクト
プラグ３０の一方の側面が最外部の上方向に延びるプレ
ート電極２８に接したり、またはセルキャパシタに接す
るように形成しても良い。この場合、コンタクトプラグ
３０とプレート電極２８との接触面積が増大するのでむ
しろ好ましいと言える。図１８はメモリセルアレイ領域
５４の周辺部５５を非常に狭くした場合について示して
いる。この場合はコンタクトプラグ３０が、周辺回路領
域５６のＳｉＯ２膜３４の側壁に従って上方向に延びる
プレート電極２８とセルキャパシタとに接するためコン
タクトプラグ３０とプレート電極２８との接触面積を更
に大きくする事が出来る。
ようにメモリセルアレイ領域５４の周辺部５５における
プレート電極２８の必ずしも中央部に形成する必要はな
い。すなわち図１６、図１７に示すように、コンタクト
プラグ３０の一方の側面が最外部の上方向に延びるプレ
ート電極２８に接したり、またはセルキャパシタに接す
るように形成しても良い。この場合、コンタクトプラグ
３０とプレート電極２８との接触面積が増大するのでむ
しろ好ましいと言える。図１８はメモリセルアレイ領域
５４の周辺部５５を非常に狭くした場合について示して
いる。この場合はコンタクトプラグ３０が、周辺回路領
域５６のＳｉＯ２膜３４の側壁に従って上方向に延びる
プレート電極２８とセルキャパシタとに接するためコン
タクトプラグ３０とプレート電極２８との接触面積を更
に大きくする事が出来る。
【００７０】上記のように、第１の実施形態によればリ
ソグラフィ工程を１回減らすことで製造工程を少なくで
きるので、歩留まりを向上でき、ＤＲＡＭのコストを抑
えることが出来る。また、メモリセルアレイ領域５４内
のコンタクトホールと周辺回路領域５６内のコンタクト
ホールの深さをほぼ同じに出来るので、製造過程におけ
るセルキャパシタの電極劣化を抑制できる。
ソグラフィ工程を１回減らすことで製造工程を少なくで
きるので、歩留まりを向上でき、ＤＲＡＭのコストを抑
えることが出来る。また、メモリセルアレイ領域５４内
のコンタクトホールと周辺回路領域５６内のコンタクト
ホールの深さをほぼ同じに出来るので、製造過程におけ
るセルキャパシタの電極劣化を抑制できる。
【００７１】次に、本発明の第２の実施形態に係る半導
体記憶装置及びその製造方法について、同じくＤＲＡＭ
を例に挙げて説明する。本実施形態に係るＤＲＡＭの構
造は第１の実施形態で説明したＤＲＡＭのセルキャパシ
タにＨＳＧ（HemisphericalGrained）−シリコンを付加
したものである。
体記憶装置及びその製造方法について、同じくＤＲＡＭ
を例に挙げて説明する。本実施形態に係るＤＲＡＭの構
造は第１の実施形態で説明したＤＲＡＭのセルキャパシ
タにＨＳＧ（HemisphericalGrained）−シリコンを付加
したものである。
【００７２】図１９はこのＤＲＡＭの構造について示し
ている。尚、セルキャパシタ以外の構造については第１
の実施形態と同様であるため省略している。図示するよ
うに、セルキャパシタのストレージノード電極２８の表
面にＨＳＧ−シリコン５３を設け、このＨＳＧ−シリコ
ン５３上にセルキャパシタ絶縁膜２７を設けている。
ている。尚、セルキャパシタ以外の構造については第１
の実施形態と同様であるため省略している。図示するよ
うに、セルキャパシタのストレージノード電極２８の表
面にＨＳＧ−シリコン５３を設け、このＨＳＧ−シリコ
ン５３上にセルキャパシタ絶縁膜２７を設けている。
【００７３】以上のような構成によれば、メモリセルア
レイの最も端に位置するセルキャパシタをダミーにする
必要が無く、効率的にメモリセルアレイを利用できる。
レイの最も端に位置するセルキャパシタをダミーにする
必要が無く、効率的にメモリセルアレイを利用できる。
【００７４】更に、ＨＳＧ−シリコン５３によりキャパ
シタ表面積が増大するため、効率的にセルキャパシタ容
量を増加することが出来る。
シタ表面積が増大するため、効率的にセルキャパシタ容
量を増加することが出来る。
【００７５】次に、以上のような構成のＤＲＡＭの製造
方法について図２０乃至図２９を用いて説明する。図２
０乃至図２９は、ＤＲＡＭのメモリセルアレイの製造工
程の断面図を順次示している。
方法について図２０乃至図２９を用いて説明する。図２
０乃至図２９は、ＤＲＡＭのメモリセルアレイの製造工
程の断面図を順次示している。
【００７６】まず、層間絶縁膜２３上に、ＣＶＤ法等に
よりＳｉＮ膜２５、ＳｉＯ２膜３４、そしてパターン転
写膜としてのアモルファスシリコン膜５０を形成する。
よりＳｉＮ膜２５、ＳｉＯ２膜３４、そしてパターン転
写膜としてのアモルファスシリコン膜５０を形成する。
【００７７】次に全面にレジストを塗布し、リソグラフ
ィ技術とＲＩＥ法等の異方性エッチングにより、セルキ
ャパシタのストレージノード電極を形成するための溝３
８を形成する。
ィ技術とＲＩＥ法等の異方性エッチングにより、セルキ
ャパシタのストレージノード電極を形成するための溝３
８を形成する。
【００７８】そして、全面にストレージノード電極２６
として多結晶シリコン膜を形成する。引き続き、多結晶
シリコン膜上にアモルファスシリコン膜を形成し、真空
中でアニールする。このアニール処理により多結晶シリ
コン膜上のアモルファスシリコンが粒状になりＨＳＧ−
シリコン５３が形成され、図２０のような構造が得られ
る。このようにＨＳＧ−シリコンは多結晶シリコン膜上
のアモルファスシリコンを真空中でアニールして形成す
ることが一般的である。また、多結晶シリコンの成長温
度とアモルファスシリコンの成長温度には温度差があ
り、アモルファスシリコンの成長温度の方が低いのが通
常である。ここで、多結晶とアモルファスの成長温度の
中間の温度でシリコンを形成すると、シリコンは多結晶
とアモルファスの中間の相で形成され、やはりその形状
は粒状になる。このようなシリコンはRugged Polycryst
alline Siliconと呼ばれる。
として多結晶シリコン膜を形成する。引き続き、多結晶
シリコン膜上にアモルファスシリコン膜を形成し、真空
中でアニールする。このアニール処理により多結晶シリ
コン膜上のアモルファスシリコンが粒状になりＨＳＧ−
シリコン５３が形成され、図２０のような構造が得られ
る。このようにＨＳＧ−シリコンは多結晶シリコン膜上
のアモルファスシリコンを真空中でアニールして形成す
ることが一般的である。また、多結晶シリコンの成長温
度とアモルファスシリコンの成長温度には温度差があ
り、アモルファスシリコンの成長温度の方が低いのが通
常である。ここで、多結晶とアモルファスの成長温度の
中間の温度でシリコンを形成すると、シリコンは多結晶
とアモルファスの中間の相で形成され、やはりその形状
は粒状になる。このようなシリコンはRugged Polycryst
alline Siliconと呼ばれる。
【００７９】その後の工程は、第１の実施形態と同様で
あり、まず全面にレジスト３７を塗布し、リソグラフィ
技術により図２１に示すようなパターンを形成する。す
なわち、メモリセルアレイ領域５４に形成された溝３８
内と、周辺回路領域５６にレジスト３７が残存するよう
にパターニングする。
あり、まず全面にレジスト３７を塗布し、リソグラフィ
技術により図２１に示すようなパターンを形成する。す
なわち、メモリセルアレイ領域５４に形成された溝３８
内と、周辺回路領域５６にレジスト３７が残存するよう
にパターニングする。
【００８０】次に、このパターニングされたレジスト３
７をマスクに用いてＲＩＥ法等により、ストレージノー
ド電極２６、ＨＳＧ−シリコン５３、そしてアモルファ
スシリコン膜５０とを、図２２に示すように除去する。
７をマスクに用いてＲＩＥ法等により、ストレージノー
ド電極２６、ＨＳＧ−シリコン５３、そしてアモルファ
スシリコン膜５０とを、図２２に示すように除去する。
【００８１】続いて、ＲＩＥ法等によりＳｉＯ２膜３４
を図２３のように除去する。
を図２３のように除去する。
【００８２】引き続き、ストレージノード電極２６の側
壁に残存したＳｉＯ２膜３４をウェットエッチングによ
り、図２４に示すように全て除去する。この際、ＳｉＮ
膜２５がエッチングのストッパーとして機能する。な
お、この工程で周辺回路領域５６のＳｉＯ２膜３４上に
残存しているアモルファスシリコン膜５０、ストレージ
ノード電極２６、ＨＳＧ−シリコン５３を除去しても良
い。これらの工程により図示するような、多結晶シリコ
ン膜とＨＳＧ−シリコンが上方に突出したシリンダ型ス
トレージノード電極が形成される。
壁に残存したＳｉＯ２膜３４をウェットエッチングによ
り、図２４に示すように全て除去する。この際、ＳｉＮ
膜２５がエッチングのストッパーとして機能する。な
お、この工程で周辺回路領域５６のＳｉＯ２膜３４上に
残存しているアモルファスシリコン膜５０、ストレージ
ノード電極２６、ＨＳＧ−シリコン５３を除去しても良
い。これらの工程により図示するような、多結晶シリコ
ン膜とＨＳＧ−シリコンが上方に突出したシリンダ型ス
トレージノード電極が形成される。
【００８３】次に図２５に示すように、セルキャパシタ
絶縁膜２７となるＴａ２Ｏ５膜を、例えばＣＶＤ法等に
より全面に形成する。
絶縁膜２７となるＴａ２Ｏ５膜を、例えばＣＶＤ法等に
より全面に形成する。
【００８４】そして図２６に示すように、プレート電極
２８となるＴｉＮ膜を全面に形成する。勿論、メモリセ
ルアレイ領域５４のプレート電極２８の上面より高い位
置に、周辺回路領域５６のプレート電極２８の上面が形
成される。
２８となるＴｉＮ膜を全面に形成する。勿論、メモリセ
ルアレイ領域５４のプレート電極２８の上面より高い位
置に、周辺回路領域５６のプレート電極２８の上面が形
成される。
【００８５】その後、全面に層間絶縁膜２９、例えば、
ＨＤＰ法によるＵＳＧ膜や、段差被覆性の高いＣＶＤ法
によるＴＥＯＳを用いたＵＳＧ膜やＢＰＳＧ膜等により
形成し、図２７のようにＣＭＰ法等により平坦化する。
この際には周辺回路領域５６のプレート電極２８である
ＴｉＮ膜がＣＭＰのストッパーとなる。このＣＭＰによ
り周辺回路領域５６にはプレート電極２８が、メモリセ
ルアレイ領域５４にはプレート電極２８上に形成された
層間絶縁膜２９が現れている。
ＨＤＰ法によるＵＳＧ膜や、段差被覆性の高いＣＶＤ法
によるＴＥＯＳを用いたＵＳＧ膜やＢＰＳＧ膜等により
形成し、図２７のようにＣＭＰ法等により平坦化する。
この際には周辺回路領域５６のプレート電極２８である
ＴｉＮ膜がＣＭＰのストッパーとなる。このＣＭＰによ
り周辺回路領域５６にはプレート電極２８が、メモリセ
ルアレイ領域５４にはプレート電極２８上に形成された
層間絶縁膜２９が現れている。
【００８６】引き続き図２８のように、ＲＩＥ法等によ
り周辺回路領域５６のプレート電極２８、セルキャパシ
タ絶縁膜２７、ＨＳＧ−シリコン５３、ストレージノー
ド電極２６、アモルファスシリコン膜５０を除去する。
この際、層間絶縁膜２９がマスクとして機能するため、
リソグラフィ工程を必要としない。
り周辺回路領域５６のプレート電極２８、セルキャパシ
タ絶縁膜２７、ＨＳＧ−シリコン５３、ストレージノー
ド電極２６、アモルファスシリコン膜５０を除去する。
この際、層間絶縁膜２９がマスクとして機能するため、
リソグラフィ工程を必要としない。
【００８７】そして再度、ＵＳＧ膜等の層間絶縁膜２９
をＣＶＤ法等により全面に形成し、ＣＭＰ法等により平
坦化を行う。その後、周知のリソグラフィ技術及びＲＩ
Ｅ法により、図２９のようにプレート電極２８とコンタ
クトを取るコンタクトホール５１を、メモリセルアレイ
領域５４の周辺部５５に形成する。図示しないが、この
際周辺回路領域５６に形成された周辺回路のビット線レ
ベルの金属配線層とのコンタクトホールも同時に形成さ
れる。
をＣＶＤ法等により全面に形成し、ＣＭＰ法等により平
坦化を行う。その後、周知のリソグラフィ技術及びＲＩ
Ｅ法により、図２９のようにプレート電極２８とコンタ
クトを取るコンタクトホール５１を、メモリセルアレイ
領域５４の周辺部５５に形成する。図示しないが、この
際周辺回路領域５６に形成された周辺回路のビット線レ
ベルの金属配線層とのコンタクトホールも同時に形成さ
れる。
【００８８】その後、このコンタクトホール５１と周辺
回路領域５６のコンタクトホールを金属により埋め込
み、ＣＭＰ法等により平坦化することでコンタクトプラ
グ３０を形成して図１９のような構造を得る。
回路領域５６のコンタクトホールを金属により埋め込
み、ＣＭＰ法等により平坦化することでコンタクトプラ
グ３０を形成して図１９のような構造を得る。
【００８９】以上のような製造方法によれば、従来のセ
ルキャパシタ形成からコンタクトプラグ形成までの間に
４回必要であったリソグラフィ工程を、３回に減らし製
造工程を少なくできるので、歩留まりを向上させること
が出来、ＤＲＡＭのコストを抑えることが出来る。
ルキャパシタ形成からコンタクトプラグ形成までの間に
４回必要であったリソグラフィ工程を、３回に減らし製
造工程を少なくできるので、歩留まりを向上させること
が出来、ＤＲＡＭのコストを抑えることが出来る。
【００９０】更に、メモリセルアレイ領域５４の周辺部
５５におけるプレート電極２８はほぼセルキャパシタ底
面のレベルにあるため、このプレート電極２８とコンタ
クトを取るコンタクトホール５１の底面と、周辺回路領
域５６のビット線レベルの配線とコンタクトを取るコン
タクトホールの底面とのレベル差を従来に比べて小さく
できる。このため、ＲＩＥ等によりプレート電極２８が
受けるプラズマダメージを軽減でき、高性能、高信頼性
のセルキャパシタを形成できる。
５５におけるプレート電極２８はほぼセルキャパシタ底
面のレベルにあるため、このプレート電極２８とコンタ
クトを取るコンタクトホール５１の底面と、周辺回路領
域５６のビット線レベルの配線とコンタクトを取るコン
タクトホールの底面とのレベル差を従来に比べて小さく
できる。このため、ＲＩＥ等によりプレート電極２８が
受けるプラズマダメージを軽減でき、高性能、高信頼性
のセルキャパシタを形成できる。
【００９１】また、ストレージノード電極２６上にＨＳ
Ｇ−シリコン５３を形成することによりセルキャパシタ
表面積を増大させることが出来、キャパシタ容量を増加
させることが出来る。
Ｇ−シリコン５３を形成することによりセルキャパシタ
表面積を増大させることが出来、キャパシタ容量を増加
させることが出来る。
【００９２】無論、第１の実施形態同様、コンタクトプ
ラグ３０は図１９に示すようにメモリセルアレイ領域５
４の周辺部５５のプレート電極２８の中央に形成する必
要はなく、コンタクトプラグ３０の一方の側面が最外部
の上方向に延びるプレート電極２８に接したり、または
セルキャパシタに接するように形成しても良いし、メモ
リセルアレイ領域５４の周辺部５５を非常に狭くして、
両者に接触するようにしても良い。
ラグ３０は図１９に示すようにメモリセルアレイ領域５
４の周辺部５５のプレート電極２８の中央に形成する必
要はなく、コンタクトプラグ３０の一方の側面が最外部
の上方向に延びるプレート電極２８に接したり、または
セルキャパシタに接するように形成しても良いし、メモ
リセルアレイ領域５４の周辺部５５を非常に狭くして、
両者に接触するようにしても良い。
【００９３】上述のように第１、第２の実施形態ではＤ
ＲＡＭを例に挙げて説明したが、同様の構造を有するよ
うな素子全般に適用できるのは言うまでもない。また、
コンタクトプラグ３０、３５は金属配線層３１、３６の
一部で形成されていても良く、本発明の趣旨を逸脱しな
い範囲で適宜実施することができる。
ＲＡＭを例に挙げて説明したが、同様の構造を有するよ
うな素子全般に適用できるのは言うまでもない。また、
コンタクトプラグ３０、３５は金属配線層３１、３６の
一部で形成されていても良く、本発明の趣旨を逸脱しな
い範囲で適宜実施することができる。
【００９４】
【発明の効果】以上説明したように、この発明によれ
ば、製造工程を少なくすることで歩留まりを向上させ、
コストを抑えることが出来る半導体記憶装置及びその製
造方法を提供できる。
ば、製造工程を少なくすることで歩留まりを向上させ、
コストを抑えることが出来る半導体記憶装置及びその製
造方法を提供できる。
【００９５】また、製造過程におけるセルキャパシタの
電極劣化を抑制し、高性能、高信頼性の半導体記憶装置
及びその製造方法を提供できる。
電極劣化を抑制し、高性能、高信頼性の半導体記憶装置
及びその製造方法を提供できる。
【図１】この発明の第１の実施形態に係る半導体記憶装
置について説明するためのもので、ＤＲＡＭ平面図。
置について説明するためのもので、ＤＲＡＭ平面図。
【図２】この発明の第１の実施形態に係る半導体記憶装
置について説明するためのもので、図１のＡ−Ａ’線の
方向に沿ったＤＲＡＭの断面図を示しており、（ａ）図
はメモリセルアレイ領域、（ｂ）図は周辺回路領域。
置について説明するためのもので、図１のＡ−Ａ’線の
方向に沿ったＤＲＡＭの断面図を示しており、（ａ）図
はメモリセルアレイ領域、（ｂ）図は周辺回路領域。
【図３】この発明の第１の実施形態に係る半導体記憶装
置について説明するためのもので、図１のＢ−Ｂ’線に
相当するＤＲＡＭのメモリセルアレイ領域の断面図。
置について説明するためのもので、図１のＢ−Ｂ’線に
相当するＤＲＡＭのメモリセルアレイ領域の断面図。
【図４】この発明の第１の実施形態に係る半導体記憶装
置の製造方法について説明するためのもので、ＤＲＡＭ
の第１の製造工程を示す断面図。
置の製造方法について説明するためのもので、ＤＲＡＭ
の第１の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体記憶装
置の製造方法について説明するためのもので、ＤＲＡＭ
の第２の製造工程を示す断面図。
置の製造方法について説明するためのもので、ＤＲＡＭ
の第２の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体記憶装
置の製造方法について説明するためのもので、ＤＲＡＭ
の第３の製造工程を示す断面図。
置の製造方法について説明するためのもので、ＤＲＡＭ
の第３の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体記憶装
置の製造方法について説明するためのもので、ＤＲＡＭ
の第４の製造工程を示す断面図。
置の製造方法について説明するためのもので、ＤＲＡＭ
の第４の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体記憶装
置の製造方法について説明するためのもので、ＤＲＡＭ
の第５の製造工程を示す断面図。
置の製造方法について説明するためのもので、ＤＲＡＭ
の第５の製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体記憶装
置の製造方法について説明するためのもので、ＤＲＡＭ
の第６の製造工程を示す断面図。
置の製造方法について説明するためのもので、ＤＲＡＭ
の第６の製造工程を示す断面図。
【図１０】この発明の第１の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第７の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第７の製造工程を示す断面図。
【図１１】この発明の第１の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第８の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第８の製造工程を示す断面図。
【図１２】この発明の第１の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第９の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第９の製造工程を示す断面図。
【図１３】この発明の第１の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１０の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１０の製造工程を示す断面図。
【図１４】この発明の第１の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１１の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１１の製造工程を示す断面図。
【図１５】この発明の第１の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１２の製造工程を示す断面図で、（ａ）図はメモ
リセルアレイ領域、（ｂ）図は周辺回路領域。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１２の製造工程を示す断面図で、（ａ）図はメモ
リセルアレイ領域、（ｂ）図は周辺回路領域。
【図１６】この発明の第１の実施形態に係る半導体記憶
装置の製造方法の変形例について説明するためのもの
で、ＤＲＡＭの断面図。
装置の製造方法の変形例について説明するためのもの
で、ＤＲＡＭの断面図。
【図１７】この発明の第１の実施形態に係る半導体記憶
装置の製造方法の別の変形例について説明するためのも
ので、ＤＲＡＭの断面図。
装置の製造方法の別の変形例について説明するためのも
ので、ＤＲＡＭの断面図。
【図１８】この発明の第１の実施形態に係る半導体記憶
装置の製造方法の更に別の変形例について説明するため
のもので、ＤＲＡＭの断面図。
装置の製造方法の更に別の変形例について説明するため
のもので、ＤＲＡＭの断面図。
【図１９】この発明の第２の実施形態に係る半導体記憶
装置について説明するためのもので、ＤＲＡＭの断面
図。
装置について説明するためのもので、ＤＲＡＭの断面
図。
【図２０】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１の製造工程を示す断面図。
【図２１】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第２の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第２の製造工程を示す断面図。
【図２２】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第３の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第３の製造工程を示す断面図。
【図２３】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第４の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第４の製造工程を示す断面図。
【図２４】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第５の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第５の製造工程を示す断面図。
【図２５】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第６の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第６の製造工程を示す断面図。
【図２６】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第７の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第７の製造工程を示す断面図。
【図２７】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第８の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第８の製造工程を示す断面図。
【図２８】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第９の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第９の製造工程を示す断面図。
【図２９】この発明の第２の実施形態に係る半導体記憶
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１０の製造工程を示す断面図。
装置の製造方法について説明するためのもので、ＤＲＡ
Ｍの第１０の製造工程を示す断面図。
【図３０】従来の半導体記憶装置について説明するため
のもので、ＤＲＡＭの断面図を示しており、（ａ）図は
メモリセルアレイ領域、（ｂ）図は周辺回路領域。
のもので、ＤＲＡＭの断面図を示しており、（ａ）図は
メモリセルアレイ領域、（ｂ）図は周辺回路領域。
【図３１】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第１の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第１の製造工程を示す
断面図。
【図３２】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第２の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第２の製造工程を示す
断面図。
【図３３】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第３の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第３の製造工程を示す
断面図。
【図３４】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第４の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第４の製造工程を示す
断面図。
【図３５】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第５の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第５の製造工程を示す
断面図。
【図３６】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第６の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第６の製造工程を示す
断面図。
【図３７】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第７の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第７の製造工程を示す
断面図。
【図３８】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第８の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第８の製造工程を示す
断面図。
【図３９】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第９の製造工程を示す
断面図。
明するためのもので、ＤＲＡＭの第９の製造工程を示す
断面図。
【図４０】従来の半導体記憶装置の製造方法について説
明するためのもので、ＤＲＡＭの第１０の製造工程を示
す断面図であり、（ａ）図はメモリセルアレイ領域、
（ｂ）図は周辺回路領域。
明するためのもので、ＤＲＡＭの第１０の製造工程を示
す断面図であり、（ａ）図はメモリセルアレイ領域、
（ｂ）図は周辺回路領域。
１０…半導体基板 １１…素子領域 １２…素子分離領域 １３…ゲート電極（ワード線） １４、１５、２４、３０、３５…コンタクトプラグ １６…多結晶シリコン配線層 １７…ビット線 １８…セルキャパシタ １９…ＭＯＳトランジスタ ２０…ゲート絶縁膜 ２１…不純物拡散層 ２２、２５…ＳｉＮ膜 ２３、２９…層間絶縁膜 ２６…ストレージノード電極 ２７…キャパシタ絶縁膜 ２８…プレート電極 ３１、３３、３６…金属配線層 ３２…ゲート電極 ３４…ＳｉＯ２膜 ３７…レジスト ３８…溝 ３９…ＳＯＧ膜 ４０、４１、５１、５２…コンタクトホール ５０…アモルファスシリコン膜 ５３…ＨＳＧ−シリコン ５４…メモリセルアレイ領域 ５５…メモリセルアレイ領域の周辺部 ５６…周辺回路領域
フロントページの続き Ｆターム(参考） 5F033 HH07 JJ07 KK33 QQ08 QQ09 QQ16 QQ22 QQ48 RR04 RR15 SS04 SS11 SS15 VV04 VV16 XX01 5F083 AD24 AD48 AD49 AD54 AD62 GA28 JA06 JA38 JA40 JA56 KA19 LA19 LA21 MA06 MA17 PR03 PR05 PR06 PR07 PR23 PR29 PR40 ZA02
Claims (9)
- 【請求項１】 メモリセルのセルトランジスタが形成さ
れた半導体基体と、 前記半導体基体上に形成され、メモリセルアレイ領域上
に開口を有する絶縁膜と、 前記開口部内の半導体基体上に設けられ、前記セルトラ
ンジスタと電気的に接続される複数のシリンダ型のセル
キャパシタ下部電極と、 前記セルキャパシタ下部電極を被覆するセルキャパシタ
絶縁膜と、 前記セルキャパシタ絶縁膜上、前記開口部内のメモリセ
ルアレイ領域の周辺部上に位置する半導体基体上、及び
前記絶縁膜における開口部の側壁に延設されたセルキャ
パシタ上部電極と、 前記セルキャパシタ上部電極及び前記絶縁膜上に形成さ
れた層間絶縁膜と、 前記絶縁膜の開口部上の前記層間絶縁膜中に設けられ、
前記セルキャパシタ上部電極における前記メモリセルア
レイ領域の周辺部上にコンタクトされるコンタクトプラ
グとを具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記コンタクトプラグは、該コンタクト
プラグの底面と側面が前記キャパシタ上部電極に接して
いることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記コンタクトプラグは、前記層間絶縁
膜上に設けられる金属配線層の一部で形成されているこ
とを特徴とする請求項１または２記載の半導体記憶装置 - 【請求項４】 半導体基体のメモリセルアレイ領域上に
セルトランジスタを形成する工程と、 前記半導体基体上のメモリセルアレイ領域からメモリセ
ルアレイ領域外にかけて層間絶縁膜を形成する工程と、 前記層間絶縁膜内に前記セルトランジスタに接続するコ
ンタクトプラグを形成する工程と、 前記層間絶縁膜上に絶縁膜を形成する工程と、 前記絶縁膜の前記メモリセルアレイ領域に溝を、該溝の
底面が前記コンタクトプラグの上面に位置するように形
成する工程と、 前記溝の底面、側面及び前記絶縁膜上面のメモリセルア
レイ領域からメモリセルアレイ領域外にかけてセルキャ
パシタ下部電極を、前記溝底面において前記コンタクプ
ラグに接するように形成する工程と、 前記メモリセルアレイ領域外において前記絶縁膜上に形
成された前記セルキャパシタ下部電極上、及び前記溝を
埋め込むようにエッチングマスクを形成する工程と、 前記エッチングマスクを用いて前記メモリセルアレイ領
域における前記セルキャパシタ下部電極の一部及び前記
絶縁膜をエッチングして、前記メモリセルアレイ領域に
シリンダ型のセルキャパシタ下部電極を形成する工程と
を具備し、 前記メモリセルアレイ領域外の前記絶縁膜上に残存する
前記セルキャパシタ下部電極は、前記メモリセルアレイ
領域内に形成されたシリンダ型のセルキャパシタ下部電
極の上面よりも高い位置にあることを特徴とする半導体
記憶装置の製造方法。 - 【請求項５】 前記シリンダ型のセルキャパシタ下部電
極を形成する工程の後、 前記エッチングマスクを除去する工程と、 少なくとも前記メモリセルアレイ領域におけるセルキャ
パシタ下部電極を被覆するようにセルキャパシタ絶縁膜
を形成する工程と、 前記メモリセルアレイ領域内からメモリセルアレイ領域
外にかけてセルキャパシタ上部電極を形成する工程とを
備えることを特徴とする請求項４記載の半導体記憶装置
の製造方法。 - 【請求項６】 半導体基体上に絶縁膜を形成する工程
と、 前記半導体基体上のメモリセルアレイ領域の前記絶縁膜
に開口を形成し、該開口部に複数のシリンダ型のセルキ
ャパシタ下部電極を形成する工程と、 少なくとも前記セルキャパシタ下部電極を被覆するよう
にセルキャパシタ絶縁膜を形成する工程と、 前記メモリセルアレイ領域内からメモリセルアレイ領域
外にかけてセルキャパシタ上部電極を形成する工程と、 前記セルキャパシタ上部電極上に層間絶縁膜を形成する
工程と、 前記メモリセルアレイ領域外上に形成された前記セルキ
ャパシタ上部電極をストッパーに用いて前記層間絶縁膜
を平坦化する工程とを具備し、 前記メモリセル領域外上に形成されたセルキャパシタ上
部電極の上面は、前記メモリセル領域内のセルキャパシ
タ上部電極の上面よりも高い位置にあることを特徴とす
る半導体記憶装置の製造方法。 - 【請求項７】 半導体基体上に絶縁膜を形成する工程
と、 前記半導体基体上のメモリセルアレイ領域の前記絶縁膜
に開口を形成し、該開口部に複数のシリンダ型のセルキ
ャパシタ下部電極を形成する工程と、 少なくとも前記セルキャパシタ下部電極を被覆するよう
にセルキャパシタ絶縁膜を形成する工程と、 前記メモリセルアレイ領域内からメモリセルアレイ領域
外にかけてセルキャパシタ上部電極を形成する工程と、 前記セルキャパシタ上部電極上に層間絶縁膜を形成する
工程と、 前記メモリセルアレイ領域外上に形成された前記セルキ
ャパシタ上部電極をストッパーに用いて前記層間絶縁膜
を平坦化し、該メモリセルアレイ領域外の該セルキャパ
シタ上部電極を露出させる工程と、 前記メモリセルアレイ領域に形成された前記層間絶縁膜
をマスクに用いて該メモリセルアレイ領域外の少なくと
も前記セルキャパシタ上部電極をエッチングして除去す
る工程とを具備し、 前記メモリセル領域外上に形成されたセルキャパシタ上
部電極の上面は、前記メモリセル領域内のセルキャパシ
タ上部電極の上面よりも高い位置にあることを特徴とす
る半導体記憶装置の製造方法。 - 【請求項８】 前記セルキャパシタ上部電極をエッチン
グして除去する工程の後、 前記メモリセルアレイ領域に形成された前記層間絶縁膜
をマスクに用いてメモリセルアレイ領域外の前記絶縁膜
上に形成された前記セルキャパシタ絶縁膜、前記セルキ
ャパシタ下部電極をエッチングして除去する工程を更に
備えることを特徴とする請求項７記載の半導体記憶装置
の製造方法。 - 【請求項９】 前記メモリセルアレイ領域外の少なくと
も前記セルキャパシタ上部電極をエッチングして除去す
る工程の後、 前記メモリセルアレイ領域内からメモリセルアレイ領域
外にかけて層間絶縁膜を形成する工程と、 前記セルキャパシタ上部電極上に形成された層間絶縁膜
内に、前記セルキャパシタ上部電極における前記メモリ
セルアレイ領域の周辺上に接続するコンタクトプラグ
と、前記メモリセルアレイ領域外に形成された周辺回路
の金属配線層と接続するコンタクトプラグとを形成する
工程とを更に備えることを特徴とする請求項７または８
記載の半導体記憶装置の製造方法。
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