JP2003234419A - 半導体装置の製造方法およびその方法により製造された半導体装置 - Google Patents
半導体装置の製造方法およびその方法により製造された半導体装置Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 容易な加工工程を採用可能としながら、キャ
パシタ容量の増大を可能とする半導体装置の構造および
その製造方法を提供する。 【解決手段】 ウエットエッチングのエッチャントに対
するエッチングレートが、第２層間絶縁膜６よりもスト
レージノード層間絶縁膜４の方が大きく、第２層間絶縁
膜６に設けられる第１コンタクトホール６ａの開口より
も、ストレージノード層間絶縁膜４に設けられる第１コ
ンタクトホール４ｂの開口が大きくなるように、ウエッ
トエッチングにより、エッチング処理を行なう。
パシタ容量の増大を可能とする半導体装置の構造および
その製造方法を提供する。 【解決手段】 ウエットエッチングのエッチャントに対
するエッチングレートが、第２層間絶縁膜６よりもスト
レージノード層間絶縁膜４の方が大きく、第２層間絶縁
膜６に設けられる第１コンタクトホール６ａの開口より
も、ストレージノード層間絶縁膜４に設けられる第１コ
ンタクトホール４ｂの開口が大きくなるように、ウエッ
トエッチングにより、エッチング処理を行なう。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、キャパシタ容
量の増大に関連する半導体装置およびその製造方法に関
する。
びその製造方法に関し、より特定的には、キャパシタ容
量の増大に関連する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のキャパシタは、デ
ザインルールが縮小されるにしたがって、必要な容量を
確保するために、３次元構造が採用されるようになって
きている。ここで、図１３を参照して、従来技術のＤＲ
ＡＭに採用される３次元構造を有する円筒キャパシタの
断面構造について説明する。層間絶縁膜１０１の内部に
ビットライン１０２、および、ストレージノードコンタ
クト１０３が埋め込まれている。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のキャパシタは、デ
ザインルールが縮小されるにしたがって、必要な容量を
確保するために、３次元構造が採用されるようになって
きている。ここで、図１３を参照して、従来技術のＤＲ
ＡＭに採用される３次元構造を有する円筒キャパシタの
断面構造について説明する。層間絶縁膜１０１の内部に
ビットライン１０２、および、ストレージノードコンタ
クト１０３が埋め込まれている。
【０００３】層間絶縁膜１０１の上には、ＴＥＯＳ（Ｔ
ｅｔｒａ Ｅｔｙｌｅ ＯｒｔｈｏＳｉｌｉｃａｔｅ）
等からなるストレージノード層間絶縁膜１０４が形成さ
れ、このストレージノード層間絶縁膜１０４の所定領域
には、ストレージノードコンタクト１０３に通じるコン
タクトホール１０４ｂが設けられている。
ｅｔｒａ Ｅｔｙｌｅ ＯｒｔｈｏＳｉｌｉｃａｔｅ）
等からなるストレージノード層間絶縁膜１０４が形成さ
れ、このストレージノード層間絶縁膜１０４の所定領域
には、ストレージノードコンタクト１０３に通じるコン
タクトホール１０４ｂが設けられている。
【０００４】このコンタクトホール１０４ｂの内面壁に
は、円筒型を形成するように、表面が粗面状態を有する
ポリシリコン等からなるストレージノード（下部電極）
１０８が設けられ、コンタクトホール１０４ｂの底面部
分において、ストレージノードコンタクト１０３とスト
レージノード１０８とが電気的に接続されている。ま
た、ストレージノード１０８の表面には、誘電体膜（図
示省略）を介在して、ＴｉＮ等からなるセルプレート
（上部電極）１１１が埋め込まれている。上記ストレー
ジノード１０８、誘電体膜、および、セルプレート１１
１により、ＤＲＡＭのスタック型の円筒キャパシタ（コ
ンケーブタイプ）を構成する。
は、円筒型を形成するように、表面が粗面状態を有する
ポリシリコン等からなるストレージノード（下部電極）
１０８が設けられ、コンタクトホール１０４ｂの底面部
分において、ストレージノードコンタクト１０３とスト
レージノード１０８とが電気的に接続されている。ま
た、ストレージノード１０８の表面には、誘電体膜（図
示省略）を介在して、ＴｉＮ等からなるセルプレート
（上部電極）１１１が埋め込まれている。上記ストレー
ジノード１０８、誘電体膜、および、セルプレート１１
１により、ＤＲＡＭのスタック型の円筒キャパシタ（コ
ンケーブタイプ）を構成する。
【０００５】セルプレート１１１およびストレージノー
ド層間絶縁膜１０４を覆うように、層間絶縁膜１１２が
設けられ、この層間絶縁膜１１２の上面に設けられるア
ルミ配線１１６とセルプレート１１１とが、層間絶縁膜
１１２に設けられるコンタクトホール１１２ａに埋め込
まれるコンタクトプラグ１１４により電気的に接続され
ている。
ド層間絶縁膜１０４を覆うように、層間絶縁膜１１２が
設けられ、この層間絶縁膜１１２の上面に設けられるア
ルミ配線１１６とセルプレート１１１とが、層間絶縁膜
１１２に設けられるコンタクトホール１１２ａに埋め込
まれるコンタクトプラグ１１４により電気的に接続され
ている。
【０００６】また、他の領域に設けられるビットライン
１０２は、層間絶縁膜１０１、ストレージノード層間絶
縁膜１０４、および、層間絶縁膜１１２を貫通するコン
タクトホール１０４ａに埋め込まれるコンタクトプラグ
１１５により、アルミ配線１１６と電気的に接続されて
いる。
１０２は、層間絶縁膜１０１、ストレージノード層間絶
縁膜１０４、および、層間絶縁膜１１２を貫通するコン
タクトホール１０４ａに埋め込まれるコンタクトプラグ
１１５により、アルミ配線１１６と電気的に接続されて
いる。
【０００７】
【発明が解決しようとする課題】ここで、上記従来のス
タック型の円筒キャパシタを考えた場合、電荷蓄積用の
ストレージノード（ＳＮ）の加工アスペクト比が厳しく
なる。一方、ストレージノード（ＳＮ）のドライエッチ
ング時に、円筒の底部にテーパ形状の突起が形成される
ために、円筒の底部において十分な開口径が得られず、
キャパシタ容量を十分に確保できない問題が挙げられ
る。
タック型の円筒キャパシタを考えた場合、電荷蓄積用の
ストレージノード（ＳＮ）の加工アスペクト比が厳しく
なる。一方、ストレージノード（ＳＮ）のドライエッチ
ング時に、円筒の底部にテーパ形状の突起が形成される
ために、円筒の底部において十分な開口径が得られず、
キャパシタ容量を十分に確保できない問題が挙げられ
る。
【０００８】また、キャパシタの容量確保の観点から、
円筒の高さを高くすると、ＳＮ加工のアスペクト比のみ
ならず、後工程での配線用のコンタクトホール開口のア
スペクト比も非常に大きくなり、加工歩留を低下させる
一要因となっている。
円筒の高さを高くすると、ＳＮ加工のアスペクト比のみ
ならず、後工程での配線用のコンタクトホール開口のア
スペクト比も非常に大きくなり、加工歩留を低下させる
一要因となっている。
【０００９】したがって、この発明の目的は、上記課題
を解決するためになされたものであり、容易な加工工程
を採用可能としながら、キャパシタ容量の増大を可能と
する半導体装置の構造およびその製造方法を提供するこ
とにある。
を解決するためになされたものであり、容易な加工工程
を採用可能としながら、キャパシタ容量の増大を可能と
する半導体装置の構造およびその製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】この発明に基づいた半導
体装置の製造方法においては、メモリセル領域および周
辺領域を有し、上記メモリセル領域には、所定の第１接
続領域に電気的に接続される下部電極と、上記下部電極
に対して誘電体膜を介在して設けられる上部電極とを備
える、半導体装置の製造方法であって、上記第１接続領
域の上に第１層間絶縁膜を形成する工程と、上記第１層
間絶縁膜の上に、所定のウエットエッチャントに対する
ウエットエッチング比が、上記第１層間絶縁膜よりも大
きい第２層間絶縁膜を形成する工程と、上記メモリセル
領域において、上記第１層間絶縁膜および上記第２層間
絶縁膜を貫通し、上記第１接続領域にまで達するととも
に、上記第１層間絶縁膜と上記第２層間絶縁膜との接続
領域において、上記第１層間絶縁膜の内径の方が上記第
２層間絶縁膜の内径よりも大きくなるように設けられる
第１コンタクトホールを形成する工程と、上記第１コン
タクトホールの内面に沿って、円筒状に下部電極を形成
する工程と、上記メモリセル領域において、上記第２層
間絶縁膜のみを除去する工程と、上記下部電極に対して
誘電体膜を介在し、上記下部電極の内周面を埋め込むと
ともに、外周面を取囲むように上部電極を形成する工程
とを備える。
体装置の製造方法においては、メモリセル領域および周
辺領域を有し、上記メモリセル領域には、所定の第１接
続領域に電気的に接続される下部電極と、上記下部電極
に対して誘電体膜を介在して設けられる上部電極とを備
える、半導体装置の製造方法であって、上記第１接続領
域の上に第１層間絶縁膜を形成する工程と、上記第１層
間絶縁膜の上に、所定のウエットエッチャントに対する
ウエットエッチング比が、上記第１層間絶縁膜よりも大
きい第２層間絶縁膜を形成する工程と、上記メモリセル
領域において、上記第１層間絶縁膜および上記第２層間
絶縁膜を貫通し、上記第１接続領域にまで達するととも
に、上記第１層間絶縁膜と上記第２層間絶縁膜との接続
領域において、上記第１層間絶縁膜の内径の方が上記第
２層間絶縁膜の内径よりも大きくなるように設けられる
第１コンタクトホールを形成する工程と、上記第１コン
タクトホールの内面に沿って、円筒状に下部電極を形成
する工程と、上記メモリセル領域において、上記第２層
間絶縁膜のみを除去する工程と、上記下部電極に対して
誘電体膜を介在し、上記下部電極の内周面を埋め込むと
ともに、外周面を取囲むように上部電極を形成する工程
とを備える。
【００１１】この製法を採用することにより、ウエット
エッチャントに対するウエットエッチング比を利用して
下層に位置する第１層間絶縁膜に形成される第１コンタ
クトホールの内径を大きく形成することを可能としてい
る。その結果、従来のドライエッチングにおける、コン
タクトホール形成時におけるアスペクト比が大きいこと
による、コンタクトホール形成の困難性を回避すること
を可能としている。
エッチャントに対するウエットエッチング比を利用して
下層に位置する第１層間絶縁膜に形成される第１コンタ
クトホールの内径を大きく形成することを可能としてい
る。その結果、従来のドライエッチングにおける、コン
タクトホール形成時におけるアスペクト比が大きいこと
による、コンタクトホール形成の困難性を回避すること
を可能としている。
【００１２】また、第１コンタクトホールの下端部領域
において、この領域における下部電極、誘電体膜および
上部電極から構成されるキャパシタの容量を増大させる
ことを可能とし、このキャパシタが適用されるＤＲＡＭ
のリフレッシュ特性を向上させることが可能になる。
において、この領域における下部電極、誘電体膜および
上部電極から構成されるキャパシタの容量を増大させる
ことを可能とし、このキャパシタが適用されるＤＲＡＭ
のリフレッシュ特性を向上させることが可能になる。
【００１３】さらに、第１層間絶縁膜と第２層間絶縁膜
とのウエットエッチャントに対するウエットエッチング
比を積極的に異ならせていることから、第２層間絶縁膜
のみを容易に除去できる工程の採用により、下部電極の
円筒形状部分の外周面領域を使用するシリンダタイプの
キャパシタの形成が可能となり、さらに、キャパシタの
容量を増大させることを可能としている。また、すべて
の下部電極の円筒形状部分を露出させた場合には、強度
不足により下部電極が倒れるおそれがあったが、円筒の
途中まで第１層間絶縁膜を容易に残存させておくことが
できるため、下部電極の倒れを回避することが可能とな
る。
とのウエットエッチャントに対するウエットエッチング
比を積極的に異ならせていることから、第２層間絶縁膜
のみを容易に除去できる工程の採用により、下部電極の
円筒形状部分の外周面領域を使用するシリンダタイプの
キャパシタの形成が可能となり、さらに、キャパシタの
容量を増大させることを可能としている。また、すべて
の下部電極の円筒形状部分を露出させた場合には、強度
不足により下部電極が倒れるおそれがあったが、円筒の
途中まで第１層間絶縁膜を容易に残存させておくことが
できるため、下部電極の倒れを回避することが可能とな
る。
【００１４】また、上記半導体装置の製造方法において
好ましくは、上記上部電極および上記第２層間絶縁膜を
覆う第３層間絶縁膜を形成する工程を有し、上記周辺領
域において、上記第１層間絶縁膜よりも下方の位置にあ
らかじめ第２接続領域を形成する工程を有し、上記第１
層間絶縁膜を形成した後に、上記第２接続領域にまで達
するコンタクトホールを形成し、このコンタクトホール
内に第１コンタクトプラグを形成する工程を有し、上記
第３層間絶縁膜を形成した後に、上記第１コンタクトプ
ラグにまで達し、上記第２層間絶縁膜および上記第３接
続領域を貫通するコンタクトホールを形成し、このコン
タクトホール内に第２コンタクトプラグを形成する工程
を有する。
好ましくは、上記上部電極および上記第２層間絶縁膜を
覆う第３層間絶縁膜を形成する工程を有し、上記周辺領
域において、上記第１層間絶縁膜よりも下方の位置にあ
らかじめ第２接続領域を形成する工程を有し、上記第１
層間絶縁膜を形成した後に、上記第２接続領域にまで達
するコンタクトホールを形成し、このコンタクトホール
内に第１コンタクトプラグを形成する工程を有し、上記
第３層間絶縁膜を形成した後に、上記第１コンタクトプ
ラグにまで達し、上記第２層間絶縁膜および上記第３接
続領域を貫通するコンタクトホールを形成し、このコン
タクトホール内に第２コンタクトプラグを形成する工程
を有する。
【００１５】この製法を採用することにより、第２層間
絶縁膜を形成する前に第１コンタクトプラグを形成し、
第２層間絶縁膜を形成した後に第２コンタクトプラグを
形成するステップを採用していることから、第１コンタ
クトプラグの形成および第２コンタクトプラグの形成に
おいて、低アスペクト比における形成が可能となる。
絶縁膜を形成する前に第１コンタクトプラグを形成し、
第２層間絶縁膜を形成した後に第２コンタクトプラグを
形成するステップを採用していることから、第１コンタ
クトプラグの形成および第２コンタクトプラグの形成に
おいて、低アスペクト比における形成が可能となる。
【００１６】また、上記半導体装置の製造方法において
好ましくは、上記第１層間絶縁膜と上記第２層間絶縁膜
との間に、エッチングストッパ膜を形成する工程をさら
に備える。
好ましくは、上記第１層間絶縁膜と上記第２層間絶縁膜
との間に、エッチングストッパ膜を形成する工程をさら
に備える。
【００１７】この製法を採用することにより、第１層間
絶縁膜と第２層間絶縁膜との境界におけるウエットエッ
チングによるエッチングレート差がより明確になるた
め、第２層間絶縁膜のみをエッチングによって除去する
制御がさらに容易となる。
絶縁膜と第２層間絶縁膜との境界におけるウエットエッ
チングによるエッチングレート差がより明確になるた
め、第２層間絶縁膜のみをエッチングによって除去する
制御がさらに容易となる。
【００１８】次に、この発明に基づいた半導体装置にお
いては、メモリセル領域および周辺領域を有し、上記メ
モリセル領域には、所定の第１接続領域に電気的に接続
される下部電極と、上記下部電極に対して誘電体膜を介
在して設けられる上部電極とを備える、半導体装置であ
って、上記メモリセル領域において、上記第１接続領域
の上に設けられる第１層間絶縁膜と、上記周辺領域にお
いて、上記第１層間絶縁膜の上に設けられる第２層間絶
縁膜と、上記第１接続領域にまで達し、上記第１層間絶
縁膜を貫通する第１コンタクトホールと、上記第１コン
タクトホールの内面に沿うとともに、上記第１層間絶縁
膜の上面から上方に向かって突出するように、円筒状に
設けられる下部電極と、上記下部電極に対して誘電体膜
を介在し、上記下部電極の内周面を埋め込むとともに、
外周面を取囲むように設けられる上部電極とを備え、上
記第１層間絶縁膜と上記上部電極との境界領域におい
て、上記第１層間絶縁膜内に位置する上記下部電極の外
径の方が、上記上部電極に接する上記下部電極の外径よ
りも大きくなるように設けられる。
いては、メモリセル領域および周辺領域を有し、上記メ
モリセル領域には、所定の第１接続領域に電気的に接続
される下部電極と、上記下部電極に対して誘電体膜を介
在して設けられる上部電極とを備える、半導体装置であ
って、上記メモリセル領域において、上記第１接続領域
の上に設けられる第１層間絶縁膜と、上記周辺領域にお
いて、上記第１層間絶縁膜の上に設けられる第２層間絶
縁膜と、上記第１接続領域にまで達し、上記第１層間絶
縁膜を貫通する第１コンタクトホールと、上記第１コン
タクトホールの内面に沿うとともに、上記第１層間絶縁
膜の上面から上方に向かって突出するように、円筒状に
設けられる下部電極と、上記下部電極に対して誘電体膜
を介在し、上記下部電極の内周面を埋め込むとともに、
外周面を取囲むように設けられる上部電極とを備え、上
記第１層間絶縁膜と上記上部電極との境界領域におい
て、上記第１層間絶縁膜内に位置する上記下部電極の外
径の方が、上記上部電極に接する上記下部電極の外径よ
りも大きくなるように設けられる。
【００１９】この構成を採用することにより、第１コン
タクトホールの第１層間絶縁膜の領域において、この第
１コンタクトホールの内径が大きく設けられていること
から、この領域における下部電極、誘電体膜および上部
電極から構成されるキャパシタの容量を増大させること
を可能としている。その結果、このキャパシタが適用さ
れるＤＲＡＭのリフレッシュ特性を向上させることが可
能になる。
タクトホールの第１層間絶縁膜の領域において、この第
１コンタクトホールの内径が大きく設けられていること
から、この領域における下部電極、誘電体膜および上部
電極から構成されるキャパシタの容量を増大させること
を可能としている。その結果、このキャパシタが適用さ
れるＤＲＡＭのリフレッシュ特性を向上させることが可
能になる。
【００２０】また、下部電極の円筒形状部分の外周面領
域を使用するシリンダタイプのキャパシタを実現させて
いることから、さらに、キャパシタの容量を増大させる
ことを可能としている。
域を使用するシリンダタイプのキャパシタを実現させて
いることから、さらに、キャパシタの容量を増大させる
ことを可能としている。
【００２１】また、上記半導体装置において好ましく
は、上記上部電極および上記第２層間絶縁膜を覆う第３
層間絶縁膜を有し、上記周辺領域の上記第１層間絶縁膜
よりも下方の位置に第２接続領域を有し、上記第２接続
領域にまで達し、上記第１層間絶縁膜、上記第２層間絶
縁膜、および、上記第３接続領域を貫通する第２コンタ
クトホールが設けられるとともに、上記第２コンタクト
ホールの上記第１層間絶縁膜に位置する領域には、第１
コンタクトプラグが設けられ、上記第２コンタクトホー
ルの上記第２層間絶縁膜および上記第３層間絶縁膜に位
置する領域には、第２コンタクトプラグが設けられ、上
記第２コンタクトホールにおいては、上記第１層間絶縁
膜と上記第２層間絶縁膜との接続領域において、上記第
１層間絶縁膜の内径の方が上記第２層間絶縁膜の内径よ
りも大きくなるように設けられる。
は、上記上部電極および上記第２層間絶縁膜を覆う第３
層間絶縁膜を有し、上記周辺領域の上記第１層間絶縁膜
よりも下方の位置に第２接続領域を有し、上記第２接続
領域にまで達し、上記第１層間絶縁膜、上記第２層間絶
縁膜、および、上記第３接続領域を貫通する第２コンタ
クトホールが設けられるとともに、上記第２コンタクト
ホールの上記第１層間絶縁膜に位置する領域には、第１
コンタクトプラグが設けられ、上記第２コンタクトホー
ルの上記第２層間絶縁膜および上記第３層間絶縁膜に位
置する領域には、第２コンタクトプラグが設けられ、上
記第２コンタクトホールにおいては、上記第１層間絶縁
膜と上記第２層間絶縁膜との接続領域において、上記第
１層間絶縁膜の内径の方が上記第２層間絶縁膜の内径よ
りも大きくなるように設けられる。
【００２２】この構成を採用することにより、周辺領域
の配線コンタクトにおいて、下層に位置する第２接続領
域とのコンタクトを確実に得ることを可能としている。
の配線コンタクトにおいて、下層に位置する第２接続領
域とのコンタクトを確実に得ることを可能としている。
【００２３】また、上記半導体装置において好ましく
は、上記第１層間絶縁膜と上記第２層間絶縁膜との間
に、エッチングストッパ膜をさらに備える。
は、上記第１層間絶縁膜と上記第２層間絶縁膜との間
に、エッチングストッパ膜をさらに備える。
【００２４】
【発明の実施の形態】以下、本願発明に基づいた各実施
の形態における半導体装置およびその製造方法につい
て、図を参照しながら説明する。
の形態における半導体装置およびその製造方法につい
て、図を参照しながら説明する。
【００２５】（実施の形態１）図１〜図９を参照して、
本実施の形態における半導体装置の構造および製造方法
について説明する。なお、図１は本実施の形態における
半導体装置の構造を示す断面図であり、図２〜図９は、
本実施の形態における半導体装置の製造方法を示す、第
１〜第８工程断面図である。
本実施の形態における半導体装置の構造および製造方法
について説明する。なお、図１は本実施の形態における
半導体装置の構造を示す断面図であり、図２〜図９は、
本実施の形態における半導体装置の製造方法を示す、第
１〜第８工程断面図である。
【００２６】（半導体装置の構造）まず、図１を参照し
て、本実施の形態における半導体装置の構造について説
明する。メモリセル領域と周辺領域とを備え、メモリセ
ル領域においては、層間絶縁膜１の内部に、ＤＲＡＭを
構成する第１接続領域としてのビットライン２、およ
び、ストレージノードコンタクト３が埋め込まれてい
る。
て、本実施の形態における半導体装置の構造について説
明する。メモリセル領域と周辺領域とを備え、メモリセ
ル領域においては、層間絶縁膜１の内部に、ＤＲＡＭを
構成する第１接続領域としてのビットライン２、およ
び、ストレージノードコンタクト３が埋め込まれてい
る。
【００２７】メモリセル領域においては、層間絶縁膜１
の上には、ＴＥＯＳ等からなる第１層間絶縁膜としての
ストレージノード層間絶縁膜４が設けられ、このストレ
ージノード層間絶縁膜４の所定領域には、ストレージノ
ードコンタクト３に通じる第１コンタクトホール４ｂが
設けられている。
の上には、ＴＥＯＳ等からなる第１層間絶縁膜としての
ストレージノード層間絶縁膜４が設けられ、このストレ
ージノード層間絶縁膜４の所定領域には、ストレージノ
ードコンタクト３に通じる第１コンタクトホール４ｂが
設けられている。
【００２８】このコンタクトホール４ｂの内面壁には、
円筒型を形成するように、内表面が粗面状態を有するポ
リシリコン等からなるストレージノード８が設けられ、
コンタクトホール４ｂの底面部分において、ストレージ
ノードコンタクト３とストレージノード８とが電気的に
接続されている。また、このストレージノード８は、図
示するように、ストレージノード層間絶縁膜４の上面か
ら上方に突出するように設けられている。
円筒型を形成するように、内表面が粗面状態を有するポ
リシリコン等からなるストレージノード８が設けられ、
コンタクトホール４ｂの底面部分において、ストレージ
ノードコンタクト３とストレージノード８とが電気的に
接続されている。また、このストレージノード８は、図
示するように、ストレージノード層間絶縁膜４の上面か
ら上方に突出するように設けられている。
【００２９】ストレージノード８の内周面および外周面
には、誘電体膜（図示省略）を介在して、ＴｉＮ等から
なるセルプレート１１が埋め込まれている。上記ストレ
ージノード８、誘電体膜、および、セルプレート１１に
より、ＤＲＡＭのスタック型の円筒キャパシタ（シリン
ダタイプ）を構成する。
には、誘電体膜（図示省略）を介在して、ＴｉＮ等から
なるセルプレート１１が埋め込まれている。上記ストレ
ージノード８、誘電体膜、および、セルプレート１１に
より、ＤＲＡＭのスタック型の円筒キャパシタ（シリン
ダタイプ）を構成する。
【００３０】なお、ストレージノード層間絶縁膜４とセ
ルプレート１１との境界領域において、ストレージノー
ド層間絶縁膜４内に位置するストレージノード８の外径
（φＷ２）の方が、セルプレート１１に接するストレー
ジノード８の外径（φＷ１）よりも大きくなるように設
けられている。
ルプレート１１との境界領域において、ストレージノー
ド層間絶縁膜４内に位置するストレージノード８の外径
（φＷ２）の方が、セルプレート１１に接するストレー
ジノード８の外径（φＷ１）よりも大きくなるように設
けられている。
【００３１】セルプレート１１の上には、このセルプレ
ート１１を覆うように、第３層間絶縁膜１２が形成さ
れ、この第３層間絶縁膜１２を貫通するコンタクトホー
ル１２ａに埋め込まれるコンタクトプラグ１４により、
第３層間絶縁膜１２に設けられるアルミ配線１６と電気
的に接続されている。
ート１１を覆うように、第３層間絶縁膜１２が形成さ
れ、この第３層間絶縁膜１２を貫通するコンタクトホー
ル１２ａに埋め込まれるコンタクトプラグ１４により、
第３層間絶縁膜１２に設けられるアルミ配線１６と電気
的に接続されている。
【００３２】一方、周辺領域においては、第２接続領域
としてのビットライン２が、層間絶縁膜１の中に設けら
れている。また、この層間絶縁膜１の上には、ストレー
ジノード層間絶縁膜４、第２層間絶縁膜６、および、第
３層間絶縁膜１２が設けられている。
としてのビットライン２が、層間絶縁膜１の中に設けら
れている。また、この層間絶縁膜１の上には、ストレー
ジノード層間絶縁膜４、第２層間絶縁膜６、および、第
３層間絶縁膜１２が設けられている。
【００３３】また、ストレージノード層間絶縁膜４、第
２層間絶縁膜６、および、第３接続領域１２には、ビッ
トライン２にまで達し、ストレージノード層間絶縁膜
４、第２層間絶縁膜６、および、第３接続領域１２を貫
通する第２コンタクトホールが設けられている。この第
２コンタクトホールの層間絶縁膜１およびストレージノ
ード層間絶縁膜４に位置する領域１ａ，４ａには、第１
コンタクトプラグ５が設けられ、第２コンタクトホール
の第２層間絶縁膜６および第３層間絶縁膜１２に位置す
る領域６ａ，１２ａには、第２コンタクトプラグ１５が
設けられている。
２層間絶縁膜６、および、第３接続領域１２には、ビッ
トライン２にまで達し、ストレージノード層間絶縁膜
４、第２層間絶縁膜６、および、第３接続領域１２を貫
通する第２コンタクトホールが設けられている。この第
２コンタクトホールの層間絶縁膜１およびストレージノ
ード層間絶縁膜４に位置する領域１ａ，４ａには、第１
コンタクトプラグ５が設けられ、第２コンタクトホール
の第２層間絶縁膜６および第３層間絶縁膜１２に位置す
る領域６ａ，１２ａには、第２コンタクトプラグ１５が
設けられている。
【００３４】さらに、第２コンタクトホールにおいて
は、ストレージノード層間絶縁膜４と第２層間絶縁膜６
との接続領域において、ストレージノード層間絶縁膜４
の内径（φＨ２）の方が第２層間絶縁膜６の内径（φＨ
１）よりも大きくなるように設けられている。その結
果、第１コンタクトプラグ５の外径（φＨ２）の方が、
第２コンタクトプラグ１５の外径（φＨ１）よりも大き
く形成されている。
は、ストレージノード層間絶縁膜４と第２層間絶縁膜６
との接続領域において、ストレージノード層間絶縁膜４
の内径（φＨ２）の方が第２層間絶縁膜６の内径（φＨ
１）よりも大きくなるように設けられている。その結
果、第１コンタクトプラグ５の外径（φＨ２）の方が、
第２コンタクトプラグ１５の外径（φＨ１）よりも大き
く形成されている。
【００３５】また、第３層間絶縁膜１２の上には、アル
ミ配線１６が設けられ、第２コンタクトプラグ１５が電
気的に接続されている。
ミ配線１６が設けられ、第２コンタクトプラグ１５が電
気的に接続されている。
【００３６】（半導体装置の製造方法）次に、上記構造
からなる半導体装置の製造方法について、図２〜図９を
参照して説明する。
からなる半導体装置の製造方法について、図２〜図９を
参照して説明する。
【００３７】まず、図２を参照して、メモリセル領域の
所定位置にビットライン２およびストレージノードコン
タクト３が埋め込まれ、周辺領域の所定位置にビットラ
イン２が埋め込まれた、層間絶縁膜１の表面にストレー
ジノード層間絶縁膜４として、膜厚さ５００ｎｍ〜７０
０ｎｍ程度のＢＰＴＥＯＳ膜を成膜する。その後、写真
製版技術を用いて、ストレージノード層間絶縁膜４のビ
ットライン２の上方に第２コンタクトホールを構成する
開口部４ａを形成する。開口幅（φＨ２）は、０．３μ
ｍ〜０．４μｍ程度である。
所定位置にビットライン２およびストレージノードコン
タクト３が埋め込まれ、周辺領域の所定位置にビットラ
イン２が埋め込まれた、層間絶縁膜１の表面にストレー
ジノード層間絶縁膜４として、膜厚さ５００ｎｍ〜７０
０ｎｍ程度のＢＰＴＥＯＳ膜を成膜する。その後、写真
製版技術を用いて、ストレージノード層間絶縁膜４のビ
ットライン２の上方に第２コンタクトホールを構成する
開口部４ａを形成する。開口幅（φＨ２）は、０．３μ
ｍ〜０．４μｍ程度である。
【００３８】次に、図３を参照して、開口部４ａ内に、
ＴｉＮ／Ｔｉを堆積した後、タングステン（Ｗ）をＣＶ
Ｄ法により堆積し、表面をＣＭＰ処理により平坦化し
て、第１コンタクトプラグ５を形成する。
ＴｉＮ／Ｔｉを堆積した後、タングステン（Ｗ）をＣＶ
Ｄ法により堆積し、表面をＣＭＰ処理により平坦化し
て、第１コンタクトプラグ５を形成する。
【００３９】次に、図４を参照して、ストレージノード
層間絶縁膜４の上に、第２層間絶縁膜６として、膜厚さ
１０００ｎｍ〜１２００ｎｍ程度のＴＥＯＳ酸化膜を成
膜する。その後、第２層間絶縁膜６の上に、所定の開口
パターンを有するレジスト膜７を形成し、ドライエッチ
ングにより、ストレージノードコンタクト３に通じる第
１コンタクトホール４ｂ，６ａを形成する。このときの
エッチャントとしては、Ｃ5Ｆ8等が用いられる。
層間絶縁膜４の上に、第２層間絶縁膜６として、膜厚さ
１０００ｎｍ〜１２００ｎｍ程度のＴＥＯＳ酸化膜を成
膜する。その後、第２層間絶縁膜６の上に、所定の開口
パターンを有するレジスト膜７を形成し、ドライエッチ
ングにより、ストレージノードコンタクト３に通じる第
１コンタクトホール４ｂ，６ａを形成する。このときの
エッチャントとしては、Ｃ5Ｆ8等が用いられる。
【００４０】次に、図５を参照して、レジスト膜７を除
去した後、第２層間絶縁膜に設けられる第１コンタクト
ホール６ａの開口よりも、ストレージノード層間絶縁膜
４に設けられる第１コンタクトホール４ｂの開口が大き
くなるように、ウエットエッチングにより、エッチング
処理を行なう。このときエッチャントしてＢＨＦ（バッ
ファード弗酸）等が用いられ、この場合のストレージノ
ード層間絶縁膜４と第２層間絶縁膜とのエッチング比
は、２：１である。その結果、第１コンタクトホール４
ｂの方が多くエッチングされる。また、第１コンタクト
ホール４ｂ側の開口幅（φＷ２）は、０．２μｍ程度で
あり、第２層間絶縁膜側の開口幅（φＷ１）は、０．１
５μｍ程度となる。
去した後、第２層間絶縁膜に設けられる第１コンタクト
ホール６ａの開口よりも、ストレージノード層間絶縁膜
４に設けられる第１コンタクトホール４ｂの開口が大き
くなるように、ウエットエッチングにより、エッチング
処理を行なう。このときエッチャントしてＢＨＦ（バッ
ファード弗酸）等が用いられ、この場合のストレージノ
ード層間絶縁膜４と第２層間絶縁膜とのエッチング比
は、２：１である。その結果、第１コンタクトホール４
ｂの方が多くエッチングされる。また、第１コンタクト
ホール４ｂ側の開口幅（φＷ２）は、０．２μｍ程度で
あり、第２層間絶縁膜側の開口幅（φＷ１）は、０．１
５μｍ程度となる。
【００４１】次に、図６を参照して、第１コンタクトホ
ール４ｂ，６ａの内面および第２層間絶縁膜６の表面を
覆うように、不純物がドープされたポリシリコン８を膜
厚さ３０ｎｍ〜４０ｎｍ程度の堆積し、その後、表面の
粗面化処理を行なう。その後、第１コンタクトホール４
ｂ，６ａの内面にのみ、レジスト膜９を形成する。
ール４ｂ，６ａの内面および第２層間絶縁膜６の表面を
覆うように、不純物がドープされたポリシリコン８を膜
厚さ３０ｎｍ〜４０ｎｍ程度の堆積し、その後、表面の
粗面化処理を行なう。その後、第１コンタクトホール４
ｂ，６ａの内面にのみ、レジスト膜９を形成する。
【００４２】次に、図７を参照して、第２層間絶縁膜６
の表面を覆うポリシリコン８のみをエッチバック法によ
り取り除き、その後、第１コンタクトホール４ｂ，６ａ
内のレジスト膜９を除去する。これにより、ストレージ
ノード８が完成する。
の表面を覆うポリシリコン８のみをエッチバック法によ
り取り除き、その後、第１コンタクトホール４ｂ，６ａ
内のレジスト膜９を除去する。これにより、ストレージ
ノード８が完成する。
【００４３】次に、図８を参照して、メモリセル領域の
み露出するように、第２層間絶縁膜６の上に、レジスト
膜１０を形成し、このレジスト膜１０をマスクにして、
ストレージノード層間絶縁膜４の表面が露出するよう
に、メモリセル領域の第２層間絶縁膜６のみを除去す
る。第２層間絶縁膜６の除去には、ウエットエッチング
法が用いられ、エッチャントしてＢＨＦ等が用いられ
る。これにより、図示するように、ストレージノード層
間絶縁膜４の表面からストレージノード８の円筒部分が
突出する状態となる。
み露出するように、第２層間絶縁膜６の上に、レジスト
膜１０を形成し、このレジスト膜１０をマスクにして、
ストレージノード層間絶縁膜４の表面が露出するよう
に、メモリセル領域の第２層間絶縁膜６のみを除去す
る。第２層間絶縁膜６の除去には、ウエットエッチング
法が用いられ、エッチャントしてＢＨＦ等が用いられ
る。これにより、図示するように、ストレージノード層
間絶縁膜４の表面からストレージノード８の円筒部分が
突出する状態となる。
【００４４】次に、図９を参照して、レジスト膜１０を
除去した後、誘電体膜として、Ｔａ２０５を膜厚さ７ｎ
ｍ〜８ｎｍ程度、ＣＶＤ法により堆積する（図示省
略）。その後、セルプレート１１として、ＴｉＮ／Ｔｉ
を膜厚さ９０ｎｍ〜１００ｎｍ程度、ＣＶＤ法により堆
積し、所定形状にパターニングを行なう。
除去した後、誘電体膜として、Ｔａ２０５を膜厚さ７ｎ
ｍ〜８ｎｍ程度、ＣＶＤ法により堆積する（図示省
略）。その後、セルプレート１１として、ＴｉＮ／Ｔｉ
を膜厚さ９０ｎｍ〜１００ｎｍ程度、ＣＶＤ法により堆
積し、所定形状にパターニングを行なう。
【００４５】その後、セルプレート１１および露出する
第２層間絶縁膜６の表面を覆うように、ＴＥＯＳ酸化膜
からなる第３層間絶縁膜１２を、膜厚さ３００ｎｍ〜４
００ｎｍ程度形成する。
第２層間絶縁膜６の表面を覆うように、ＴＥＯＳ酸化膜
からなる第３層間絶縁膜１２を、膜厚さ３００ｎｍ〜４
００ｎｍ程度形成する。
【００４６】その後、第３層間絶縁膜１２の上に、セル
プレート１１および第１コンタクトプラグ５の上方に開
口部１３ａ，１３ｂを有するレジスト膜１３を形成し、
このレジスト膜１３をマスクにして、セルプレート１１
および第１コンタクトプラグ５に通じるコンタクトホー
ル１２ａ，６ｂ，１２ｂを、第２層間絶縁膜６および第
３層間絶縁膜１２に形成する。このとき、第１コンタク
トプラグ５に通じるコンタクトホールの開口において
は、既に、第１コンタクトプラグ５が設けられているこ
とから、従来に比べ開口すべきコンタクトホール長さ
（ｈ１）が短くなり、アスペクト比の改善が図られてい
る。コンタクトホール６ｂ，１２ｂの開口幅（φＨ１）
は、０．２μｍ程度である。
プレート１１および第１コンタクトプラグ５の上方に開
口部１３ａ，１３ｂを有するレジスト膜１３を形成し、
このレジスト膜１３をマスクにして、セルプレート１１
および第１コンタクトプラグ５に通じるコンタクトホー
ル１２ａ，６ｂ，１２ｂを、第２層間絶縁膜６および第
３層間絶縁膜１２に形成する。このとき、第１コンタク
トプラグ５に通じるコンタクトホールの開口において
は、既に、第１コンタクトプラグ５が設けられているこ
とから、従来に比べ開口すべきコンタクトホール長さ
（ｈ１）が短くなり、アスペクト比の改善が図られてい
る。コンタクトホール６ｂ，１２ｂの開口幅（φＨ１）
は、０．２μｍ程度である。
【００４７】その後、レジスト膜１３を除去し、コンタ
クトホール１２ａ，６ｂ，１２ｂ内にそれぞれ、膜厚さ
２０ｎｍ〜２５ｎｍ程度のＴｉＮ／ＴｉをＣＶＤ法によ
り堆積し、さらに、膜厚さ３００ｎｍ〜４００ｎｍ程度
のタングステンをＣＶＤ法により堆積し、表面をＣＭＰ
法により平坦化処理して、図１に示す、コンタクトプラ
グ１４，１５を形成する。その後、第３層間絶縁膜１２
の上にコンタクトプラグ１４，１５に電気的に接続する
アルミ配線層１６を形成する。
クトホール１２ａ，６ｂ，１２ｂ内にそれぞれ、膜厚さ
２０ｎｍ〜２５ｎｍ程度のＴｉＮ／ＴｉをＣＶＤ法によ
り堆積し、さらに、膜厚さ３００ｎｍ〜４００ｎｍ程度
のタングステンをＣＶＤ法により堆積し、表面をＣＭＰ
法により平坦化処理して、図１に示す、コンタクトプラ
グ１４，１５を形成する。その後、第３層間絶縁膜１２
の上にコンタクトプラグ１４，１５に電気的に接続する
アルミ配線層１６を形成する。
【００４８】（作用効果）以上、本実施の形態における
半導体装置およびその製造方法によれば、メモリセル領
域においては、ウエットエッチャントに対するウエット
エッチング比を利用して下層に位置するストレージノー
ド層間絶縁膜４に形成されるコンタクトホール４ｂの内
径を大きく形成することを可能としている。その結果、
従来のドライエッチングにおける、コンタクトホール形
成時におけるアスペクト比が大きいことによる、コンタ
クトホール形成の困難性を回避することができる。
半導体装置およびその製造方法によれば、メモリセル領
域においては、ウエットエッチャントに対するウエット
エッチング比を利用して下層に位置するストレージノー
ド層間絶縁膜４に形成されるコンタクトホール４ｂの内
径を大きく形成することを可能としている。その結果、
従来のドライエッチングにおける、コンタクトホール形
成時におけるアスペクト比が大きいことによる、コンタ
クトホール形成の困難性を回避することができる。
【００４９】また、このコンタクトホール４ｂの領域に
おいて、この領域におけるストレージノード８、誘電体
膜およびセルプレート１１から構成されるキャパシタの
容量を増大させることを可能とし、このキャパシタが適
用されるＤＲＡＭのリフレッシュ特性を向上させること
が可能になる。
おいて、この領域におけるストレージノード８、誘電体
膜およびセルプレート１１から構成されるキャパシタの
容量を増大させることを可能とし、このキャパシタが適
用されるＤＲＡＭのリフレッシュ特性を向上させること
が可能になる。
【００５０】さらに、ストレージノード層間絶縁膜４と
第２層間絶縁膜６とのウエットエッチャントに対するウ
エットエッチング比を積極的に異ならせていることか
ら、第２層間絶縁膜６のみを容易に除去できる工程が採
用され、ストレージノード８の円筒形状部分の外周面領
域を使用するシリンダタイプのキャパシタの形成が容易
となる。
第２層間絶縁膜６とのウエットエッチャントに対するウ
エットエッチング比を積極的に異ならせていることか
ら、第２層間絶縁膜６のみを容易に除去できる工程が採
用され、ストレージノード８の円筒形状部分の外周面領
域を使用するシリンダタイプのキャパシタの形成が容易
となる。
【００５１】また、すべてのストレージノード８の円筒
形状部分を露出させた場合には、強度不足によりストレ
ージノード８が倒れるおそれがあったが、円筒の途中ま
でストレージノード層間絶縁膜４を容易に残存させてお
くことができるため、ストレージノード８の倒れを回避
することが可能となる。
形状部分を露出させた場合には、強度不足によりストレ
ージノード８が倒れるおそれがあったが、円筒の途中ま
でストレージノード層間絶縁膜４を容易に残存させてお
くことができるため、ストレージノード８の倒れを回避
することが可能となる。
【００５２】また、周辺領域においては、第２層間絶縁
膜６を形成する前にコンタクトプラグ５を形成し、第２
層間絶縁膜６を形成した後にコンタクトプラグ１５を形
成するステップを採用していることから、コンタクトプ
ラグ５の形成およびコンタクトプラグ１５の形成におい
て、低アスペクト比における形成が可能となる。
膜６を形成する前にコンタクトプラグ５を形成し、第２
層間絶縁膜６を形成した後にコンタクトプラグ１５を形
成するステップを採用していることから、コンタクトプ
ラグ５の形成およびコンタクトプラグ１５の形成におい
て、低アスペクト比における形成が可能となる。
【００５３】（実施の形態２）次に、図１０〜図１３を
参照して、本実施の形態における半導体装置の構造およ
び製造方法について説明する。なお、図１０は本実施の
形態における半導体装置の構造を示す断面図であり、図
１１および図１２は、本実施の形態における半導体装置
の製造方法を示す、第１および第２工程断面図である。
参照して、本実施の形態における半導体装置の構造およ
び製造方法について説明する。なお、図１０は本実施の
形態における半導体装置の構造を示す断面図であり、図
１１および図１２は、本実施の形態における半導体装置
の製造方法を示す、第１および第２工程断面図である。
【００５４】（半導体装置の構造）まず、図１０を参照
して、本実施の形態における半導体装置の構造について
説明する。半導体装置の基本的構造は、上記実施の形態
１で説明した半導体装置と同じであるため、同一部分に
つては、同一の参照番号を付し、詳細な説明は省略す
る。
して、本実施の形態における半導体装置の構造について
説明する。半導体装置の基本的構造は、上記実施の形態
１で説明した半導体装置と同じであるため、同一部分に
つては、同一の参照番号を付し、詳細な説明は省略す
る。
【００５５】上記実施の形態１で説明した半導体装置と
構造上の相違点は、ストレージノード層間絶縁膜４とセ
ルプレート１１と間、ストレージノード層間絶縁膜４と
第２層間絶縁膜６と間に、エッチングストッパ膜として
の窒化膜２０が設けられている点にある。
構造上の相違点は、ストレージノード層間絶縁膜４とセ
ルプレート１１と間、ストレージノード層間絶縁膜４と
第２層間絶縁膜６と間に、エッチングストッパ膜として
の窒化膜２０が設けられている点にある。
【００５６】（半導体装置の製造方法）次に、上記構造
からなる半導体装置の製造方法について、図１１および
図１２を参照して説明する。
からなる半導体装置の製造方法について、図１１および
図１２を参照して説明する。
【００５７】まず、図１１を参照して、上記実施の形態
１の場合と同様に、メモリセル領域の所定位置にビット
ライン２およびストレージノードコンタクト３が埋め込
まれ、周辺領域の所定位置にビットライン２が埋め込ま
れた、層間絶縁膜１の表面にストレージノード層間絶縁
膜４として、膜厚さ５００ｎｍ〜７００ｎｍ程度のＢＰ
ＴＥＯＳ膜を成膜する。その後、写真製版技術を用い
て、ストレージノード層間絶縁膜４のビットライン２の
上方に第２コンタクトホールを構成する開口部４ａを形
成する。開口幅（φＨ２）は、０．３μｍ〜０．４μｍ
程度である。
１の場合と同様に、メモリセル領域の所定位置にビット
ライン２およびストレージノードコンタクト３が埋め込
まれ、周辺領域の所定位置にビットライン２が埋め込ま
れた、層間絶縁膜１の表面にストレージノード層間絶縁
膜４として、膜厚さ５００ｎｍ〜７００ｎｍ程度のＢＰ
ＴＥＯＳ膜を成膜する。その後、写真製版技術を用い
て、ストレージノード層間絶縁膜４のビットライン２の
上方に第２コンタクトホールを構成する開口部４ａを形
成する。開口幅（φＨ２）は、０．３μｍ〜０．４μｍ
程度である。
【００５８】次に、図１２を参照して、開口部４ａ内
に、ＴｉＮ／Ｔｉを堆積した後、タングステン（Ｗ）を
ＣＶＤ法により堆積し、表面をＣＭＰ処理により平坦化
して、第１コンタクトプラグ５を形成する。その後、ス
トレージノード層間絶縁膜４の表面に、膜厚さ５０ｎｍ
〜７０ｎｍ程度のエッチングストッパ膜としての窒化膜
２０を成膜する。
に、ＴｉＮ／Ｔｉを堆積した後、タングステン（Ｗ）を
ＣＶＤ法により堆積し、表面をＣＭＰ処理により平坦化
して、第１コンタクトプラグ５を形成する。その後、ス
トレージノード層間絶縁膜４の表面に、膜厚さ５０ｎｍ
〜７０ｎｍ程度のエッチングストッパ膜としての窒化膜
２０を成膜する。
【００５９】その後の製造工程は、図４〜図９に示し
た、上記実施の形態１の場合と同様の工程を採用するこ
とにより、図１０に示す本実施の形態の半導体装置が完
成する。
た、上記実施の形態１の場合と同様の工程を採用するこ
とにより、図１０に示す本実施の形態の半導体装置が完
成する。
【００６０】（作用効果）以上、本実施の形態における
半導体装置およびその製造方法によれば、上記実施の形
態１の場合と同様の作用効果を得ることができる。さら
に、本実施の形態においては、メモリセル領域におい
て、ストレージノード層間絶縁膜４の表面に、窒化膜２
０を成膜していることから、図８に示す第２層間絶縁膜
６の除去時に、窒化膜２０がエッチングストッパの役目
となり、実施の形態１の場合よりもさらに容易に、第２
層間絶縁膜６のみの除去を可能としている。
半導体装置およびその製造方法によれば、上記実施の形
態１の場合と同様の作用効果を得ることができる。さら
に、本実施の形態においては、メモリセル領域におい
て、ストレージノード層間絶縁膜４の表面に、窒化膜２
０を成膜していることから、図８に示す第２層間絶縁膜
６の除去時に、窒化膜２０がエッチングストッパの役目
となり、実施の形態１の場合よりもさらに容易に、第２
層間絶縁膜６のみの除去を可能としている。
【００６１】また、周辺領域においても、窒化膜２０
が、第１コンタクトプラグ５へのコンタクトホール形成
時のエッチングストッパの役目となり、容易にエッチン
グ制御を行なうことが可能となる。
が、第１コンタクトプラグ５へのコンタクトホール形成
時のエッチングストッパの役目となり、容易にエッチン
グ制御を行なうことが可能となる。
【００６２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではない。本発明の範
囲は上記した実施の形態ではなくて特許請求の範囲によ
って画定され、特許請求の範囲と均等の意味および範囲
内でのすべての変更が含まれる。
の点で例示であって制限的なものではない。本発明の範
囲は上記した実施の形態ではなくて特許請求の範囲によ
って画定され、特許請求の範囲と均等の意味および範囲
内でのすべての変更が含まれる。
【００６３】
【発明の効果】この発明に基づいた半導体装置の製造方
法およびその方法により製造した半導体装置によれば、
ウエットエッチャントに対するウエットエッチング比を
利用して下層に位置する第１層間絶縁膜に形成される第
１コンタクトホールの内径を大きく形成することを可能
としている。その結果、従来のドライエッチングにおけ
る、コンタクトホール形成時におけるアスペクト比が大
きいことによる、コンタクトホール形成の困難性を回避
することを可能としている。
法およびその方法により製造した半導体装置によれば、
ウエットエッチャントに対するウエットエッチング比を
利用して下層に位置する第１層間絶縁膜に形成される第
１コンタクトホールの内径を大きく形成することを可能
としている。その結果、従来のドライエッチングにおけ
る、コンタクトホール形成時におけるアスペクト比が大
きいことによる、コンタクトホール形成の困難性を回避
することを可能としている。
【図１】 この発明に基づいた実施の形態１における半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図２】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第１工程断面図である。
導体装置の製造方法を示す第１工程断面図である。
【図３】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第２工程断面図である。
導体装置の製造方法を示す第２工程断面図である。
【図４】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第３工程断面図である。
導体装置の製造方法を示す第３工程断面図である。
【図５】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第４工程断面図である。
導体装置の製造方法を示す第４工程断面図である。
【図６】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第５工程断面図である。
導体装置の製造方法を示す第５工程断面図である。
【図７】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第６工程断面図である。
導体装置の製造方法を示す第６工程断面図である。
【図８】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第７工程断面図である。
導体装置の製造方法を示す第７工程断面図である。
【図９】 この発明に基づいた実施の形態１における半
導体装置の製造方法を示す第８工程断面図である。
導体装置の製造方法を示す第８工程断面図である。
【図１０】 この発明に基づいた実施の形態２における
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図１１】 この発明に基づいた実施の形態２における
半導体装置の製造方法を示す第１工程断面図である。
半導体装置の製造方法を示す第１工程断面図である。
【図１２】 この発明に基づいた実施の形態２における
半導体装置の製造方法を示す第２工程断面図である。
半導体装置の製造方法を示す第２工程断面図である。
【図１３】 従来の技術における半導体装置の構造を示
す断面図である。
す断面図である。
１ 層間絶縁膜、２ ビットライン、３ ストレージノ
ードコンタクト、４ストレージノード層間絶縁膜、４ｂ
第１コンタクトホール、５ 第１コンタクトプラグ、
６ 第２層間絶縁膜、８ ストレージノード、１１ セ
ルプレート、１２ 第３層間絶縁膜、１２ａ コンタク
トホール、１４ コンタクトプラグ、１５ 第２コンタ
クトプラグ、１６ アルミ配線、２０ 窒化膜。
ードコンタクト、４ストレージノード層間絶縁膜、４ｂ
第１コンタクトホール、５ 第１コンタクトプラグ、
６ 第２層間絶縁膜、８ ストレージノード、１１ セ
ルプレート、１２ 第３層間絶縁膜、１２ａ コンタク
トホール、１４ コンタクトプラグ、１５ 第２コンタ
クトプラグ、１６ アルミ配線、２０ 窒化膜。
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Ｆターム(参考） 5F033 JJ18 JJ19 JJ23 NN06 NN07
NN37 PP06 QQ19 QQ25 QQ37
QQ48 RR04 RR06 RR15 SS04
TT02 VV16
5F083 AD24 AD48 AD49 AD62 JA06
JA36 JA39 JA40 JA56 KA19
MA06 MA16 MA17 MA20 PR03
PR05 PR06 PR40 PR42 PR52
Claims (6)
- 【請求項１】 メモリセル領域および周辺領域を有し、
前記メモリセル領域には、所定の第１接続領域に電気的
に接続される下部電極と、前記下部電極に対して誘電体
膜を介在して設けられる上部電極とを備える、半導体装
置の製造方法であって、 前記第１接続領域の上に第１層間絶縁膜を形成する工程
と、 前記第１層間絶縁膜の上に、所定のウエットエッチャン
トに対するウエットエッチング比が、前記第１層間絶縁
膜よりも大きい第２層間絶縁膜を形成する工程と、 前記メモリセル領域において、前記第１層間絶縁膜およ
び前記第２層間絶縁膜を貫通し、前記第１接続領域にま
で達するとともに、前記第１層間絶縁膜と前記第２層間
絶縁膜との接続領域において、前記第１層間絶縁膜の内
径の方が前記第２層間絶縁膜の内径よりも大きくなるよ
うに設けられる第１コンタクトホールを形成する工程
と、 前記第１コンタクトホールの内面に沿って、円筒状に下
部電極を形成する工程と、 前記メモリセル領域において、前記第２層間絶縁膜のみ
を除去する工程と、 前記下部電極に対して誘電体膜を介在し、前記下部電極
の内周面を埋め込むとともに、外周面を取囲むように上
部電極を形成する工程と、を備える、半導体装置の製造
方法。 - 【請求項２】 前記上部電極および前記第２層間絶縁膜
を覆う第３層間絶縁膜を形成する工程を有し、 前記周辺領域において、前記第１層間絶縁膜よりも下方
の位置にあらかじめ第２接続領域を形成する工程を有
し、 前記第１層間絶縁膜を形成した後に、前記第２接続領域
にまで達するコンタクトホールを形成し、このコンタク
トホール内に第１コンタクトプラグを形成する工程を有
し、 前記第３層間絶縁膜を形成した後に、前記第１コンタク
トプラグにまで達し、前記第２層間絶縁膜および前記第
３接続領域を貫通するコンタクトホールを形成し、この
コンタクトホール内に第２コンタクトプラグを形成する
工程を有する、請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記第１層間絶縁膜と前記第２層間絶縁
膜との間に、エッチングストッパ膜を形成する工程をさ
らに備える、請求項１または２に記載の半導体装置の製
造方法。 - 【請求項４】 メモリセル領域および周辺領域を有し、
前記メモリセル領域には、所定の第１接続領域に電気的
に接続される下部電極と、前記下部電極に対して誘電体
膜を介在して設けられる上部電極とを備える、半導体装
置であって、 前記メモリセル領域において、 前記第１接続領域の上に設けられる第１層間絶縁膜と、 前記周辺領域において、前記第１層間絶縁膜の上に設け
られる第２層間絶縁膜と、 前記第１接続領域にまで達し、前記第１層間絶縁膜を貫
通する第１コンタクトホールと、 前記第１コンタクトホールの内面に沿うとともに、前記
第１層間絶縁膜の上面から上方に向かって突出するよう
に、円筒状に設けられる下部電極と、 前記下部電極に対して誘電体膜を介在し、前記下部電極
の内周面を埋め込むとともに、外周面を取囲むように設
けられる上部電極とを備え、 前記第１層間絶縁膜と前記上部電極との境界領域におい
て、前記第１層間絶縁膜内に位置する前記下部電極の外
径の方が、前記上部電極に接する前記下部電極の外径よ
りも大きくなるように設けられる、半導体装置。 - 【請求項５】 前記上部電極および前記第２層間絶縁膜
を覆う第３層間絶縁膜を有し、 前記周辺領域の前記第１層間絶縁膜よりも下方の位置に
第２接続領域を有し、 前記第２接続領域にまで達し、前記第１層間絶縁膜、前
記第２層間絶縁膜、および、前記第３接続領域を貫通す
る第２コンタクトホールが設けられるとともに、前記第
２コンタクトホールの前記第１層間絶縁膜に位置する領
域には、第１コンタクトプラグが設けられ、前記第２コ
ンタクトホールの前記第２層間絶縁膜および前記第３層
間絶縁膜に位置する領域には、第２コンタクトプラグが
設けられ、 前記第２コンタクトホールにおいては、前記第１層間絶
縁膜と前記第２層間絶縁膜との接続領域において、前記
第１層間絶縁膜の内径の方が前記第２層間絶縁膜の内径
よりも大きくなるように設けられる、請求項４に記載の
半導体装置。 - 【請求項６】 前記第１層間絶縁膜と前記第２層間絶縁
膜との間に、エッチングストッパ膜をさらに備える、請
求項４または５に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002032504A JP2003234419A (ja) | 2002-02-08 | 2002-02-08 | 半導体装置の製造方法およびその方法により製造された半導体装置 |
| US10/212,259 US6511878B1 (en) | 2002-02-08 | 2002-08-06 | Manufacturing method for semiconductor device with a larger contact hole opening |
| TW091122482A TW564490B (en) | 2002-02-08 | 2002-09-30 | Manufacturing method for semiconductor device and semiconductor device manufactured according to the method |
| KR10-2002-0060899A KR100455867B1 (ko) | 2002-02-08 | 2002-10-07 | 반도체 장치의 제조 방법 및 그 방법에 의해 제조한반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002032504A JP2003234419A (ja) | 2002-02-08 | 2002-02-08 | 半導体装置の製造方法およびその方法により製造された半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003234419A true JP2003234419A (ja) | 2003-08-22 |
Family
ID=19192519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002032504A Pending JP2003234419A (ja) | 2002-02-08 | 2002-02-08 | 半導体装置の製造方法およびその方法により製造された半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP2003234419A (ja) |
| KR (1) | KR100455867B1 (ja) |
| TW (1) | TW564490B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229097A (ja) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | キャパシターの製造方法及びキャパシターアレー |
| JP2006013516A (ja) * | 2004-06-24 | 2006-01-12 | Samsung Electronics Co Ltd | 半導体メモリ素子の製造方法 |
Families Citing this family (8)
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|---|---|---|---|---|
| KR100388682B1 (ko) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| KR100672816B1 (ko) * | 2004-03-16 | 2007-01-22 | 삼성전자주식회사 | 반도체 메모리 장치의 캐패시터 형성방법 |
| US8255992B2 (en) * | 2006-01-18 | 2012-08-28 | Webroot Inc. | Method and system for detecting dependent pestware objects on a computer |
| US7687343B2 (en) * | 2006-12-04 | 2010-03-30 | Qimonda Ag | Storage capacitor, a memory device and a method of manufacturing the same |
| KR100974056B1 (ko) * | 2008-06-26 | 2010-08-04 | 이근태 | 히팅 롤브러쉬 |
| KR101145334B1 (ko) * | 2010-05-31 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
| US10403572B2 (en) | 2016-11-02 | 2019-09-03 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor package including the same |
| JP7338975B2 (ja) * | 2018-02-12 | 2023-09-05 | 三星電子株式会社 | 半導体メモリ素子 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3227919B2 (ja) | 1993-07-30 | 2001-11-12 | ソニー株式会社 | スタック型ｄｒａｍおよびその製造方法 |
| JP2001102541A (ja) | 1999-09-28 | 2001-04-13 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JP3595231B2 (ja) * | 1999-12-28 | 2004-12-02 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6383868B1 (en) * | 2000-08-31 | 2002-05-07 | Micron Technology, Inc. | Methods for forming contact and container structures, and integrated circuit devices therefrom |
| JP4651169B2 (ja) * | 2000-08-31 | 2011-03-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-02-08 JP JP2002032504A patent/JP2003234419A/ja active Pending
- 2002-08-06 US US10/212,259 patent/US6511878B1/en not_active Expired - Fee Related
- 2002-09-30 TW TW091122482A patent/TW564490B/zh not_active IP Right Cessation
- 2002-10-07 KR KR10-2002-0060899A patent/KR100455867B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229097A (ja) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | キャパシターの製造方法及びキャパシターアレー |
| JP2006013516A (ja) * | 2004-06-24 | 2006-01-12 | Samsung Electronics Co Ltd | 半導体メモリ素子の製造方法 |
Also Published As
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|---|---|
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| TW564490B (en) | 2003-12-01 |
| KR20030067460A (ko) | 2003-08-14 |
| US6511878B1 (en) | 2003-01-28 |
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