KR100360414B1

KR100360414B1 - 트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극형성방법

Info

Publication number: KR100360414B1
Application number: KR1020010000674A
Authority: KR
Inventors: 장세명
Original assignee: 삼성전자 주식회사
Priority date: 2001-01-05
Filing date: 2001-01-05
Publication date: 2002-11-13
Anticipated expiration: 2021-01-05
Also published as: US20020090779A1; KR20020057698A; US6458653B1

Abstract

실리더형 커패시터 하부전극을 형성할 때에 에치 스큐(etch skew) 및 트윈 비트(twin bit) 결함을 방지하는 방법에 관해 개시한다. 이를 위해 본 발명은, 하부구조가 형성된 반도체 기판에 희생산화막을 형성하고 일부를 식각하여 실린더형 커패시터를 형성하기 위한 제1 개구부를 형성한 후, 제1 개구부의 측벽 경사각도를 개선하고, 에치 스큐를 개선하고, 트윈 비트 결함을 억제하는 역할을 수행하는 측벽충진막을 증착한 후에 실린더형 커패시터 하부전극을 형성한다. 상기 측벽충진막은 갭필(gap-fill) 특성이 우수한 막질인 것이 적합하다.

Description

트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극 형성방법{Method for forming a lower electrode of cylinder type capacitor preventing a twin bit failure}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 메모리 소자 혹은 MDL(Merged DRAM Logic) 소자의 실린더형 커패시터 형성방법에 관한 것이다.

반도체 소자의 집적도가 높아짐에 따라 디자인 룰(design rule)은 축소하고 반도체 소자의 구조 역시 3차원적으로 입체화되어 간다. 특히 DRAM과 같은 메모리 소자에 있어서는, 고집적화 및 패턴 미세화가 급진전됨에 따라 커패시터 하부전극간의 피치(pitch)는 점점 감소하게 된다. 그러나, DRAM 소자를 구동하기 위하여 요구되는 커패시턴스 값은, 소프트 에러(soft error)등의 장애 요인 때문에 하부전극의 피치가 줄어드는 비율과 같은 정도로 감소되지 않는다.

따라서, 문제되는 커패시턴스 값을 증대시키기 위하여 현재 사용중에 있는 대부분의 DRAM 소자는, 소자 내부에 적용되는 커패시터의 구조를 3차원적으로 입체화하여 커패시턴스를 증가시키는 방법을 사용하고 있다. 3차원적으로 입체화된 커패시터의 종류는 핀형(Pin type), 트랜치형(Trench type), 스택형(Stack type) 및 실린더형(Cyclinder type) 등으로 다양하지만, 그 대표적인 형태가 실린더형 커패시터이다.

도 1 및 도 2는 종래 기술에 의한 실린더형 커패시터 하부전극 형성방법 및 그 문제점을 설명하기 위해 도시한 단면도이고, 도 3은 평면도이다.

도 1을 참조하면, 반도체 기판(10)에 트랜지스터 및 비트 라인(bit line)과 같은 하부구조(미도시)의 형성을 완성하고, 층간절연막(12)을 증착하고, 실린더형 커패시터와 연결되는 도전영역인 매몰 콘택(BC: Buried Contact, 14)을 형성한다.이어서, 상기 반도체 기판 위에 버퍼막(16)과 식각정지층(18)을 순차적으로 형성한다.

그 후, 상기 식각정지층(18)이 형성된 반도체 기판 위에 실린더형 커패시터를 형성하기 위한 희생산화막(20)을 두꺼운 두께로 형성한다. 계속해서, 상기 희생산화막(20)이 형성된 반도체 기판에 포토레지스트 패턴(22)을 이용한 식각공정을 진행함으로써, 실린더형 커패시터가 형성될 영역인 제1 개구부(24)를 형성한다.

그러나, 상기 제1 개구부(24)를 형성하는 희생산화막 식각공정에서, 식각부산물(26)이 제1 개구부(24)의 상부에 형성됨으로 인하여 이방성 건식식각이 곧게 이루어지지 못하고, 휘어지는 에치 스큐(etch skew, A의 점선부분)가 발생하게 된다.

도 2를 참조하면, 상기 에치 스큐(etch skew)가 발생된 반도체 기판에 상기 식각정지층(18)과 버퍼막(16) 일부를 더 식각하여 제1 개구부를 아래방향으로 더 연장시킴으로써, 실린더형 커패시터가 전기적으로 연결될 도전영역인 매몰 콘택(14) 상부를 노출시킨다.

이어서, 상기 반도체 기판 위에 일정한 두께를 갖는 실린더형 하부전극(28)을 블랭킷(blanket) 방식으로 증착시킨다. 이어서, 화학 기계적 연마(CMP: Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행하여 상기 희생산화막(20) 위에 있는 실린더형 하부전극(28) 일부를 제거함으로써 실린더형 하부전극(28)을 각각 분리한다. 마지막으로 상기 희생산화막을 습식식각으로 제거하여 실린더형 커패시터의 하부전극(28)을 완성한다.

도 3은 상기 실린더형 하부전극(28)이 형성된 후의 평면도로서, 좌측은 집적도가 높아지기 전, 정해진 면적의 반도체 기판(10) 내에 4개의 실린더형 하부전극(28)이 형성된 것을 나타내고, 우측은 집적도가 한 단계 높아진 후, 정해진 면적의 반도체 기판(10) 내에 5개의 실린더형 하부전극이 형성된 모습을 보여준다. 즉, 집적도가 높아짐에 따라 실린더형 하부전극간의 피치가 t1에서 t2로 축소되고, 그 축소된 정도에 비례하여 실린더형 하부전극의 상단에서 인접하는 실린더형 하부전극끼리 브릿지(bridge)가 발생되는 트윈 비트 결함이 발생될 확률은 더욱 높아지게 된다.

따라서, 상술한 종래 기술에 의한 실린더형 커패시터 형성방법은 다음과 같은 문제점을 지니고 있다.

첫째, DRAM과 같은 메모리 소자가 고집적화 되면 될수록 일정한 면적내에서 형성해야 할 커패시터의 개수는 늘어난다. 이때, 실린더형 하부전극간의 간격은 점차 줄어들어 제1 개구부 상단에서 실린더형 하부전극끼리 서로 브릿지(bridge)가 발생하는 트윈 비트 결함(twin bit defect)이 발생할 확률이 높아진다.

둘째, 에치 스큐(etch skew)로 말미암아 실린더형 하부전극의 중간부분에서도 인접하는 실린더형 하부전극끼리 브릿지가 발생할 확률이 높아지게 된다. 결국, 실린더형 하부전극은 DRAM의 집적도가 높아질수록 그 높이가 높아지기 때문에, 실린더형 하부전극이 쓰러지는 결함이 발생하거나, 혹은 서로 붙는 트윈 비트 결함이 발생하거나, 미세하게 붙었다 떨어졌다 하는 것을 반복하는 마이크로 브릿지(Micro-bridge) 결함이 발생할 확률이 높아지게 된다.

본 발명이 이루고자 하는 기술적 과제는 측벽충진막을 커패시터 하부전극 형성전에 적용함으로써, 에치 스큐나 트윈 비트 결함을 억제할 수 있는 실린더형 커패시터의 하부전극 형성방법을 제공하는데 있다.

도 1 내지 도 3은 종래 기술에 의한 실리더형 커패시터 하부전극 형성방법 및 그 문제점을 설명하기 위해 도시한 도면들이다.

도 4 내지 도 13은 본 발명에 의한 실리더형 커패시터 하부전극 형성방법을 설명하기 위해 도시한 도면들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100: 반도체 기판, 102: 층간절연막,

106: 버퍼막(buffer layer), 108: 식각정지층(etch stopper),

110: 희생산화막, 112: 폴리실리콘 식각마스크,

114: 제1 개구부, 115: 측벽충진막 형성후 제1 개구부,

116: 측벽충진막, 118: 제2 개구부,

120: 식각부산물, 122: 실린더형 하부전극

상기 기술적 과제를 달성하기 위한 본 발명에 의한 실린더형 커패시터의 하부전극 형성방법은, 먼저 하부구조가 형성된 반도체 기판에 버퍼막과 식각정지층을 순차적으로 형성한다. 상기 버퍼막과 식각정지층이 형성된 반도체 기판 위에 희생산화막을 형성한다. 상기 식각정지층을 이용하여 상기 희생산화막의 일부를 식각하여 실린더형 커패시터를 형성하기 위한 제1 개구부를 형성한다. 상기 제1 개구부의 측벽 경사각도를 개선하는 측벽충진막을 증착한다. 상기 제1 개구부 아래의 상기 식각정지층과 상기 버퍼막을 식각하여 실린더형 커패시터가 연결되는 도전영역을 노출하는 제2 개구부를 형성한다. 상기 제2 개구부가 형성된 반도체 기판에 실린더형 하부전극을 블랭킷 방식으로 증착한다. 마지막으로 화학기계적 연마 혹은 에치백 공정으로 상기 실린더형 하부전극을 분리한다.

본 발명의 바람직한 실시예에 의하면, 상기 측벽충진막은 갭-필(gap-fill) 정도가 우수한 막질로서 화학기상증착(CVD) 방식으로 형성된 막질인 것이 적합하다.

바람직하게는, 상기 측벽충진막은 두께가 50-500Å 범위인 것이 적합하고, USG막(Undoped Silicate Glass layer) 혹은 HDP(High Density Plasma)로 만들어진산화막을 사용하는 것이 적합하다.

또한, 상기 실린더형 커패시터와 연결되는 도전영역은 매몰 콘택 혹은 트랜지스터의 소오스 영역(source region)일 수 있다.

본 발명에 따르면, 실린더형 커패시터를 형성하기 위한 제1 개구부를 식각한 후에 갭필(gap-fill) 능력이 우수한 측벽충진막을 추가로 형성하여, 제1 개구부의 식각경사도를 개선하고, 에치 스큐(etch skew)가 발생된 영역의 식각 프로파일을 개선하고, 실린더형 하부전극간의 간격을 넓힘으로써 트윈 비트 결함을 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.

도 4 내지 도 13은 본 발명에 의한 실린더형 커패시터 하부전극 형성방법을 설명하기 위해 도시한 도면들이다.

도 4를 참조하면, 반도체 기판(100) 위에 통상의 방법에 따라 트랜지스터와 비트 라인(bit line)과 같은 하부구조를 형성한다. 이어서, 상기 반도체 기판(100) 위에 산화막 계열의 층간절연막(102)을 형성하고, 매몰 콘택(104) 형성을 위한 사진 및 식각공정을 진행한다. 상기 반도체 기판에 매몰 콘택용 도전물질, 예컨대 불순물이 첨가된 폴리실리콘 혹은 텅스텐을 증착하고 화학 기계적연마(CMP) 공정을 진행하여 매몰 콘택(104)을 형성한다.

계속해서, 상기 매몰 콘택(104)이 형성된 반도체 기판 위에 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 재질로 하는 버퍼막(106) 및 희생산화막(110)과 식각선택비가 있는 식각정지층(108)을 순차적으로 형성한다. 상기 식각정지층(108)은, 상기 희생산화막(110)이 PE-TEOS 재질인 경우, 질화막(SiN)을 사용하여 형성하는 것이 바람직하다.

이어서, 상기 식각정지층(108)이 형성된 반도체 기판 위에 희생산화막(110), 예컨대 PE-TEOS의 단일막 혹은 PE-TEOS막을 포함하는 다층막을 형성한다. 이어서, 상기 희생산화막(110)을 식각하여 실린더형 커패시터가 형성될 영역, 즉 제1 개구부를 식각하기 위한 사진 및 식각공정을 진행한다. 그러나, 본 발명에서는 식각마스크(112)로 사용될 폴리실리콘층을 상기 희생산화막(110) 위에 형성한다. 추가로 상기 폴리실리콘 식각마스크(112) 위에 산질화막(SiON) 계열 혹은 다른 종류의 반사방지막을 추가로 형성하여 제1 개구부(도5의 114) 형성을 위한 식각을 진행할 수 있다.

도 5를 참조하면, 상기 폴리실리콘 식각마스크(112)를 이용하여 하부의 희생산화막(110)을 건식식각 방식으로 식각하되, 과도식각(over etch)을 방지하기 위하여 상기 식각정지층(108)에서 제1 개구부(114) 형성을 위한 식각이 종료되도록 한다.

도 6을 참조하면, 상기 제1 개구부(114)가 형성된 반도체 기판 위에 본 발명의 목적을 달성하는 주요한 수단이 되는 측벽충진막(116)을 50∼500Å 범위, 예컨대 300Å의 두께로 증착한다.

상기 측벽충진막(116)은 갭필(gap-fill)능력이 우수한 화학기상증착(CVD: Chemical Vapor Deposition) 방식으로 형성된 USG(Undoped Silicate Glass)막으로서, 제1 개구부(114)를 형성하기 위한 건식식각의 식각경사도를 개선하고, 에치 스큐(etch skew)가 발생된 영역에 대한 식각 프로파일(etch profile)을 개선하고, 인접하는 실린더형 하부전극끼리 트윈 비트 결함이 발생하는 것을 억제하는 주요한 수단이 된다. 상기 갭필 능력이 우수한 측벽충진막(116)은 갭필 능력이 우수한 막질이면 어느 것이나 사용이 가능하나, 상기 USG막 대신에 HDP(High Density Plasma)에 의해 생성된 산화막을 사용해도 무방하다. 도면의 참조부호 115는 상기 측벽충진막(116)이 형성된 후의 제1 개구부를 가리킨다.

도 7은 본 발명에 의한 측벽충진막(116)이 형성되기 전/후 상태의 반도체 기판(100)에 대한 평면도이다. 상세히 설명하면, 제1 개구부의 외측선은 측벽충진막(116)을 형성하기 전의 제1 개구부(114)이고, 내측선은 측벽충진막(116)이 증착된 후의 제1 개구부(115)를 각각 가리킨다.

즉, 측벽충진막(116)을 증착하기 전에는 실린더형 하부전극(도11의 122)간의 피치가 t2이지만, 측벽충진막(116)을 증착한 후에는 실린더형 하부전극간의 피치가 t3으로 넓어짐을 확인할 수 있다. 상기 제1 개구부 상단의 측벽충진막(116) 두께를 β라고 가정하면, t3 = t2 + 2β임을 알 수 있다. 이렇게 2β의 크기로 넓어진 실린더형 하부전극간의 피치는, 제한된 면적내에서 더 많은 개수의 실린더형 하부전극을 형성코자 할 때, 트윈 비트 결함(twin bit failure)을 억제할 수 있는 수단이 된다.

도 8은 상기 도 6의 8부분에 대한 확대 단면도이다. 상세히 설명하면, 상기 화학기상증착(CVD) 방식으로 증착된 측벽충진막(116)은 상기 제1 개구부에 증착될 때 갭필(gap-fill)능력이 우수하기 때문에 제1 개구부에서 일정한 두께로 증착되지 않고 제1 개구부의 상단(U1), 중간부(U2) 및 바닥면(U3)에서 각각 그 두께가 달라진다.

일 예로 제1 개구부 상단(U1)에서 300Å의 측벽충진막(116)을 증착한 경우, 중간부에 증착된 측벽충진막(116)의 두께는 70∼80Å의 범위이고, 바닥면(U3)에 증착된 측벽충진막(116)의 두께는 30Å 이하인 것이 관찰되었다. 결과적으로 상기 측벽충진막(116)은 상기 제1 개구부 내에서 증착되는 두께를 달리하기 때문에 제1 개구부의 식각경사도를 개선하는 역할을 수행하게 된다.

도 9는 상기 도 6에서 에치 스큐(etch skew)가 발생한 경우에 측벽충진막(116)을 증착한 단면도이다. 상세히 설명하면, 건식식각에 의한 식각부산물(120)이 제1 개구부 상부에 형성되어 에치 스큐가 발생하더라도, 갭필(gap-fill) 능력이 우수한 측벽충진막(116)은 상기 에치 스큐가 발생된 영역을 채워줌으로써, 제1 개구부의 에치 스큐(etch skew)가 발생된 영역에 대한 프로파일을 개선시킴을 알 수 있다. 따라서, 실린더형 하부전극의 중간부분에서, 본 발명에 의한 측벽충진막(116)은 트윈 비트 결함 혹은 마이크로 브릿지(micro-bride) 결함을 억제하는 주요한 수단이 됨을 알 수 있다.

도 10을 참조하면, 상기 측벽충진막(116)이 증착된 반도체 기판에서 상기제1 개구부와 연결되는 영역의 식각정지층(108) 및 버퍼막(106)을 식각하여 실린더형 하부전극이 전기적으로 연결된 도전영역인 매몰 콘택(104)을 노출하는 제2 개구부(118)를 형성한다.

상기 제2 개구부(118)에 의해 노출되는 도전영역이 도면에서는 매몰 콘택(104)의 표면이지만, 이는 하부구조중 트랜지스터의 불순물 영역, 즉 소오스 영역이어도 무방하다.

도 11을 참조하면, 상기 제2 개구부(118)가 형성된 반도체 기판 위에, 실린더형 하부전극(122)의 재질인 폴리실리콘층을, 반도체 기판 표면의 단차를 따라 일정한 두께로 증착한다. 따라서, 실린더형 하부전극(122)의 기울기는 측벽충진막(116)을 형성하지 않을 때와 비교하여, 더욱 수직에 가깝도록 형성됨을 알 수 있다. 이에 따라, 실린더형 하부전극(122)의 상단부에서 인접하는 다른 실린더형 하부전극(122)과 트윈 비트 결함을 발생시킬 확률을 더욱 낮출 수 있다.

도 12를 참조하면, 상기 희생산화막(110) 위에 있는 실린더형 하부전극(122)을 화학 기계적 연마(CMP) 혹은 에치백(etch back) 방식으로 일정 두께 제거하여 각각 분리시킨다. 이때, 화학 기계적 연마 공정을 이용하여 실린더형 하부전극(122)을 분리하는 경우, 상기 희생산화막(110)을 연마저지층으로 이용하여 화학 기계적 연마(CMP) 공정을 진행할 수 있다.

도 13을 참조하면, 상기 분리된 실린더형 하부전극(122)이 형성된 반도체 기판에 대하여 습식식각을 진행하여 희생산화막(110)을 모두 제거한다. 상기 습식식각은 BOE(Buffered Oxide Etchant)와 같은 식각액을 사용할 수 있다. 계속해서 상기 식각정지층(108) 및 버퍼막(106)을 모두 제거하여 상기 매몰 콘택(104)과 연결된 실린더형 하부전극(122)을 형성하여 본 발명의 바람직한 실시예에 의한, 트윈 비트 결함(twin bit defect)을 방지하는 실린더형 커패시터의 하부전극 형성공정을 완료한다. 본 발명에 의한 실린더형 하부전극(122)은 DRAM과 같은 반도체 메모리 소자를 비롯하여, MDL(Merged DRAM Logic)과 같은 반도체 소자에 널리 응용될 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.

따라서, 상술한 본 발명에 따르면, 실린더형 커패시터를 형성하기 위한 제1 개구부를 식각한 후에 갭필(gap-fill) 능력이 우수한 측벽충진막을 추가로 형성하여, 제1 개구부의 식각경사도를 개선하고, 에치 스큐(etch skew)가 발생된 영역을 채움으로써 식각 프로파일(etch profile)을 개선하고, 실린더형 하부전극간의 간격을 넓힘으로써 트윈 비트 결함을 억제할 수 있다.

Claims

하부구조가 형성된 반도체 기판에 버퍼막과 식각정지층을 순차적으로 형성하는 제1 단계;

상기 버퍼막과 식각정지층이 형성된 반도체 기판 위에 희생산화막을 형성하는 제2 단계;

상기 식각정지층을 이용하여 상기 희생산화막의 일부를 식각하여 실린더형 커패시터를 형성하기 위한 제1 개구부를 형성하는 제3 단계;

상기 제1 개구부의 측벽 경사각도를 개선하는 측벽충진막을 증착하는 제4 단계;

상기 제1 개구부 아래의 상기 식각정지층과 상기 버퍼막을 식각하여 실린더형 커패시터가 연결되는 도전영역을 노출하는 제2 개구부를 형성하는 제5 단계;

상기 제2 개구부가 형성된 반도체 기판에 실린더형 하부전극을 블랭킷 방식으로 증착하는 제6 단계;

상기 실린더형 하부전극을 분리하는 제7 단계를 구비하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제1 단계의 반도체 기판은, 실린더형 커패시터의 하부전극과 연결되는 매몰 콘택(BC)이 형성된 반도체 기판인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제1 단계의 버퍼막은 PE-TEOS를 재질로 하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제1 단계의 식각정지층은 상기 희생산화막과 식각선택비가 있는 막질인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제4항에 있어서,

상기 식각선택비가 있는 식각정지층은 질화막인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제2 단계의 희생산화막은 PE-TEOS 단일막 혹은 PE-TEOS막을 포함하는 다층막인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제3 단계의 제1 개구부를 형성하기 위한 식각은 폴리실리콘으로 된 식각마스크를 사용하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제7항에 있어서,

상기 제3 단계의 제1 개구부를 형성하기 위한 식각은, 상기 폴리실리콘 위에 반사방지막을 형성한 후 진행하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제4 단계의 측벽충진막은 갭-필(gap-fill) 정도가 우수한 막질인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제4 단계의 측벽충진막은 화학기상증착(CVD) 방식으로 형성된 막질인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제4 단계의 측벽충진막은 두께가 50-500Å 범위인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제9항에 있어서,

상기 갭-필(gap-fill) 정도가 우수한 막질은 USG막인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제9항에 있어서,

상기 갭-필(gap-fill) 정도가 우수한 막질은 HDP로 만들어진 산화막인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제5 단계의 실린더형 커패시터와 연결되는 도전영역은 매몰 콘택인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제5 단계의 실린더형 커패시터와 연결되는 도전영역은 상기 하부구조중 트랜지스터의 소오스 영역(source region)인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제7 단계의 실린더형 하부전극은 디램(DRAM)이나 MDL(Merged DRAM Logic) 소자의 셀에 적용되는 실린더형 하부전극인 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제7 단계의 실린더형 하부전극을 분리하는 방법은 화학 기계적 연마 혹은 에치백 방식 중에 어느 하나의 방법으로 수행하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제17항에 있어서,

상기 화학 기계적 연마 방식은 상기 희생산화막을 연마정지층으로 이용하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제1항에 있어서,

상기 제7 단계 후에, 상기 희생산화막과 상기 측벽충진막을 제거하는 단계를 더 진행하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.
제19항에 있어서,

상기 희생산화막과 상기 측벽충진막을 제거하는 방법은 습식식각을 이용하는 것을 특징으로 하는 실린더형 커패시터의 하부전극 형성방법.