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KR102173083B1 - 높은 종횡비를 갖는 반도체 소자 형성 방법 및 관련된 소자 - Google Patents

높은 종횡비를 갖는 반도체 소자 형성 방법 및 관련된 소자 Download PDF

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KR102173083B1
KR102173083B1 KR1020140071039A KR20140071039A KR102173083B1 KR 102173083 B1 KR102173083 B1 KR 102173083B1 KR 1020140071039 A KR1020140071039 A KR 1020140071039A KR 20140071039 A KR20140071039 A KR 20140071039A KR 102173083 B1 KR102173083 B1 KR 102173083B1
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Abstract

높은 종횡비(high aspect ratio)를 갖는 전극을 구현하는데 적용할 수 있는 하드마스크의 형성 방법에 관한 것이다. 기판 상에 몰딩 층이 형성된다. 상기 몰딩 층 상에 희생 층이 형성된다. 상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들이 형성된다. 상기 제1 마스크 패턴들을 형성한 후, 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들이 형성된다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층보다 상대적으로 불투명한 물질을 가진다. 상기 희생 층, 상기 제1 마스크 패턴들, 및 상기 제2 마스크 패턴들의 상부 표면들은 동일한 수평 레벨에 노출된다. 상기 희생 층을 제거한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들이 형성된다. 상기 개구부들 내에 전극이 형성된다.

Description

높은 종횡비를 갖는 반도체 소자 형성 방법 및 관련된 소자{Method of forming semiconductor device having high aspect ratio and related device}
높은 종횡비(high aspect ratio)를 갖는 전극을 구현하는데 적용할 수 있는 하드마스크의 형성 방법에 관한 것이다.
제한된 평면적 내에서 캐패시터의 정전 용량을 증가시키기 위하여 높은 종횡비(high aspect ratio)를 갖는 하부 전극을 구현하는 다양한 연구가 진행되고 있다. 예를 들면, 캐패시터의 형성 방법에 관하여 US8,308,966에 Method for fabricating semiconductor device using a double patterning process라는 명칭으로 Sun et al.에 의하여 개시된바 있다.
하부 전극의 종횡비(aspect ratio) 증가는 패터닝 공정의 한계에 기인한 다양한 문제에 노출된다. 예를 들면, 상기 홀(hole)의 종횡비를 크게 형성하기 위하여 상기 패터닝 공정은 두꺼운 하드마스크 막 또는 불투명한 하드마스크 막을 필요로 한다. 상기 두꺼운 하드마스크 막 또는 상기 불투명한 하드마스크 막은 하부 층과의 얼라인/오버레이(align/overlay) 확인을 매우 어렵게 한다. 상기 두꺼운 하드마스크 막에 홀을 형성하기 위한 사진 및 식각 공정은 높은 난이도를 요구한다.
본 발명이 해결하고자 하는 과제는, 높은 종횡비(high aspect ratio)의 패턴을 갖는 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 높은 종횡비(high aspect ratio)의 패턴을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 몰딩 층을 형성하는 것을 포함한다. 상기 몰딩 층 상에 희생 층을 형성한다. 상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들을 형성한 후, 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층보다 상대적으로 불투명한 물질을 가진다. 상기 희생 층, 상기 제1 마스크 패턴들, 및 상기 제2 마스크 패턴들의 상부 표면들은 동일한 수평 레벨에 노출된다. 상기 희생 층을 제거한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들을 형성한다. 상기 개구부들 내에 전극을 형성한다.
상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 각각은 경사진 측면을 포함할 수 있다. 상기 제2 마스크 패턴들의 측면들은 상기 제1 마스크 패턴들의 측면들과 다른 경사를 보일 수 있다.
상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 측면들은 역-경사를 포함할 수 있다.
상기 희생 층은 실리콘 산화물을 포함할 수 있다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 각각은 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
상기 제2 마스크 패턴들은 상기 제1 마스크 패턴들과 다른 물질을 포함할 수 있다.
상기 제1 마스크 패턴들을 형성하고, 상기 제2 마스크 패턴들을 형성하는 것은; 상기 희생 층을 패터닝하여 서로 평행한 제1 트렌치들을 형성하고, 상기 제1 트렌치들 내에 상기 제1 마스크 패턴들을 형성하고, 상기 희생 층 및 상기 제1 마스크 패턴들을 패터닝하여 서로 평행한 제2 트렌치들을 형성하고, 상기 제2 트렌치들 내에 상기 제2 마스크 패턴들을 형성하는 것을 포함할 수 있다. 상기 제2 트렌치들은 상기 제1 마스크 패턴들을 완전히 관통할 수 있다.
상기 제1 마스크 패턴들을 형성하고, 상기 제2 마스크 패턴들을 형성하는 것은; 상기 희생 층을 패터닝하여 서로 평행한 제1 트렌치들을 형성하고, 상기 제1 트렌치들 내에 상기 제1 마스크 패턴들을 형성하고, 상기 희생 층을 패터닝하여 서로 평행한 제2 트렌치들을 형성하고, 상기 제2 트렌치들 내에 상기 제2 마스크 패턴들을 형성하는 것을 포함할 수 있다. 상기 제2 트렌치들은 상기 제1 마스크 패턴들의 사이에 형성될 수 있다.
상기 제1 마스크 패턴들을 형성하고, 상기 제2 마스크 패턴들을 형성하는 것은; 상기 희생 층을 패터닝하여 서로 평행한 제1 트렌치들을 형성하고, 상기 제1 트렌치들 내에 상기 제1 마스크 패턴들을 형성하고, 상기 희생 층 및 상기 제1 마스크 패턴들을 패터닝하여 서로 평행한 제2 트렌치들을 형성하고, 상기 제2 트렌치들 내에 상기 제2 마스크 패턴들을 형성하는 것을 포함할 수 있다. 상기 제2 트렌치들의 바닥에 상기 제1 마스크 패턴들이 보존될 수 있다.
상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 각각은 폭보다 높이가 클 수 있다.
상기 개구부들의 각각은 10:1 이상의 종횡비(aspect ratio)를 가질 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 몰딩 층을 형성하는 것을 포함한다. 상기 몰딩 층 상에 희생 층을 형성한다. 상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들을 형성한 후, 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층보다 상대적으로 불투명한 물질을 가진다. 상기 희생 층, 상기 제1 마스크 패턴들, 및 상기 제2 마스크 패턴들의 상부 표면들은 동일한 수평 레벨에 노출된다. 상기 희생 층을 제거한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들을 형성한다. 상기 개구부들 내에 제1 전극들을 형성한다. 상기 몰딩 층을 제거한다. 상기 제1 전극들 상에 캐패시터 유전막을 형성한다. 상기 캐패시터 유전막 상에 제2 전극을 형성한다.
상기 몰딩 층을 형성하는 것은 상기 기판 상에 제1 몰딩 층을 형성하고, 상기 제1 몰딩 층 상에 상기 제1 몰딩 층보다 얇은 제2 몰딩 층을 형성하는 것을 포함할 수 있다.
상기 제2 몰딩 층은 상기 제1 몰딩 층보다 상대적으로 느린 식각 속도를 갖는 물질을 포함할 수 있다.
상기 제1 전극들 사이에 지지대가 형성될 수 있다. 상기 지지대는 상기 제1 전극들의 측면에 접촉될 수 있다.
상기 지지대는 상기 제1 몰딩 층 및 상기 제2 몰딩 층 사이에 형성된 제1 지지대, 및 상기 제2 몰딩 층 상에 형성된 제2 지지대를 포함할 수 있다. 상기 제1 지지대 및 상기 제2 지지대는 상기 제1 몰딩 층 및 상기 제2 몰딩 층에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 몰딩 층을 형성하는 것을 포함한다. 상기 몰딩 층 상에 희생 층을 형성한다. 상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들을 형성한 후, 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들을 형성한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층보다 상대적으로 불투명한 물질을 가진다. 상기 희생 층, 상기 제1 마스크 패턴들, 및 상기 제2 마스크 패턴들의 상부 표면들은 동일한 수평 레벨에 노출된다. 상기 희생 층을 제거한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들을 형성한다. 상기 개구부들 내에 제1 전극들을 형성한다. 상기 제1 전극들 상에 캐패시터 유전막을 형성한다. 상기 캐패시터 유전막 상에 제2 전극을 형성한다.
상기 제1 전극들의 상단들은 상기 몰딩 층의 상단들보다 낮은 레벨에 형성될 수 있다.
상기 제1 전극들은 상기 개구부들의 측벽들 및 바닥에 접촉될 수 있다.
상기 캐패시터 유전막은 상기 개구부들의 측벽들에 접촉될 수 있으며 상기 몰딩 층의 상부 표면에 접촉될 수 있다.
상기 제2 전극은 상기 개구부들을 채우고 상기 몰딩 층 상을 덮을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 몰딩 층 상에 투명한 물질로 이루어진 희생 층이 형성될 수 있다. 상기 희생 층을 패터닝하여 서로 평행한 다수의 제1 트렌치들이 형성될 수 있다. 상기 제1 트렌치들 내에 불투명한 물질로 이루어진 제1 마스크 패턴들이 형성될 수 있다. 상기 희생 층을 패터닝하여 상기 제1 트렌치들과 교차하고 서로 평행한 다수의 제2 트렌치들이 형성될 수 있다. 상기 제2 트렌치들 내에 불투명한 물질로 이루어진 제2 마스크 패턴들이 형성될 수 있다. 상기 희생층을 제거한다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들이 형성될 수 있다. 상기 개구부들 내에 전극이 형성될 수 있다. 투명한 물질로 이루어진 상기 희생 층은 패터닝 공정의 정렬(align) 및 오버레이(overlay) 확인에 매우 유리할 수 있다. 패터닝 공정의 한계를 극복하고 상기 개구부들 각각의 종횡 비를 극대화할 수 있는 반도체 소자의 형성 방법이 제공될 수 있다. 제한된 평면적 내에서 캐패시터의 정전 용량을 극대화할 수 있는 반도체 소자를 구현할 수 있다.
도 1 은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 플로차트(flowchart) 이다.
도 2내지 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 및 사시도들 이다.
도 30 내지 도 35는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 36은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1 은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 플로차트(flowchart) 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법은 기판 상에 몰딩 층을 형성하고(B10), 상기 몰딩 층 상에 희생 층을 형성하고(B20), 상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들을 형성하고(B30), 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들을 형성하고(B40), 상기 희생 층을 제거하고(B50), 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들을 형성하고(B60), 상기 개구부들 내에 전극을 형성하는 것을(B70) 포함할 수 있다.
상기 희생 층은 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들에 비하여 상대적으로 투명한 물질을 포함할 수 있다. 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층에 비하여 상대적으로 불투명한 물질을 포함할 수 있다. 이하에서는 공정 단계별 도면들을 참조하여 보다 상세하게 설명하기로 한다.
도 2내지 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 및 사시도들 이다.
도 1 및 도 2를 참조하면, 기판(21) 상에 활성 영역(22)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 활성 영역(22)을 가로지르는 게이트 트렌치들(25)이 형성될 수 있다. 상기 게이트 트렌치들(25) 내에 게이트 구조체들(29)이 형성될 수 있다. 상기 게이트 구조체들(29)의 각각은 게이트 유전막(26), 게이트 전극(27), 및 게이트 캐핑 패턴(28)을 포함할 수 있다. 상기 게이트 구조체들(29)에 인접한 상기 활성 영역(22) 내에 제1 및 제2 소스/드레인 영역들(31, 32)이 형성될 수 있다.
상기 게이트 구조체들(29) 및 상기 제1 및 제2 소스/드레인 영역들(31, 32) 상에 층간 절연 막(33)이 형성될 수 있다. 상기 층간 절연 막(33) 내에 상기 제2 소스/드레인 영역(32)과 접속되는 비트 라인 플러그(35) 및 비트 라인(36)이 형성될 수 있다. 상기 층간 절연 막(33)을 관통하여 상기 제1 소스/드레인 영역들(31)에 접속된 매립 콘택 플러그들(37)이 형성될 수 있다. 상기 매립 콘택 플러그들(37) 상에 랜딩 패드들(39)이 형성될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(31, 32), 상기 활성 영역(22), 상기 게이트 유전 막(26), 및 상기 게이트 전극(27)은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 상기 기판(21) 상에 행 및 열 방향으로 반복하여 여러 개 형성될 수 있다. 상기 트랜지스터는 스위칭 소자의 역할을 수행할 수 있다. 다른 실시 예에서, 상기 스위칭 소자는 플래너 트랜지스터(planar transistor), SRCAT(Sphere-shaped Recess Channel Array Transistor), 3D 트랜지스터, 나노와이어 트랜지스터(nano-wire transistor), 수직 트랜지스터(vertical transistor), 또는 이들의 조합일 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 소자 분리 막(23)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 트렌치들(25)의 각각은 상기 활성 영역(22)을 가로지르고 상기 소자 분리 막(23) 내에 연장될 수 있다. 상기 게이트 전극(27)의 상단은 상기 제1 및 제2 소스/드레인 영역들(31, 32)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 게이트 캐핑 패턴(28)은 상기 게이트 전극(27) 상에 형성될 수 있다. 상기 게이트 유전막(26)은 상기 게이트 전극(27) 및 상기 활성 영역(22) 사이에 형성될 수 있다. 상기 제2 소스/드레인 영역(32)은 상기 게이트 구조체들(29) 사이에 형성될 수 있다. 상기 제1 소스/드레인 영역들(31)은 상기 게이트 구조체들(29) 및 상기 소자 분리 막(23) 사이에 형성될 수 있다.
상기 게이트 유전막(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 막(high-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(27)은 금속, 금속 질화물, 금속 실리사이드, 반도체, 폴리실리콘, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 게이트 캐핑 패턴(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합을 포함할 수 있다.
상기 층간 절연 막(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연 막(33)은 상기 기판(21)의 전면을 덮을 수 있다. 상기 비트라인 플러그(35)는 상기 제2 소스/드레인 영역(32) 및 상기 비트 라인(36)에 접촉될 수 있다. 상기 비트라인 플러그(35)는 금속, 금속 질화물, 금속 실리사이드, 반도체, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 비트 라인(36)은 금속, 금속 질화물, 금속 실리사이드, 반도체, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다.
상기 매립 콘택 플러그들(37)은 상기 제1 소스/드레인 영역들(31)에 접촉될 수 있다. 상기 매립 콘택 플러그들(37)은 금속, 금속 질화물, 금속 실리사이드, 반도체, 폴리실리콘, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 예를 들면, 상기 매립 콘택 플러그들(37)은 W, Ru, Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 상기 랜딩 패드들(39)의 각각은 상기 매립 콘택 플러그들(37) 중 선택된 하나에 접촉될 수 있다. 상기 랜딩 패드(39)는 상기 매립 콘택 플러그(37)보다 큰 폭을 보일 수 있다. 상기 랜딩 패드(39)의 수직 중심은 상기 매립 콘택 플러그(37)의 수직 중심과 어긋나게 형성될 수 있다. 상기 랜딩 패드들(39)은 금속, 금속 질화물, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다.
도 4 내지 도 12는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법의 일부 구성을 설명하기 위한 사시도일 수 있다.
도 1, 도 3 및 도 4를 참조하면, 상기 기판(21) 상에 몰딩 층(44, 46)이 형성될 수 있다(B10). 상기 몰딩 층(44, 46)은 제1 몰딩 층(44) 및 제2 몰딩 층(46)을 포함할 수 있다.
예를 들면, 상기 층간 절연 막(33) 및 상기 랜딩 패드들(39) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 상기 제1 몰딩 층(44)이 형성될 수 있다. 상기 제1 몰딩 층(44) 상에 제1 지지대(45)가 형성될 수 있다. 상기 제1 지지대(45) 상에 상기 제2 몰딩 층(46)이 형성될 수 있다. 상기 제2 몰딩 층(46) 상에 제2 지지대(47)가 형성될 수 있다.
상기 식각 정지 막(41)은 상기 층간 절연 막(33) 및 상기 랜딩 패드들(39)을 덮을 수 있다. 상기 식각 정지 막(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 몰딩 층(44)은 상기 식각 정지 막(41)보다 두꺼울 수 있다. 상기 제1 몰딩 층(44)의 상단은 평탄화될 수 있다. 상기 제1 몰딩 층(44)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제1 몰딩 층(44)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 상기 식각 정지 막(41)은 상기 제1 몰딩 층(44)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 식각 정지 막(41)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 몰딩 층(44)은 실리콘 산화물을 포함할 수 있다.
상기 제1 지지대(45)는 상기 제1 몰딩 층(44)보다 얇을 수 있다. 상기 제1 지지대(45)는 상기 제1 몰딩 층(44) 및 상기 제2 몰딩 층(46)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 지지대(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
상기 제2 몰딩 층(46)은 상기 제1 지지대(45)보다 두껍고 상기 제1 몰딩 층(44)보다 얇을 수 있다. 상기 제2 몰딩 층(46)의 상단은 평탄화될 수 있다. 상기 제2 몰딩 층(46)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제2 몰딩 층(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 상기 제2 몰딩 층(46)은 상기 제1 몰딩 층(44)보다 상대적으로 낮은 식각 속도를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 몰딩 층(44)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있으며, 상기 제2 몰딩 층(46)은 고밀도 플라즈마 산화물(high density plasma oxide; HDP oxide)을 포함할 수 있다.
상기 제2 지지대(47)는 상기 제2 몰딩 층(46)보다 얇을 수 있다. 상기 제2 지지대(47)는 상기 제1 몰딩 층(44) 및 상기 제2 몰딩 층(46)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 지지대(47)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 5를 참조하면, 상기 몰딩 층(44, 46) 상에 희생 층(51)이 형성될 수 있다(B20).
예를 들면, 상기 제2 지지대(47) 상에 상기 희생 층(51)이 형성될 수 있다. 상기 희생 층(51) 상에 상부 마스크 층(53)이 형성될 수 있다. 상기 상부 마스크 층(53) 상에 포토마스크 패턴(55)이 형성될 수 있다. 상기 희생 층(51)은 상기 제2 지지대(47)보다 두꺼울 수 있다.
상기 희생 층(51)은 투명한 물질을 포함할 수 있다. 상기 희생 층(51)은 상기 제2 지지대(47)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 희생 층(51)은 실리콘 산화물을 포함할 수 있다. 상기 상부 마스크 층(53)은 상기 희생 층(51)보다 얇을 수 있다. 상기 상부 마스크 층(53)은 상기 희생 층(51)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 포토마스크 패턴(55)은 사진 공정을 이용하여 형성될 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 상기 희생 층(51)이 투명한 물질을 포함하는데 기인하여 상기 포토마스크 패턴(55)의 정렬(align) 및 오버레이(overlay) 확인에 매우 유리할 수 있다.
도 1 및 도 6을 참조하면, 상기 포토마스크 패턴(55)을 식각 마스크로 사용하여 상기 상부 마스크 층(53)에 상부 트렌치들(53G)이 형성될 수 있다. 상기 상부 트렌치들(53G)은 서로 평행할 수 있다. 상기 상부 트렌치들(53G)은 서로 동일한 폭을 보일 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 상기 희생 층(51)이 투명한 물질을 포함하는데 기인하여 상기 상부 트렌치들(53G)의 정렬(align) 및 오버레이(overlay) 확인에 매우 유리할 수 있다.
도 1 및 도 7을 참조하면, 상기 상부 마스크 층(53)을 식각 마스크로 사용하여 상기 희생 층(51)을 관통하는 다수의 제1 트렌치들(51G1)이 형성될 수 있다. 상기 제1 트렌치들(51G1)은 서로 평행할 수 있다. 상기 제1 트렌치들(51G1)은 서로 동일한 폭을 보일 수 있다. 상기 제1 트렌치들(51G1)의 각각은 폭보다 높이가 클 수 있다. 상기 제1 트렌치들(51G1)의 각각은 바아(bar)-모양 또는 그루브(groove)-모양을 보일 수 있다. 상기 제1 트렌치들(51G1)은 상기 희생 층(51)을 완전히 관통할 수 있다. 상기 제1 트렌치들(51G1)의 바닥들에 상기 제2 지지대(47)가 노출될 수 있다. 상기 제1 트렌치들(51G1)의 형성에는 이방성 식각 공정이 적용될 수 있다.
다른 실시 예에서, 상기 제1 트렌치들(51G1)의 각각은 하부의 폭이 상부보다 좁은 역-사다리꼴을 보일 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 상기 희생 층(51)이 투명한 물질을 포함하는데 기인하여 상기 제1 트렌치들(51G1)의 정렬(align) 및 오버레이(overlay) 확인에 매우 유리할 수 있다.
도 1 및 도 8을 참조하면, 상기 상부 마스크 층(53)을 제거하여 상기 희생 층(51)의 상단들이 노출될 수 있다.
도 1 및 도 9를 참조하면, 상기 희생 층(51) 내에 서로 평행한 다수의 제1 마스크 패턴들(61)이 형성될 수 있다(B30). 상기 제1 마스크 패턴들(61)은 상기 희생 층(51)보다 상대적으로 불투명한 물질을 포함할 수 있다. 상기 제1 마스크 패턴들(61)은 상기 희생 층(51), 상기 제2 지지대(47), 상기 제2 몰딩 층(46), 상기 제1 지지대(45), 및 상기 제1 몰딩 층(44)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 마스크 패턴들(61)은 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 마스크 패턴들(61)은 폴리실리콘을 포함할 수 있다.
상기 제1 마스크 패턴들(61)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제1 마스크 패턴들(61)은 상기 제1 트렌치들(51G1)을 완전히 채울 수 있다. 상기 제1 마스크 패턴들(61) 및 상기 희생 층(51)의 상부 표면들은 실질적으로 동일 평면에 노출될 수 있다. 상기 제1 마스크 패턴들(61)은 서로 동일한 폭을 보일 수 있다. 상기 제1 마스크 패턴들(61)의 각각은 폭보다 높이가 클 수 있다. 상기 제1 마스크 패턴들(61)의 각각은 바아(bar)-모양을 보일 수 있다. 상기 제1 마스크 패턴들(61)은 상기 희생 층(51)을 완전히 관통할 수 있다. 상기 제1 마스크 패턴들(61)의 하단들은 상기 제2 지지대(47)에 접촉될 수 있다.
도 1 및 도 10을 참조하면, 상기 희생 층(51)을 관통하는 다수의 제2 트렌치들(51G2)이 형성될 수 있다. 상기 제2 트렌치들(51G2)의 형성에는 도 5 내지 도 8과 유사한 패터닝 공정이 적용될 수 있다. 상기 제2 트렌치들(51G2)은 상기 제1 트렌치들(51G1)과 교차할 수 있다. 상기 제2 트렌치들(51G2)은 상기 제1 트렌치들(51G1)과 직교할 수 있다. 상기 제2 트렌치들(51G2)의 각각은 상기 희생 층(51) 및 상기 제1 마스크 패턴들(61)을 가로지를 수 있다. 상기 제2 트렌치들(51G2)은 상기 희생 층(51) 및 상기 제1 마스크 패턴들(61)을 완전히 관통할 수 있다. 상기 제2 트렌치들(51G2)의 바닥들에 상기 제2 지지대(47)가 노출될 수 있다. 상기 제2 트렌치들(51G2)은 서로 평행할 수 있다. 상기 제2 트렌치들(51G2)은 서로 동일한 폭을 보일 수 있다. 상기 제2 트렌치들(51G2)의 각각은 폭보다 높이가 클 수 있다. 상기 제2 트렌치들(51G2)의 각각은 바아(bar)-모양 또는 그루브(groove)-모양을 보일 수 있다.
다른 실시 예에서, 상기 제2 트렌치들(51G2)의 각각은 하부의 폭이 상부보다 좁은 역-사다리꼴을 보일 수 있다. 상기 제2 트렌치들(51G2)의 각각은 상기 제1 마스크 패턴들(61)의 사이에 형성될 수 있다. 상기 제2 트렌치들(51G2)에 의하여 상기 제1 마스크 패턴들(61)이 부분적으로 리세스(recess)될 수 있다. 상기 제2 트렌치들(51G2)의 바닥에 상기 제1 마스크 패턴들(61)이 잔존될 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 상기 희생 층(51)이 투명한 물질을 포함하는데 기인하여 상기 제2 트렌치들(51G2)의 정렬(align) 및 오버레이(overlay) 확인에 매우 유리할 수 있다.
도 1 및 도 11을 참조하면, 상기 희생 층(51) 내에 서로 평행한 다수의 제2 마스크 패턴들(63)이 형성될 수 있다(B40). 상기 제2 마스크 패턴들(63)은 상기 희생 층(51)보다 상대적으로 불투명한 물질을 포함할 수 있다. 상기 제2 마스크 패턴들(63)은 상기 희생 층(51), 상기 제2 지지대(47), 상기 제2 몰딩 층(46), 상기 제1 지지대(45), 및 상기 제1 몰딩 층(44)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 마스크 패턴들(63)은 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 마스크 패턴들(63)은 상기 제1 마스크 패턴들(61)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제2 마스크 패턴들(63)은 폴리실리콘을 포함할 수 있다.
상기 제2 마스크 패턴들(63)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제2 마스크 패턴들(63)은 상기 제2 트렌치들(51G2)을 완전히 채울 수 있다. 상기 제2 마스크 패턴들(63), 상기 제1 마스크 패턴들(61) 및 상기 희생 층(51)의 상부 표면들은 실질적으로 동일 평면에 노출될 수 있다. 상기 제2 마스크 패턴들(63)은 서로 동일한 폭을 보일 수 있다. 상기 제2 마스크 패턴들(63)의 각각은 폭보다 높이가 클 수 있다. 상기 제2 마스크 패턴들(63)의 각각은 바아(bar)-모양을 보일 수 있다. 상기 제2 마스크 패턴들(63)은 상기 희생 층(51)을 완전히 관통할 수 있다. 상기 제2 마스크 패턴들(63)의 하단들은 상기 제2 지지대(47)에 접촉될 수 있다.
다른 실시 예에서, 상기 제2 마스크 패턴들(63)은 상기 제1 마스크 패턴들(61)과 다른 물질을 포함할 수 있다.
도 1 및 도 12를 참조하면, 상기 희생 층(51)을 제거하여 상기 제1 마스크 패턴들(61) 및 상기 제2 마스크 패턴들(63) 사이에 마스크 홀들(51H)이 형성될 수 있다(B50). 상기 마스크 홀들(51H)의 바닥들에 상기 제2 지지대(47)가 노출될 수 있다.
상기 제1 마스크 패턴들(61)은 서로 평행할 수 있다. 상기 제2 마스크 패턴들(63)은 서로 평행할 수 있다. 상기 제2 마스크 패턴들(63)은 상기 제1 마스크 패턴들(61)과 교차할 수 있다. 상기 제2 마스크 패턴들(63)은 상기 제1 마스크 패턴들(61)과 직교할 수 있다. 상기 제1 마스크 패턴들(61) 및 상기 제2 마스크 패턴들(63)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
도 13 내지 도 16은 도 12의 일부 구성을 설명하기 위한 확대 사시도일 수 있다.
도 13을 참조하면, 제1 마스크 패턴(61)은 상부의 폭이 하부와 같을 수 있다. 제2 마스크 패턴(63)은 상부의 폭이 하부와 같을 수 있다. 상기 제2 마스크 패턴(63)은 상기 제1 마스크 패턴(61)을 완전히 관통할 수 있다. 상기 제1 마스크 패턴(61)은 폭보다 높이가 클 수 있다. 상기 제2 마스크 패턴(63)은 폭보다 높이가 클 수 있다.
도 14를 참조하면, 제1 마스크 패턴(61A)은 경사진 측면을 포함할 수 있다. 상기 제1 마스크 패턴(61A)은 상부의 폭이 하부보다 큰 역-사다리꼴을 보일 수 있다. 상기 제1 마스크 패턴(61A)의 측면은 역-경사를 이룰 수 있다. 상기 제1 마스크 패턴(61A)의 측면은 상기 제1 마스크 패턴(61A)의 하단을 지나는 수평선에 대하여 제1 교각(θ1)을 이룰 수 있다.
제2 마스크 패턴(63A)은 경사진 측면을 포함할 수 있다. 상기 제2 마스크 패턴(63A)은 상부의 폭이 하부보다 큰 역-사다리꼴을 보일 수 있다. 상기 제2 마스크 패턴(63A)의 측면은 역-경사를 이룰 수 있다. 상기 제2 마스크 패턴(63A)의 측면은 상기 제2 마스크 패턴(63A)의 하단을 지나는 수평선에 대하여 제2 교각(θ2)을 이룰 수 있다. 상기 제2 교각(θ2)은 상기 제1 교각(θ1)과 다를 수 있다.
다른 실시 예에서, 상기 제2 마스크 패턴(63A)의 측면은 상기 제1 마스크 패턴(61A)의 측면과 다른 프로파일을 보일 수 있다.
도 15를 참조하면, 제1 마스크 패턴(61B)은 제2 마스크 패턴(63B)을 완전히 관통할 수 있다.
도 16을 참조하면, 제2 마스크 패턴(63C)의 아래에 제1 마스크 패턴(61C)이 잔존할 수 있다.
도 17은 본 발명 기술적 사상의 다른 실시 예들에 따른 사시도 이고, 도 18 및 도 19는 도 17의 일부 구성을 설명하기 위한 확대 사시도일 수 있다.
도 17 내지 도 19를 참조하면, 제2 마스크 패턴(63D, 63E, 63F)은 제1 마스크 패턴(61D, 61E, 61F)과 다른 물질을 포함할 수 있다.
도 1 및 도 20을 참조하면, 상기 제1 마스크 패턴들(61) 및 상기 제2 마스크 패턴들(63)을 식각마스크로 이용하여 상기 몰딩 층(44, 46)을 관통하는 다수의 개구부들(65)이 형성될 수 있다(B60).
상기 개구부들(65)의 형성에는 이방성 식각 공정이 적용될 수 있다. 상기 개구부들(65)을 형성하는 동안 상기 제1 마스크 패턴들(61) 및 상기 제2 마스크 패턴들(63)은 두께가 감소될 수 있다. 상기 개구부들(65)의 각각은 상기 제2 지지대(47), 상기 제2 몰딩 층(46), 상기 제1 지지대(45), 및 상기 제1 몰딩 층(44)을 완전히 관통할 수 있다. 상기 개구부들(65)은 상기 마스크 홀들(51H)에 정렬될 수 있다.
도 1, 도 21 및 도 22를 참조하면, 상기 제1 마스크 패턴들(61) 및 상기 제2 마스크 패턴들(63)을 제거하여 상기 제2 지지대(47)의 상부 표면이 노출될 수 있다. 상기 개구부들(65)의 바닥들에 상기 식각 정지 막(41)이 노출될 수 있다.
도 1 및 도 23을 참조하면, 상기 식각 정지 막(41)을 부분적으로 제거하여 상기 개구부들(65)의 바닥들에 상기 랜딩 패드들(39)이 노출될 수 있다. 상기 개구부들(65)의 각각은 높은 종횡 비(high aspect ratio)를 보일 수 있다. 예를 들면, 상기 개구부들(65)의 각각은 10:1 내지 30:1의 종횡 비(aspect ratio)를 보일 수 있다.
다른 실시 예에서, 상기 식각 정지 막(41)을 부분적으로 제거하여 상기 개구부들(65)의 바닥들에 상기 랜딩 패드들(39)을 노출하는 공정은 상기 제1 마스크 패턴들(61) 및 상기 제2 마스크 패턴들(63)을 제거하기 전에 수행될 수 있다.
도 24 및 도 25는 도 23의 일부분을 상세히 보여주는 확대 단면도 이다.
도 24를 참조하면, 상기 식각 정지 막(41)의 측면은 상기 제1 몰딩 층(44)의 측면과 수직 정렬될 수 있다.
도 25를 참조하면, 상기 제1 몰딩 층(44)의 하부에 언더컷(undercut) 영역(UC1)이 형성될 수 있다. 상기 식각 정지 막(41)의 측면은 상기 제1 몰딩 층(44)의 측면과 어긋날 수 있다.
도 1 및 도 26을 참조하면, 상기 개구부들(65)내에 하부 전극들(81)이 형성될 수 있다(B70). 상기 하부 전극들(81)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 하부 전극들(81)은 상기 개구부들(65)을 완전히 채울 수 있다. 상기 하부 전극들(81)은 상기 랜딩 패드들(39)에 접촉될 수 있다. 상기 하부 전극들(81)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합과 같은 금속 막을 포함할 수 있다.
도 27을 참조하면, 상기 제2 지지대(47)를 부분적으로 제거하고, 상기 제2 몰딩 층(46)을 제거하여 상기 제1 지지대(45) 상에 상부 공간(V1)이 형성될 수 있다. 상기 제2 지지대(47)는 상기 하부 전극들(81) 사이에 보존될 수 있다. 상기 제2 지지대(47)는 상기 하부 전극들(81)에 접촉될 수 있다.
도 28을 참조하면, 상기 제1 지지대(45)를 부분적으로 제거하고, 상기 제1 몰딩 층(44)을 제거하여 상기 식각 정지 막(41) 상에 하부 공간(V2)이 형성될 수 있다. 상기 하부 공간(V2)은 상기 상부 공간(V1)과 연통될 수 있다. 상기 제1 지지대(45)는 상기 하부 전극들(81) 사이에 보존될 수 있다. 상기 제1 지지대(45)는 상기 하부 전극들(81)에 접촉될 수 있다. 상기 하부 전극들(81)의 측면들은 노출될 수 있다.
도 29를 참조하면, 상기 하부 전극들(81), 상기 제1 지지대(45), 및 상기 제2 지지대(47)의 표면을 컨포말하게 덮는 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85)은 상기 하부 공간(V2) 및 상기 상부 공간(V1)을 채우고 상기 제2 지지대(47), 상기 제1 지지대(45) 및 상기 캐패시터 유전막(83)의 상부를 덮을 수 있다.
상기 캐패시터 유전막(83)은 TaO 막, TaAlO 막, TaON 막, AlO 막, HfO 막, ZrO 막, ZrSiO 막, TiO 막, TiAlO 막, BST((Ba,Sr)TiO) 막, STO(SrTiO) 막, BTO(BaTiO) 막, PZT(Pb(Zr,Ti)O) 막, (Pb,La)(Zr,Ti)O 막, Ba(Zr,Ti)O 막, Sr(Zr,Ti)O막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 전극(85)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합과 같은 금속 막을 포함할 수 있다.
상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상에 배선(95)이 형성될 수 있다. 상기 배선(95)은 상기 상부 절연 막(91) 및 상기 도전 막(87)을 관통하여 상기 상부 전극(85)에 접촉될 수 있다.
상기 도전 막(87)은 금속, 금속 질화물, 금속 실리사이드, 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 도전 막(87)은 상기 상부 전극(85)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 도전 막(87)은 SiGe를 포함할 수 있다. 상기 상부 절연 막(91)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 배선(95)은 금속, 금속 질화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
도 30 내지 도 35는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 30을 참조하면, 기판(21) 상에 활성 영역(22)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 활성 영역(22)을 가로지르는 게이트 트렌치들(25)이 형성될 수 있다. 상기 게이트 트렌치들(25) 내에 게이트 구조체들(29)이 형성될 수 있다. 상기 게이트 구조체들(29)의 각각은 게이트 유전막(26), 게이트 전극(27), 및 게이트 캐핑 패턴(28)을 포함할 수 있다. 상기 게이트 구조체들(29)에 인접한 상기 활성 영역(22) 내에 제1 및 제2 소스/드레인 영역들(31, 32)이 형성될 수 있다.
상기 게이트 구조체들(29) 및 상기 제1 및 제2 소스/드레인 영역들(31, 32) 상에 층간 절연 막(33)이 형성될 수 있다. 상기 층간 절연 막(33) 내에 비트라인 플러그(35) 및 비트 라인(36)이 형성될 수 있다. 상기 층간 절연 막(33)을 관통하여 상기 제1 소스/드레인 영역들(31)에 접속된 매립 콘택 플러그들(37)이 형성될 수 있다. 상기 매립 콘택 플러그들(37) 상에 랜딩 패드들(39)이 형성될 수 있다.
상기 층간 절연 막(33) 및 상기 랜딩 패드들(39) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 제1 몰딩 층(44)이 형성될 수 있다. 상기 제1 몰딩 층(44) 상에 제2 몰딩 층(46)이 형성될 수 있다. 상기 제2 몰딩 층(46)은 상기 제1 몰딩 층(44)보다 얇을 수 있다. 상기 제2 몰딩 층(46)은 상기 제1 몰딩 층(44)보다 상대적으로 낮은 식각 속도를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 몰딩 층(44)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있으며, 상기 제2 몰딩 층(46)은 고밀도 플라즈마 산화물(high density plasma oxide; HDP oxide)을 포함할 수 있다.
도 31을 참조하면, 상기 제2 몰딩 층(46), 상기 제1 몰딩 층(44), 및 상기 식각 정지 막(41)을 관통하는 다수의 개구부들(65)이 형성될 수 있다. 상기 개구부들(65)을 형성하는 것은 도 1 내지 도 25를 참조하여 설명된 것과 유사한 공정을 포함할 수 있다.
도 32를 참조하면, 상기 개구부들(65)의 내벽들을 덮고 상기 제2 몰딩 층(46) 상을 덮는 하부 전극(81A)이 형성될 수 있다. 상기 하부 전극(81A)은 상기 랜딩 패드들(39)에 접촉될 수 있다. 상기 하부 전극(81A)은 상기 개구부들(65)의 내벽들을 균일하고 치밀하게 덮을 수 있다. 상기 하부 전극(81A)은 상기 식각 정지 막(41), 상기 제1 몰딩 층(44), 및 상기 제2 몰딩 층(46)에 직접적으로 접촉될 수 있다.
도 33을 참조하면, 에치-백(etch-back)공정을 이용하여 상기 하부 전극(81A)을 부분적으로 제거하여 상기 제2 몰딩 층(46)의 상단들이 노출될 수 있다. 상기 하부 전극(81A)의 부분적 제거에는 이방성 식각 공정이 적용될 수 있다. 상기 하부 전극(81A)은 상기 개구부들(65)의 내부에 보존될 수 있다. 상기 개구부들(65)의 상단 영역에 상기 제2 몰딩 층(46)의 측면이 부분적으로 노출될 수 있다. 상기 하부 전극(81A)의 상단은 상기 제2 몰딩 층(46)의 상단보다 낮은 레벨에 보존될 수 있다. 상기 개구부들(65)의 높은 종횡 비에 기인하여, 상기 에치-백(etch-back) 공정이 수행되는 동안 상기 하부 전극(81A)은 상기 랜딩 패드들(39) 상에 보존될 수 있다.
도 34를 참조하면, 상기 하부 전극(81A) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83)은 상기 하부 전극(81A) 및 상기 제2 몰딩 층(46) 상을 덮을 수 있다. 상기 캐패시터 유전막(83)은 상기 하부 전극(81A) 및 상기 제2 몰딩 층(46)에 직접적으로 접촉될 수 있다. 상기 캐패시터 유전막(83)은 상기 제2 몰딩 층(46)의 상부 표면 및 측면들에 직접적으로 접촉될 수 있다.
상기 캐패시터 유전막(83) 상에 상부 전극(85A)이 형성될 수 있다. 상기 상부 전극(85A)은 상기 캐패시터 유전막(83)에 직접적으로 접촉될 수 있다. 상기 상부 전극(85A)은 상기 개구부들(65)을 채우고 상기 제2 몰딩 층(46)의 상부를 덮을 수 있다. 상기 캐패시터 유전막(83)은 상기 하부 전극(81A) 및 상기 상부 전극(85A) 사이에 개재될 수 있다.
도 35를 참조하면, 상기 상부 전극(85A) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상에 배선(95)이 형성될 수 있다. 상기 배선(95)은 상기 상부 전극(85A)에 접속될 수 있다.
다른 실시 예에서, 상기 제1 몰딩 층(44) 및 상기 제2 몰딩 층(46)은 제거될 수 있다. 상기 하부 전극들(81A) 사이에 적어도 하나의 지지대가 형성될 수 있다. 상기 하부 전극들(81A)의 외측 면들은 상기 캐패시터 유전막(83)으로 덮일 수 있다. 상기 상부 전극(85A)은 상기 하부 전극들(81A) 사이에 신장될 수 있다.
도 36은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 36을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207)은 도 1 내지 도 35를 참조하여 설명한 것과 유사한 구성을 포함하는 것일 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(201)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM)을 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 모듈은 메모리 모듈일 수 있다.
도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 37을 참조하면, 도 1 내지 도 35를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 35를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야만 한다.
21: 기판 22: 활성 영역
23: 소자 분리 막 25: 게이트 트렌치
26: 게이트 유전막 27: 게이트 전극
28: 게이트 캐핑 패턴 29: 게이트 구조체
31, 32: 소스/드레인 영역 33: 층간 절연 막
35: 비트라인 플러그 36: 비트 라인
37: 매립 콘택 플러그 39: 랜딩 패드
41: 식각 정지 막 44, 46: 몰딩 층
45, 47: 지지대 51: 희생 층
51G1: 제1 트렌치 51G2: 제2 트렌치
53: 상부 마스크 층 55: 포토마스크 패턴
61: 제1 마스크 패턴 63: 제2 마스크 패턴
65: 개구부
81, 81A: 하부 전극 83: 캐패시터 유전막
85, 85A: 상부 전극 87: 도전 막
91: 상부 절연 막 95: 배선
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상에 몰딩 층을 형성하고,
    상기 몰딩 층 상에 희생 층을 형성하고,
    상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들을 형성하고,
    상기 제1 마스크 패턴들을 형성한 후, 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들을 형성하되, 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층보다 상대적으로 불투명한 물질을 가지며, 상기 희생 층, 상기 제1 마스크 패턴들, 및 상기 제2 마스크 패턴들의 상부 표면들은 동일한 수평 레벨에 노출되고,
    상기 희생 층을 제거하고,
    상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들을 형성하고,
    상기 개구부들 내에 제1 전극들을 형성하고,
    상기 몰딩 층을 제거하고,
    상기 제1 전극들 상에 캐패시터 유전막을 형성하고,
    상기 캐패시터 유전막 상에 제2 전극을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 각각은 경사진 측면을 포함하되, 상기 제2 마스크 패턴들의 측면들은 상기 제1 마스크 패턴들의 측면들과 다른 경사를 보이는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 측면들은 역-경사를 포함하는 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 희생 층은 실리콘 산화물을 포함하고,
    상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들의 각각은 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함하는 반도체 소자 형성 방법.
  5. 제4 항에 있어서,
    상기 제2 마스크 패턴들은 상기 제1 마스크 패턴들과 다른 물질을 포함하는 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 제1 마스크 패턴들을 형성하고, 상기 제2 마스크 패턴들을 형성하는 것은
    상기 희생 층을 패터닝하여 서로 평행한 제1 트렌치들을 형성하고,
    상기 제1 트렌치들 내에 상기 제1 마스크 패턴들을 형성하고,
    상기 희생 층 및 상기 제1 마스크 패턴들을 패터닝하여 서로 평행한 제2 트렌치들을 형성하고,
    상기 제2 트렌치들 내에 상기 제2 마스크 패턴들을 형성하는 것을 포함하되,
    상기 제2 트렌치들은 상기 제1 마스크 패턴들을 완전히 관통하는 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 제1 마스크 패턴들을 형성하고, 상기 제2 마스크 패턴들을 형성하는 것은
    상기 희생 층을 패터닝하여 서로 평행한 제1 트렌치들을 형성하고,
    상기 제1 트렌치들 내에 상기 제1 마스크 패턴들을 형성하고,
    상기 희생 층을 패터닝하여 서로 평행한 제2 트렌치들을 형성하고,
    상기 제2 트렌치들 내에 상기 제2 마스크 패턴들을 형성하는 것을 포함하되,
    상기 제2 트렌치들은 상기 제1 마스크 패턴들의 사이에 형성된 반도체 소자 형성 방법.
  8. 제1 항에 있어서,
    상기 제1 마스크 패턴들을 형성하고, 상기 제2 마스크 패턴들을 형성하는 것은
    상기 희생 층을 패터닝하여 서로 평행한 제1 트렌치들을 형성하고,
    상기 제1 트렌치들 내에 상기 제1 마스크 패턴들을 형성하고,
    상기 희생 층 및 상기 제1 마스크 패턴들을 패터닝하여 서로 평행한 제2 트렌치들을 형성하고,
    상기 제2 트렌치들 내에 상기 제2 마스크 패턴들을 형성하는 것을 포함하되,
    상기 제2 트렌치들의 바닥에 상기 제1 마스크 패턴들이 보존된 반도체 소자 형성 방법.
  9. 삭제
  10. 기판 상에 몰딩 층을 형성하고,
    상기 몰딩 층 상에 희생 층을 형성하고,
    상기 희생 층 내에 서로 평행한 다수의 제1 마스크 패턴들을 형성하고,
    상기 제1 마스크 패턴들을 형성한 후, 상기 희생 층 내에 상기 제1 마스크 패턴들과 교차하고 서로 평행한 다수의 제2 마스크 패턴들을 형성하되, 상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들은 상기 희생 층보다 상대적으로 불투명한 물질을 가지며, 상기 희생 층, 상기 제1 마스크 패턴들, 및 상기 제2 마스크 패턴들의 상부 표면들은 동일한 수평 레벨에 노출되고,
    상기 희생 층을 제거하고,
    상기 제1 마스크 패턴들 및 상기 제2 마스크 패턴들을 식각마스크로 이용하여 상기 몰딩 층을 관통하는 다수의 개구부들을 형성하고,
    상기 개구부들 내에 제1 전극들을 형성하고,
    상기 제1 전극들 상에 캐패시터 유전막을 형성하고,
    상기 캐패시터 유전막 상에 제2 전극을 형성하는 것을 포함하는 반도체 소자 형성 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014002852A1 (ja) * 2012-06-29 2014-01-03 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
KR101934093B1 (ko) * 2012-08-29 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
US10217748B2 (en) * 2017-05-25 2019-02-26 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
US10790362B2 (en) * 2017-11-30 2020-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
KR102387945B1 (ko) 2017-12-15 2022-04-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
WO2019225314A1 (ja) * 2018-05-22 2019-11-28 株式会社ソシオネクスト 半導体集積回路装置
US10998321B1 (en) * 2019-10-28 2021-05-04 Nanya Technology Corporation Semiconductor device having a stacked nanowire structure disposed over a buried word line and method of manufacturing the same
US11469047B2 (en) 2020-03-06 2022-10-11 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method for manufacturing high-profile and high-capacitance capacitor
CN113173555B (zh) * 2021-03-12 2022-10-04 中国科学院微电子研究所 一种纳米线mim阵列器件及制备方法
EP4210095B1 (en) * 2021-11-24 2025-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method therefor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003864B1 (ko) * 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
US6410453B1 (en) 1999-09-02 2002-06-25 Micron Technology, Inc. Method of processing a substrate
JP3595231B2 (ja) * 1999-12-28 2004-12-02 株式会社東芝 半導体記憶装置及びその製造方法
KR100557994B1 (ko) * 2003-07-25 2006-03-06 삼성전자주식회사 매립 확장 콘택홀을 갖는 반도체 장치 및 그 제조방법
KR100549012B1 (ko) 2004-06-24 2006-02-02 삼성전자주식회사 박스형의 실린더형 스토리지 노드들을 갖는 반도체소자 및그 제조방법
KR101145336B1 (ko) 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치의 콘택홀 형성방법
KR101658492B1 (ko) * 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20130006738A (ko) * 2011-02-28 2013-01-18 에스케이하이닉스 주식회사 반도체 소자의 콘택홀 형성용 마스크 제조방법
KR20120124787A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 소자의 제조 방법
JP5990367B2 (ja) 2011-06-17 2016-09-14 富士フイルム株式会社 パターン形成方法、及び、これを用いた電子デバイスの製造方法
TWI440060B (zh) 2011-12-07 2014-06-01 Via Tech Inc 電容結構

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