KR100929293B1 - 반도체 소자의 커패시터 제조 방법 - Google Patents
반도체 소자의 커패시터 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 보다 상세하게는 저장 전극용 제1 및 제2 콘택 플러그를 포함하는 제1 층간절연막이 구비된 반도체 기판 상부에 제2 층간절연막을 증착하고, 상기 제1 및 제2 콘택 플러그가 노출될 때까지 제2 층간절연막을 식각하여 커패시터용 제1 트렌치를 형성하고, 상기 제1 트렌치 내부에 커패시터 형성용 제1 전도체층, 제1 유전체층 및 제1 플레이트를 순차적으로 증착하고, 상기 결과물을 제2 콘택 플러그가 노출된 개구부를 포함하는 제1 절연막으로 증착하고, 상기 개구부를 콘택 플러그 형성 물질로 매립하고, 상기 제1 절연막을 소정 두께까지 식각하여 커패시터용 제2 트렌치를 형성한 다음, 상기 제2 트렌치 내부에 커패시터 형성용 제2 전도체층, 제2 유전체층 및 제2 플레이트를 순차적으로 증착함으로써, 하부 전극의 표면적이 증가한 반도체 소자의 커패시터 제조 방법에 관한 것이다.
Description
도 1은 종래 방법에 따라 제조된 커패시터의 단면도.
도 2a 내지 도 2g는 본 발명의 커패시터 형성 방법을 도시한 공정 개략도.
<도면의 주요 부분에 대한 간단한 설명 >
1, 111: 반도체 기판 3, 113: 제1 층간절연막
5, 115: 제1 콘택 플러그 5-1, 115-1: 제2 콘택 플러그
7, 117: 제2 층간절연막 9, 119: 제1 전도체층
11, 121: 제1 유전체층 13, 123: 제1 플레이트
125: 제1 절연막 127: 개구부
129: 제2 절연막 131: 콘택 플러그 형성 물질
133: 제2 전도체층 135: 제2 유전체층
137: 제2 플레이트
본 발명은 하부 전극의 표면적이 증가한 반도체 소자의 커패시터 제조 방법 에 관한 것이다.
반도체 메모리 중에서 DRAM(dynamic random access memory)은 정보를 자유롭게 기입하고 판독할 수 있는 메모리로서, 하나의 트랜스퍼 트랜지스터와 하나의 트랜지스터 타입의 메모리 셀인 커패시터로 구성되어 있다.
한편, 반도체 소자의 메모리 용량을 향상시키기 위해서는 셀의 정전 용량을 확보하는 것이 무엇보다 중요하다. 특히, 셀의 정전 용량이 높아야 메모리 소자의 독출 능력이 향상되고 소프트 에러율이 감소된다.
하지만, 반도체 소자의 응용 분야의 확대로 1G 이상으로 고집적화된 소자가 요구됨에 따라 메모리 소자 크기는 축소된 반면, 커패시터의 표면적에 비례하는 셀의 정전 용량(capacitance)은 감소되었다.
종래 셀의 정전 용량을 확보하기 위하여 트렌치 타입(trench type)이나, 실린더 타입(cylinder type)과 같은 3차원 커패시터 구조가 도입되었다. 하지만, 종래 방법에 따른 커패시터 구조는 하부 전극의 표면적 크기가 한정되어 있기 때문에, 셀의 정전 용량을 확보하는데 어려움이 있다.
이하, 첨부 도면을 참고로 종래 방법에 따른 반도체 소자의 커패시터 제조 방법 수행 시의 문제점을 더욱 상세히 설명하기로 한다.
도 1은 종래 기술에 의해 제조된 반도체 소자의 3차원 실린더형 커패시터의 단면을 나타낸 도면이다.
우선, 도 1에 도시한 바와 같이 소자분리막(미도시)에 의하여 활성 영역이 정의된 반도체 기판(1) 상부의 소정 영역에 게이트 전극(미도시)과 랜딩 플러그(미 도시) 및 비트라인(미도시)을 순차적으로 형성한다.
이어서, 상기 구조 전면에 평탄화된 제1 층간절연막(3)을 증착한 다음, 소정 부분을 식각하여 랜딩 플러그(미도시) 상부가 노출된 개구부(미도시)를 형성한다.
그런 다음, 상기 결과물 전면에 콘택 플러그 형성 물질(미도시)을 증착하되, 상기 개구부가 콘택 플러그 형성 물질에 의하여 매립되도록 한다. 그리고 상기 제1 층간절연막(3)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행하여 제1 및 제2 콘택 플러그(5, 5-1)를 형성한다.
이어서, 상기 구조 전면에 제2 층간절연막(7)을 증착한 후, 소정 부분에 대한 식각 공정을 수행하여 상기 제1 및 제2 콘택 플러그(5, 5-1) 상부와 그 주변의 제1 층간절연막(3)이 노출된 커패시터 형성용 제1 트렌치 및 제2 트렌치를 각각 이웃하게 형성한다.
이때 상기 제2 층간절연막의 두께는 15000∼25000Å 이다.
그 다음, 상기 제1 트렌치 및 제2 트렌치 내부에 커패시터 형성용 제1 전도체층(9), 제1 유전체층(11) 및 제1 플레이트(13)를 순차적으로 증착하여 이웃하는 제1 커패시터 및 제2 커패시터를 형성한다. 이때, 상기 제1 커패시터와 제2 커패시터는 동일한 하부 면적 크기는 5000∼30000nm2를 가지며, 인접하는 콘택 플러그와 일정 거리를 두고 형성된다.
상기와 같은 종래 방법의 경우 다음과 문제점을 가진다.
즉, 상기 제2 층간절연막에 대한 식각 공정으로 형성된 트렌치 각각의 하부 면적 크기는 인접한 콘택 플러그 간의 이격 거리에 따라 제한된다. 따라서, 후속 공정에 의해 형성되는 커패시터의 하부 전극의 표면적 크기도 한정된다.
더욱이, 커패시터의 표면적을 증가시키기 위하여 상기 제2 층간절연막을 높게 증착하는 경우, 트렌치 형성을 위한 식각 공정을 안정하게 수행할 수 없다.
이와 같이, 반도체 소자의 집적도가 심화되면서 종래 방법으로는 고정전 용량이 확보된 커패시터를 제조할 수 없다. 따라서, 공장 장비나 방법의 개발 없이 정전 용량이 향상된 커패시터를 제조할 수 있는 방법의 개발이 시급하다.
본 발명에서는 커패시터의 하부 전극의 표면적을 증가시켜 정전 용량이 향상된 반도체 소자의 커패시터를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여,
본 발명에서는 저장 전극용 제1 및 제2 콘택 플러그를 포함하는 제1 층간절연막이 구비된 반도체 기판 상부에 제2 층간절연막을 증착하는 단계;
상기 제2 층간절연막을 식각하여 제1 및 제2 콘택 플러그와 그 주변 제1 층간절연막이 노출된 커패시터용 제1 트렌치를 형성하는 단계;
상기 제1 트렌치 내부에 커패시터 형성용 제1 전도체층, 제1 유전체층 및 제1 플레이트를 순차적으로 증착하는 단계;
제1 트렌치를 매립하기 위하여 상기 결과물 전면에 제1 절연막을 증착하는 단계;
상기 제1 절연막의 소정 부분을 식각하여 상기 제2 콘택플러그가 노출된 개구부를 형성하는 단계;
상기 개구부 측벽에 제2 절연막을 증착하는 단계;
상기 개구부 내부를 콘택 플러그 형성 물질로 매립하는 단계;
상기 제1 절연막, 제2 절연막 및 콘택 플러그 형성 물질을 식각하여 커패시터용 제2 트렌치를 형성하되, 상기 제1 플레이트가 노출되지 않도록 제2 트렌치 내부 표면에 소정 두께의 제1 절연막이 남도록 형성하는 단계; 및
상기 제2 트렌치 내부의 제2 절연막 상에 커패시터 형성용 제2 전도체층, 제2 유전체층 및 제2 플레이트를 순차적으로 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.
이하, 첨부된 도 2a 내지 도 2g를 참조하여 본 발명의 실시 형태를 설명한다. 그러나 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2a 내지 도 2g는 본 발명의 커패시터 제조 방법을 이용하는 실시 형태에 따른 콘택 패턴 형성 방법을 설명하기 위한 도면이다.
우선, 소자분리막(미도시)에 의하여 활성 영역이 정의된 반도체 기판(111) 상에 게이트 전극(미도시)을 형성한 다음, 전면에 플러그 폴리를 증착하고 연마하여 랜딩 플러그(미도시)를 형성한다.
상기 결과물 전면에 층간절연막(미도시)을 증착한 다음, 소정 부분을 식각하여 상기 랜딩 플러그의 상부를 노출시키는 개구부(미도시)를 형성한다. 이어서, 상기 결과물 전면에 유전 물질(미도시)을 증착하되, 상기 개구부가 상기 유전 물질에 의하여 매립되도록 한다. 그리고 상기 층간절연막(미도시)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행하여 상기 랜딩 플러그에 접속된 비트라인(미도시)을 형성한다.
이어서, 상기 결과물 전면에 제1 층간절연막(113)을 증착하고, 소정 부분을 식각하여 상기 랜딩 플러그(미도시) 상부를 노출시키는 제1 개구부(미도시) 및 제2 개구부(미도시)를 형성한다.
그 다음, 도 2a에 도시한 바와 같이 상기 결과물 전면에 콘택 플러그 형성 물질을 증착하되, 상기 제1 개구부 및 제2 개구부가 상기 콘택 플러그 형성 물질에 의하여 매립되도록 한다. 그리고 상기 제1 층간절연막(113)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행하여 상기 랜딩 플러그(미도시)와 접속된 저장 전극용 제1 콘택 플러그(115) 및 제2 콘택 플러그(115-1)를 형성한다.
이어서, 상기 도 2a의 결과물 상부 전면에 제2 층간절연막(117)을 증착한 후, 식각 공정을 수행하여 도 2b에 도시한 바와 같이 상기 제1 콘택 플러그(115) 및 제2 콘택 플러그(115-1) 상부와 그 주변의 제1 층간절연막(113)이 노출된 커패시터 형성용 제1 트렌치를 형성한다.
이때 상기 제2 층간절연막의 두께는 15000∼25000Å 보다 5∼15% 정도 얇은 두께로 증착할 수 있다. 또한, 상기 제2 층간절연막에 대한 식각 공정은 RIE(reactive ion etch) 조건으로 수행된다.
그 다음, 상기 도 2b의 제1 트렌치 내부에 도 2c에 도시한 바와 같이 커패시터 형성용 제1 전도체층(119), 제1 유전체층(121) 및 제1 플레이트(123)를 순차적으로 증착하여 제1 커패시터를 형성한다.
이때, 상기 제1 전도체층은 폴리실리콘, 티타늄(Ti), 티타늄/티타늄 나이트라이드(Ti/N) 등을 사용한다. 상기 제1 유전체층은 실리콘 산화막(SiO2), 알루미늄막(Al2O3), ZrO3, HfO 또는 이들의 적층 구조를 이용한다.
상기 방법에 형성된 본 발명의 제1 트렌치의 하부 표면적의 넓이는 종래 방법에 의해 형성되던 제1 커패시터 및 제2 커패시터의 하부 면적을 모두 합한 넓이보다 넓은 범위, 더욱 바람직하게는 종래 제1 커패시터의 하부 표면적보다 약 1.5배 이상 넓은 면적을 확보할 수 있다. 예를 들면 종래 제1 및 제2 커패시터의 하부 면적이 약 5000∼30000nm2일 경우 본 발명의 제1 커패시터의 하부 면적은 약 7500∼70000nm2 이다.
이에 따라, 상기 제2 층간절연막을 종래 방법의 제2 층간절연막의 두께보다 얇게 증착하여도 충분한 정전 용량을 가지는 커패시터를 얻을 수 있다.
그 다음, 상기 도 2c의 결과물 전면에 제1 절연막(125)을 증착하고, 이에 대 한 사진식각공정을 수행하여 도 2d에 도시한 바와 같이 상기 제2 콘택 플러그(115-1) 상부가 노출된 개구부(127)를 형성한다.
상기 제1 절연막은 산화막을 이용하여 형성한다.
이때, 상기 방법은 제1 절연막을 증착하기 전에 결과물 전면에 대하여 제2 층간절연막이 노출될 때까지 화학적 물리적 연마(chemical mechanical physical polishing; CMP) 공정을 수행하여 트렌치 주변의 제2 층간절연막 상에 형성된 제1 전도체층, 제1 유전체층 및 제1 플레이트를 제거하는 단계를 더 포함할 수 있다.
이어서, 상기 도 2d의 개구부(127) 측면에 질화막을 이용한 제2 절연막(129)을 증착하고, 상기 결과물 전면에 콘택 플러그 형성 물질을 형성하되, 상기 개구부(127)가 상기 콘택 플러그 형성 물질(131)에 의하여 매립되도록 한다. 이어서, 도 2e에 도시한 바와 같이 상기 제1 절연막(125)이 노출될 때까지 상기 결과물에 대한 평탄화 공정을 수행한다.
이때 상기 콘택 플러그 형성 물질은 폴리 실리콘을 이용한다.
그 다음, 상기 도 2e의 제1 절연막(125), 제2 절연막 및 콘택 플러그 형성 물질(131)에 대한 사진 식각 공정을 수행하여 도 2f에 도시한 바와 같이 제2 콘택 플러그를 포함하는 커패시터용 제2 트렌치를 형성한다. 이때, 제2 트렌치 내부 표면에는 상기 제1 플레이트가 노출되지 않도록 소정 두께의 제1 절연막(125)이 남도록 한다.
상기 식각 공정은 RIE 방법을 이용하여 소정 시간 식각하여 상기 제2 트렌치 내부에 상기 제1 절연막이 300∼700Å두께로 남도록 한다.
그 다음, 상기 도 2f의 결과물인 제2 트렌치 내부의 제1 절연막(125) 상에 도 2g에 도시한 바와 같이 커패시터 형성용 제2 전도체층(133), 제2 유전체층(135) 및 제2 플레이트(137)를 순차적으로 증착하여 제2 커패시터를 형성한다.
이때, 상기 제2 전도체층은 폴리실리콘, Ti, Ti/TiN 등을 사용한다. 상기 제2 유전체층은 SiO2, Al2O3, ZrO3, HfO 또는 이들의 적층 구조를 이용한다.
이때 상기 제2 커패시터는 제1 커패시터에 비하면 하부 표면적의 넓이가 작으나, 종래 방법에 의해 제조된 커패시터의 하부 면적보다 약 1.1∼1.4배 정도 넓은 면적을 확보할 수 있다. 즉, 예를 들면 종래 커패시터의 하부면적이 약 5000∼30000nm2일 경우 본 발명의 커패시터의 하부 면적은 약 5500∼42000nm2 넓이를 가진다.
이상 설명한 바와 같이, 본 발명의 방법을 이용하는 경우 이웃하는 콘택 플러그 영역까지 커패시터의 하부 전극을 확대하여 형성할 수 있으므로, 종래 커패시터에 비해 약 2배 이상 넓은 커패시터의 하부 전극 표면적을 얻을 수 있다. 따라서, 정전 용량이 향상된 커패시터를 제조할 수 있다.
Claims (8)
- 저장 전극용 제1 및 제2 콘택 플러그를 포함하는 제1 층간절연막이 구비된 반도체 기판 상부에 제2 층간절연막을 증착하는 단계;상기 제2 층간절연막을 식각하여 제1 및 제2 콘택 플러그와 그 주변 제1 층간절연막이 모두 노출된 커패시터용 제1 트렌치를 형성하는 단계;상기 제1 트렌치 내부에 커패시터 형성용 제1 전도체층, 제1 유전체층 및 제1 플레이트를 순차적으로 증착하여 제1 커패시터를 형성하는 단계;상기 제1 트렌치를 매립하기 위하여 상기 제1 커패시터 전면에 제1 절연막을 증착하는 단계;상기 제1 절연막을 식각하여 상기 제2 콘택플러그가 노출된 개구부를 형성하는 단계;상기 개구부 측벽에 제2 절연막을 증착하는 단계;상기 개구부 내부를 콘택 플러그 형성 물질로 매립하는 단계;상기 제1 절연막, 제2 절연막 및 콘택 플러그 형성 물질을 식각하여 커패시터용 제2 트렌치를 형성하되, 상기 제1 플레이트가 노출되지 않도록 제2 트렌치 내부 표면에 상기 제1 절연막이 남도록 형성하는 단계; 및상기 제1 절연막을 포함한 전면에 커패시터 형성용 제2 전도체층, 제2 유전체층 및 제2 플레이트를 순차적으로 증착하여 제2 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 제1 커패시터의 하부 면적은 7500∼70000nm2 이고,상기 제2 커패시터의 하부 면적은 5500∼42000nm2인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 제1 전도체층은 폴리실리콘, 티타늄(Ti) 또는 티타늄/티타늄 나이트라이드(Ti/TiN)이고, 상기 제1 유전체층은 실리콘 산화막(SiO2), 알루미늄막(Al2O3), ZrO3, HfO 또는 이들의 적층 구조인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 제1 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 제1 커패시터를 형성하는 단계와 상기 제1 절연막을 증착하는 단계 사이에 상기 제2 층간절연막이 노출될 때까지 화학적 물리적 연마 공정을 수행하여 상기 제2 층간절연막 상에 형성된 제1 전도체층, 제1 유전체층 및 제1 플레이트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 콘택 플러그 형성 물질은 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 제2 트렌치 형성을 위한 식각 공정 후, 상기 제1 절연막은 제2 트렌치 내부 표면에 300∼700Å두께로 남는 것은 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제1항에 있어서,상기 제2 전도체층은 폴리실리콘, 티타늄(Ti) 또는 티타늄/티타늄 나이트라이드(Ti/TiN)이고, 상기 제2 유전체층은 실리콘 산화막(SiO2), 알루미늄막(Al2O3), ZrO3, HfO 또는 이들의 적층 구조인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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