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KR101168606B1 - 반도체 장치의 배선 구조물 및 이의 형성 방법 - Google Patents

반도체 장치의 배선 구조물 및 이의 형성 방법 Download PDF

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KR101168606B1
KR101168606B1 KR1020070071802A KR20070071802A KR101168606B1 KR 101168606 B1 KR101168606 B1 KR 101168606B1 KR 1020070071802 A KR1020070071802 A KR 1020070071802A KR 20070071802 A KR20070071802 A KR 20070071802A KR 101168606 B1 KR101168606 B1 KR 101168606B1
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forming
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이지윤
정혁채
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삼성전자주식회사
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Abstract

반도체 장치의 배선 구조물 및 이의 형성 방법이 개시되어 있다. 상기 배선 구조물을 형성하기 위해서는 기판의 콘택영역에 전기적으로 연결된 제1 패드와 제2 패드를 포함하며, 상기 제1 패드와 제2 패드의 상면보다 낮은 제1 층간절연막 패턴이 형성된 기판을 마련한다. 제1 층간절연막 패턴 상에 상기 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 형성한다. 상기 블로킹 패턴 및 상기 제1 패드의 표면을 노출시키는 개구부를 갖는 제2 층간절연막을 형성한다. 상기 개구부 내에 스페이서를 형성한다. 상기 스페이서가 형성된 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성한다. 그 결과 전기적 결함이 발생되지 않는 반도체 장치의 배선 구조물 형성된다.

Description

반도체 장치의 배선 구조물 및 이의 형성 방법{wiring structure of semiconductor device and Method of forming a wiring structure}
본 발명은 반도체 장치의 배선 구조물 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 전기적 결합이 발생되지 않는 콘택 플러그를 포함하는 반도체 장치의 배선 구조물 및 이의 형성방법에 관한 것이다.
최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구됨에 따라, 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다. 상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액서스 트랜지스터(access transistor)와 하나의 축적 커패시터를 포함한다.
특히, 디램에서 상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다.
상기 커패시터에 포함되는 전극의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다. 상기 실린더형 커패시터들은 좁은 면적 내에서 서로 접촉되지 않으면서 형성되어야 한다. 그런데, 커패시터는 액서스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소오스/드레인의 위치에 따라 한정된다. 이 때문에, 이웃하는 커패시터 간의 마진이 협소하여 상기 커패시터들 간이 서로 접촉하는 문제가 빈번하게 발생되었다.
최근에는, 상기 커패시터들이 하부의 소오스/드레인의 위치에 관계없이 이웃하는 커패시터들 간의 사이가 넓게 배치될 수 있도록 하기 위한 공정이 개발되고 있다. 구체적으로, 상기 커패시터와 접속하는 콘택 플러그의 상부면을 상대적으로 넓은 형상을 갖도록 형성하거나 또는 상기 콘택 플러그의 상부면에 랜딩 패드를 형성함으로서 상기 커패시터 및 콘택 플러그의 접촉 마진을 증가시키고 있다. 그러나 상기 콘택 플러그의 상부면을 상대적으로 넓게 형성하는 경우에는 상기 콘택 플러그들이 서로 지나치게 가까워지므로 상기 콘택 플러그 간에 브리지 불량이 쉽게 발생될 수 있다. 또한, 상기 콘택 플러그의 상부 면에 랜딩 패드를 형성하는 경우 증착 및 사진 공정이 추가적으로 수행되어야 하며 랜딩 패드가 미스얼라인 되는 경우 불량이 발생될 수 있다.
따라서 상부 접촉면의 면적을 충분히 넓으면서도 비트라인과 접촉하는 패드와 브리지 불량을 유발하지 않는 콘택 플러그를 형성하는 방법이 제시되었다. 구체적으로 디자인룰이 80nm 이하의 디램(DRAM)에서 하부 전극과 연결되는 콘택 플러그 는 워드 라인 구조물과 비트라인 구조물이 교차하는 지점의 제1 패드를 노출시키면서 스페이서가 형성된 개구부에 형성된다. 따라서 상기 콘택 플러그는 비트라인 구조물 및 상기 비트라인 접속되는 제2 패드와 인접되도록 형성된다. 상기 개구부는 상기 비트라인 구조물을 포함하는 식각마스크에 의해 셀프 얼라인 방식으로 형성되기 때문에 상기 비트라인 또는 상기 제2 패드를 노출시킬 수 있다. 따라서 상기 개구부 내에는 상기 콘택 플러그가 상기 제2 패드와 연결되지 못하도록 스페이서를 형성된다. 그러나 제2 패드의 프로파일이 모서리를 가질 경우 상기 스페이서를 형성하기 위한 에치백 공정시 상기 제2 패드의 모서리 부분에서 스페이서가 손실되어 상기 제2 패드와 콘택 플러그가 서로 연결되는 문제점이 발생하게 된다.
또한, 상기 제2 패드와 제1 패드가 층간절연막에 의해 절연될 경우 비트라인 형성시 비트라인 전극과 상기 제2 패드의 접촉면에서 성장되는 금속 실리사이가 상기 층간절연막을 통해 이웃하는 제1 패드로 확산되는 문제점이 발생한다.
따라서 본 발명의 제1 목적은 패드보다 낮은 상면을 갖는 절연막 패턴과 상기 절연막 패턴 상에 존재하는 블로킹 패턴을 형성함으로서 전기적 결함이 발생되지 않는 반도체 장치의 배선 구조물의 형성 방법을 제공하는데 있다.
또한, 본 발명의 제2 목적은 패드보다 낮은 상면을 갖는 절연막 패턴과 상기 절연막 패턴 상에 존재하는 블로킹 패턴을 포함하는 반도체 장치의 배선 구조물을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 배선 구조물의 형성 방법은, 기판의 콘택영역에 전기적으로 연결된 제1 패드와 제2 패드를 포함하며, 상기 제1 패드와 제2 패드의 상면보다 낮은 제1 층간절연막 패턴이 형성된 기판을 마련한다. 상기 제1 층간절연막 패턴 상에 상기 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 형성한다. 상기 블로킹 패턴 및 상기 제1 패드의 표면을 노출시키는 개구부를 갖는 제2 층간절연막을 형성한다. 상기 개구부 내에 스페이서를 형성한다. 상기 스페이서가 형성된 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성한다. 그 결과 전기적 결함이 발생되지 않는 반도체 장치의 배선 구조물 형성된다.
또한, 상기 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 배선 구조물의 형성 방법은, 기판의 콘택영역을 노출시키는 제1 개구부 갖는 제1 층간절 연막을 형성한다. 이어서, 상기 제1 층간절연막의 제1 개구부 내에 제1 패드와 제2 패드를 형성한다. 이어서, 상기 제1 층간절연막을 식각하여 상기 제2 패드 보다 낮은 상면을 갖는 제1 층간절연막 패턴을 형성한다. 이어서, 상기 제1 층간절연막 패턴 상에 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 형성한다. 이어서, 상기 제1 패드 및 블로킹 패턴 상에 상기 제2 패드를 노출시키는 제2 개구부를 갖는 제2 층간절연막 형성한다. 이어서, 상기 제2 개구부를 매몰된 하부를 갖는 비트라인 구조물을 형성한다. 상기 블로킹 패턴 및 비트라인 구조물 상에 제1 패드의 표면을 노출시키는 제3 개구부를 갖는 제3 층간절연막을 형성한다. 이어서, 상기 제3 개구부에 노출된 제3 층간절연막 내벽에 스페이서를 형성한다. 이후, 상기 스페이서가 형성된 제3 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성한다. 그 결과 전기적 결함이 발생되지 않는 반도체 장치의 배선 구조물 형성된다.
또한, 상기 제1 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 배선 구조물의 형성 방법은, 제1 층간절연막 상에 블로킹 패턴이 형성된 기판을 마련한다. 이어서, 상기 블로킹 패턴에 노출된 제1 층간절연막을 식각하여 상기 기판의 콘택영역을 노출시키는 제1 개구부 갖는 제1 층간절연막 패턴을 형성한다. 이어서, 상기 제1 개구부 내에서 상기 블로킹 패턴의 상면보다 낮은 상면을 갖는 상기 제1 패드와 제2 패드를 형성한다. 이어서, 상기 블로킹 패턴 및 제1 패드의 표면을 노출시키는 제3 개구부를 갖는 제3 층간절연막을 형성한다. 이어서, 상기 제3 개구부 내에 스페이서를 형성한다. 이어서, 상기 스페이서가 형성된 제3 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성한다. 그 결과 전기적 결함이 발생 되지 않는 반도체 장치의 배선 구조물 형성된다.
또한, 상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물은 기판 상에 형성된 제1 층간절연막 패턴의 개구부 내에 존재하고, 상기 제1 층간절연막 패턴보다 높은 상면을 갖는 제1 패드 및 제2 패드를 포함한다. 상기 제1 층간절연막 패턴 상에 형성되고, 상기 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 포함한다. 상기 제2 패드와 전기적으로 연결된 비트라인 구조물을 포함한다.
상기 비트라인 구조물의 측벽과 상기 블로킹 패턴 및 제2 패드의 표면을 노출시키는 개구부를 포함하는 제2 층간절연막 패턴을 포함한다. 상기 개구부에 노출된 제2 층간절연막 패턴의 측벽과 블로킹 패턴 일부에 형성된 내에 형성된 스페이서를 포함한다. 상기 스페이서가 형성된 개구부 내에 형성되고, 상기 제1 패드와 전기적으로 연결되는 콘택 플러그를 포함한다.
본 발명에 따른 배선 구조물은 제2 패드 보다 낮은 상면을 갖는 제1 층간절연막 패턴 상에 형성되고, 상기 제2 패드의 상면보다 높은 상면을 갖는 블로킹 패턴을 포함한다. 즉, 상기 블로킹 패턴은 상기 제2 패드보다 낮은 상면을 갖는 상기 제1 층간절연막 패턴 상에 형성됨으로 인해 비트라인 전극과 상기 제2 패드의 접촉면에서 성장되는 금속 실리사이가 이웃하는 제1 패드로 확산되는 것을 방지한다. 또한, 상기 블로킹 패턴은 상기 제2 패드보다 높은 상면을 가짐으로 인해 이후 상기 비트라인 전극 측면에서 연속적으로 형성되는 스페이서가 제2 패드 상에서 단락되는 것을 방지한다. 따라서, 이후 제1 패드와 연결되는 콘택 플러그의 형성시 상 기 콘택 플러그가 상기 제2 패드와 전기적으로 연결되는 반도체 장치의 불량을 미연에 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 배선 구조물 및 이의 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 1은 참조하면, 본 발명에 일 실시예에 따른 반도체 구조물은 기판(100) 상에 형성된 제1 층간절연막 패턴(122)과, 상기 제1 층간절연막 패턴(122)의 개구부(미도시) 내에 존재하는 복수의 제1 패드(124) 및 제2 패드(126)를 포함한다. 상기 제1 층간절연막 패턴(122) 상에 형성된 블로킹 패턴(130)과 상기 제2 패드(126)와 전기적으로 연결된 비트라인 구조물(136)을 포함한다. 상기 블로킹 패턴(130) 및 제2 패드(126)의 표면 일부를 노출시키는 개구부를 포함하는 제2 층간절연막 패턴(140)을 포함한다. 상기 제3 층간절연막 패턴(140)의 개구부 측벽에 형성된 스페이서(144) 및 상기 스페이서(144)가 형성된 개구부 내에 형성된 콘택 플러그(150)를 포함한다.
상기 기판(100)은 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 포함한다. 상기 기판(100)은 소자 분리(STI) 공정을 수행하여 형성된 소자분리막과 게이트 구조물(미도시) 및 콘택 영역(116a, 116b)이 존재한다. 상기 게이트 구조물(미도시)은 게이트 절연막과 게이트 전극이 적층된 구조를 갖는 워드 라인이다. 상기 콘택 영역은 제1 콘택 영역(116a)과 제2 콘택 영역(116b)을 포함한다. 상기 제1 콘택 영역(116a)은 커패시터와 전기적으로 연결되는 제1 패드(124)와 접촉하고, 상기 제2 콘택 영역(116b)은 비트라인과 전기적으로 연결되는 제2 패드(126)와 접촉한다.
상기 제1 층간절연막 패턴(122)은 제1 패드(124) 및 제2 패드(126)가 형성되는 개구부(미도시)를 포함한다. 이에 따라, 상기 제1 패드(124)와 제2 패드(126)는 상기 제1 층간절연막 패턴(122)에 의해 전기적으로 절연된다. 특히, 상기 제1 층간절연막 패턴(122)은 상기 제1 패드(124)와 제2 패드(126)의 상면보다 낮은 상면은 갖는다.
상기 제1 패드(124)는 상기 제1 층간절연막 패턴(122)의 개구부에 존재하며, 상기 제1 콘택영역(116a) 및 콘택 플러그인 커패시터의 플러그(150)와 전기적으로 연결된다. 또한, 상기 제2 패드(126)는 상기 제1 층간절연막 패턴(122)의 개구부에 존재하며, 상기 제2 콘택 영역(116b)과 비트라인 구조물(136)에 전기적으로 연결된다. 일 예로서, 상기 제1 패드(124)와 제2 패드(126)는 반복적으로 배치될 수 있고, 상기 제1 층간절연막 패턴(122)에 의해 전기적으로 절연된다. 특히, 상기 제1 패드(124)와 제2 패드(126)는 제1 층간절연막 패턴(122)의 상면보다 높은 상면을 갖고, 불순물이 도핑된 폴리실리콘을 포함한다.
상기 비트라인 구조물(136)은 상기 제2 패드(126) 상에 형성되고, 상기 제2 패드(126)와 전기적으로 연결되는 비트라인 전극(132)과, 마스크 패턴(134)을 포함한다. 또한, 상기 비트라인 스페이서(135)를 더 포함할 수 있다. 상기 비트라인 구조물(136)은 제2 층간절연막(131)에 의해 전기적으로 절연된다.
상기 블로킹 패턴(130)은 상기 제1 층간절연막 패턴(122) 상에 형성되고 상기 제2 패드(126)의 상면보다 높은 상면을 갖는다. 상기 블로킹 패턴(130)은 상기 제2 패드(126)보다 낮은 상면을 갖는 상기 제1 층간절연막 패턴(120) 상에 형성됨으로 인해 비트라인 전극(132)과 상기 제2 패드(126)의 접촉면에서 성장되는 금속 실리사이가 이웃하는 제1 패드(124)로 확산되는 것을 방지한다. 또한, 상기 블로킹 패턴(130)은 상기 제2 패드(126)의 상면보다 높은 상면을 가짐으로 인해 이후 상기 제2 패드(126)와 비트라인 전극(132) 측면에 연속적으로 형성되는 스페이서(144)의 단락을 방지한다. 따라서, 이후 제1 패드(124)와 연결되는 콘택 플러그(150) 형성시 상기 콘택 플러그(150)가 상기 제2 패드와 전기적으로 연결되는 문제점을 미연에 방지할 수 있다.
상기 제3 층간절연막 패턴(140)은 비트라인 구조물(136)을 덮는 제3 층간절연막을 패터닝하여 형성되고, 상기 비트라인 구조물(136)의 측벽과 상기 블로킹 패턴(130) 및 제2 패드(126)의 표면을 노출시키는 개구부를 포함한다. 상기 스페이서(144)는 개구부에 노출된 비트라인 구조물(136)의 측벽과 블로킹 패턴(130)에 형성된다. 즉, 상기 스페이서(144)는 제1 패드(124)와 연결되는 콘택 플러그(150)의 형성시 상기 콘택 플러그(150)가 상기 비트라인과 전기적으로 연결되는 문제점을 미연에 방지할 수 있다.
상기 콘택 플러그(150)는 상기 스페이서(144)가 형성된 제3 층간절연막 패턴(140)의 개구부 내에 형성되고, 제1 패드(124)와 전기적으로 연결된다. 상기 콘택 플러그(150)는 불순물이 도핑된 폴리실리콘 또는 금속을 포함한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 도 1에 도시된 배선 구조물의 형성방법을 나타내는 단면도들이다.
도 2를 참조하면, 콘택 영역(116a, 116b)이 형성된 기판(100)을 덮는 제1 층간절연막(120)을 형성한다. 상기 제1 층간절연막(120)은 비피에스지(BPSG), 피에스지(PSG), 유에스지(USG), 테오스(TEOS) 또는 고밀도 플라즈마(HDP) 산화물과 같은 실리콘 산화물을 포함한다. 이때, 상기 제1 층간절연막(120)은 평탄화 공정에 의해 평탄한 상면을 갖는다.
이어서, 상기 제1 층간절연막(120) 상에 제1 포토레지스트 패턴(미도시)을 형성한 후 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 노출된 제1 층간절연막(120)을 부분적으로 이방성 식각한다.
이에 따라, 상기 제1 층간절연막(120)에는 상기 제1 층간절연막(120)을 관통하여 상기 콘택 영역(116a, 116b)을 각각 노출시키는 제1 개구부들(미도시)이 형성된다. 상기 제1 개구부들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(116a)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(116b)을 노출시킨다.
이어서, 상기 제1 층간절연막(120)의 제1 개구부들 내에 매몰된 제1 패드(124)와 제2 패드(126)를 형성한다. 구체적으로 상기 제1 패드(124)와 제2 패드(126)를 형성하기 위해서는 먼저, 상기 제1 개구부를 충분히 매몰하면서 상기 제1 층간절연막(120)을 덮는 폴리실리콘막(미도시)을 형성한다. 상기 폴리실리콘막은 불순물이 도핑된 폴리실리콘을 화학기상증착하여 형성된다.
이어서, 상기 제1 층간절연막(120) 상부에 위치하는 폴리실리콘막을 선택적으로 제거함으로서, 상기 폴리실리콘막은 상기 제1 개구부들 내에 매몰된 제1 폴리실리콘 패턴과 제2 폴리실리콘 패턴으로 형성된다. 상기 제1 폴리실리콘 패턴은 상기 제1 개구부 내에서 상기 제1 콘택 영역(116a)과 전기적으로 연결되는 제1 패드(124)에 해당한다. 상기 제2 폴리실리콘 패턴은 상기 제1 개구부 내에서 상기 제 2 콘택 영역(116b)과 전기적으로 연결되는 제2 패드(126)에 해당한다. 이때, 상기 제1 패드(124)와 제2 패드(126)는 상기 제1 층간절연막과 동일한 높이의 상면을 갖는다.
도 3을 참조하면, 상기 제1 층간절연막(120)의 상부를 제거함으로서 상기 제1 패드(124)와 제2 패드(126)보다 낮은 상면을 갖는 제1 층간절연막 패턴(122)을 형성한다.
상기 제1 층간절연막의 상부는 상기 제1 층간절연막(120)과 상기 폴리실리콘으로 이루어진 제1 패드 및 제2 패드의 식각 선택비를 이용한 건식 식각 또는 습식 식각 공정으로 제거 수 있다. 이에 따라, 상기 제1 층간절연막은 상기 제1 패드 및 제2 패드의 측벽을 노출시키면서, 상기 제1 패드와 제2 패드 보다 낮은 상면을 갖는 제1 층간절연막 패턴(122)으로 형성된다.
도 4를 참조하면, 상기 제1 층간절연막 패턴(122) 상에 상기 제1 패드(124) 및 2 패드(126)보다 높은 상면을 갖는 블로킹 패턴(130)을 형성한다.
상기 블로킹 패턴(130)을 형성하기 위해서는 먼저, 상기 제1 층간절연막 패턴(122), 제1 패드(124) 및 제2 패드(126) 상에 질화물을 포함하는 블로킹막(미도시)을 형성한다. 상기 질화물을 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 상기 블로킹막은 상기 제1 층간절연막 패턴(122)과 제2 패드(126)의 단차 보다 1.5배 이상의 두께로 형성하는 것이 바람직하다.
이어서, 상기 블로킹막 상에 블로킹 패턴의 형성 영역을 정의하는 제2 포토레지스트 패턴을 형성한 후 상기 블로킹막을 패터닝 한다. 그 결과 상기 블로킹막 은 상기 제1 증간절연막 패턴(122) 상에 존재하고, 상기 제2 패드(126)보다 높은 상면을 갖는 블로킹 패턴(130)으로 형성된다. 이후, 상기 제2 포토레지스트 패턴은 에싱 및/또는 스트립 공정을 수행하여 제거된다.
일 예로서, 상기 블로킹 패턴(130)을 형성한 이후에 상기 제1 패드(124)와 제2 패드(126)의 상부를 식각하는 공정을 더 수행하여 블로킹 패턴(130)의 상면이 상기 제1 패드(124) 및 제2 패드(126)보다 더 높게 위치하게 할 수 있다.
도 5를 참조하면, 이어서, 블로킹 패턴(130), 제1 패드(124)및 제2 패드(126)가 형성된 기판 상에 제2 층간절연막(131)을 형성한다. 상기 제2 층간절연막(131)은 후속하여 형성되는 비트라인(132)과 제1 패드(124)를 전기적으로 절연시키는 역할을 한다. 상기 제2 층간절연막(131)의 예로서는 비피에지스(BPSG) 산화막, 피에지(PSG) 산화막, 에오지(SOG) 산화막, 고밀도 플라즈마(HDP) 산화막 등을 들 수 있다.
이어서, 상기 제2 층간절연막(131)의 상부를 평탄화 이후 상기 제2 층간절연막(131) 상에 제3 포토레지스트 패턴(미도시)을 형성한다. 이후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막(131)을 부분적으로 식각한다. 이로 인해, 상기 제2 층간절연막(131)에는 제2 패드(124)를 노출시키는 콘택홀(미도시)이 형성된다. 상기 콘택홀은 후속하여 형성되는 비트라인(132)과 제2 패드(126)를 서로 전기적으로 연결하기 위한 비트라인 콘택홀에 해당한다. 이후, 상기 제3 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한다.
이어서, 콘택홀을 채우면서 제2 층간절연막(131) 상에 비트라인 도전막(미도 시)을 형성한다. 이어서, 상기 비트라인 도전막 상에 마스크 패턴(134)을 형성한 후 상기 마스크 패턴(134)에 노출된 상기 비트라인 도전막을 패터닝 한다. 그 결과 상기 비트라인 도전막은 상기 제2 패드(126)와 전기적으로 연결되는 비트라인(132)으로 형성된다. 상기 비트라인(132)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 이후, 마스크 패턴(134)이 존재하는 비트라인(132) 상에 비트라인 스페이서막을 균일한 두께로 형성한다. 이어서, 상기 비트라인 스페이서막을 이방성 식각하여 상기 비트 라인(132) 및 마스크 패턴(134)의 측면에 존재하는 비트 라인 스페이서(135)를 형성한다. 그 결과 상기 제2 패드(126) 상에는 비트라인 구조물(136)이 형성된다. 상기 비트라인 구조물(136)은 비트라인(132), 마스크(134), 비트라인 스페이서(135)를 포함한다.
상기 비트라인 스페이서(135)는 후속하여 형성될 제3 층간절연막에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제3 층간절연막이 실리콘 산화물로 이루어지는 경우, 상기 비트라인 스페이서(135)는 실리콘 질화물로 이루어질 수 있다.
일 예로서, 상기 비트라인(132)을 형성하기 전에 상기 콘택홀에 노출된 제2 층간절연막(131)의 내 측면과 제2 패드(126) 상에 베리어 금속물질을 화학 기상 증착하여 베리어 금속막(미도시)을 더 형성할 수 있다. 이 때, 상기 제2 패드(126) 상에 형성되는 베리어 금속 물질은 폴리실리콘과의 반응에 의해 금속 실리사이드 패턴으로 전환된다. 상기 금속 실리사이드 패턴은 상기 제2 패드(126)와 이후 형성되는 비트라인 사이에 개재되어 오믹막의 기능을 수행한다. 상기 베리어 금속막으로 사용할 수 있는 물질의 예로는 티타늄/티타늄 질화물, 탄탈륨/탄탈륨 질화물 등을 들 수 있다. 또한, 상기 금속 실리사이드 패턴은 상기 베리어 금속막으로 제공되는 물질에 따라 티타늄 실리사이드 또는 탄탈륨 실리사이드로 이루어진다.
도 6을 참조하면, 상기 비트라인 구조물(136)과 제2 층간절연막을 덮는 제3 층간절연막(140)을 형성한다. 상기 제3 층간절연막(140)은 상기 제1 및 제2 층간 절연막과 실질적으로 동일한 물질로 형성될 수 있다. 즉, 제3 층간절연막(140)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
이어서, 상기 제3 층간절연막(140)의 상부를 평탄화 시킨 이후 상기 제3 층간절연막(140) 상에 제4 포토레지스트 패턴을 형성한다. 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 층간절연막(140) 및 제2 층간 절연막(131)을 순차적으로 패터닝한다. 그 결과 상기 제3 층간절연막과 제2 층간절연막을 관통하며, 상기 제1 패드(124) 및 블로킹 패턴을 노출시키는 제2 개구부(142)가 형성된다. 일 예로서, 상기 제2 개구부(142)는 상기 제2 패드(126)의 표면 일부를 노출시킬 수 있다. 상기 제2 개구부(142)는 상기 비트라인 구조물들(136) 사이에서 연장되고, 상기 비트라인 구조물들(136)에 의해 자기 정렬될 수 있다.
이어서, 상기 제2 개구부(142)에 노출된 제3 층간절연막 및 비트라인 구조물의 측벽에 존재하는 스페이서(144)를 형성한다. 구체적으로, 상기 스페이서(144)는 상기 제3 층간절연막의 표면과 상기 개구부에 노출된 비트라인 구조물 및 제3 층간절연막의 측면과 상기 제1 패드(124) 및 블로킹 패턴(130)의 표면에 실질적으로 균일한 두께를 갖는 스페이서막을 연속적으로 형성한 후 이를 이방성 식각함으로 형성된다. 특히, 상기 스페이서는 상기 제1 패드 상에는 존재하지 않고, 상기 비트라인 구조물과 상기 제2 패드(126)를 노출시키지 않도록 형성된다.
이어서, 상기 제2 개구부(142) 내부를 완전히 채우면서 상기 제3 층간절연막(140) 상에 금속막을 형성한다. 상기 금속막으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 다음에, 상기 제3 층간절연막(140)의 상부면이 노출되도록 상기 금속막을 연마함으로서 금속 패턴을 형성한다. 상기 금속 패턴은 제1 패드(124)과 후속하여 형성될 스토리지 노드 전극들을 전기적으로 연결하기 위하여 형성되는 콘택 플러그(150)이다. 그 결과 도 1에 도시된 바와 같은 반도체 장치의 배선 구조물이 형성된다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치의 배선 구조물을 포함하고 있는 DRAM 장치를 제조하기에 적합한 방법을 설명한다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 배선 구조물을 포함하는 DRAM의 제조방법을 나타내는 단면도들이다.
도 7을 참조하면, 기판(200)에 액티브 영역을 정의하는 소자분리막(204)을 형성한 후 상기 기판의 액티브 영역 상에 게이트 구조물(미도시)과 콘택 영역(216a, 216b)들 포함하는 트랜지스터(미도시)를 형성한다.
상기 게이트 구조물(미도시)은 게이트 절연막과 게이트 전극이 적층된 구조를 갖는 워드 라인)과 게이트 스페이서를 포함한다. 상기 콘택 영역(216a, 216b)은 게이트 구조물들을 이온 주입 마스크로 이용하여 게이트 구조물들 사이에 노출되는 기판(200)의 표면 아래로 이온 주입한 후 열 처리 공정을 수행함으로 형성되는 소오스/드레인 영역이다. 상기 콘택 영역은 제1 콘택 영역(216a)과 제2 콘택 영역(216b)을 포함한다. 상기 제1 콘택 영역(216a)은 커패시터와 전기적으로 연결되는 제1 패드와 접촉하기 위한 영역이고, 상기 제2 콘택 영역(216b)은 비트라인과 전기적으로 연결되는 제2 패드와 접촉하기 위한 영역이다.
이어서, 상기 게이트 구조물을 덮는 제1 층간절연막(222)을 형성한다. 상기 제1 층간절연막(222)은 실리콘 산화물을 화학기상 증착하여 형성될 수 있다. 이어서, 상기 제1 층간절연막 상에 블로킹 패턴(230)을 형성한다. 상기 블로킹 패턴(230)을 형성하기 위해서는 먼저, 상기 제1 층간절연막(222) 상에 질화물을 포함하는 블로킹막(미도시)을 형성한다. 상기 블로킹막은 실리콘 질화물 또는 실리콘 산질화물을 포함하고, 약 500Å 이상의 두께를 갖도록 형성하는 것이 바람직하다.
이어서, 상기 블로킹막 상에 블로킹 패턴의 형성 영역을 정의하는 포토레지스트 패턴을 형성한 후 상기 블로킹막을 패터닝 한다. 그 결과 상기 블로킹막은 상기 제1 증간절연막(222) 상에 존재하는 블로킹 패턴(230)으로 형성된다. 이후, 상기 포토레지스트 패턴은 에싱 및/또는 스트립 공정을 수행하여 제거된다.
이어서, 상기 블로킹 패턴(230)을 식각마스크로 이용하여 상기 블로킹 패턴(230)에 노출된 제1 층간절연막(222)을 식각한다. 그 결과 상기 제1 층간절연 막(222)에는 상기 제1 층간절연막을 관통하며, 상기 제1 콘택영역(216a) 및 제2 콘택 영역(216b)을 각각 노출시키는 제1 개구부(220)들이 형성된다. 상기 제1 개구부(220)들은 상기 게이트 스페이서에 셀프 얼라인되는 셀프 얼라인 콘택 형성 공정을 통해 형성될 수 있다.
도 8을 참조하면, 상기 제1 층간절연막(222)의 제1 개구부(220)들 내에 매몰된 폴리실리콘패턴(미도시)들을 형성한다. 상기 폴리실리콘 패턴들을 형성하기 위해서는 먼저, 상기 제1 개구부(220)를 충분히 매몰하면서 상기 제1 층간절연막(222)을 덮는 폴리실리콘막(미도시)을 형성한다. 이후, 상기 폴리실리콘막을 상기 블로킹 패턴 표면이 노출될 때까지 선택적으로 제거한다. 그 결과 상기 폴리실리콘막은 상기 제1 개구부(220)들 내에 매몰된 폴리실리콘 패턴으로 형성된다. 상기 폴리실리콘 패턴은 상기 블로킹막 패턴과 실질적으로 동일한 높이는 갖는다.
이어서, 상기 제1 개구부 내에 존재하는 폴리실리콘 패턴의 높이를 낮추는 식각 공정을 수행한다. 상기 식각 공정으로 인해 상기 폴리실리콘 패턴은 상기 블로킹 패턴보다 낮은 상면을 가지면서, 상기 제1 층간절연막(222) 보다 높은 상면을 갖는 제1 패드(214)과 제2 패드(216)로 형성된다. 상기 제1 패드(224)는 상기 제1 개구부 내에서 상기 제1 콘택 영역(216a)과 전기적으로 연결되는 폴리실리콘 패턴이고, 상기 제2 패드는 상기 제1 개구부 내에서 상기 제2 콘택 영역(216b)과 전기적으로 연결되는 폴리실리콘 패턴이다.
도 9를 참조하면, 이어서, 블로킹 패턴(230), 제1 패드(224)및 제2 패드(226)가 형성된 기판 상에 제2 층간절연막(231)을 형성한다. 상기 제2 층간절연 막(231)은 후속하여 형성되는 비트라인(232)과 제1 패드(224)를 전기적으로 절연시키는 역할을 한다.
이어서, 제2 층간절연막(231)을 선택적으로 패터닝하여 상기 제2 층간절연막에 제2 패드(224)를 노출시키는 콘택홀(미도시)을 형성한다. 상기 콘택홀을 채우면서 제2 층간절연막(231) 상에 비트라인 도전막(도시 안됨)을 형성한다. 이어서, 상기 비트라인 도전막 상에 마스크 패턴(234)을 형성한 후 상기 마스크 패턴(234)에 노출된 상기 비트라인 도전막을 패터닝 한다. 그 결과 상기 비트라인 도전막은 상기 제2 패드(226)와 전기적으로 연결되는 비트라인(232)으로 형성된다. 이후, 상기 비트 라인(232) 및 마스크 패턴(234)의 측면에 비트 라인 스페이서(235)를 형성함으로서, 상기 제2 패드(226) 상에는 비트라인 구조물(236)이 형성된다. 상기 비트라인 구조물(236)은 비트라인(232), 마스크(234), 비트라인 스페이서(235)를 포함한다.
도 10을 참조하면, 상기 비트라인 구조물(236) 사이를 충분히 매립하면서 상기 비트라인 구조물(236)을 덮는 제3 층간절연막(240)을 형성한다. 상기 제3 층간절연막(240)은 상기 제1 층간절연막 및 제2 층간절연막과 실질적으로 동일한 물질로 형성될 수 있다. 이후 상기 제3 층간절연막(240)과 제2 층간절연막(231)을 순차적으로 패터닝하여 상기 제1 패드(224)와 블로킹 패턴(230)을 노출시키는 제2 개구부(242)를 형성한다. 일 예로서, 상기 제2 개구부(242)는 상기 제2 패드(226)의 표면 일부를 노출시킬 수 있다.
이어서, 상기 제2 개구부(242)에 노출된 제3 층간절연막 및 비트라인 구조물 의 측벽에 존재하는 스페이서(244)를 형성한다. 상기 스페이서(244)는 상기 제3 층간절연막의 표면과 상기 개구부에 노출된 제2 및 3 층간절연막의 측면과 상기 제1 패드(224) 및 블로킹 패턴(230)을 표면에 실질적으로 균일한 두께를 갖는 스페이서막을 연속적으로 형성한 후 이를 이방성 식각함으로 형성된다. 특히, 상기 스페이서(244)는 상기 제1 패드(224) 상에는 존재하지 않고, 상기 비트라인 구조물(236)과 상기 제2 패드(226)를 노출시키지 않도록 형성된다.
도 11을 참조하면, 상기 제2 개구부(242) 내부를 완전히 채우면서 상기 제3 층간절연막(240) 상에 금속막을 형성한다. 상기 금속막으로 사용할 수 있는 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 다음에, 상기 제3 층간절연막(240)의 상부면이 노출되도록 상기 금속막을 연마함으로서 금속 패턴을 형성한다. 상기 금속 패턴은 제1 패드(224)와 후속하여 형성될 하부 전극들을 전기적으로 연결하기 위하여 형성되는 콘택 플러그(250)이다.
도 12를 참조하면, 콘택 플러그(250) 및 제3 층간절연막(240) 상에 식각방지막(252)을 형성한다. 예를 들면, 상기 식각방지막(252)은 이후 상기 개구(255)를 갖는 몰드막(260) 형성하기 위해 상기 몰드막(260)을 선택적으로 식각하는 공정을 수행할 경우 상기 콘택 플러그(250)의 식각 손상을 방지하기 위해 형성된다. 상기 식각방지막(252)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 몰드막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.
상기 식각 저지막(252) 상에 몰드막(260)을 형성한다. 상기 몰드막(260)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 몰드막(260)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 상기 몰드막(260)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(260)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
상기 몰드막(260)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(260)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(260)의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막(260) 및 식각저지막(252)을 부분적으로 식각함으로써, 상기 콘택 플러그(250)을 노출시키는 개구(255)를 형성한다. 상기 개구(255)를 형성할 시에, 기판 전 영역에서 개구(255)저 면에 상기 식각저지막(252)이 조금도 남아있지 않도록 하기 위해서 상기 식각저지막(252)을 과도하게 식각한다. 이 때문에, 도시되지는 않았으나, 상기 식각 공정을 수행하고 나면 상기 콘택 플러그(250) 상부면이 다소 식각될 수 있다.
도 13을 참조하며, 상기 개구(255) 측벽 및 저면과 상기 몰드막(260) 상부면에 하부 전극막(262)을 연속적으로 형성한다. 상기 하부 전극막(262)은 하부의 콘택 플러그(250)과 서로 다른 재질의 물질로서 이루어진다. 상기 하부 전극막(262)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 하부 전극막(262)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 하부 전극막(262)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다. 설명한 바와 같이, 상기 하부 전극막(262)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 후속 공정에 의해 형성되는 하부 전극과 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
상기 하부 전극막(262)은 높은 종횡비를 갖는 개구부의 내부 표면을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 하부 전극막(262)은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다. 이를 만족시키기 위하여, 상기 하부 전극막(262)은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다.
이후, 상기 하부전극막이 형성된 개구 내에 존재하는 버퍼막 패턴(266)을 형성한다. 상기 버퍼막 패턴(266)은 실리콘 산화물 또는 폴리실리콘을 이용하여 형성할 수 있다.
도 14를 참조하면, 상기 몰드막(260) 상에 존재하는 하부 전극막(262)을 제거하여 하부 전극(270)을 형성한다.
구체적으로, 상기 버퍼막 패턴(266)을 식각마스크로 이용하여 하부 전극막(262)을 상기 몰드막(260)의 표면이 노출될 때까지 식각한다. 그 결과, 상기 하부 전극막(262)은 상기 개구(255)들의 측벽에 면접하고, 실린더 형상을 갖는 하부 전극(270)으로 형성된다. 상기 공정을 수행하고 나면, 상기 하부 전극(270)의 실린 더 내부에는 버퍼막 패턴(266)이 남아있게 되고, 상기 하부 전극(270)의 외측벽은 몰드막(260)으로 둘러싸여 있다.
이어서, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(260)과 버퍼막 패턴(266)을 제거한다. 상기 몰드막(260)과 버퍼막 패턴(266)은 모두 실리콘 산화물을 포함하기 때문에 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정에 의해 동시에 제거될 수 있다. 특히, 상기 LAL 용액은 상기 하부 전극의 부식 방지 및 산화물의 재흡착을 방지할 수 있는 금속부식 방지제 및 계면 활성제를 더 포함할 수 있다.
도 15를 참조하면, 상기 하부 전극(270) 상에 균일한 두께를 갖는 유전막(280)을 형성한다. 상기 유전막(280)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(280) 상에 상부 전극(290)을 형성한다. 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다. 또는, 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질을 증착한 이 후에 폴리실리콘을 적층한 다층막으로 형성될 수 있다. 상기 공정을 통해, 커패시터를 포함하는 디램 장치가 완성된다.
본 발명의 배선 구조물은 제2 패드 보다 낮은 상면을 갖는 제1 층간절연막 패턴 상에 형성되고, 상기 제2 패드의 상면보다 높은 상면을 갖는 블로킹 패턴을 포함한다. 즉, 상기 블로킹 패턴은 상기 제2 패드보다 낮은 상면을 갖는 상기 제1 층간절연막 패턴 상에 형성됨으로 인해 비트라인 전극과 상기 제2 패드의 접촉면에서 성장되는 금속 실리사이가 이웃하는 제1 패드로 확산되는 것을 방지한다. 또한, 상기 블로킹 패턴은 상기 제2 패드보다 높은 상면을 가짐으로 인해 이후 상기 비트라인 전극 측면에서 연속적으로 형성되는 스페이서가 제2 패드 상에서 단락되는 것을 방지한다. 따라서, 이후 제1 패드와 연결되는 콘택 플러그의 형성시 상기 콘택 플러그가 상기 제2 패드와 전기적으로 연결되는 반도체 장치의 불량을 미연에 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 배선 구조물을 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 도 1에 도시된 배선 구조물의 형성방법을 나타내는 단면도들이다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 배선 구조물을 포함하는 DRAM의 제조방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 116a : 제1 콘택 영역
116b : 제2 콘택 영역 124 : 제1 패드
126 : 제2 패드 130 : 블로킹 패턴
136 : 비트라인 구조물 144 : 스페이서
150 : 콘택 플러그

Claims (14)

  1. 기판의 콘택영역과 전기적으로 연결된 제1 패드와 제2 패드를 포함하며, 상기 제1 패드와 제2 패드의 상면보다 낮은 제1 층간절연막 패턴이 형성된 기판을 마련하는 단계;
    상기 제1 층간절연막 패턴 상에 상기 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 형성하는 단계;
    상기 블로킹 패턴 및 제1 패드의 표면을 노출시키는 개구부를 갖는 제2 층간절연막을 형성하는 단계;
    상기 개구부 내에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 배선 구조물 형성방법.
  2. 제1항에 있어서, 상기 제1 패드 및 상기 제2 패드는
    기판의 콘택 영역을 노출시키는 제1 개구부를 갖는 제1 층간절연막 상에 상기 제1 개구부를 매몰하는 도전막을 형성하는 단계; 및
    상기 도전막의 상부를 상기 제1 층간절연막 상면이 노출될 때까지 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
  4. 제1항에 있어서, 상기 블로킹 패턴은 실리콘 질화막 또는 실리콘 산질화막을 패터닝하여 형성하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성방법.
  5. 제1항에 있어서, 상기 콘택 영역은 제1 콘택 영역과 제2 콘택 영역을 포함하며, 상기 제1 패드는 상기 제1 콘택 영역과 전기적으로 연결되고, 상기 제2 패드는 상기 제2 콘택 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  6. 제1항에 있어서, 상기 개구부를 형성하기 전에
    상기 제2 패드와 전기적으로 연결되는 비트라인 구조물을 더 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  7. 기판의 콘택영역을 노출시키는 제1 개구부 갖는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막의 제1 개구부 내에 제1 패드와 제2 패드를 형성하는 단계;
    상기 제1 층간절연막을 식각하여 상기 제2 패드 보다 낮은 상면을 갖는 제1 층간절연막 패턴을 형성하는 단계;
    상기 제1 층간절연막 패턴 상에 제2 패드보다 높은 상면을 갖는 블로킹 패턴을 형성하는 단계;
    상기 제1 패드 및 블로킹 패턴 상에 상기 제2 패드를 노출시키는 제2 개구부를 갖는 제2 층간절연막 형성하는 단계;
    상기 제2 개구부를 매몰된 하부를 갖는 비트라인 구조물을 형성하는 단계;
    상기 비트라인 구조물을 덮고, 상기 제1 패드의 표면을 노출시키는 제3 개구부를 갖는 제3 층간절연막을 형성하는 단계;
    상기 제3 개구부에 노출된 제3 층간절연막 내벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 제3 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 배선 구조물 형성방법.
  8. 제7항에 있어서, 상기 블로킹 패턴을 형성한 이후에 상기 제1 패드와 제2 패드의 상부를 식각하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성방법.
  9. 제7항에 있어서, 제3 개구부는 상기 블로킹 패턴을 더 노출시키는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성방법.
  10. 제1 층간절연막 상에 블로킹 패턴이 형성된 기판을 마련하는 단계;
    상기 블로킹 패턴에 노출된 제1 층간절연막을 식각하여 상기 기판의 콘택영역을 노출시키는 제1 개구부 갖는 제1 층간절연막 패턴을 형성하는 단계;
    상기 제1 개구부 내에서 상기 블로킹 패턴의 상면보다 낮은 상면을 갖는 상기 제1 패드와 제2 패드를 형성하는 단계;
    상기 블로킹 패턴 및 제1 패드의 표면을 노출시키는 제3 개구부를 갖는 제3 층간절연막을 형성하는 단계;
    상기 제3 개구부 내에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 제3 개구부 내에 제1 패드와 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 배선 구조물 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 블로킹 패턴은 실리콘 질화막 또는 실리콘 산질화막을 패터닝하여 형성하는 것을 특징으로 하는 반도체 장치의 배선 구조물 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 제1 패드와 제2 패드는
    상기 제1 개구부를 매몰하면서 상기 제1 층간절연막 패턴을 덮는 제1 도전막을 형성하는 단계;
    상기 도전막을 상기 블로킹 패턴 표면이 노출될 때까지 연마하여 도전막 패턴들을 형성하는 단계; 및
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 제3 층간절연막을 형성하기 전에
    상기 제1 패드 및 상기 블로킹 패턴 상에 상기 제2 패드를 노출시키는 제2 개구부를 갖는 제2 층간절연막 형성하는 단계; 및
    상기 제2 개구부를 매몰된 하부를 갖는 비트라인 구조물을 형성하는 단계를 더 수행하는 것 특징으로 하는 반도체 장치의 배선 구조물 형성 방법.
  14. 기판 상에 형성된 제1 층간절연막 패턴의 개구부 내에 존재하고, 상기 제1 층간절연막 패턴보다 높은 상면을 갖는 제1 패드 및 제2 패드;
    상기 제1 층간절연막 패턴 상에 형성되고, 상기 제2 패드보다 높은 상면을 갖는 블로킹 패턴;
    상기 제2 패드와 전기적으로 연결된 비트라인 구조물;
    상기 비트라인 구조물의 측벽과 상기 블로킹 패턴 및 제2 패드의 표면을 노출시키는 개구부를 포함하는 제2 층간절연막 패턴;
    상기 개구부에 노출된 제2 층간절연막 패턴의 측벽과 블로킹 패턴 일부에 형성된 내에 형성된 스페이서; 및
    상기 스페이서가 형성된 개구부 내에 형성되고, 상기 제1 패드와 전기적으로 연결되는 콘택 플러그를 포함하는 반도체 장치의 배선 구조물.
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