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KR100299594B1 - 디램 장치의 제조 방법 - Google Patents

디램 장치의 제조 방법 Download PDF

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KR100299594B1
KR100299594B1 KR1019980028191A KR19980028191A KR100299594B1 KR 100299594 B1 KR100299594 B1 KR 100299594B1 KR 1019980028191 A KR1019980028191 A KR 1019980028191A KR 19980028191 A KR19980028191 A KR 19980028191A KR 100299594 B1 KR100299594 B1 KR 100299594B1
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insulating
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이강윤
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윤종용
삼성전자 주식회사
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Abstract

본 발명은 DRAM 장치의 제조 방법에 관한 것으로, 반도체 기판상에 형성된 제 1 절연막을 통과하여 상기 반도체 기판과 전기적으로 접속되도록 스토리지 콘택 플러그가 형성되고, 상기 스토리지 콘택 플러그를 포함하여 제 1 절연막상에 제 2 절연막, 물질층, 그리고 제 3 절연막이 차례로 형성된다. 이 경우, 상기 물질층은 상기 제 3 절연막의 식각 물질이 제 2 절연막으로 침투하는 것을 방지한다. 이어, 스토리지 노드 형성용 마스크를 사용하여 상기 제 3 절연막, 물질층, 그리고 제 2 절연막들이 차례로 식각되어 상기 스토리지 콘택 플러그 및 제 1 절연막 일부의 상부 표면을 노출시키는 오프닝이 형성되고, 상기 오프닝이 도전막으로 채워져 스토리지 노드가 형성된다. 상기 스토리지 노드 양측의 물질층의 상부 표면이 노출될 때까지 상기 제 3 절연막이 식각되고, 상기 스토리지 노드 양측의 제 2 절연막의 상부 표면이 노출될 때까지 상기 물질층이 식각된다. 이와 같은 DRAM 장치의 제조 방법에 의해서, 오정렬시, 스토리지 노드의 하부 영역에서 스토리지 노드를 형성하는 폴리실리콘막이 과식각되는 것을 방지할 수 있어 스토리지 노드가 쓰러지거나, 부러지거나 하는 문제를 해결할 수 있고, 스토리지 노드를 포함하는 절연막이 상기 스토리지 콘택 플러그, 즉 베리드 콘택의 상부 부위에서 식각되는 것을 방지할 수 있어 유전막 리키지(dielectric leakage) 및 상부 전극의 스텝 커버레지(step coverage) 불량 등의 문제를 방지할 수 있다.

Description

디램 장치의 제조 방법(A METHOD OF FABRICATING A DRAM DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM의 제조 방법에 관한 것이다.
DRAM 장치는 크게 스택형(stack)과 트렌치형(trench)으로 구분되며, DRAM 장치가 고집적화 되면서 트렌치형 보다는 스택형의 커패시터가 주로 DRAM 장치에 적용될 것으로 기대된다. 따라서, 이 후, 본 발명은 스택형의 커패시터에 관점을 두고 서술될 것이다.
DRAM 장치가 고집적화됨에 따라, 상기 DRAM 장치를 구성하는 소자들은 점점 스케일닝 다운(scaling down)되어 가고 있다. 상기 DRAM 장치의 고집적화에 따른 그를 구성하는 소자들의 스케일닝 다운(scaling down)은 커패시터의 커패시턴스를 유지시키는 데 많은 어려움을 발생시킬뿐만 아니라 상기 소자를 형성하기 위해 수행되는 포토 및 식각 공정에서도 많은 어려움과 문제를 발생시키고 있다.
도 1a 내지 도 1c는, 오 정렬시, 종래의 DRAM 장치의 제조 공정을 순차적으로 나타내는 도면이다.
먼저, 도 1a 및 도 1b를 참조하면, 반도체 기판(10)상에 비트 라인(16)을 포함하여 형성된 층간 절연막(14)을 뚫고, 상기 소자 격리 영역, 즉 STI(shallow trench isolation)(12)사이의 상기 반도체 기판(10)과 전기적으로 연결되는 베리드 콘택(buried contact), 즉 스토리지 콘택 플러그(18)가 형성된다. 이어, 상기 층간 절연막(14)상에 스토리지 노드 형성을 위한 폴리실리콘막(20)이 형성된다.
도 1c를 참조하면, 사진 식각 공정으로 상기 폴리실리콘막상에 스토리지 노드 형성 영역을 정의하기 위한 마스크(도면 미도시)가 형성된 후, 상기 마스크를 사용하는 폴리실리콘막 식각 공정으로 스토리지 노드(20a)가 형성된다. 그리고, 스토리지 노드의 유효표면적을 증가 시키기 위해 상기 스토리지 노드 표면상에 HSG(hemisphrical glass)(도면 미도시)막이 형성된다. 이어, 상기 스토리지 노드를 포함하여 상기 절연막상에 커패시터 형성용 유전막(도면 미도시)이 증착되고, 상부 전극용 도전막(도면 미도시)이 형성되어 셀 커패시터가 형성된다.
그러나, 이와같은 DRAM 장치의 커패시터 형성 방법에서는, 상기 마스크가 스토리지 콘택 플러그(18)에 오정렬 되었을 경우, 다음과 같은 문제가 발생하게 된다. 통상적으로 상기 폴리실리콘막(20)의 식각 공정은 스토리지 노드(20a)간의 전기적 브리지(bridge)를 방지하기 위해 폴리실리콘의 과식각 공정을 포함한다. 이 과식각 공정에서 오정렬 된 스토리지 콘택 플러그(18)의 상부 영역의 폴리실리콘막이 식각되고, 또한, 후속 세정 공정시, 세정 물질에 의해 상기 스토리지 노드와 접하는 상기 층간 절연막(14)이 식각되어, 상기 스토리지 노드(20a)가 스토리지 콘택 플러그(18) 및 상기 층간 절연막(14)과 접촉하는 면적이 매우 작아지게 된다.
스토리지 노드(20a)와 상기 스토리지 콘택 플러그(18)와의 접촉면의 감소는 저항의 증가를 초래하고, 또한 후속 공정에서 스토리지 노드(20a)가 쓰러지거나, 부러지는 문제를 발생시키게 된다. 이와 같은 문제는 DRAM 장치가 고집적도화 됨에따라 더욱 심해지며 1G DRAM급 이상 고집적 장치에서는 피할 수 없는 문제가 된다.
따라서, 이와 같은 문제를 해결하기 위해 제안된 방법 중 하나가 스토리지 노드를 리버스형으로 형성하는 방법이다. 즉, 다마신 공정(damascene process)을 응용하여 스토리지 노드를 형성하는 방법이다.
먼저, 반도체 기판(50)상에 형성된 비트 라인(56)을 포함하는 제 1 절연막(54)을 뚫고 STI(52) 사이의 상기 반도체 기판(50)과 전기적으로 연결되는 스토리지 콘택 플러그(60)가 형성된다.
이어 상기 제 1 절연막(54)상에 제 2 절연막(62)이 형성된다. 이어, 상기 제 2 절연막(62)이 부분적으로 식각되어, 상기 스토리지 콘택 플러그(60)의 상부 표면이 노출되는 스토리지 노드 형성 영역인 오프닝이 형성된다. 이어, 상기 오프닝이 폴리실리콘으로 채워져 스토리지 노드(64)가 형성된 후, 상기 스토리지 노드(64) 양측의 제 2 절연막(62)이 식각되어 노출되는 스토리지 노드의 표면적을 제어함으로써, 원하는 커패시터의 커패시턴스를 확보하게 된다.
그러나, 이 방법은 상기 스토리지 노드 양측의 제 2 절연막(62) 식각 공정에서 통상적으로 이용되는 습식이나 건식 식각 공정으로 식각되는 상기 제 2 절연막(62)의 양에 따라 커패시터의 커패시턴스가 가변되는 문제가 있으며, 또한, 상기 제 2 절연막(62)이 과도하게 식각되면 DRAM 장치의 주변 회로 영역에 있는 비트 라인이 노출되어 후속 상부 전극 형성시 비트 라인이 침해받는 문제가 발생하게 된다.
도 2a 내지 도 2c는, 오 정렬시, 다른 종래의 DRAM 장치의 제조 공정을 순차적으로 나타내는 도면이다.
도 2a를 참조하면, 앞서 기술한 문제를 해결하기 위해 실리콘 질화막과 같은 산화막에 대한 식각 선택비가 높은 식각정지막이 스토리지 콘택 플러그(60)의 형성전이나 후에 상기 제 1 절연막(54)상에 형성되는 것이 보통이다.
도 2b 및 도 2c를 참조하면, 스토리지 노드 형성 영역와 스토리지 콘택 플러그(60)가 오정렬 되었을 경우, 스토리지 노드가 형성된 후, 상기 제 2 절연막(62)식각 공정 중, 스토리지 콘택 플러그의 상부 영역에 있는 제 1 절연막(54)의 일부가 식각되거나, 또는 상기 제 2 절연막(58) 공정에서 사용되는 식각 물질이 상기 스토리지 노드(64)와 실리콘 질화막과의 계면을 따라 침투하여 제 1 절연막을 식각하여, 도 2c 에 도시된 바와 같은 리세스영역 발생하게 된다. 이로 인해, 커패시터의 유전막 리키지가 발생할 수 있고, 상부 전극의 스텝 카버레지 불량 등으로 DRAM 장치의 신뢰성에 많은 문제를 발생시키게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드가 스토리지 콘택 플러그에 오정렬 되었더라도 상기 스토리지 콘택 플러그를 포함하는 절연막과 상기 스토리지 콘택 플러그를 형성하는 폴리실리콘의 식각을 방지할 수 있고, 또한 상기 스토리지 노드와 스토리지 콘택 플러그간의 접촉 면적을 증가시킬 수 있어, 보다 향상된 성능을 발휘할 수 있는 DRAM 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 오 정렬시, 종래의 DRAM 장치의 제조 공정을 순차적으로 나타내는 도면;
도 2a 내지 도 2c는 오 정렬시, 다른 종래의 DRAM 장치의 제조 공정을 순차적으로 나타내는 도면;
도 3a 내지 도 3d는 오 정렬시, 본 발명에 따른 DRAM 장치의 제조 공정을 순차적으로 나타내는 도면; 그리고,
도 4는 오 정렬시, 다른 본 발명에 따른 DRAM 장치를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
100, 150 : 반도체 기판 102, 152 : 소자 격리 영역
106, 158 : 비트 라인 104, 114, 154, 160 : 절연막
108, 162 : 베리드 콘택(스토리지 콘택 플러그)
110, 156, 157 : 실리콘 질화막
112 : 폴리실리콘막 116, 164 : 스토리지 노드
118, 166 : HSG
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, DRAM 장치의 제조 방법은, 반도체 기판상에 형성된 제 1 절연막을 통과하여 상기 반도체 기판과 전기적으로 접속되도록 스토리지 콘택 플러그를 형성하는 단계와; 상기 스토리지 콘택 플러그를 포함하여 제 1 절연막상에 제 2 절연막, 물질층, 그리고 제 3 절연막을 차례로 형성하는 단계와; 상기 물질층은 상기 제 3 절연막의 식각 물질이 제 2 절연막으로 침투하는 것을 방지하고, 스토리지 노드 형성용 마스크를 사용하여 상기 제 3 절연막, 물질층, 그리고 제 2 절연막들을 차례로 식각하여 상기 스토리지 콘택 플러그 및 제 1 절연막 일부의 상부 표면을 노출시키는 오프닝을 형성하는 단계와; 상기 오프닝을 도전막으로 채워 스토리지 노드를 형성하는 단계와; 상기 스토리지 노드 양측의 물질층의 상부 표면이 노출될 때까지 상기 제 3 절연막을 식각하는 단계와; 상기 스토리지 노드 양측의 제 2 절연막의 상부 표면이 노출될 때까지 상기 물질층을 식각하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 게이트가 형성된 반도체 기판상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막상에 상부 표면이 제 1 절연막과 다른 식각선택비를 갖는 제 2 절연막으로 덮여진 비트 라인들을 형성하는 단계와; 상기 제 2 절연막 및 비트 라인의 양측벽에 상기 제 1 절연막과 다른 식각선택비를 갖는 스페이서들을 형성하는 단계와; 상기 비트 라인을 포함하여 상기 제 1 절연막상에 제 2 절연막 및 스페이서와 서로 다른 식각 선택비를 갖는 제 3 절연막을 형성하는 단계와; 상기 스토리지 콘택 영역을 정의하기 위한 마스크를 사용하여 상기 제 3 절연막과 상기 제 1 절연막을 식각하여 상기 비트 라인과 비트 라인 사이를 통과하는 자기 정렬 형 스토리지 콘택 홀을 형성하는 단계와; 상기 스토리지 콘택 홀을 도전막으로 채워 스토리지 콘택 플러그를 형성하는 단계를 포함한다.
도 3c 및 도 4를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 장치의 제조 방법은, 스토리지 콘택 플러그를 포함하여 제 1 절연막상에 제 2 절연막, 상기 제 3 절연막의 식각 물질이 제 2 절연막으로 침투하는 것을 방지하는 물질층, 그리고 제 3 절연막을 차례로 형성되고, 스토리지 노드 형성용 마스크를 사용하여 상기 제 3 절연막, 물질층, 그리고 제 2 절연막들을 차례로 식각되어 오프닝이 형성되고, 상기 오프닝이 도전막인 폴리실리콘막으로 채워져 스토리지 노드가 형성된다. 이와 같은 DRAM 장치의 제조 방법에 의해서, 스토리지 노드의 하부 영역에서 스토리지 노드를 형성하는 폴리실리콘의 과식각을 방지할 수 있고, 상기 영역에서 절연막의 과식각으로 발생되는 유전막 리키지(dielectric leakage) 및 상부전극의 스텝 커버레지(step coverage) 불량 등의 문제를 방지할 수 있다. 또한, 제 1 절연막상에 상부 표면이 상기 제 1 절연막과 다른 식각선택비를 갖는 제 2 절연막으로 덮여진 비트 라인들이 형성되고, 상기 제 2 절연막 및 비트 라인의 양측벽에 상기 제 1 절연막과 다른 식각선택비를 갖는 스페이서들이 형성된다. 상기 비트 라인을 포함하여 상기 제 1 절연막상에 제 3 절연막이 형성되고, 상기 스토리지 콘택 영역을 정의하기 위한 마스크를 사용하여 상기 제 3 절연막과 상기 제 1 절연막을 식각하여 상기 비트 라인과 비트 라인 사이를 통과하는 자기 정렬 형 스토리지 콘택 홀이 형성된다. 이와 같은 DRAM 장치의 제조 방법에 의해서, 도전막으로 스토리지 콘택 홀이 채워져 형성되는 스토리지 콘택 플러그, 즉 베리드 콘택의 상부 직경을 넓힐 수 있어, 스토리지 노드와의 오버렙 마진을 충분히 확보할 수 있고, 스토리지 노드와 베리드 콘택의 접촉 면적을 종래 제조 방법에서 보다 크게 확보할 수 있어 소자의 접촉저항 또한 감소시킬 수 있다.
(제 1 실시예)
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 DRAM 셀 커패시터의 제조 방법을 순차적으로 나타내는 흐름도이다.
도 3a를 참조하면, 본 발명의 제 1 실시예에 따른 DRAM 셀 커패시터의 제조 방법에서는, 먼저, 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 소자 격리영역(102)이 형성되고, 상기 활성영역상에 셀 트랜시스터(도면 미도시)가 형성된다.
상기 셀 트랜지스터는 반도체 기판상에 게이트 산화막을 사이에 두고 형성된 게이트 전극과 상기 게이트 전극의 양측에 있는 반도체 기판내에 형성된 소오스/드레인 확산층을 포함한다. 이어 상기 셀 트렌지스터의 게이트 전극들 사이에는 상기 소오스/드레인 확산층과 전기적으로 연결되는 패드가 형성된다. 상기 셀 트렌지스터를 포함하여 반도체 기판상에 비트 라인(106)을 포함하여 제 1 절연막(104)이 형성된다. 예컨대, 상기 제 1 절연막(104)은 USG, BPSG, HDP 그리고 O3- TEOS 중 어느 하나로 형성될 수 있다.
상기 제 1 절연막(104)상에 포토레지스트막(도면 미도시)이 형성되고, 잘 알려진 사진 식각 공정에 의해 상기 포토레지스트막이 패턴닝되어 스토리지 콘택 홀 형성 영역을 정의하는 제 1 포토레지스트 패턴이 형성된다.
상기 제 1 포토레지스트 패턴이 마스크로 사용되어 상기 제 1 절연막(104)이 부분적으로 식각되어 상기 패드의 상부 표면을 노출시키는 스토리지 콘택 홀이 형성되고, 이어, 상기 제 1 포토레지스트 패턴이 제거된다. 상기 제 1 절연막상에 상기 스토리지 콘택 홀이 채워지도록 제 1 도전막이 형성된 후, 상기 스토리지 콘택 홀 양측의 제 1 절연막 상에 있는 불필요한 제 1 도전막이 제거되어 스토리지 콘택 플러그(108)가 형성된다. 예컨대, 상기 제 1 도전막은 불순물 이온으로 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 제 1 도전막의 식각은 CMP(chemical mechanical polishing) 공정이나 폴리 에치 백(etchback) 공정으로 수행될 수 있다.
이어, 상기 스토리지 콘택 플러그(108)의 결정화를 위한 열처리가 수행된다. 상기 열처리 공정은 약 550℃ 이상의 온도에서 수행되는데, 이는 상기 스토리지 콘택 플러그와 후속 공정으로 형성되는 스토리지 노드가 오정렬 되었을 경우, 상기 스토리지 노드의 유효 표면적을 증가시키기 위해 형성되는 HSG 막이 상기 스토리지 콘택 플러그 상부 표면에 형성되어 스토리지 노드간에 전기적 브리지를 발생시키는 것을 방지하기 위한 것이다. 이는 결정화된 폴리실리콘막상에는 HSG 막이 성장되지 않기 때문이다. 상기 스토리지 콘택 플러그(108)가 형성된 후, HSG 막 형성전에 수행되는 공정 중 약 550℃ 이상의 온도에서 수헹되는 공정이 있다면 상기 열처리 공정은 배제될 수 있다.
상기 제 1 절연막(104)상에 제 2 절연막(110)이 형성된다. 예컨대, 상기 제 2 절연막은 실리콘 질화막으로 형성될 수 있는데, 바람직하게는 SiN이나 SiON으로 형성될 수 있다. 상기 제 2 절연막은, 후속 공정으로 형성되는 스토리지 노드와 상기 스토리지 콘택 플러그(108)가 오정렬 되었을 경우, 후속 공정으로 형성되는 물질층 식각 시, 상기 스토리지 콘택 플러그의 상부 영역이 식각되는 것을 방지한다. 상기 제 2 절연막(110)은 약 100Å - 500Å 범위 내의 두께를 갖도록 형성될 수 있다.
상기 제 2 절연막(110)상에, 후속 공정으로 형성되는 제 4 절연막의 식각시, 사용되는 식각 물질이 상기 제 1 절연막으로 침투하는 것을 막음으로써, 상기 제 1 절연막이 식각되는 것을 방지할수 있는 물질층(112)이 형성된다. 예컨대, 상기 물질층(112)은 약 300Å - 1000Å 범위내의 두께를 갖는 폴리실리콘막으로 형성될 수 있다.
상기 물질층(112)상에 제 3 절연막(114)이 형성된다. 예컨대, 상기 제 3 절연막(112)은 약 6000Å - 15000Å 범위내의 두께를 갖는 USG, BPSG, HDP 그리고 O3- TEOS 중 어느 하나로 형성될 수 있다. 상기 제 3 절연막(114)상에 제 2 포토레지스트막이 형성된다. 잘 알려진 사진 식각 공정에 의해 상기 제 2 포토레지스트막이 패턴닝되어 제 2 포토레지스트 패턴이 형성된다. 상기 제 2 포토레지스트 패턴이 마스크로 사용되어 상기 제 3 절연막(114), 물질층(112), 그리고 제 2 절연막(110)이 차례로 식각되어 상기 제 1 절연막(104)의 일부 상부 표면과 상기 스토리지 콘택 플러그(108)의 상부 표면을 노출시키는 오프닝이 형성된다. 상기 제 2 포토레지스트 패턴이 제거된 후, 상기 오프닝이 채워지도록 상기 제 3 절연막(114)상에 제 2 도전막이 형성된다. 상기 오프닝 양측의 제 3 절연막상에 있는 불필요한 제 2 도전막이 제거되어 스토리지 노드(116)가 형성된다.
다음 상기 스토리지 노드(116) 양측의 물질층(112)이 노출될 때까지 상기 제 3 절연막(114)이 식각된다. 이 경우, 앞서 기술한 것 처럼, 상기 물질층(112)은, 상기 제 3 절연막(114)의 식각 공정에서 사용되는 식각 물질이 상기 제 2 절연막(110), 즉 실리콘 질화막과 스토리지 노드 측벽과의 계면을 따라 침투하는 것을 방지하여 상기 제 1 절연막(104)인 산화막 계열의 절연막이 식각되는 것을 방지한다. 또한, 상기 식각 공정에서 상기 물질층(112)은 식각 정지층으로 작용하여 상기 제 3 절연막(114)의 식각공정이 안정적으로 수행될 수 있도록 한다.
이어, 상기 제 3 절연막(114)이 식각된 후, 상기 물질층(112)이 식각된다. 스토리지 노드들(116)간의 전기적 브리지를 방지하기 위해 폴리실리콘으로 형성된 상기 물질층(112)은 제거 되어야 한다. 이 공정에서 상기 제 2 절연막(110)은, 상기 스토리지 노드(116)와 스토리지 콘택 플러그(108)가 오정렬 되었을 경우, 상기 물질층(112) 식각 공정 중, 스토리지 콘택 플러그(108)가 식각되는 것을 방지한다.
상기 물질층(112)이 식각된 후, 상기 제 1 절연막(104)의 상부표면이 노출될 때까지 상기 제 2 절연막(110)이 식각된다. 이 경우, 후속 공정에서 스토리지 노드(116)의 표면적을 증가 시키기 위한 HSG막 형성 공정이 없다면 상기 제 2 절연막(110)의 식각 공정은 배제될 수 있다.
이어, 상기 스토리지 노드(116)의 유효 표면적을 증가시키기 위해 상기 스토리지 노드의 표면상에 거친 표면층(118)이 형성된다. 예컨대, 상기 거친 표면층(118)은 HSG막으로 형성될 수 있다. 이로 인해, 보다 큰 커패시터의 커패시턴스, 즉 더 큰 정전 용량이 확보될 수 있다.
(제 2 실시예)
이하, 도 4를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다.
도 4는 오 정렬시, 다른 본 발명에 따른 DRAM 장치를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 DRAM 장치의 제조 방법은, 먼저, 반도체 기판(150)상에 활성영역과 비활성영역을 정의하여 소자 격리 영역(152)이 형성되고, 상기 활성영역의 반도체 기판에 셀 트랜시스터(도면 미도시)가 형성된다. 이어 상기 셀 트렌지스터의 게이트 전극들사이에 상기 활성 영역의 반도체 기판과 전기적으로 연결되는 패드가 형성된다.
상기 셀 트렌지스터를 포함하여 반도체 기판(150)상에 제 1 절연막(154)이 형성된다. 예컨대, 상기 제 1 절연막(154)은 USG, BPSG, HDP 그리고 O3- TEOS 중 어느 하나로 형성될 수 있다. 이어, 상기 제 1 절연막(154)상에 도전막과 제 2 절연막이 차례로 형성된다. 예컨대, 상기 제 2 절연막은 실리콘 질화막, 즉 SiN, SiON으로 형성될 수 있다.
상기 제 2 절연막(156)상에 제 1 포토레지스트막이 형성된다. 상기 제 1 포토레지스트막이 잘알려진 사진 식각 공정으로 패턴닝되어 제 1 포토레지스트 패턴이 형성된다. 상기 제 1 포토레지트패턴을 마스크로 사용하여 상기 제 2 절연막과 제 1 도전막이 차례로 식각되어 상기 제 2 절연막(156)으로 상부 표면이 덮여진 비트 라인(158)이 형성된다. 이어 상기 제 1 포토레지스트 패턴이 제거된 후, 상기 비트 라인(158)을 포함하여 상기 제 1 절연막(154)상에 스페이서 형성용 절연막이 형성된다. 상기 스패이서 형성용 절연막이 이방성 식각되어 상기 비트 라인(158) 및 제 2 절연막(156)의 양측벽에 스페이서(157)를 형성한다. 상기 스페이서(157)는 실리콘 질화막, 즉 SiN, SiON으로 형성될 수 있다. 이로인해 상기 비트 라인(158)은 상기 제 1 절연막(154)과 식각 선택비가 다른 제 2 절연막(156)과 스페이서(157)로 둘러 싸이게 된다.
다음 제 1 절연막(154)상에 상기 비트 라인을 포함하여 제 3 절연막(160)이 형성된다. 예컨대, 상기 제 3 절연막(160)은 USG, BPSG, HDP 그리고 O3- TEOS 중 어느 하나로 형성될 수 있다.
상기 제 3 절연막(160)상에 제 2 포토레지스트 막이 형성된다. 상기 제 2 포토레지스트막이 잘알려진 사진 식각 공정에 의해 식각되어 제 2 포토레지스트 패턴이 형성된다. 상기 제 2 포토레지스트 패턴을 마스크로 사용하여 상기 제 3 절연막(160) 및 제 1 절연막(154)이 식각되어 상기 패드의 일부 상부 표면이 노출되는 자기 정렬형 스토리지 콘택 홀(162)이 형성된다. 이 경우, 상기 스토리지 콘택 홀(162)은 상기 비트 라인(158)들 사이를 통과하여 형성되는 데, 상기 스토리지 콘택 홀 형성을 위한 상기 제 2 포토레지스트 패턴이 오정렬되어 형성 되었더라도 상기 비트 라인을 감싸고 있는 상기 제 3 절연막(160) 및 제 1 절연막(154)들과 다른 식각 선택비를 갖는 제 2 절연막(156) 및 스페이서에 의해 노출되는 것이 방지된다.
또한, 상기 제 2 포토레지스트 패턴은 비트 라인의 노출을 방지할 수 있는 제 2 절연막 및 스페이서로 인해 종래의 포토레지스트 패턴보다 상대적으로 크게 형성될 수 있어, 이 포토레지스트패턴을 사용하여 형성되는 스토리지 콘택 홀은 큰 상부 직경을 갖도록 형성될 수 있다. 이로인해, 후속 공정으로 형성될 스토리지 노드와의 접촉 면적을 증가 시킬 수 있다.
예컨대, 0.30μm의 피치(pitch)일 경우, 종래에 방법에서는 스토리지 콘택 플러그의 직경 크기를 0.1μm로 할 경우, 오정렬 마진 0.05μm을 확보하려면, 비트 라인의 크리티컬 디멘션('critical dimention' 이하 'C/D' 라 칭함)은 0.1μm가 되어야 한다. 즉 스토리지 콘택 플러그 및 비트 라인들의 C/D를 작게 가져가야만 한다. 그러나, 비트 라인의 C/D가 작은 경우, 포토 및 식각 공정에서 비트 라인이 끊어질 가능성이 높아지고, 비트 라인의 저항이 커지는 문제점이 발생하게 된다. 그리고, 스토리지 콘택 플러그의 사이즈를 작게 가져가면 스토리지 콘택 플러그의 저항이 커지거나, 스토리지 콘택 플러그를 위한 절연막 식각시, 슬롭 에치(slop etch) 특성 때문에 상기 반도체 기판의 상부 표면이 노출되지 않는 문제점이 발생하게 된다.
따라서, 앞서 서술한 것과 같이 자기 정렬에 의해 스토리지 콘택 홀이 형성될 경우, 상기 스토리지 콘택 홀의 상부 직경은 오 정렬 마진을 고려하여 스토리지 노드 직경 보다 상대적으로 크게 될 수 있고, 하부 직경은 상기 비트 라인 사이의 공간이 상기 스토리지 콘택 플러그의 하부 직경이 된다.
예컨대, 0.30μm 피치의 본 발명에서는 스토리지 노드의 직경을 0.1μm라 하고 오정렬 마진을 0.05μm라 하면 스토리지 콘택 플러그의 상부 직경의 크기는 0.20μm가 되며 비트 라인 사이 공간은 약 0.10μm 정도가 된다. 비트 라인 측벽의 실리콘 질화막 스페이서의 길이를 0.03μm라 하면 실제 비트 라인의 C/D는 0.14μm로 형성된다. 앞서 서술한 종래의 방법 보다 사진 및 식각 공정이 보다 쉽게 수행될 수 있다. 이렇게 베리드 콘택이 형성된 후, 실시예 1 에서 기술한 방법과 동일한 방법으로 스토리지 콘택 플러그의 결정화를 위한 열처리 공정, 스토리지 노드 형성 공정, 그리고 HSG막 형성 공정이 수행된다.
본 발명은 종래의 DRAM 장치의 제조 방법에서, 오정렬시, 스토리지 노드의 하부 영역에서 스토리지 노드를 형성하는 폴리실리콘의 과식각을 방지할 수 있고, 상기 영역에서 절연막의 과식각으로 발생되는 유전막 리키지(dielectric leakage) 및 상부전극의 스텝 커버레지(step coverage) 불량 등의 문제를 방지할 수 있다. 또한, 스토리지 콘택 플러그, 즉 베리드 콘택의 상부 직경을 넓힐 수 있어, 오정렬시, 스토리지 노드와의 오버렙 마진을 충분히 확보할 수 있고, 스토리지 노드와 베리드 콘택의 접촉 면적을 종래 제조 방법에서 보다 크게 확보할 수 있어 소자의 접촉 저항을 감소시킬 수 있는 효과가 있다.

Claims (23)

  1. 반도체 기판상에 형성된 제 1 절연막을 통과하여 상기 반도체 기판과 전기적으로 접속되도록 스토리지 콘택 플러그를 형성하는 단계와;
    상기 스토리지 콘택 플러그를 포함하여 제 1 절연막상에 제 2 절연막, 물질층, 그리고 제 3 절연막을 차례로 형성하는 단계와; 상기 물질층은 상기 제 3 절연막의 식각 물질이 제 2 절연막으로 침투하는 것을 방지하고,
    스토리지 노드 형성용 마스크를 사용하여 상기 제 3 절연막, 물질층, 그리고 제 2 절연막들을 차례로 식각하여 상기 스토리지 콘택 플러그 및 제 1 절연막 일부의 상부 표면을 노출시키는 오프닝을 형성하는 단계와;
    상기 오프닝을 도전막으로 채워 스토리지 노드를 형성하는 단계와;
    상기 스토리지 노드 양측의 물질층의 상부 표면이 노출될 때까지 상기 제 3 절연막을 식각하는 단계와;
    상기 스토리지 노드 양측의 제 2 절연막의 상부 표면이 노출될 때까지 상기 물질층을 식각하는 단계를 포함하는 DRAM 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 USG, BPSG, HDP 그리고 O3-TEOS 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 절연막은 SiN 및 SiON 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 물질층은 폴리실리콘으로 형성되는 DRAM 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 3 절연막은 USG, BPSG, HDP 그리고 O3-TEOS 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 스토리지 콘택 플러그를 형성한 후, 상기 스토리지 콘택 플러그를 결정화 시키기는 단계를 더 포함하는 DRAM 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 스토리지 콘택 플러그의 결정화 단계는 열처리 공정으로 수행되는 DRAM 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 열처리 공정은 약 550℃ 이상의 온도에서 수행되는 DRAM 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 3 절연막 식각 후, 상기 스토리지 노드 양측의 상기 제 1 절연막의 상부 표면이 노출될 때까지 제 2 절연막을 식각하는 단계와;
    상기 스토리지 노드 표면상에 거친 표면층을 형성하는 단계를 더 포함하는 DRAM 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 거친 표면층은 HSG로 형성되는 DRAM 장치의 제조방법.
  11. 게이트가 형성된 반도체 기판상에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막상에 상부 표면이 제 1 절연막과 다른 식각선택비를 갖는 제 2 절연막으로 덮여진 비트 라인들을 형성하는 단계와;
    상기 제 2 절연막 및 비트 라인의 양측벽에 상기 제 1 절연막과 다른 식각선택비를 갖는 스페이서들을 형성하는 단계와;
    상기 비트 라인을 포함하여 상기 제 1 절연막상에 제 2 절연막 및 스페이서와 서로 다른 식각 선택비를 갖는 제 3 절연막을 형성하는 단계와;
    상기 스토리지 콘택 영역을 정의하기 위한 마스크를 사용하여 상기 제 3 절연막과 상기 제 1 절연막을 식각하여 상기 비트 라인과 비트 라인 사이를 통과하는 자기 정렬 형 스토리지 콘택 홀을 형성하는 단계와;
    상기 스토리지 콘택 홀을 도전막으로 채워 스토리지 콘택 플러그를 형성하는 단계와;
    상기 제 3 절연막과 상기 스토리지 콘택 플러그상에 상기 스토리지 콘택 플러그와 전기적으로 연결되도록, 거친 표면층을 갖는 스토리지 노드를 형성하는 단계를 포함하는 DRAM 장치의 제조 방법.
  12. 제 11 항 있어서,
    상기 제 1 절연막은 USG, BPSG, HDP 그리고 O3-TEOS 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 절연막은 SiN 및 SiON 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 스페이서들은 SiN 및 SiON 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 3 절연막은 USG, BPSG, HDP 그리고 O3-TEOS 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  16. 제 11 항에 있어서,
    상기 스토리지 콘택 플러그를 형성한 후, 상기 스토리지 콘택 플러그를 결정화하는 단계를 더 포함하는 DRAM 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 결정화 단계는 열처리 공정으로 수행되는 DRAM 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 열처리 공정은 약 550℃ 이상의 온도에서 수행되는 DRAM 장치의 제조 방법.
  19. 제 11 항에 있어서,
    상기 거친 표면층을 갖는 스토리지 노드를 형성하는 단계는,
    상기 스토리지 콘택 플러그를 포함하여 제 3 절연막상에 제 4 절연막, 물질층, 그리고 제 5 절연막을 차례로 형성하는 단계와;
    스토리지 노드 형성용 마스크를 사용하여 상기 제 5 절연막, 물질층, 그리고 제 4 절연막들을 차례로 식각하여 상기 스토리지 콘택 플러그 및 제 3 절연막 일부의 상부 표면을 노출시키는 오프닝을 형성하는 단계와;
    상기 오프닝을 도전막으로 채워 스토리지 노드를 형성하는 단계와;
    상기 스토리지 노드 양측의 물질층의 상부 표면이 노출될 때까지 상기 제 5 절연막을 식각하는 단계와;
    상기 스토리지 노드 양측의 제 4 절연막의 상부 표면이 노출될 때까지 상기 물질층을 식각하는 단계와;
    상기 스토리지 노드 양측의 제 3 절연막의 상부 표면이 노출될 때까지 상기 제 4 절연막을 식각하는 단계와;
    상기 스토리지 노드 표면상에 거친 표면층을 형성하는 단계를 더 포함하는 DRAM 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 4 절연막은 SiN 및 SiON 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  21. 제 19 항에 있어서,
    상기 물질층은 폴리실리콘으로 형성되는 DRAM 장치의 제조 방법.
  22. 제 19 항에 있어서,
    상기 제 5 절연막은 USG, BPSG, HDP 그리고 O3-TEOS 중 어느 하나로 형성되는 DRAM 장치의 제조 방법.
  23. 제 19 항에 있어서,
    상기 거친 표면층은 HSG로 형성되는 DRAM 장치의 제조 방법.
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