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KR100720261B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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KR100720261B1
KR100720261B1 KR1020060008294A KR20060008294A KR100720261B1 KR 100720261 B1 KR100720261 B1 KR 100720261B1 KR 1020060008294 A KR1020060008294 A KR 1020060008294A KR 20060008294 A KR20060008294 A KR 20060008294A KR 100720261 B1 KR100720261 B1 KR 100720261B1
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장명일
이진환
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 금속층과 콘택되는 플레이트 전극 하부에 더미 플러그를 형성하고, 더미 플러그에 금속 배선 콘택을 형성하도록 반도체 소자를 설계함으로써, 전체 플레이트 전극의 두께를 증가시키지 않고, 금속 배선 콘택의 접촉 면적을 증가시켜 계면 저항을 개선하고, Vcp 전압의 면역력을 증가시킬 수 있는 기술이다.

Description

반도체 소자 및 그의 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 단면도.
도 3a 및 3f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속층과 콘택되는 플레이트 전극 하부에 더미 플러그를 형성하고, 더미 플러그에 금속 배선 콘택을 형성하도록 반도체 소자를 설계함으로써, 전체 플레이트 전극의 두께를 증가시키지 않고, 금속 배선 콘택의 접촉 면적을 증가시켜 계면 저항을 개선하고, Vcp 전압의 면역력을 증가시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 비트 라인(20), 저장 전극 콘택 플러그(25) 및 식각 장벽층(30)을 포함하는 하부 구조를 구비한 반도체 기판(10) 상부에 제 1 층간 절연막 (40)을 형성한 후, 저장 전극 마스크(미도시)를 식각 마스크로 제 1 층간 절연막(40)을 식각하여 하부 구조를 노출하는 저장 전극 영역(미도시)을 형성한다. 다음으로, 저장 전극 영역 내에 하부 전극(55)을 형성한 후, 하부 전극(55) 상에 유전체막(미도시)을 형성한다. 이후, 저장 전극 영역을 매립하는 평탄화된 플레이트 전극(80)을 형성하여 캐패시터(85)를 형성한다. 그 다음, 플레이트 전극(80) 상부에 제 2 층간 절연막(90)을 형성한 후, 제 2 층간 절연막(90) 상부에 플레이트 전극(55)에 대한 금속 배선 콘택(97)을 포함하는 금속층(95)을 형성한다.
상술한 종래 기술에 따른 반도체 소자는 플레이트 전극(80)에 금속층(95)을 연결하고, 플레이트 전극(80)에 Vcp 전압을 인가한다. 이때, 플레이트 전극(80)과 금속층(95)을 연결하는 금속 배선 콘택(97)은 주변회로 영역에서 비트 라인까지 연결되는 금속 배선 콘택(미도시)과 함께 형성되어, 플레이트 전극(80)을 뚫고 하부의 제 1 층간 절연막(40)까지 연장된다. 따라서, 금속 배선 콘택(97)은 실제 접촉 면적이 줄어들어 저항이 증가하는 문제가 있다.
또한, 금속 배선 콘택에 대한 저항이 증가하면, 정확한 Vcp 전압이 플레이트 전극에 인가되지 않거나 외부 영향으로 플레이트 전극에 인가되는 전압이 불안정하여 소자의 읽기/쓰기 동작시 BLSA(Bit line sense amplifier)의 센싱 특성이 열화된다. 따라서, 소자가 오동작할 수 있다. 특히, 테스트 패턴 내에 자동-리프레쉬(Auto-refresh)와 같이 바이어스(Bias)가 변동될 수 있는 테스트시 불안정한 Vcp 전압으로 테스트가 실패된다.
한편, 접촉 면적에 대한 문제를 해결하기 위해 플레이트 전극의 두께를 증가 시킬 경우, 플레이트 전극을 퓨즈로 사용하는 소자에서 퓨즈가 컷팅되지 않거나 퓨즈 박스 측벽에 이물질이 붙어 소자가 오동작 될 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 금속층과 콘택되는 플레이트 전극 하부에 더미 플러그를 형성하고, 더미 플러그에 금속 배선 콘택을 형성하도록 반도체 소자를 설계함으로써, 전체 플레이트 전극의 두께를 증가시키지 않고, 금속 배선 콘택의 접촉 면적을 증가시켜 계면 저항을 개선하고, Vcp 전압의 면역력을 증가시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
셀 영역의 에지부에 형성되는 더미 영역과 캐패시터 영역을 포함하는 반도체 기판과, 반도체 기판 상부에 형성되며, 더미 영역에 더미 플러그를 형성하는 플레이트 전극과, 플레이트 전극 상부에 형성되며, 더미 플러그에 콘택되는 금속층을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 하부 구조를 구비한 캐패시터 영역과 셀 영역의 에지부에 형성되는 더미 영역을 포함하는 반도체 기판 상부에 제 1 층간 절연막을 형성한 후, 저장 전극 마스크를 식각 마스크로 제 1 층간 절연막을 식각하여 하부 구조를 노출하는 저장 전극 영역을 형성하는 단계와, (b) 저장 전극 영역의 표면에 하부 전극을 형성한 후, 더미 영역의 소정 부분을 노출하는 마스크로 제 1 층간 절연막을 식각하여 더미 영역에 하부 구조를 노출하는 더미 콘택홀을 형성하는 단계와, (c) 더미 콘택홀과 저장 전극 영역을 매립하는 평탄화된 플레이트 전극을 형성하여 캐패시터 영역에는 캐패시터를 형성하며 더미 영역에는 더미 플러그를 형성하는 단계와, (d) 플레이트 전극 상부에 형성되며, 더미 플러그에 연결되는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 단면도이다.
도 2를 참조하면, 하부 구조를 구비한 캐패시터 영역(1000a) 및 더미 영역(1000b)을 포함하는 반도체 기판(110) 상부에 제 1 층간 절연막(140)이 형성된다. 또한, 플레이트 전극(180)은 제 1 층간 절연막(140) 상부에 형성된다. 이때, 캐패시터 영역(1000a)에서는 소정 영역의 제 1 층간 절연막(140) 내에 저장 전극 영역(미도시)이 형성되며, 하부 전극(155), 유전체막(미도시) 및 플레이트 전극(180)의 적층구조로 이루어진 캐패시터(185)가 형성되나, 더미 영역(1000b)에서는 소정 영역의 제 1 층간 절연막(140) 내에 더미 플러그(175)가 형성된다. 그리고 플레이트 전극(180) 상부에 금속층(195)이 형성된다. 이때, 금속층(195)과 플레이트 전극(180)을 연결하는 금속 배선 콘택(197)은 더미 플러그(175)에 형성된다. 한편, 하부 구조는 비트 라인(120), 더미 비트 라인(120'), 저장 전극 콘택 플러그(125) 및 식각 장벽층(130)을 포함하며, 유전체막은 ONO(Oxide-nitride-oxide) 구조로 형성하는 것이 바람직하다. 또한, 유전체막과 하부 전극(155)의 계면에 접촉 면적을 증가시키기 위해 MPS(Metastable polysilicon)층(170)을 더 형성할 수 있다.
여기서, 더미 플러그(175)는 금속 배선 콘택(197)의 접촉면적을 증가시켜 금속 배선 콘택(197)의 저항을 낮출 수 있다. 또한, 더미 영역(1000b)은 셀 영역의 에지부에 형성되는 것이 바람직하다. 한편, 본 발명의 다른 실시 예에 따르면, 더미 플러그(175)는 더미 영역(1000b) 하부의 더미 비트 라인(120')까지 연결되며, 더미 비트 라인(120')에 Vcp 전압을 인가할 수 있다. 따라서, Vcp 전압을 인가시킬 수 있는 더미 비트 라인(120')으로 인해 금속 배선 콘택(197) 형성시 과도 식각으로 인한 소자의 오동작을 방지할 수 있는 충분한 공정 마진을 확보할 수 있다.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 하부 구조를 구비한 캐패시터 영역(1000a)과 더미 영역(1000b)을 포함하는 반도체 기판(110) 상부에 제 1 층간 절연막(140)과 제 1 하드 마스크층(미도시)을 형성한 후, 저장 전극 마스크(미도시)를 식각 마스크로 제 1 하드 마스크층과 제 1 층간 절연막(140)을 식각하여 하부 구조를 노출하는 저장 전극 영역(미도시)을 형성한다. 다음으로, 제 1 하드 마스크층을 제거한 후, 전체 표면 상부에 하부 도전층(150)을 형성한다. 이후, 구조물 상부에 저장 전극 영역을 매립하는 평탄화된 감광막(미도시)을 형성한 후, 소정 부분의 더미 영역(1000b)을 노출하는 감광막 패턴(160)을 형성한다. 여기서, 하부 구조는 비트 라인 영역(120), 더미 비트 라인 영역(120'), 저장 전극 콘택 플러그(125) 및 식각 장벽층(130)을 포함하는 것이 바람직하다. 한편, 더미 영역(1000b)은 셀 영역의 에지부에 형성되는 것이 바람직하다. 그리고 후속 공정 시 MPS(Metastable polysilicon)층과 ONO(Oxide-nitride-oxide) 유전체막과 같은 불균일한 계면을 더미 영역(1000b)에 형성하면, 외부 열에 의한 산화막 팽창으로 후속 금속 배선 콘택에 불량 원인을 제공할 수 있다. 따라서, 더미 영역(1000b)에는 저장 전극 영역을 형성하지 않고, 저장 전극 영역은 캐패시터 영역(1000a)에만 형성되는 것이 바람직하다. 또한, 제 1 하드 마스크층에 대한 제거 공정은 CMP 방법 또는 에치백(Etch-back) 방법으로 수행되는 것이 바람직하다.
도 3b 및 3c를 참조하면, 감광막 패턴(160)을 식각 마스크로 노출된 하부 도전층(150)과 제 1 층간 절연막(140)을 식각하여 더미 영역(1000b)의 식각 장벽층(130)을 노출하는 더미 콘택홀(165)을 형성한다. 다음으로, 감광막 패턴(160)을 제거한 후, 제 1 층간 절연막(140)을 노출할 때까지 하부 도전층(150)을 평탄화 식각하여 저장 전극 영역을 분리하며, 저장 전극 영역 내에 캐패시터용 하부 전극(155)을 형성한다. 여기서, 하부 도전층(150)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치백(Etch-back) 방법으로 수행되는 것이 바람직하다.
도 3d 및 3e를 참조하면, 저장 전극 영역 내에 하부 전극(155) 상부에 표면적을 증가시키기 위해 MPS(Metastable polysilicon)층(170)을 형성한 후, MPS층(170) 상부에 유전체막(미도시)을 형성한다. 다음으로, 전체 표면 상부에 플레이트 전극(180)을 형성한다. 이때, 캐패시터 영역(1000a)에서는 하부 전극(155), MPS층(170), 유전체막 및 플레이트 전극(180)의 적층구조로 이루어진 캐패시터(185)를 형성하며, 더미 영역(1000b)에서는 더미 콘택홀(165)을 매립하는 더미 플러그(175)를 형성한다. 여기서, 유전체막은 0NO(Oxide-nitride-oxide) 구조로 형성하는 것이 바람직하다. 또한, 더미 플러그(175)는 후속 금속 배선 콘택의 계면저항을 감소시킬 수 있다. 한편, 본 발명의 다른 실시 예에 따르면, 더미 플레이트 전극 플러그(175)는 더미 영역(1000b) 하부의 더미 비트 라인(120')까지 연결될 수 있다. 또한, 더미 비트 라인(120')에 Vcp 전압을 인가할 수 있다. 따라서, Vcp 전압을 인가할 수 있는 더미 비트 라인(120')으로 인해 후속 금속 배선 콘택 형성시 과도 식각으로 인한 오동작을 방지할 수 있는 충분한 공정 마진을 확보할 수 있다.
도 3f를 참조하면, 플레이트 전극(180) 상부에 제 2 층간 절연막(190)을 형성한 후, 금속 배선 콘택 마스크(미도시)로 더미 영역(1000b)의 제 2 층간 절연막(190)과 하부 더미 플러그(175)를 식각하여 금속 배선 콘택홀(미도시)을 형성한다. 다음으로, 전체 표면에 금속 배선 콘택홀을 매립하는 금속층(195)을 형성하여 플레이트 전극(180)과 연결하는 금속 배선 콘택(197)을 형성한다. 여기서, 금속 배선 콘택(197)은 더미 영역(1000b)에서 미리 형성된 더미 플러그(175)에 형성됨으로써, 접촉면적을 증가시켜 저항을 감소시킬 수 있다.
이후의 공정은 추가적 금속 배선 콘택, 금속 배선 및 퓨즈 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 금속층과 연결되는 플레이트 전극 하부에 더미 플러그를 형성하고, 더미 플러그에 금속층이 연결되도록 반도체 소자를 설계하여, 플레이트 전극의 두께를 증가시키지 않고, 금속 배선 콘택의 접촉 면적을 증가시켜 저항을 감소할 수 있는 이점이 있다. 또한, 플레이트 전극의 두께를 작게 유지함으로써, 후속 퓨즈 리페어 공정 중 레이저에 의한 컷팅에 따른 위험을 줄일 수 있다. 그리고, 금속 배선 콘택 형성시 금속 배선 콘택홀이 더미 비트 라인까지 식각되어도, 금속 배선 콘택 하부에 더미 비트 라인에 Vcp 전압을 인가함으로써 Vcp 구동성과 면역력을 향상시킬 수 있다. 따라서, 금속 배선 콘택에 대한 충분한 식각 마진을 확보할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 셀 영역의 에지부에 형성되는 더미 영역과 캐패시터 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상부에 형성되며, 상기 더미 영역에 더미 플러그를 형성하는 플레이트 전극; 및
    상기 플레이트 전극 상부에 형성되며, 상기 더미 플러그에 콘택되는 금속층
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 더미 플러그는 상기 더미 영역 하부의 더미 비트 라인까지 연결되는 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 더미 비트 라인에는 Vcp 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 캐패시터 영역에만 캐패시터를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. (a) 하부 구조를 구비한 캐패시터 영역과 셀 영역의 에지부에 형성되는 더미 영역을 포함하는 반도체 기판 상부에 제 1 층간 절연막을 형성한 후, 저장 전극 마스크를 식각 마스크로 상기 제 1 층간 절연막을 식각하여 상기 하부 구조를 노출하는 저장 전극 영역을 형성하는 단계;
    (b) 상기 저장 전극 영역의 표면에 하부 전극을 형성한 후, 상기 더미 영역의 소정 부분을 노출하는 마스크로 상기 제 1 층간 절연막을 식각하여 상기 더미 영역에 상기 하부 구조를 노출하는 더미 콘택홀을 형성하는 단계;
    (c) 상기 더미 콘택홀과 상기 저장 전극 영역을 매립하는 평탄화된 플레이트 전극을 형성하여 상기 캐패시터 영역에는 캐패시터를 형성하며 상기 더미 영역에는 더미 플러그를 형성하는 단계; 및
    (d) 상기 플레이트 전극 상부에 형성되며, 상기 더미 플러그에 연결되는 금속층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제 6항에 있어서,
    상기 (a) 단계는
    (a-1) 하부 구조를 구비한 캐패시터 영역과 더미 영역을 포함하는 반도체 기판 상부에 제 1 층간 절연막과 제 1 하드 마스크층을 형성하는 단계;
    (a-2) 저장 전극 마스크를 식각 마스크로 상기 제 1 층간 절연막과 제 1 하드 마스크층을 식각하여 상기 하부 구조를 노출하는 저장 전극 영역을 형성하는 단계; 및
    (a-3) 상기 제 1 층간 절연막을 노출할 때까지 상기 제 1 하드 마스크층을 평탄화 식각하여 상기 제 1 하드 마스크층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 6항에 있어서,
    상기 저장 전극 영역은 상기 캐패시터 영역에만 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 6항에 있어서,
    상기 (b) 단계는
    (b-1) 전체 표면 상부에 하부 도전층을 형성하는 단계;
    (b-2) 상기 구조물 상부에 상기 저장 전극 영역을 매립하는 평탄화된 감광막을 형성하는 단계;
    (b-3) 상기 더미 영역의 소정 부분을 노출하는 감광막 패턴을 형성하는 단계;
    (b-4) 상기 감광막 패턴을 식각 마스크로 노출된 상기 하부 도전층과 제 1 층간 절연막을 식각하여 상기 하부 구조를 노출하는 더미 콘택홀을 형성하는 단계; 및
    (b-5) 상기 감광막 패턴을 제거한 후, 상기 제 1 층간 절연막을 노출할 때까지 상기 하부 도전층을 평탄화 식각하여 상기 저장 전극 영역을 분리하며 상기 저장 전극 영역 내에 캐패시터용 하부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 6항에 있어서,
    상기 캐패시터는 하부 전극, 유전체막 및 플레이트 전극의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 유전체막은 ONO(Oxide-nitride-oxide) 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 하부 전극과 상기 유전체막의 계면에 MPS(Metastable Polysilicon)층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 6항에 있어서,
    상기 더미 플러그는 상기 더미 영역 하부의 더미 비트 라인까지 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14항에 있어서,
    상기 더미 비트 라인에는 Vcp 전압이 인가되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 6항에 있어서,
    상기 (d) 단계는
    (d-1) 상기 플레이트 전극 상부에 제 2 층간 절연막을 형성하는 단계;
    (d-2) 금속 배선 콘택 마스크를 식각 마스크로 상기 더미 영역의 제 2 층간 절연막과 소정 두께의 상기 더미 플러그를 식각하여 금속 배선 콘택홀을 형성하는 단계; 및
    (d-3) 상기 제 2 층간 절연막 상부에 금속 배선 콘택홀을 매립하는 평탄화된 금속층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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