CN108573971B - 半导体存储器结构 - Google Patents

Abstract

本发明公开一种半导体存储器结构，包含有一基底，该基底上包含有一存储单元区、一周边电路区、以及一存储单元边缘区。该半导体存储器结构还包含有多个形成于该存储单元区内、该存储单元边缘区内、以及该周边电路区内的主动区域，以及至少一设置于该存储单元边缘区内的该多个主动区域上的虚置位线。该虚置位线沿一第一方向延伸，且在一第二方向上与至少二个该主动区域重叠，该第一方向与该第二方向彼此垂直。该虚置位线还包含一第一内直线部分与一外直线部分，该第一内直线部分与该外直线部分包含不同的厚度与不同的间隙壁。

Description

半导体存储器结构

技术领域

本发明涉及一种半导体存储器结构，尤其是涉及一种半导体动态随机存取存储器(dynamic random access memory，以下简称为DRAM)结构。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。

随着DRAM的集成度提高，各存储单元之内与各存储单元之间的电连接的建置益发困难。此外，由于DRAM是由数目庞大的存储单元(memory cell)聚集形成的阵列区，因此包含存储器元件与其他逻辑元件的基底更面临不同区域图案密度不同而造成的制作工艺良率问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。

发明内容

为解决上述问题，本发明的提供一种半导体存储器结构，该半导体存储器结构包含有一基底，该基底上包含有一存储单元(memory cell)区、一周边电路(peripheralcircuit)区、以及一定义于该存储单元区与该周边电路区之间的存储单元边缘(celledge)区。该半导体存储器结构还包含有多个形成于该存储单元区内、该存储单元边缘区内、以及该周边电路区内的主动区域，以及至少一设置于该存储单元边缘区内的该多个主动区域上的虚置位线(dummy bit line)。该虚置位线沿一第一方向延伸，且在一第二方向上与至少二个该主动区域重叠，而该第一方向与该第二方向彼此垂直。该虚置位线还包含有一第一内直线部分(inner line portion)与一外直线部分(outer line portion)，且该第一内直线部分与该外直线部分包含有不同的宽度与不同的间隙壁。

附图说明

图1A至图6B与图8为本发明所提供的一半导体存储器结构的制作方法的一优选实施例的示意图，其中

图1B为图1A中沿A-A’切线与沿B-B’切线获得的剖面示意图；

图2B为图2A中沿A-A’切线与沿B-B’切线获得的剖面示意图；

图3～图5为图2B的后续步骤示意图；

图6B为图6A中沿A-A’切线与沿B-B’切线获得的剖面示意图；

图7A与图7B为本优选实施例的一变化型的示意图，且图7B为图7A中沿B-B’切线与C-C’切线获得的剖视图；

图8为图6B的后续步骤示意图。

主要元件符号说明

100 基底

102 存储单元区

104 周边电路区

106 存储单元边缘区

108 主动区域

110 隔离结构

112 埋藏式栅极

114 源极/漏极区域

116 绝缘层

118 凹槽

120 半导体层

122 含金属层

124 图案化硬掩模

126 接触插塞

128 栅极结构

130 块体结构

132 轻掺杂漏极

134 间隙壁

136 源极/漏极区域

138 内层介电层

140a、140b 硬掩模层

142 轴心图案

144 间隙壁

144’ 间隙壁图案

146 保护层

150 位线

160、160’ 虚置位线

162a 外直线部分

162b 内直线部分

162b’ 第一内直线部分

162c 第二内直线部分

164 曲线部分

166 间隙壁

168 绝缘材料

170 存储电极接触插塞

172 接触插塞

D1 第一方向

D2 第二方向

A-A’、B-B’、C-C’、D-D’ 剖线

具体实施方式

熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本发明的特征，故以下公开的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的图示是根据本发明理想化的示意图，故由这些示意图变异的型态，例如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的公开不应指限定于以下附图公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。

此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，是指该组成元件直接设置于该另一组成元件上，亦可指或有其他组成元件介于两者之间。然而，当某一组成元件被称为直接形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所公开的当某一组成元件「形成」在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)、耦接(couple)等方法，或其他方式制备或制造于该组成元件上。

另外，本发明中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，是用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位而定。

请参阅图1A～图6B与图8，图1A～图6B与图8为本发明所提供的半导体存储器结构的制作方法的一优选实施例示意图。另外须注意的是，在本优选实施例的附图中，图1B为图1A中沿A-A’与B-B’切线所获得的剖视图，且后续附图可以此类推。如图1A与图1B所示，本优选实施例所提供的半导体存储器结构的制作方法首先提供一基底100，基底100可包含硅基底、锗基底、或硅锗基底，但不限于此。基底100上至少定义有一存储器区102与一周边电路区104，更重要的是，本优选实施例中，基底100上还包含有一定义于存储器区102与周边电路区104之间的存储单元边缘区106。基底100内设置有多个主动区域108，分别设置于存储器区102、周边电路区104以及存储单元边缘区106内，如图1A所示。另外，主动区域108分别通过一隔离结构110，例如一浅沟隔离(shallow trench isolation，STI)结构提供彼此之间的电性隔离，故如图1A所示，各主动区域108都包含一岛状形状。

请继续参阅图1A。接下来，在存储单元区102以及存储单元边缘区106内的隔离结构110中形成多个凹槽(图未示)，并且于各凹槽内形成覆盖其侧壁与底部的介电层(图未示)。之后于凹槽内分别形成一埋藏式栅极(buried gate)112，并且在形成埋藏式栅极112之后，在各凹槽内形成密封凹槽的绝缘层。值得注意的是，埋藏式栅极112沿一第一方向D1排列，并沿一第二方向D2延伸，且第一方向D1与第二方向D2彼此垂直。埋藏式栅极120可包含掺杂半导体(doped semiconductor)材料如掺杂硅(doped silicon)、金属材料如钨、铝、钛和/或钽、金属硅化物如氮化钛、氮化钽和/或氮化钨、以及金属-半导体化合物如金属硅化物，但不限于此。

请参阅图1B。接下来，可于埋藏式栅极112两侧的主动区域108内分别形成一源极/漏极区域114。之后，可于基底100上形成一绝缘层116，并且图案化存储单元区102与存储单元边缘区106内的部分绝缘层116，以暴露出存储单元区102与存储单元边缘区106内的部分源极/漏极区域114。随后，通过图案化绝缘层116蚀刻暴露出来的部分源极/漏极区域114，而形成多个凹槽118，这些凹槽118即用以定义位线(bit line)接触插塞的设置位置。

请参阅图2A与图2B。接下来，在基底100上依序形成一半导体层120、一含金属层122与一图案化硬掩模124。在本优选实施例中，半导体层120可以是一多晶硅层，而含金属层122可包含金属或金属硅化物。值得注意的是，半导体层120如图2B所示，填满各凹槽118。是以，填满凹槽118的半导体层120可作为接触插塞126。接下来，进行一图案化制作工艺，通过图案化硬掩模124蚀刻含金属层122、半导体层120以及绝缘层116，而于周边电路区104内形成至少一栅极结构128，且绝缘层116可作为此栅极结构128的栅极绝缘层。然而，在存储单元区102与存储单元边缘区106内，本优选实施例仅图案化存储单元边缘区106内的部分半导体层120、含金属层122与绝缘层116。换句话说，在存储单元区102与存储单元边缘区106内，通过图案化制作工艺形成一块体结构(bulk structure)130，且块体结构130完全覆盖存储单元区102，如图2A与图2B所示。

请继续参阅图2A与图2B。而在进行图案化制作工艺而形成栅极结构128与块体结构130之后，可针对周边电路区104进行所需元件的制作。举例来说，可于栅极结构128两侧分别形成轻掺杂漏极(lightly-doped drain，LDD)132(示于图2B)。随后，在栅极结构128与块体结构130的侧壁形成一间隙壁134，如图2A与图2B所示。而在形成间隙壁134之后，还可于周边电路区104内的栅极结构128两侧的基底100内形成一源极/漏极区域136。

请参阅图3。首先应注意的是，图3～图5为图2B的后续步骤，也就是说图3～图5所示者为本优选实施例的剖视图。然而，熟悉该项技术的人士应可根据图3～图5思及上述的附图。如图3所示，在完成周边电路区104内组成元件的制作后，在基底100上全面性地形成一内层介电(interlayer dielectric，以下简称为ILD)层138，且ILD层138如图3所示，填满基底100上的缺空处。而在ILD层138之上，还依序形成一硬掩模层140a与一硬掩模层140b。在本优选实施例中，硬掩模层140a/140b为一蚀刻率不同于ILD层138的膜层。值得注意的是，本优选实施例可与多重图案化制作工艺整合，举例来说可采用间隙壁影像转移方法(spacer image transfer，以下简称为SIT)方法(又称自对准双重图案化方法(self-aligned double patterning，SADP))来制作位线，以精确地形成所需的细微位线图案。如图3所示，本优选实施例于存储单元区102与存储单元边缘区106内的硬掩模层140上形成多个轴心图案(mandrel pattern)142，轴心图案142可包含多晶硅，但不限于此。如图3所示，轴心图案142可沿第一方向D1延伸，并沿第二方向D2排列，是以轴心图案142于基底100上彼此平行。在形成轴心图案142之后，在基底100上形成一膜层，且该膜层的蚀刻率与轴心图案142不同。举例来说，由于本优选实施例中轴心图案包含多晶硅，故该膜层优选可包含一绝缘层。随后回蚀刻此一绝缘层，而于轴心图案142的侧壁分别形成一间隙壁144，如图3所示。

请参阅图4。接下来，移除轴心图案142，而于基底100上形成多个间隙壁图案144’。由于间隙壁144所包含的材料的蚀刻率不同于轴心图案142，因此本优选实施例可在不影响间隙壁144的轮廓的前提下移除轴心图案142，而于基底100上形成如图4所示的间隙壁图案144’。另外，间隙壁图案144’沿第一方向D1延伸，并沿第二方向D2排列，是以间隙壁图案144’于基底100上彼此平行。且如图4所示，在移除轴心图案142之后，硬掩模层140b暴露于各间隙壁图案144’之间。

请参阅图5。接下来，在基底100上形成一保护层146，且保护层146覆盖周边电路区104与存储单元边缘区104。在形成保护层146之后，将间隙壁图案144’转移至硬掩模层140b，如图5所示。另外须注意的是，在本发明的一些实施例中，可在此转移间隙壁图案144’至硬掩模层140b的同时进行裁切(cutting)的步骤，将不需要的间隙壁图案144’(如图6A中的虚线所示)于此时移除。然而，熟悉该项技术的人士应知此步骤也可延后，故不限于此。

请参阅图6A与图6B。接下来，通过硬掩模层140b将间隙壁图案144’转移至图案化硬掩模124、含金属层122与半导体层120，以于存储单元区102内形成多个位线150，同时于存储单元边缘区106内形成至少一虚置位线160，随后移除硬掩模层140b与140a。如图6A与图6B所示，位线150形成于存储单元区102内的该多个主动区域108上，位线150沿第一方向D1延伸，且沿第二方向D2排列。如图6A与图6B，位线150在第一方向D1上与多个主动区域108重叠，且可通过接触插塞126电连接至主动区域108。详细地说，位线150通过接触插塞126电连接至存储单元的源极/漏极区域114。另一方面，虚置位线160设置于存储单元边缘区106内的主动区域108上，虚置位线160沿第一方向D1延伸，且在第二方向D2上与至少二个主动区域108重叠。更重要的是，位线150与虚置位线160电性隔离，且各位线150彼此电性隔离。此外，由上述步骤可知，本优选实施例所提供的形成于周边电路区104内的栅极结构128、形成于该存储单元边缘区106内的虚置位线160、以及形成于存储单元区102内的位线150包含相同材料，且可包含相同高度。

请继续参阅图6A与图6B。根据本优选实施例，虚置位线160包含有沿第一方向D1延伸的一内直线部分(inner line portion)162b与一外直线部分(outer line portion)162a。且在第二方向D2上，外直线部分162a与内直线部分162b可分别与一主动区域108重叠，故总的来说虚置位线160(包含外直线部分162a与内直线部分162b)在第二方向D2上与二个主动区域108重叠，如前所述。另外，在本发明的其他实施例中，外直线部分162a本身亦可与至少二个主动区域108重叠。另外，在本优选实施例中，内直线部分162b可通过接触插塞126而与主动区域108电连接，如图6A所示，但由于内直线部分162b并未与位线150电连接，故内直线部分162b并未参与存储单元元件的操作。而外直线部分162a则通过绝缘层116与主动区域108电性隔离。更重要的是，由于外直线部分162a通过保护层146形成，而内直线部分162b通过间隙壁图案144’形成，故内直线部分162b与外直线部分162a包含有不同的宽度。

另外，请参阅图7A与图7B，其为本优选实施例的一变化型的示意图，且图7B为图7A中沿C-C’切线与D-D’切线获得的剖视图。如图7A与图7B所示，在本变化型中，虚置位线160’包含有沿第一方向D1延伸的一外直线部分162a、一第一内直线部分162b、一第二内直线部分162c、以及一连接第一内直线部分162b与第二内直线部分162c的曲线部分164。且在第二方向D2上，外直线部分162a、第一内直线部分162b与第二内直线部分162c可分别与一主动区域108重叠，故总的来说虚置位线160’(包含外直线部分162a、第一内直线部分162b与第二内直线部分162c)在第二方向D2上与二个以上的主动区域108重叠，如前所述。如图7A所示，曲线部分164完全设置于隔离结构110上。另外，在本优选实施例中，第一内直线部分162b与第二内直线部分162c可通过接触插塞126而分别与主动区域108电连接，如图7A所示，但由于第一/第二内直线部分162b/162c并未与位线150电连接，故第一/第二内直线部分162b/162c并未参与存储单元元件的操作。而外直线部分162a则通过绝缘层116与主动区域108电性隔离。更重要的是，由于外直线部分162a通过保护层146形成，而第一/第二内直线部分162b/162c通过间隙壁图案144’形成，故第一/第二内直线部分162b/162c与外直线部分162a包含有不同的宽度。

请参阅图8。接下来，可于位线150以及虚置位线160的侧壁分别形成一间隙壁166，间隙壁166可包含绝缘材料。由图8可知，虚置位线160的外直线部分162a与内直线部分162b包含有不同的间隙壁，甚或外直线部分162a本身包含有不同的间隙壁：如图7A～图7B所示，虚置位线160的外直线部分162a包含有间隙壁134与间隙壁166，外直线部分162a的间隙壁134的厚度与间隙壁166的厚度不同。此外，外直线部分162a的间隙壁134的材料与间隙壁166的材料亦可不同。内直线部分162b仅包含间隙壁166。故以虚置位线160的外直线部分162a与位线150比较，外直线部分162a包含有间隙壁134与间隙壁166，而位线150仅包含间隙壁166。总的来说，外直线部分162a的间隙壁134的厚度与内直线部分162b的间隙壁166的厚度不同。此外，外直线部分162a的间隙壁134的材料与内直线部分162b的间隙壁166的材料亦可不同，但外直线部分162a至少有一侧的间隙壁134材料与周边电路区104内的栅极结构侧壁的间隙壁134相同。随后，可于基底100上在形成一填满位线150之间以及填满虚置位线160的内直线部分162b与外直线部分162a之间的空隙的绝缘材料168。接下来，可于基底100上再形成一图案化硬掩模(图未示)，用以移除部分绝缘材料，而于周边电路区104以及存储单元区102内形成多个开口，随后于开口内分别形成一导电材料。如图7A～图7B所示，在存储单元区102内，导电材料可作为存储电极接触插塞(storage node contact plug)170；而在周边电路区104内，导电材料作为用以建构与源极/漏极区域136与其他元件的电连接的接触插塞172。

综上所述，本发明通过分开制作周边电路区内的栅极结构以及存储单元区内的位线，达到简化制作工艺的目的。此外，本发明可整合SIT制作工艺，以更确保位线可被准确的形成，达到提升制作工艺良率的目的。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体存储器结构，包含有：

基底，该基底上包含有存储单元(memory cell)区、周边电路(peripheral circuit)区、以及定义于该存储单元区与该周边电路区之间的存储单元边缘(cell edge)区；

多个主动区域，形成于该存储单元区内、该存储单元边缘区内、以及该周边电路区内；以及

至少一虚置位线(dummy bit line)，设置于该存储单元边缘区内的该多个主动区域上，该虚置位线沿一第一方向延伸，且在一第二方向上与至少二个该主动区域重叠，该第一方向与该第二方向彼此垂直，该虚置位线还包含有沿该第一方向延伸的第一内直线部分(inner line portion)与外直线部分(outer line portion)，且该第一内直线部分与该外直线部分包含有不同的宽度；

多个位线，形成于该存储单元区内的该多个主动区域上，该多个位线沿该第一方向延伸，且沿该第二方向排列；

第一间隙壁，位于该外直线部分靠近所述周边电路区的一侧壁上；

多个第二间隙壁，位于该外直线部分远离所述周边电路区的另一侧壁、该第一内直线部分的相对侧壁、所述多个位线中每个的相对侧壁上，其中该第一间隙壁的材料不同于该多个第二间隙壁的材料。

2.如权利要求1所述的半导体存储器结构，还包含多个第一接触插塞，分别电连接该多个位线与该多个主动区域。

3.如权利要求1所述的半导体存储器结构，其中该多个位线与该虚置位线电性隔离。

4.如权利要求1所述的半导体存储器结构，还包含至少一栅极结构，形成于该周边电路区内。

5.如权利要求4所述的半导体存储器结构，其中该栅极结构、该多个位线与该虚置位线包含相同材料。

6.如权利要求4所述的半导体存储器结构，其中该栅极结构、该多个位线与该虚置位线包含相同高度。

7.如权利要求1所述的半导体存储器结构，还包含第二内直线部分，以及连接该第一内直线部分与该第二内直线部分的曲线部分。

8.如权利要求7所述的半导体存储器结构，还包含多个隔离结构，形成于该基底内，且该多个主动区域通过该多个隔离结构彼此电性隔离。

9.如权利要求8所述的半导体存储器结构，其中该曲线部分完全设置于该隔离结构上。

10.如权利要求7所述的半导体存储器结构，还包含多个第二接触插塞，连接该第一内直线部分与该多个主动区域。

11.如权利要求7所述的半导体存储器结构，其中该外直线部分与该多个主动区域电性隔离。

12.如权利要求1所述的半导体存储器结构，还包含至少一绝缘材料，形成于该第一内直线部分与该外直线部分之间。

13.如权利要求1所述的半导体存储器结构，其中该第一间隙壁的厚度不同于所述多个第二间隙壁的厚度。

14.如权利要求1所述的半导体存储器结构，其中该外直线部分与至少二个该主动区域重叠。