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KR101096256B1 - 반도체 소자의 연결 콘택 형성 방법 - Google Patents

반도체 소자의 연결 콘택 형성 방법 Download PDF

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KR101096256B1
KR101096256B1 KR1020090058545A KR20090058545A KR101096256B1 KR 101096256 B1 KR101096256 B1 KR 101096256B1 KR 1020090058545 A KR1020090058545 A KR 1020090058545A KR 20090058545 A KR20090058545 A KR 20090058545A KR 101096256 B1 KR101096256 B1 KR 101096256B1
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Abstract

반도체 기판의 셀 매트릭스 영역(cell matrix region)을 가로지르게 배열되는 비트 라인(bit line)들, 비트 라인들 사이의 제1층간절연층 부분을 관통하게 배열되는 셀 스토리지 노드 콘택들(cell storage node contacts), 및 셀 스토리지 노드 콘택들의 배열 끝단에 추가 배열된 더미(dummy) 스토리지 노드 콘택들을 포함하는 패턴 레이아웃(layout)을 얻는다. 패턴 레이아웃을 이용하여 셀 스토리지 노드 콘택들 및 더미 스토리지 콘택들을 형성하는 반도체 소자의 연결 콘택 형성 방법을 제시한다.
비트 라인, SAC, 더미, 셀, 스토리지 노드 콘택

Description

반도체 소자의 연결 콘택 형성 방법{method for fabricating contacts in semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히, 공정 마진(process margin)을 개선하는 연결 콘택(contact) 형성 방법에 관한 것이다.
반도체 소자의 집적도를 증가되며, 웨이퍼(wafer) 또는 반도체 기판 상에 패턴을 정밀하게 형성하기가 어려워지고 있다. 디램(DRAM)과 같은 메모리(memory) 소자의 셀 매트릭스(cell matrix) 영역에서는 규칙적으로 반복되는 셀 패턴들이 패터닝되지만, 셀 매트릭스 외곽 영역, 즉, 주변 영역(peripheral region)에는 다소 불규칙적으로 패턴들이 배치되고 있다. 이에 따라, 셀 매트릭스와 주변 영역 사이의 경계인 셀 매트릭스 에지(edge) 영역에서는 패턴의 규칙성 또는 배치의 직선성(linearity)이 변경되어, 셀 매트릭스 에지에서 브리지(bridge)와 같은 패턴 불량이 유발되고, 이에 따라 공정 마진(margin)의 손실(loss)이 발생되고 있다.
연결 콘택(contact)의 일종으로 비트 라인 콘택(bit line contact) 및 스토리지 노드 콘택(storage node contact)의 하부에 도입되는 랜딩 플러그 콘택(LPC: Landing Plug Contact)의 경우, 셀 어레이(cell array)에서 셀 매트릭스 에지쪽으 로 오면서 배치 규칙성이 변경되고 있고, 커패시터에 접속되는 스토리지 노드 콘택(SNC) 또한 콘택홀(contact hole) 선폭(CD)을 셀 어레이에 배치된 SNC와 같은 크기로 형성할 때, 공정 마진 확보가 어려워지고 있다. 이때, 셀 매트릭스 에지에 인접하는 SNC 콘택홀의 선폭을 상대적으로 크게 형성하는 경우를 고려할 수 있지만, 이러한 경우, SNC 아래에 있는 비트 라인(BL: Bit Line)과의 자기정렬콘택(SAC: Self Aligned Contact) 마진이 감소할 수 있다. 이에 따라, 비트 라인과 SNC와의 단락과 같은 SAC 불량이 유발될 수 있다. 또한, 한층 아래에 있는 게이트(gate)의 하드 마스크(hard mask) 또는 캡층(capping layer)이 LPC를 SAC 과정으로 형성할 때 화학기계적연마(CMP: Chemical Mechanical Polishing)에 의해 손실(loss)되고 있는 점을 고려하면, SNC 콘택의 크기를 상대적으로 크게 할 경우, SNC와 게이트와의 단락과 같은 SAC 불량 또한 유발될 수 있다.
본 발명은 셀 매트릭스 에지 영역에서 연결 콘택에 패턴 불량이 유발되는 것을 억제하여 공정 마진을 보다 크게 확보할 수 있는 반도체 소자의 연결 콘택 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판의 셀 매트릭스 영역(cell matrix region)을 가로지르게 배열되는 비트 라인(bit line)들, 상기 비트 라인들 사이의 제1층간절연층 부분을 관통하게 배열되는 셀 스토리지 노드 콘택들(cell storage node contacts), 및 상기 셀 스토리지 노드 콘택들의 배열 끝단에 추가 배열된 더미(dummy) 스토리지 노드 콘택들을 포함하는 패턴 레이아웃(layout)을 얻는 단계; 및 상기 패턴 레이아웃을 이용하여 상기 셀 스토리지 노드 콘택들 및 더미 스토리지 콘택들을 형성하는 단계를 포함하는 반도체 소자의 연결 콘택 형성 방법을 제시한다.
상기 패턴 레이아웃은 상기 비트 라인들에 교차하게 배열되는 게이트 라인(gate line)들, 상기 게이트 라인들 사이의 제2층간절연층 부분을 관통하게 배열되는 셀 랜딩 플러그 콘택들(cell landing plug contacts), 및 상기 셀 랜딩 플러그 콘택들의 배열 끝단에 상기 더미 스토리지 노드 콘택들에 정렬되게 배열된 더미 랜딩 플러그 콘택들을 더 포함할 수 있다.
상기 패턴 레이아웃은 상기 셀 랜딩 플러그 콘택들이 접속되는 활성 영역들 의 배열을 더 포함하고, 상기 활성 영역은 상기 더미 랜딩 플러그 콘택에는 배제될 수 있다.
상기 더미 스토리지 노드 콘택은 상기 셀 스토리지 노드 콘택의 선폭 보다 큰 선폭을 가질 수 있다.
상기 더미 스토리지 노드 콘택에 인접하는 상기 셀 스토리지 노드 콘택은 내측의 다른 셀 스토리지 노드 콘택의 선폭 보다 크고 상기 더미 스토리지 노드 콘택의 선폭과 대등한 선폭을 가질 수 있다.
본 발명의 다른 일 관점은, 반도체 기판의 셀 매트릭스 영역(cell matrix region)을 가로지르게 배열되는 비트 라인(bit line)들을 형성하는 단계; 상기 비트 라인들 사이를 절연하는 제1층간절연층을 형성하는 단계; 상기 비트 라인들 사이에 배열되는 셀 스토리지 노드 콘택들(cell storage node contacts), 및 상기 셀 스토리지 노드 콘택들의 배열 끝단에 추가 배열된 더미(dummy) 스토리지 노드 콘택들의 패턴 레이아웃을 이용하여 상기 제1층간절연층을 관통하는 스토리지 노드 콘택홀들을 형성하는 단계; 및 상기 스토리지 노드 콘택홀들을 채우는 상기 셀 스토리지 노드 콘택들 및 상기 더미 스토리지 노드 콘택들을 형성하는 단계를 포함하는 반도체 소자의 연결 콘택 형성 방법을 제시한다.
상기 반도체 기판 상에 상기 비트 라인들에 교차하게 배열되는 게이트 라인(gate line)들을 형성하는 단계; 상기 게이트 라인들 사이를 절연하는 제2층간절연층을 형성하는 단계; 및 상기 제2층간절연층 부분을 관통하게 배열되는 셀 랜딩 플러그 콘택들(cell landing plug contacts), 및 상기 셀 랜딩 플러그 콘택들의 배열 끝단에 상기 더미 스토리지 노드 콘택들에 정렬되게 배열된 더미 랜딩 플러그 콘택들을 형성하는 단계를 더 포함하는 반도체 소자의 연결 콘택 형성 방법을 제시할 수 있다.
상기 셀 및 더미 스토리지 노드 콘택들은 상기 비트 라인을 장벽(barrier)으로 이용하는 자기정렬콘택(SAC) 과정으로 형성되고, 상기 셀 및 더미 랜딩 플러그 콘택들은 상기 게이트 라인을 장벽으로 이용하는 자기정렬콘택 과정으로 형성될 수 있다.
본 발명의 실시예는 셀 매트릭스 에지 영역에서 연결 콘택에 패턴 불량이 유발되는 것을 억제하여 공정 마진을 보다 크게 확보할 수 있는 반도체 소자의 연결 콘택 형성 방법을 제시할 수 있다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 연결 콘택 형성 방법을 설명하기 위해서 제시한 도면들이다.
도 1은 셀 매트릭스(cell matrix) 영역에 게이트 라인(gate line: 210)들이 배열된 레이아웃(layout)을 보여준다. 도 1의 게이트 라인(210)들 사이 부분을 게이트 라인(210)이 연장되는 방향으로 절단한 절단선 X-X'에 따른 단면을 보여주는 도 5를 도 1과 함께 참조하면, 셀 매트릭스 영역에 활성 영역(100, 110)들이 배치되고, 셀 매트릭스 영역과 외측의 셀 매트릭스 외곽 영역(주변 영역)의 경계인 에지(edge) 영역에 인접한 활성 영역(110)은, 셀 매트릭스 에지에서의 패턴 규칙성의 변경에 따른 사진 노광 과정에서의 패턴 변형을 억제하기 위해서, 내측의 다른 활성 영역(100)에 비해 큰 선폭으로 설정된다. 이러한 활성 영역(100, 110)을 설정하는 소자분리영역(105)은 얕은트렌치소자분리(STI: Shallow Trench Isolation) 구조로 형성된다. 이러한 활성 영역(100, 110)을 가로질러, 셀 매트릭스 영역을 가로지르게 배열되는 게이트 라인(210)들을 형성한다.
도 2는 셀 랜딩 플러그 콘택(LPC: Landing Plug Contact: 300)의 배열을 보여주는 레이아웃(layout)이다. 도 2를 도 5와 함께 참조하면, 게이트 라인(210)들 사이를 채워 절연하는 제1층간절연층(302)을 형성하고, 제1층간절연층(302)을 관통하여 하부의 활성 영역(100, 110)에 접속되는 셀 랜딩 플러그 콘택(300)을 형성한다. 이때, 셀 랜딩 플러그 콘택(300)은 제1자기정렬콘택(SAC) 과정으로 형성된다.
예컨대, 도 2에 제시된 셀 랜딩 플러그 콘택을 위한 부분을 여는 오프닝부(opening: 303)를 가지는 마스크(mask: 304)를 제1층간절연층(302) 상에 형성하고, 마스크(304)에 노출된 제1층간절연층(302) 부분을 선택적 식각하여 셀 랜딩 플러그 콘택을 위한 제1SAC 콘택홀을 형성하고, 이러한 제1SAC 콘택홀을 채우는 도전층, 예컨대, 폴리실리콘(polysilicon)을 증착한다. 이후에, 폴리실리콘층을 게이트(210)를 장벽(barrier)으로 이용하는 CMP 과정으로 평탄화하여 개개의 셀 랜딩 플러그 콘택(300)으로 노드 분리(node separation)한다. 게이트(210)가 장벽으로 이용되기 위해서, 게이트(210)를 이루는 게이트 도전층 상에는 하드 마스크가 캡층으로 도입된다. 하드 마스크 캡층을 배리어로 하는 CMP 과정에 의해서 게이트(210) 상에 중첩되는 오프닝부(303)의 일부분(305)에 해당되는 폴리실리콘층 부분은 연마 제거되어 노드 분리가 이루어지게 된다.
그런데, 이러한 제1SAC 과정에서 셀 매트릭스 영역 최외측, 즉, 에지 영역(301)에서 CMP 과정 중에 제1층간절연층(302)의 디싱(dishing)이 야기될 수 있으며, 이러한 디싱은 제1층간절연층(302)의 이러한 부분이 상대적으로 낮아지는 결과를 야기할 수 있다. 이러한 디싱에 의해서 에지 영역에 가까운 랜딩 플러그 콘택(200) 또한 낮아질 수 있고, 배리어로 이용되는 게이트(210)의 하드 마스크의 두께 또한 소실되어 낮아질 수 있다. 이러한 디싱 현상은 후속 스토리지 노드 콘택(SNC)을 형성하는 제2SAC 과정에서 SNC과 게이트(210)가 단락되는 SAC 불량을 야기할 수 있다.
또한, 셀 랜딩 플러그 콘택을 위한 마스크(mask: 304)를 포토레지스트 패턴(photoresist pattern)으로 형성하기 위한 사진 노광 과정을 형성할 때, 셀 매트릭스 영역 내에서 규칙성을 가지고 배열되는 패턴들이 에지 영역(301)에서 그 규칙성이 무너지며, 이에 따라, 이러한 에지 영역(301)에 인근하는 오프닝부(303)는 그 형상이 설계 의도한 형상으로 패터닝되기 어렵게 된다. 이에 따라, 에지 영역(301)에 인근하는 셀 랜딩 플러그 콘택(300)에 패턴 불량 또는 제1SAC 콘택홀의 오픈(open) 불량에 의한 접속 불량이 유발될 수 있다.
이러한 셀 랜딩 플러그 콘택(300)을 제1SAC 과정으로 형성할 때의 어려움을 극복하기 위해서, 에지 영역(301)에 더미 랜딩 플러그 콘택(310)을 도입한다. 더미 랜딩 플러그(310)의 도입에 의해서, CMP 과정에서 디싱이 유발되는 것을 억제할 수 있으며, 또한, 제1SAC 과정에서의 노광 공정 마진을 개선하여 에지 영역(301)에 인 근하는 셀 랜딩 플러그 콘택(300)의 선폭(CD) 균일성 또한 개선할 수 있다. 이러한 더미 랜딩 플러그 콘택(310)은 활성 영역(110, 100)에 연결되지 않고 소자분리 영역(105) 상에 접속되어 플로팅(floating)된다. 이러한 더미 랜딩 플러그 콘택(310)은 에지 영역(301)에 인접하는 셀 랜딩 플러그 콘택(300)과 대등한 선폭 크기로 형성될 수 있다. 또한, 에지 영역(301)에 인접하는 셀 랜딩 플러그 콘택(300)은 제1SAC 콘택홀을 형성하는 노광 과정에서 셀 매트릭스 외곽 영역에 패턴들이 배치되지 않은 영향에 의해 콘택홀이 축소될 수 있는 점을 보상하기 위해서, 내측의 다른 셀 랜딩 플러그 콘택(300) 보다 큰 선폭 크기를 가지게 설계될 수 있다.
도 3 및 도 4는 셀 스토리지 노드 콘택(SNC: Storage Node Contact: 400)의 배열을 보여주는 레이아웃(layout)들이다. 도 3 및 도 4를 도 6과 함께 참조하면, 게이트 라인(210)을 교차하게 비트 라인(250)을 형성하고, 비트 라인(250) 상에 비트 라인 하드 마스크(251)를 캡층으로 형성한다. 비트 라인(250)의 측면에는 스페이서(spacer: 252)가 더 형성될 수 있다. 비트 라인(250)들 사이를 채워 절연하는 제2층간절연층(401)을 형성한다. 제2층간절연층(401)을 관통하여 하부의 셀 랜딩 플러그 콘택(300)에 접속되는 셀 스토리지 노드 콘택(400)을 형성한다.
이때, 셀 스토리지 노드 콘택(400)은 제2자기정렬콘택(SAC) 과정으로 형성된다. 예컨대, 제2층간절연층(401) 상에 도 3의 셀 스토리지 노드 콘택(400)의 레이아웃을 따르는 마스크를 사진 노광 과정 등을 이용하여 포토레지스트 패턴을 포함하게 형성한 후, 마스크에 노출된 제2층간절연층(401) 부분을 선택적으로 식각하여 제2SAC 콘택홀을 형성한다. 이러한 제2SAC 콘택홀을 채우는 도전층, 예컨대, 폴리 실리콘을 증착한다. 이후에, 폴리실리콘층을 비트 라인(250)의 하드 마스크(251)를 장벽(barrier)으로 이용하는 CMP 과정으로 평탄화하여 개개의 셀 스토리지 노드 콘택(400)으로 노드 분리한다.
그런데, 이러한 제2SAC 과정에서 셀 매트릭스 영역 최외측, 즉, 에지 영역(301)에 인근하는 셀 스토리지 노드 콘택(400)을 위한 제2SAC 콘택홀이 노광 과정에서 패턴 규칙성의 급격한 변화에 영향을 받아 정상적으로 형성되지 못하는 오픈 불량이 유발될 수 있다. 이러한 셀 스토리지 노드 콘택(400)의 형성 패터닝 불량을 방지하기 위해서, 에지 영역(301)에 더미 스토리지 노드 콘택(410)을 도입한다. 더미 랜딩 플러그(410)의 도입에 의해서, 에지 영역(301)에 인근하는 셀 스토리지 노드 콘택(400)을 위한 제2SAC 콘택홀 노광 시 규칙성의 급격한 변경에 따른 영향을 억제하여, 제2SAC 콘택홀이 정상적으로 오픈되게 유도할 수 있다. 더미 스토리지 노드 콘택(410)은 실질적으로 콘택으로 역할하지 않으므로, 콘택홀 오픈 불량이 유발되어도 무방하다.
이러한 더미 스토리지 노드 콘택(410)은 에지 영역(301)에 인접하는 셀 스토리지 노드 콘택(400)과 대등한 선폭 크기로 형성될 수 있다. 또한, 에지 영역(301)에 인접하는 셀 스토리지 노드 콘택(400)은 제2SAC 콘택홀을 형성하는 노광 과정에서 셀 매트릭스 외곽 영역에 패턴들이 배치되지 않은 영향에 의해 콘택홀이 축소될 수 있는 점을 보상하기 위해서, 내측의 다른 셀 스토리지 노드 콘택(400) 보다 큰 선폭 크기를 가지게 설계될 수 있다. 그럼에도 불구하고, 더미 스토리지 노드 콘택(410)은 셀 스토리지 노드 콘택(400)에 유사한 선폭 크기 수준으로 크기가 감소 될 수 있어, 비트 라인(250)과의 SAC 마진 및 게이트(210)와의 SAC 마진을 확보하는 측면에서 개선 효과를 유도할 수 있다.
더미 스토리지 노드 콘택(410)을 도입함에 따른 노광 과정에서의 초점심도(DOF: Depth Of Focus)의 개선 효과는 도 7에 제시된 바와 같이 구현될 수 있다. 도 7을 참조하면, 더미 스토리지 노드 콘택(410)을 도입한 레이아웃을 패턴 전사하는 노광 과정을 시뮬레이션(simulation) 결과를 고려하면, 더미 스토리지 노드 콘택(410)의 제2SAC 콘택홀(411)에 의해서, 인근하는 셀 스토리지 노드 콘택(400)의 제2SAC 콘택홀(412)의 선폭 균일도가 개선됨을 도 7은 보여주고 있다. 더미 스토리지 콘택(410)을 도입하지 않은 경우의 제2SAC 콘택홀(41)은 제2SAC 콘택홀(412)에 비해 상당히 그 선폭이 축소된 경향을 보여주고 있으며, 최적 포커스(best focus)의 경우에 비해 디포커스(defocus)가 심화될수록, 이러한 제2SAC 콘택홀(41)의 선폭 축소 경향은 심화됨을 도 7은 보여주고 있다. 이러한 도 7의 결과는 더미 스토리지 노드 콘택(410)을 도입함으로써, 셀 스토리지 노드 콘택(400)의 선폭 균일도를 개선하고, 제2SAC 마진을 보다 크게 확보할 수 있음을 보여준다.
이와 같이 본 발명의 실시예는 셀 매트릭스 에지 영역에 더미 콘택을 도입함으로써, 랜딩 플러그 콘택(300)의 패터닝 마진을 개선시킬 수 있고, 또한, 스토리지 노드 콘택(400)의 패터닝 마진을 증가시킬 수 있다. 이에 따라, 셀 매트릭스 에지 영역에서 SNC(400)과 게이트 라인(210)과의 SAC 불량(fail)을 방지 할 수 있으며, LPC(300) 및 SNC(400)에서의 더미(310, 410)의 도입으로 셀 매트릭스 영역에서의 SAC 과정에 도입된 CMP 과정의 균일도를 디싱의 억제로 증가시킬 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 연결 콘택 형성 방법을 설명하기 위해서 제시한 평면도들이다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 소자의 연결 콘택 형성 방법을 설명하기 위해서 제시한 단면도들이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 연결 콘택 형성 방법에서 구현되는 효과를 설명하기 위해서 제시한 도면이다.

Claims (11)

  1. 반도체 기판의 셀 매트릭스 영역(cell matrix region)을 가로지르게 배열되는 비트 라인(bit line)들, 상기 비트 라인들 사이의 제1층간절연층 부분을 관통하게 배열되는 셀 스토리지 노드 콘택들(cell storage node contacts), 및 상기 셀 스토리지 노드 콘택들의 배열 끝단에 추가 배열된 더미(dummy) 스토리지 노드 콘택들을 포함하는 패턴 레이아웃(layout)을 얻는 단계; 및
    상기 패턴 레이아웃을 이용하여 상기 셀 스토리지 노드 콘택들 및 더미 스토리지 콘택들을 형성하는 단계를 포함하고,
    상기 패턴 레이아웃은 상기 더미 스토리지 노드 콘택에 인접하는 상기 셀 스토리지 노드 콘택들은 내측의 다른 셀 스토리지 노드 콘택들의 선폭 보다 크고 상기 더미 스토리지 노드 콘택들의 선폭과 대등한 선폭을 가지게 설계되는 반도체 소자의 연결 콘택 형성 방법.
  2. 삭제
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  6. 반도체 기판의 셀 매트릭스 영역(cell matrix region)을 가로지르게 배열되는 비트 라인(bit line)들을 형성하는 단계;
    상기 비트 라인들 사이를 절연하는 제1층간절연층을 형성하는 단계; 및
    상기 비트 라인들 사이에 배열되는 셀 스토리지 노드 콘택들(cell storage node contacts), 및 상기 셀 스토리지 노드 콘택들의 배열 끝단에 추가 배열된 더미(dummy) 스토리지 노드 콘택들의 패턴 레이아웃을 이용하여 상기 제1층간절연층을 관통하는 스토리지 노드 콘택홀들을 형성하는 단계; 및
    상기 스토리지 노드 콘택홀들을 채우는 상기 셀 스토리지 노드 콘택들 및 상기 더미 스토리지 노드 콘택들을 형성하는 단계를 포함하고,
    상기 패턴 레이아웃은 상기 더미 스토리지 노드 콘택들에 인접하는 상기 셀 스토리지 노드 콘택들은 내측의 다른 셀 스토리지 노드 콘택들의 선폭 보다 크고 상기 더미 스토리지 노드 콘택들의 선폭과 대등한 선폭을 가지게 설계되는 반도체 소자의 연결 콘택 형성 방법.
  7. 제6항에 있어서,
    상기 반도체 기판 상에 상기 비트 라인들에 교차하게 배열되는 게이트 라인(gate line)들을 형성하는 단계;
    상기 게이트 라인들 사이를 절연하는 제2층간절연층을 형성하는 단계; 및
    상기 제2층간절연층 부분을 관통하게 배열되는 셀 랜딩 플러그 콘택들(cell landing plug contacts), 및 상기 셀 랜딩 플러그 콘택들의 배열 끝단에 상기 더미 스토리지 노드 콘택들에 정렬되게 배열된 더미 랜딩 플러그 콘택들을 형성하는 단계를 더 포함하는 반도체 소자의 연결 콘택 형성 방법.
  8. 제7항에 있어서,
    상기 셀 랜딩 플러그 콘택들이 접속되는 활성 영역들의 배열을 설정하는 소자분리 영역을 상기 반도체 기판에 형성하는 단계를 더 포함하고
    상기 활성 영역은 상기 더미 랜딩 플러그 콘택에는 배제되는 반도체 소자의 연결 콘택 형성 방법.
  9. 제7항에 있어서,
    상기 셀 및 더미 스토리지 노드 콘택들은 상기 비트 라인을 장벽(barrier)으로 이용하는 자기정렬콘택(SAC) 과정으로 형성되고,
    상기 셀 및 더미 랜딩 플러그 콘택들은 상기 게이트 라인을 장벽으로 이용하는 자기정렬콘택 과정으로 형성되는 반도체 소자의 연결 콘택 형성 방법.
  10. 삭제
  11. 삭제
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