CN108962907A - 半导体存储装置及其的形成方法 - Google Patents

Abstract

本发明公开一种半导体存储装置及其的形成方法，其中，半导体存储装置包含多个主动区、多个栅极、多个位线、多个位线插塞以及多个盖层。多个主动区是定义于基底上，而多个栅极是设置在基底内。另一方面，多个位线则是设置在基底上，且部分位线的下方分别设置有多个位线插塞。多个盖层是设置在多个栅极之上，多个盖层包含多个绝缘部，其是突出于基底与位线插塞的顶表面，并介于各位线之间。

Description

半导体存储装置及其的形成方法

技术领域

本发明涉及一种半导体存储装置的制作工艺，特别是一种动态随机处理存储器装置的制作工艺。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)装置的设计也必须符合高集成度及高密度的要求。一般来说，动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。

发明内容

本发明的一目的在于提供一种半导体存储装置，其是在各字符线上方设置一盖层，且该盖层具有多个突设的绝缘部，该些绝缘部可突出于基底并介于各位线之间，使该半导体存储装置能维持一定的效能。

本发明的另一目的在于提供一种半导体存储装置的形成方法，其是在各位线形成之前，即先形成各位线与各存储节点之间的绝缘部，因此，可在制作工艺简化的前提下，形成具元件可靠度的半导体存储装置。

为达上述目的，本发明的一实施例提供一种半导体存储装置，其包含多个主动区、多个栅极、多个位线、多个位线插塞以及多个盖层。该些主动区是定义于一基底上，而该些栅极则设置在该基底内。另一方面，该些位线设置在该基底上，且该些位线插塞分别设置在部分该位线的下方。该些盖层则是设置在该些栅极上，该些盖层包含多个绝缘部，该些绝缘部凸出于该基底与该些位线插塞的顶表面，并介于各位线之间。

为达上述目的，本发明的另一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，在一基底内形成一浅沟槽隔离，而在该基底内定义多个主动区，并在该基底上形成一掩模层，使该掩模层覆盖该些主动区与该些浅沟槽隔离。接着，在该掩模层与该基底内形成多个沟槽，并在该些沟槽内形成多个栅极。然后，在该些栅极上形成一绝缘层，使该绝缘层填满该些沟槽。之后，移除一部分的该掩模层与一部分的该绝缘层，形成多个位线沟槽，并同时形成覆盖在该些栅极上的多个盖层。最后，在该些位线沟槽内形成多个位线，其中，各该盖层包含多个绝缘部，该些绝缘部介于该些位线之间。

整体来说，本发明的形成方法是通过具有一定厚度的掩模层，先行定义出后续会设置于位线与存储节点之间的绝缘部，并且使该绝缘部与位于字符线上的盖层一体成形并包含相同的材质。由此，即可利用同一道沉积制作工艺来形成该字符线上的该盖层，以及介于该存储节点与该位线之间的该绝缘部，而能在制作工艺简化的前提下，形成具元件可靠度的半导体存储装置。而利用本发明的形成方法所得到的半导体存储装置，则可利用该绝缘部与该盖层的设置，使该半导体存储装置能维持一定的元件效能。

附图说明

图1至图11为本发明第一优选实施例中半导体存储装置的形成方法的步骤示意图，其中：

图1为一半导体存储装置的上视示意图；

图2为一半导体存储装置于形成浅沟槽隔离后的剖面示意图；

图3为一半导体存储装置于形成掩模层后的剖面示意图；

图4为一半导体存储装置于形成沟槽后的剖面示意图；

图5为一半导体存储装置于形成埋藏字符线后的剖面示意图；

图6为一半导体存储装置于形成位线沟槽后的剖面示意图；

图7为一半导体存储装置于形成位线后的剖面示意图；

图8为一半导体存储装置于形成位线后的立体示意图；

图9为一半导体存储装置于形成位线后的另一剖面示意图；

图10为一半导体存储装置于形成存储节点后的剖面示意图；

图11为一半导体存储装置于形成存储节点后的另一剖面示意图；

图12至图13为本发明第二优选实施例中半导体记忆元件的形成方法的步骤剖面示意图；其中

图12为一半导体存储装置于形成位线后的剖面示意图；

图13为一半导体存储装置于形成位线后的立体示意图。

主要元件符号说明

100 基底

101 主动区

102 浅沟槽隔离

130 掩模层

131 第一掩模层

133 第二掩模层

135 第三掩模层

150 字符线

151 栅极介电层

153 阻障层

157 栅极

160 绝缘层

161 盖层

163 绝缘部

170 位线

170a 位线接触插塞

172、174 间隙壁

190 接触插塞

200 沟槽

210 位线沟槽

210a 插塞沟槽

D1 第一方向

D2 第二方向

D3 第三方向

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1至图11，所绘示者为本发明优选实施例中，一半导体存储装置的形成方法的步骤示意图，其中，图1为该半导体存储装置的上视示意图，图2至图7与图9至图11为该半导体存储装置于各形成阶段侧视示意图，而图2至图7为图1中沿剖面线A-A’的侧视示意图、图9至图10为图1中沿剖面线B-B’的侧视示意图、图11则为图1中沿剖面线C-C’的侧视示意图。在本实施例中，为简略记载，各附图均仅绘示出该半导体存储装置的存储器区的样态，而省略其周边区的样态。

该半导体存储器装置，例如是一动态随机处理存储器装置，其包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为随机动态处理存储器阵列中的最小组成单元并接收来自于字符线(word line,WL)150及位线(bit line,BL)170的电压信号。该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100形成有多个主动区(active area,AA)101，其是相互平行地沿着一第一方向D1延伸，如图1所示。而基底100内则还形成有多个埋藏式栅极(未绘示于图1)，而可作为埋藏式的字符线(buried word line,BWL)150。各字符线150是相互平行地沿着一第二方向D2延伸，并横跨第一方向D1。

另一方面，基底100上则形成有多个位线170，其是相互平行地沿着一第三方向D3延伸，并同时横跨主动区101与字符线150。也就是说，该第三方向D3不同于该第一方向D1与第二方向D2，且较佳是与第二方向D2垂直而不垂直于该第一方向D1，如图1所示。位线170与字符线150之间是通过形成在部分位线170下方的位线接触插塞(bit line contact,BLC)170a来电连接至各该晶体管元件的一源极/漏极区(未绘示)。

该半导体存储装置可利用以下步骤形成，但并不仅限于此。首先，如图2所示，在基底100内形成至少一浅沟槽隔离(shallow trench isolation,STI)102，以在基底100未形成浅沟槽隔离102的部分定义出各主动区101。接着，在基底100上形成一掩模层130。详细来说，掩模层较佳具有一复合结构，例如是包含依序堆叠在基底100表面的第一掩模层131例如是一含氮层/含氧层等、第二掩模层133例如是一氧化硅(SiO₂)层、与第三掩模层135例如是一氮化硅(SiN)层，如图3所示。在一实施例中，第一掩模层131可选择利用热氧化等制作工艺，通入氮气/氧气来形成，之后，再进行沉积制作工艺，来依序形成第二掩模层133层与第三掩模层135，但不以此为限。在另一实施例中，也可选择省略第三掩模层135，而形成仅具有双层结构的掩模层(未绘示)。

接着，形成位于基底100内的字符线150。首先，形成多个沟槽200，使各沟槽200彼此平行且朝向第二方向D2延伸。需注意的是，沟槽200是同时形成在掩模层130与基底100，而可贯穿掩模层130与一部分基底100，如图4所示。然后，在各沟槽200内依序形成填满沟槽200下半部的埋藏式的字符线150与填满沟槽200上半部的绝缘层160。详细来说，在形成沟槽200后，先依序形成可覆盖沟槽200整体表面的一介电层(未绘示)，例如包含氧化硅等绝缘材质，与一阻障层(未绘示)，例如包含钛/氮化钛(Ti/TiN)层，接着形成填满沟槽200的一导电层(未绘示)，例如包含钨(W)、铝(Al)或铜(Cu)等低阻质金属材质。之后，进行一回蚀刻制作工艺，形成仅填满沟槽200下半部的栅极介电层151、阻障层153与栅极157，以共同构成如图1所示的字符线150。需注意的是，字符线150是完全形成在基底100内，因此，其顶面会明显低于基底100的顶表面，如图5所示。而后续形成的绝缘层160则填满沟槽200，其中，绝缘层160的一部分是位于基底100内，另一部分则进一步突伸于基底100表面，并与掩模层130的顶面齐平。

而后，进行一蚀刻制作工艺，以在掩模层130内形成多个位线沟槽210，各位线沟槽210是彼此平行且朝向第三方向D3延伸。由于位线沟槽210的延伸方向(第三方向D3)与前述制作工艺中所形成沟槽200的延伸方向(第二方向D2)彼此垂直相交，因此，在进行该蚀刻制作工艺时，需同时移除一部分的掩模层130与一部分的绝缘层160，来形成位线沟槽210，如图6所示。其中，在移除掩模层130时，仅有第三掩模层135与第二掩模层133会被移除，使得位于下方的第一掩模层131可自位线沟槽210中暴露出。需注意的是，在移除绝缘层160时，仅移除突伸于基底100表面的该部分，也就是并不蚀穿绝缘层160，保留绝缘层160位于基底100内的该部分，而作为一盖层161。然后，进行另一蚀刻制作工艺，进一步移除自位线沟槽210暴露出的部分的第一掩模层131、一部分的盖层161及其下方任两相邻字符线150之间的部分主动区101，形成插塞沟槽210a。是以，插塞沟槽210a较佳是形成在任两相邻字符线150之间，并暴露出一部分的基底100，如图6所示。

继续形成填满各位线沟槽210的位线170。在本实施例中，位线170可至少包含依序填入位线沟槽210内的一导体层(未绘示)例如是多晶硅等、一阻障层(未绘示)例如是钛/氮化钛等、与一金属层(未绘示)例如钨或铜(Cu)等低阻质金属，而一部分的该导体层可同时填入各插塞沟槽210a内，而可形成位线接触插塞(bit line contact,BLC)170a，如图7所示。换言之，各位线接触插塞170a是形成在位线170下方，并与位线170的该导体层一体成型。各位线170与字符线150之间是通过保留在基底100表面上的第一掩模层131以及字符线150上方的盖层161而相互隔离。并且，各位线170能进一步通过位线接触插塞170a电连接至各该晶体管元件的一源极/漏极区(未绘示，其是位于任两相邻字符线150之间的主动区101上)。

此时，字符线150在第二方向D2上与位线170重叠的部分上，是通过盖层161与之隔离。换言之，在前述蚀刻制作工艺之后，绝缘层160整体上会呈现一城垛状结构，如图8所示。各绝缘层160在与位线170重叠的部分仅维持与基底100顶面齐平的高度，而其未与位线170重叠的部分，也就是两相邻位线170之间的部分，则是与掩模层130的顶面齐平，使各绝缘层160在两相邻位线170之间具有多个突出于基底100顶面的绝缘部163。

此外，需说明的是，在于各位线沟槽210内形成位线170之前，可先利用一沉积与回蚀刻制作工艺，在各位线沟槽210的侧壁上形成一间隙壁172，其例如是包含氧化硅等绝缘材质，如图9所示，其中图9为图1中沿剖面线B-B’的侧视示意图。然后，才形成填满各位线沟槽210的位线170。在此情况下，间隙壁172可作为一绝缘屏障(在第二方向D2上)，以隔离各位线170以及后续形成的接触插塞。

后续，则进行接触插塞190的制作工艺。其是进行一蚀刻制作工艺，完全移除剩余的掩模层130而形成多个接触孔(未绘示)，使一部分的基底100可自该接触孔暴露出。详细来说，在定义出字符线150与位线170后，仅在两字符线150上方的绝缘部163，以及两位线170之间的位置还留有掩模层130，完全移除掩模层130即可以自对准的方式，形成该接触孔。由此，该接触孔可紧邻各位线170与该绝缘部而形成而获得较大的制作工艺裕度(process window)。然后，即可形成填满该接触孔的接触插塞190，如图10所示，其同样为图1中沿剖面线B-B’的侧视示意图。在本实施例中，接触插塞190可通过直接形成在基底100表面的一金属硅化物层(silicide layer,未绘示)而电连接至该晶体管元件的另一源极/漏极区(未绘示)，而可作为一存储节点(storage node contact,SNC)。

由此，即完成本发明第一优选实施例中的半导体存储装置。该半导体存储装置的字符线150上方所设置的盖层161虽是完全位于基底100(盖层161的顶面会与基底100顶面齐平)，各盖层161还会具有突出于基底100顶面的数个绝缘部163。各绝缘部163是分别位于两相邻位线170之间(在第二方向D2上)，并且，在第一方向D1(主动区101的延伸方向)上，各绝缘部163会位于各存储节点(即接触插塞190)与各位线170之间，如图11所示。绝缘部163的顶面与各存储节点190与各位线170的顶面齐平，并高于基底100顶面与位线插塞170a，因而可作为各存储节点190与各位线170在第一方向D1上的隔离屏障，避免发生短路。

依据本实施例的方法，是在位线170与存储节点190的制作工艺之前，即先利用具有一定厚度的掩模层130来形成绝缘层160。之后，随着在掩模层130内定义出沟槽200与位线沟槽210等制作工艺，绝缘层160则可同时形成仅为在基底100内，并位于字符线150上的盖层161，以及自盖层161突出于基底100表面，并介于两相邻位线170之间的绝缘部163。因此，在存储节点与各位线170形成后，各绝缘部163位于存储节点与各位线170之间的部分，则可作为两者之间的隔离屏障。换言之，利用本实施例的方法，可利用同一道沉积制作工艺来形成字符线150上的盖层161，以及介于各存储节点与各位线170之间的绝缘部163，而使盖层161与绝缘部163一体成形并包含相同的材质。由此，即可在制作工艺简化的前提下，在位线170与存储节点190形成之前，即先行设置后续会介于两者之间的绝缘部163，使该半导体存储装置能维持一定的元件可靠度。

然而，本领域者应可轻易了解，本发明的随机动态处理存储器元件的制作工艺也可能以其他手段达成，并不限于前述的制作步骤。因此，下文将进一步针对本发明制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

请参照图12至图13所示，其绘示本发明第二优选实施例中半导体存储装置的形成方法的步骤示意图。在本实施例中，其前段步骤大体上与前述第一优选实施例相同，如图1至图6所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，本实施例是直接形成填满各位线沟槽210的位线170。并且，在后续进行蚀刻制作工艺来定义该接触孔后，再于该接触孔的侧壁上形成间隙壁174。由此，间隙壁174同样会形成在位线170的侧壁上，如图12所示。另一方面，因本实施例的间隙壁174是在位线170形成后，再形成于其侧壁上，使得间隙壁174还会同时形成在绝缘部163的侧壁上。因此，若从如图13所示的一上视图来看，间隙壁174可呈现一封闭矩形圈，其会环绕于后续形成的接触插塞190的四周。

整体来说，本发明的形成方法是通过具有一定厚度的掩模层，先行定义出后续会设置于位线与存储节点之间的绝缘部，并且使该绝缘部与位于字符线上的盖层一体成形并包含相同的材质。由此，即可利用同一道沉积制作工艺来形成该字符线上的该盖层，以及介于该存储节点与该位线之间的该绝缘部，而能在制作工艺简化的前提下，形成具元件可靠度的半导体存储装置。而利用本发明的形成方法所得到的半导体存储装置，则可利用该绝缘部的设置，使该半导体存储装置能维持一定的元件效能。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种半导体存储装置，其特征在于包含：

多个主动区，该些主动区是定义于一基底上；

多个栅极，设置在该基底内；

多个位线，设置在该基底上；

多个位线插塞，分别设置在部分位线的下方；以及

多个盖层，设置在该些栅极上，各该盖层包含突出于该基底的多个绝缘部，该些绝缘部介于各该位线之间，且该些绝缘部的顶表面高于该些位线插塞的顶表面。

2.依据权利要求1所述的半导体存储装置，其特征在于，该些绝缘部的该顶表面与该些位线的顶表面齐平。

3.依据权利要求1所述的半导体存储装置，其特征在于，该些位线延伸于一方向上，该些绝缘部延伸于一另一方向上，且该另一方向垂直与该方向。

4.依据权利要求1所述的半导体存储装置，其特征在于，还包含：

设置于该基底上的多个插塞。

5.依据权利要求4所述的半导体存储装置，其特征在于，该些绝缘部在一第一方向上设置在该些插塞与该些位线之间。

6.依据权利要求1所述的半导体存储装置，其特征在于，还包含：

间隙壁，设置在各该位线两侧。

7.依据权利要求6所述的半导体存储装置，其特征在于，该间隙壁还设置在各该绝缘部两侧。

8.依据权利要求1所述的半导体存储装置，其特征在于，还包含：

浅沟槽隔离，设置于该基底内，该浅沟槽隔离环绕该些主动区。

9.一种半导体存储装置的形成方法，其特征在于包含：

在一基底内形成一浅沟槽隔离，而在该基底内定义多个主动区；

在该基底上形成一掩模层，该掩模层覆盖该些主动区与该些浅沟槽隔离；

在该掩模层与该基底内形成多个沟槽；

在该些沟槽内分别形成多个栅极；

在该些栅极上形成一绝缘层，该绝缘层填满该些沟槽；

移除一部分的该掩模层与一部分的该绝缘层，形成多个位线沟槽，并形成分别覆盖在该些栅极上的多个盖层；以及

在该些位线沟槽内形成多个位线，其中，各该盖层包含突出于该基底的多个绝缘部，该些绝缘部介于任两相邻的该位线之间。

10.依据权利要求9所述的半导体存储装置的形成方法，其特征在于，还包含：

在该基底上形成多个插塞，其中，该些绝缘部是夹设在该些插塞与该些位线之间。

11.依据权利要求10所述的半导体存储装置的形成方法，其特征在于，还包含：

在形成该些插塞之前，形成一间隙壁。

12.依据权利要求11所述的半导体存储装置的形成方法，其特征在于，该间隙壁形成在该些位线沟槽的侧壁上。

13.依据权利要求11所述的半导体存储装置的形成方法，其特征在于，该间隙壁形成在该些位线的侧壁上。

14.依据权利要求13所述的半导体存储装置的形成方法，其特征在于，形成该些插塞的步骤还包含：

移除该掩模层，以形成多个接触孔；以及

在该些接触孔内形成该些插塞。

15.依据权利要求14所述的半导体存储装置的形成方法，其特征在于，该间隙壁还设置在该些接触孔的侧壁上。

16.依据权利要求9所述的半导体存储装置的形成方法，其特征在于，该些沟槽、该些主动区与该些位线分别朝向不同方向延伸。

17.依据权利要求9所述的半导体存储装置的形成方法，其特征在于，还包含：

移除一部分的该盖层与一部分的该基底，以在该些位线沟槽内分别形成多个插塞沟槽；以及

在该些插塞沟槽内形成多个位线插塞。

18.依据权利要求17所述的半导体存储装置的形成方法，其特征在于，该些位线插塞与该些位线一体成形。