CN222148125U - 半导体器件 - Google Patents

Abstract

本申请公开了半导体器件。半导体器件包括第一区和第二区，且半导体器件包括衬底、第一金属层、绝缘层、第一电容结构、第二金属层以及第二电容结构，第一金属层设置在第二区内，绝缘层设置在第一区和第二区内，并覆盖在第一金属层上，第一电容结构设置在第一区内的绝缘层上，并部分贯穿绝缘层，第二金属层设置在第二区内的绝缘层上并电性连接第一金属层，第二电容结构设置第二金属层上。由此，本申请的半导体器件得以在两区域内分别设置具有高度落差的不同电容结构，以电性连接至不同组件、执行不同操作，进而达到更为优化的操作表现。

Description

半导体器件

技术领域

本申请涉及半导体技术领域，提供了一种半导体器件，特别是一种具有电容结构的半导体器件。

背景技术

随着各种电子产品朝小型化发展的趋势，半导体器件的设计也必须符合高积集度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取记忆体。一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line，WL)及位线(bitline，BL)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。

实用新型内容

本申请的一目的在于提供一种半导体器件及其制作方法，于衬底的两区域内分别设置具有高度落差的电容结构，以电性连接至不同组件、执行不同操作，进而达到更为优化的操作表现。

为达上述目的，本申请的一实施例提供一种半导体器件，包括第一区和第二区，半导体器件包括衬底、第一金属层、绝缘层、第一电容结构、第二金属层以及第二电容结构。第一金属层设置在所述衬底上，位于所述第二区内。绝缘层设置在所述第一区和所述第二区内，并覆盖在所述第一金属层上。第一电容结构设置在所述第一区内的所述绝缘层上，并部分贯穿所述绝缘层。第二金属层设置在所述绝缘层上并电性连接所述第一金属层。第二电容结构设置在所述第二区内的所述绝缘层和所述第二金属层上，位于所述第二区内。

为达上述目的，本申请的一实施例提供一种半导体器件的制作方法，半导体器件包括第一区和第二区，制作方法包括以下步骤。提供衬底。在所述衬底上形成第一金属层，第一金属层位于所述第二区内。在所述第一区和所述第二区内形成绝缘层，绝缘层覆盖在所述第一金属层上。在所述第一区内的所述绝缘层上形成第一电容结构，所述第一电容结构部分贯穿所述绝缘层。在所述第二区内的所述绝缘层上形成第二金属层，所述第二金属层电性连接所述第一金属层。在所述第二金属层上形成第二电容结构。

附图说明

所附图示提供对于本申请实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1所绘示为根据本申请第一实施例中半导体器件的剖面示意图。

图2所绘示为根据本申请第二实施例中半导体器件的剖面示意图。

图3至图9所绘示为根据本申请优选实施例中半导体器件的制作方法的示意图，其中：

图3为半导体器件在形成阻障材料层后的剖面示意图；

图4为半导体器件在形成金属材料层后的剖面示意图；

图5为半导体器件在形成绝缘层后的剖面示意图；

图6为半导体器件在形成另一绝缘层后的剖面示意图；

图7为半导体器件在形成支撑层结构后的剖面示意图；

图8为半导体器件在形成穿孔后的剖面示意图；以及

图9为半导体器件在形成电容结构后的剖面示意图。

其中，附图标记说明如下：

10、30 半导体器件

100 衬底

101 第一区

102 第二区

104 浅沟渠隔离

110 第一闸极

112 介质层

114 闸极电介质层

116 闸极层

118 盖层

120 电介质层

122 氧化硅层

124 氮化硅层

126 氧化硅层

132 第一插塞

134 金属硅化物层

136 绝缘间隔

138a、238a 绝缘材料层

140 焊盘

142、242 阻障层

144、244 金属层

144a、244a 金属材料层

150 绝缘层

160 第一电容结构

160b 最底面

162、262 底电极层

164、264 电容电介质层

166、266 顶电极层

170、270 金属间电介质层

176、276 连接结构

180、280 支撑层结构

180a、280a 穿孔

182、282 第一支撑材料层

184、284 第二支撑材料层

186、286 第三支撑材料层

188、288 第四支撑材料层

210 第二闸极

212 半导体层

214 阻障层

216 金属层

218 盖层

220 掺杂区

222 闸极电介质层

230 间隙壁结构

232、234、236 间隙壁

238 层间电介质层

238b 绝缘材料

240 第一金属层

240t 顶面

242a 阻障材料层

250 第二金属层

250e 侧壁

250t 顶面

252 绝缘层

260 第二电容结构

260b 最底面

272、372 第二插塞

274 金属互连结构

302 金属间电介质层

310、320 金属互连层

374 第三插塞

D1 水平方向

D2 垂直方向

O1、O2 开孔

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

请参照图1所示，图1为本申请第一实施例中半导体器件10的剖面示意图。如图1所示，半导体器件10包括衬底100、第一金属层240、绝缘层150、第一电容结构160、第二金属层250以及第二电容结构260。衬底100例如包括硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。半导体器件10进一步包括组件积集度相对较高的第一区101，例如是作为半导体器件10的存储区(cell region)，以及组件积集度相对较低的第二区102，例如是作为半导体器件10的周边区(periphery region)。在一实施例中，第一区101和第二区102例如是比邻设置，如图1所示，但不以此为限。并且，第一区101和第二区102内的衬底100中还设置多个浅沟渠隔离(shallow trench isolation，STI)104，而在衬底100定义出多个有源区。

如图1所示，第一金属层240设置在衬底100上，位于第二区102内。绝缘层150同时设置在第一区101和第二区102内，并且，设置在第二区102内的绝缘层150覆盖在第一金属层240上。而第二金属层250则进一步设置在位于第二区102内的绝缘层150的上方，并电性连接设置在绝缘层150下方的第一金属层240。需特别说明的是，第一电容结构160设置在第一区101内的绝缘层150上，并部分贯穿绝缘层150以电性连接下方组件，而第二电容结构260则设置在位于第二区102内的第二金属层250上，使得第一电容结构160的最底面160b和第二电容结构260的最底面260b不共平面。也就是说，通过设置绝缘层150、以及在第二区102内额外设置第二金属层250，造成第一电容结构160和第二电容结构260在第一区101和第二区102内的高度落差，有利于在后续制作工艺中将设置在不同区域的第一电容结构160和第二电容结构260通过个别的连接结构176、276分别电性连接至不同组件、组成不同的器件以执行不同操作，进而使得半导体器件10得以达到更为优化的操作表现。

在一实施例中，如图1所示，第一电容结构160细部包括依序设置的多个底电极层162、电容电介质层164、和顶电极层166，而第二电容结构260则细部包括依序设置的多个底电极层262、电容电介质层264、和顶电极层266。其中，各个底电极层162和各个底电极层262分别具有U型截面结构，各个底电极层162贯穿位于第一区101内的绝缘层150，各个底电极层262贯穿位于第二区102内的绝缘层252，以分别物理性接触、并电性连接设置在第一区101内的多个焊盘140和设置在第二区102内的第二金属层250。相邻的焊盘140之间还设置绝缘间隔136以相互隔绝。焊盘140和位于第二区102内第一金属层240优选地包括相同的导电材料。其中，焊盘140和第一金属层240例如分别包括依序堆叠设置的阻障层142、242和金属层144、244，阻障层142、242例如包括钛及/或氮化钛(TiN)、钽(Ta)及/或氧化钽(TaN)等导电阻障材料，金属层144、244则例如包括铜(Cu)、铝(Al)、钨(W)或其他适合的低电阻率导电材料，但不以此为限。需说明的是，第二电容结构260设置在第二区102内的绝缘层150和第二金属层250上，使得第二电容结构260的底电极层262的底面(即第二电容结构260的最底面260b)得以高于第一电容结构160的底电极层162的底面(即第一电容结构160的最底面160b)，如图1所示。

具体来说，如图1所示，半导体器件10还包括设置在第一区101内的多个第一插塞132和多个第一闸极110。第一插塞132设置在衬底100上、位于各个焊盘140的下方，并物理性接触衬底100的所述有源区，第一插塞132和焊盘140之间还可进一步设置金属硅化物层134，而相邻的第一插塞132之间则同样通过绝缘间隔136相互隔绝。在一实施例中，金属硅化物层134例如包括二硅化钴(CoSi₂)、硅化钛(TiSi₂)或硅化镍(Ni₂Si)等金属硅化物材料，而第一插塞132则例如包括硅(Si)、硅磷(SiP)、硅锗(SiGe)、或锗(Ge)等外延材料，但不以此为限。由此，第一插塞132和焊盘140得以分别作为半导体器件10的存储节点插塞(storage node contact，SN contact)和存储节点焊盘(storage node pad，SN pad)，以电性连接至第一电容结构160。

如图1所示，第一闸极110则设置在衬底100内，细部包括依序设置的介质层112、闸极电介质层114、闸极层116以及盖层118。盖层118的顶面例如切齐衬底100的顶面，使得第一闸极110被设置在第一区101的衬底100上的电介质层120覆盖，系为埋藏式闸极(buriedgate)。在一实施例中，电介质层120例如包括依序堆叠的氧化硅层122、氮化硅层124及氧化硅层126而具有氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构，但不以此为限。由此，第一闸极110可作为半导体器件10的埋层式字线(buried word line，BWL)，还可与同样设置在第一区101内的衬底100中的掺杂区(未绘示)共同组成晶体管组件(未绘示)。在此设置下，本实施例的半导体器件10可借助位于第一区101内的第一电容结构160和所述晶体管组件共同组成存储器件的最小存储单元(memory cell)接收来自于位线(未绘示)及所述埋层式字线的电压信息，并且，所述最小存储单元还可进一步通过设置在整体覆盖在第一电容结构160上的金属间电介质层170内的连接结构176，电性连接至特定的所需组件，使得本实施例的半导体器件10得以作为动态随机存取存储器件(dynamic random accessmemory，DRAM)，进而达到更为优化的操作表现。

另一方面，再如图1所示，半导体器件10还包括设置在第二区102内的多个第二闸极210、第二插塞272和金属互连结构274。第二闸极210设置在衬底100上的闸极电介质层222上，并细部包括由下而上依序堆叠的半导体层212、阻障层214、金属层216和盖层218。在一实施例中，闸极电介质层222例如包括氧化硅等绝缘材料，半导体层212例如包括掺杂多晶硅、掺杂非晶硅等半导体材料，阻障层214例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料，金属层216例如包括铜、铝、钨或其他适合的低电阻率导电材料，而盖层218则例如包括氧化硅、氮化硅或氮氧化硅等绝缘材料，但不以此为限。各个第二闸极210两侧的侧壁上还设置间隙壁结构230，细部包括依序堆叠在所述侧壁上的间隙壁232、间隙壁234及间隙壁236。在一实施例中，间隙壁232与间隙壁236例如包括相同的绝缘材料，如氮化硅、碳氮化硅等，而间隙壁234则例如包括不同于间隙壁232、236的绝缘材料，如氧化硅、氮氧化硅等，但不以此为限。此外，第二闸极210两侧的衬底100内还设置掺杂区220，使得第二闸极210和掺杂区220共同组成第二区102内的晶体管组件(未绘示)。

需说明的是，前述的第一金属层240设置在第二闸极210上的层间电介质层238内，并细部包括位于水平方向D1上的导线部分和位于垂直方向D2上的插塞部分。其中，各个第一金属层240的所述插塞部分分别物理性接触第二闸极210的金属层216、或是第二闸极210一侧的掺杂区220，而前述的绝缘层150则覆盖在各个第一金属层240的所述导线部分上。

如图1所示，第二插塞272和金属互连结构274则分别设置在绝缘层150和第二电容结构260上的金属间电介质层270内，使得各个第二插塞272分别贯穿绝缘层150、并物理性接触第一金属层240的所述导线部分，而金属互连结构274则同时物理性接触至少一个第一金属层240的所述导线部分、和第二金属层250。也就是说，金属互连结构274同时接触第一金属层240的顶面240t、和第二金属层250的顶面250t和侧壁250e，以电性连接第二区102内的所述晶体管组件和第二电容结构260。在此设置下，第二电容结构260和位于第二区102内的所述晶体管组同样共同组成最小存储单元，并且，可通过同样设置在金属间电介质层270内的连接结构276电性连接至特定的所需组件，达到更为优化的操作表现。在一实施例中，各个第二插塞272和金属互连结构274例如分别包括依序堆叠设置的阻障层(未绘示，例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)和金属层(未绘示，例如包括铜、铝、钨或其他等低电阻率导电材料)，但不以此为限。

根据本实施例的半导体器件10，如图1所示，在第一区101和第二区102内同时设置绝缘层150，并在第二区102内额外设置第二金属层250，使得位于第一区101内的第一电容结构160和位于第二区102内第二电容结构260分别设置在绝缘层150和第二金属层250上，而彼此不共平面。此外，第二金属层250上还额外设置仅位于第二区102内的绝缘层252，如此，设置在第一区101内的第一电容结构160部分贯穿绝缘层150，通过所述存储节点焊盘和所述存储节点插塞电性连接至第一区101内的所述晶体管组件，而设置在第二区102内第二电容结构260则部分贯穿绝缘层252，并通过第二金属层250和第一金属层240而电性连接至第二区102内的所述晶体管组件。在此设置下，通过在第二区102内额外设置第二金属层250，造成第一电容结构160和第二电容结构260在不同区域内的高度落差，有利于在后续制作工艺中借助个别的连接结构176、276分别电性连接至不同组件、组成不同的器件以执行不同操作，进而使得半导体器件10得以达到更为优化的操作表现。

本申请所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本申请的半导体器件也可能有其它态样而并不限于前述。下文将进一步针对本申请的半导体器件的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本申请的各实施例中相同的组件系以相同的标号进行标示，以利于各实施例间互相对照。

请参照图2所示，所绘示者为本申请第二实施例中半导体器件30的剖面示意图。本实施例的半导体器件30的结构与前述实施例中的半导体器件10的结构大体相同，如半导体器件30也包括第一区101和第二区102，相同之处于此不再赘述。本实施例的半导体器件30与前述实施例的主要差异在于，半导体器件30包括设置在第二区102内的金属互连层320和多个第三插塞374，其中，第三插塞374分别物理性接触一个第一金属层240和第二金属层250。

具体而言，如图2所示，本实施例的半导体器件30是在金属间电介质层270内同时设置第二插塞372和第三插塞374，分别物理性接触各个第一金属层240的所述导线部分和第二金属层250。并且，再于金属间电介质层170、270上设置金属间电介质层302，和位于金属间电介质层302内的金属互连层310、320，使得设置在第一区101内的金属互连层310物理性接触连接结构176，电性连接至位于第一区101内的所述最小存储单元，而设置在第二区102内的金属互连层320则分别物理性接触连接结构276、第二插塞372和第三插塞374。需说明的是，至少一个金属互连层320同时物理性接触至少两个第三插塞374，其中至少一个第三插塞374的底部与第二金属层250物理性接触，另一个第三插塞374的底部与第一金属层240的所述导线部分接触，且其侧壁可选择性地与第二金属层250的侧壁不接触(如图2所示)或物理性接触(未绘示)。如此，本实施例的第二金属层250同样电性连接第一金属层240，使得设置在第二区102内的金属互连层320得以通过连接结构276电性连接至位于第二区102内的所述最小存储单元。

在此设置下，本实施例的半导体器件30，同样能借助绝缘层150、以及第二金属层250的设置造成第一电容结构160和第二电容结构260在第一区101和第二区102内的高度落差，有利于在后续制作工艺中通过连接结构176、276和金属互连层310、320将设置在不同区域的第一电容结构160和第二电容结构260分别电性连接至不同组件、组成不同的器件以执行不同操作，进而达到更为优化的操作表现。

为能使本申请所属技术领域的一般技术者轻易了解本申请的半导体器件，下文将进一步针对本申请的半导体器件的制作方法进行说明。

请参阅图3至图9所示，为本申请优选实施例中的半导体器件10/30的制作方法的示意图，其中，半导体器件10/30包括第一区101和第二区102。首先，如图3所示，提供衬底100，并且，在第一区101与第二区102内的衬底100中分别形成浅沟渠隔离104，而同步在第一区101与第二区102内分别定义出所述有源区。在一实施例中，浅沟渠隔离104的形成例如是先利用蚀刻工艺在衬底100中形成多个沟槽(未绘示)，之后在所述沟槽中填入至少一绝缘材料(如氧化硅、氮化硅等)，形成表面与衬底100顶面齐平的浅沟渠隔离104，但不以此为限。

接着，如图3所示，在第一区101内的衬底100中形成多个第一闸极110。在一实施例中，第一闸极110的制作方式包括但不限于以下步骤，例如先形成可同时穿过多个所述有源区与浅沟渠隔离104的多条沟渠(未绘示)，然后，在所述沟渠内形成覆盖所述沟渠整体表面的介质层112、覆盖所述沟渠下半部表面的闸极电介质层114、填满所述沟渠下半部的闸极层116以及填满所述沟渠上半部的盖层118，但并不限于此。并且，在第一区101与第二区102内的衬底100上分别形成电介质层120及闸极电介质层222。在一实施例中，电介质层120及闸极电介质层222的制作方式包括但不限于以下步骤，例如先在第一区101与第二区102内的衬底100上形成电介质材料层，包括依序堆叠的第一氧化硅材料层(未绘示)、氮化硅材料层(未绘示)及第二氧化硅材料层(未绘示)，再至少移除形成在第二区102内的衬底100上的所述第二氧化硅材料层和所述氮化硅材料层，使得位于衬底100的第二区102内的所述第一氧化硅材料层形成闸极电介质层222，而位于第一区101内的衬底100上的所述电介质材料层则形成电介质层120。或者，在另一实施例中，还可选择完全移除位于第二区102内的衬底100上的所述电介质材料层，再另形成闸极电介质层222。也就是说，位于第二区102内的闸极电介质层222的制作工艺可选择性地与位于第一区内的电介质层120的制作工艺整合，使得闸极电介质层222优选地包括与氧化硅层122相同的材料，但不以此为限。

然后，如图3所示，在第二区102内的衬底100上形成第二闸极210和间隙壁结构230。并且，在第二闸极210和间隙壁结构230一侧的衬底100内形成掺杂区220。在一实施例中，第二闸极210的制作工艺例如包括但不限于以下步骤。首先，在第二区102内依序形成半导体材料层(未绘示，例如包括多晶硅、掺杂非晶硅等半导体材料)、阻障材料层(未绘示，例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属材料层(未绘示，例如包括钨、铝或铜等低电阻率的金属材料)及封盖材料层(未绘示，例如包括氧化硅、氮化硅或氮氧化硅等绝缘材料)，最后通过图案化制作工艺，形成第二闸极210。并且，在第二闸极210的侧壁上形成间隙壁结构230。在一实施例中，间隙壁结构230的制作工艺例如包括依序形成第一间隙壁材料层(未绘示，例如包括氮化硅、碳氮化硅)、第二间隙壁材料层(未绘示，例如包括氧化硅、氮氧化硅)及第三间隙壁材料层(未绘示，例如包括氮化硅、碳氮化硅)整体性地覆盖在第二闸极210上，再施行回蚀刻工艺，形成依序设置在各个第二闸极210的侧壁上的间隙壁232、间隙壁234及间隙壁236，组成间隙壁结构230。需说明的是，在一优选实施例中，位于第二区102内的第二闸极210的制作工艺也可选择性地与位于第一区101内的位线结构(未绘示)的制作工艺整合，使得所述位线与第二闸极210包括相同的堆叠结构与材料，但不以此为限。

而后，如图3所示，施行沉积制作工艺，在第一区101和第二区102内的衬底100上同步形成绝缘材料层138a、238a，并通过掩模层(未绘示)部分移除第一区101内的绝缘材料层138a、和第二区102内的绝缘材料层238a，分别在第一区101和第二区102内形成多个开孔O1、O2。其中，各个开孔O1暴露出第一区101内的部分衬底100，而各个开孔O2则分别暴露出第二闸极210的金属层216和掺杂区220。在完全移除所述掩模层后，通过另一掩模层(未绘示)施行外延制作工艺，在第一区101内的开孔O1内依序形成第一插塞132，再施行金属硅化制作工艺，在第一插塞132上形成金属硅化物层134。如此，所形成的第一插塞132即可作为半导体器件10/30的存储节点插塞。在完全移除所述另一掩模层后，再次施行沉积制作工艺，形成同时覆盖在第一区101和第二区102内的衬底100上的阻障材料层(未绘示，例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)，其中，所述阻障材料层部分位于开孔O1、O2内，且部分位于开孔O1、O2之外，如图3所示。之后，通过对第一区101内的所述阻障材料层施行回蚀刻工艺，而在第一区101内形成阻障层142，并且，在第二区102内形成阻障材料层242a。

如图4所示，施行另一沉积制作工艺，在第一区101和第二区102内的衬底100上同步形成金属材料层144a、244a(例如包括铜、铝、钨或其他适合的低电阻率金属材料)，填满开孔O1、O2的剩余空间并进一步覆盖在绝缘材料层138a、238a的顶面上。

如图5所示，对金属材料层144a、244a和阻障材料层242a施行图案化工艺，在第一区101和第二区102内的衬底100上分别形成焊盘140和第一金属层240。接着，完全移除第一区101内的绝缘材料层138a，并在第一区101内施行沉积与回蚀刻工艺，而在相邻的焊盘140和相邻的第一插塞132之间填入合适的绝缘材料，如氮化硅、氮氧化硅或碳氮化硅等，形成顶面切齐焊盘140的绝缘间隔136。如此，所形成的焊盘140则可作为半导体器件10/30的存储节点焊盘，而所形成的第一金属层240则同时包括物理性接触金属层216或掺杂区220的所述插塞部分、和位于水平方向D1上的所述导线部分。另外，第二区102内则施行另一沉积与回蚀刻工艺，在相邻的第一金属层240之间填入绝缘材料238b，使得绝缘材料238b与前述的绝缘材料层238a共同形成顶面切齐第一金属层240的层间电介质层238。之后，施行沉积制作工艺，在第一区101和第二区102内的衬底100上形成绝缘层150，例如具有氧化硅、氮化硅、氮氧化硅或碳氮化硅等绝缘材料，整体性地覆盖第一区101内的焊盘140和绝缘间隔136，和第二区102内的第一金属层240和层间电介质层238。

如图6所示，施行至少一沉积制作工艺和图案化工艺，在第二区102内的衬底100上形成第二金属层250和绝缘层252。第二金属层250和绝缘层252覆盖部分的第一金属层240，并具有相互切齐的侧壁。在一实施例中，第二金属层250例如包括铜、铝、钨或其他等低电阻率导电材料，但不以此为限。

如图7所示，在第一区101和第二区102内的衬底100上同步形成支撑层结构180、280，细部包括由下而上依序堆叠的第一支撑材料层182、282(例如包括氧化硅)、第二支撑材料层184、284(例如包括氮化硅或碳氮化硅)、第三支撑材料层186、286(例如包括氧化硅)、和第四支撑材料层188、288(例如包括氮化硅或碳氮化硅)，但不以此为限。在一实施例中，第一支撑材料层182、282和第三支撑材料层186、286优选地具有相对较大的厚度，例如是约为第二支撑材料层184、284和第四支撑材料层188、288的厚度的5倍至10倍以上，并且，第四支撑材料层188、288的厚度优选地大于第二支撑材料层184、284的厚度，但不以此为限。如此，支撑层结构180、280整体的厚度约可达到1600埃(angstroms)至2000埃左右，但不以此为限。

如图8所示，在支撑层结构180、280内形成多个穿孔180a、280a，依序贯穿第四支撑材料层188、288、第三支撑材料层186、286、第二支撑材料层184、284、和第一支撑材料层182、282。其中，穿孔180a还进一步贯穿形成在第一区101内的绝缘层150，以分别对准并物理性接触下方的各个焊盘140，而穿孔280a则进一步贯穿仅形成在第二区102内的绝缘层252，以物理性接触下方的第二金属层250。

如图9所示，在第一区101和第二区102的穿孔180a、280a内分别形成具有U型截面的底电极层162、262，接着，通过掩模层(未绘示)施行至少一蚀刻工艺完全移除第三支撑材料层186、286和第一支撑材料层182、282，并且部分移除四支撑材料层188、288和第二支撑材料层184、284。然后，在完全移除所述掩模层后，施行至少一沉积制作工艺，在第一区101和第二区102内的衬底100上同步形成电容电介质层164、264和顶电极层166、266。电容电介质层164、264覆盖在底电极层162、262上，而顶电极层166、266则填满相邻底电极层162、262之间的剩余空间。

如此，如图9所示，位于第一区101内的底电极层162、电容电介质层164、和顶电极层166共同形成第一电容结构160，而剩余的第四支撑材料层188和第二支撑材料层184则共同形成第一电容结构160的支撑结构。另一方面，位于第二区102内的底电极层262、电容电介质层264、和顶电极层266共同形成第二电容结构260，而剩余的第四支撑材料层288和第二支撑材料层284则共同形成第二电容结构260的支撑结构。其中，第一电容结构160的底电极层162穿过位于第一区101内的绝缘层150，第二电容结构260的底电极层262穿过位于第二区102内的绝缘层252，而分别设置在焊盘140和第一金属层240上，使得第一电容结构160和第二电容结构260彼此不共平面。在此操作下，借助第一电容结构160和第二电容结构260在不同区域内的高度落差，有利于在后续制作工艺中形成分别电性连接第一电容结构160和第二电容结构260的连接结构，以便能将第一电容结构160和第二电容结构260同步连接至不同组件、组成不同的器件以执行不同操作。

举例来说，在后续制作工艺中，可在第一区101和第二区102上继续形成整体覆盖第一电容结构160和第二电容结构260的金属间电介质层170、270，然后，施行相近工艺，在金属间电介质层170、270内同步或分别形成如图1所示的第二插塞272、金属互连结构274、和连接结构176、276。或者，也可选择在金属间电介质层270内同步或分别形成如图2所示的第二插塞372、第三插塞374后，再形成金属互连层320，金属互连层320同时物理性接触至少两个第三插塞374，其中至少一个第三插塞374的底部与第二金属层250物理性接触，另一个第三插塞374的底部与第一金属层240接触，且其侧壁可选择性地与第二金属层250的侧壁不接触或物理性接触，但不以此为限。

根据本实施例的制作方法，在第一区101和第二区102上形成整体覆盖的绝缘层150，并在第二区102上形成第二金属层250，再通过整合第一区101和第二区102内的衬底100上组件的制作工艺，以类似的工艺在第一区101和第二区102内分别形成第一电容结构160和第二电容结构260，造成第一电容结构160和第二电容结构260在第一区101和第二区102内的高度落差。如此，有利于在后续制作工艺中通过连接结构176、276和金属互连层310、320将形成在不同区域的第一电容结构160和第二电容结构260分别电性连接至不同组件、组成不同的器件以执行不同操作。在此操作下，本实施例中半导体器件10/30的制作方法得以在制作简化的前提下，形成具备可靠的结构与性能的半导体器件10/30。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种半导体器件，其特征在于，包括第一区和第二区，所述半导体器件包括：

衬底；

第一金属层，设置在所述衬底上，位于所述第二区内；

绝缘层，设置在所述第一区和所述第二区内，并覆盖在所述第一金属层上；

第一电容结构，设置在所述第一区内的所述绝缘层上，并部分贯穿所述绝缘层；

第二金属层，设置在所述第二区内的所述绝缘层上并电性连接所述第一金属层；以及

第二电容结构，设置在所述第二金属层上。

2.根据权利要求1所述的半导体器件，其特征在于，所述第二电容结构最底面和所述第一电容结构的最底面不共平面。

3.根据权利要求1所述的半导体器件，其特征在于，所述第二电容结构和所述第一电容结构分别包括依序设置的底电极层、电容电介质层和顶电极层，所述第二电容结构的所述底电极层物理性接触所述第二金属层。

4.根据权利要求3所述的半导体器件，其特征在于，所述第二电容结构的所述底电极层的底面高于所述第一电容结构的所述底电极层的底面。

5.根据权利要求1所述的半导体器件，其特征在于，还包括：

焊盘，设置在所述第一区内并位于所述绝缘层下方，所述焊盘和所述第一金属层包括相同的导电材料，其中，所述第一电容结构设置在所述焊盘上。

6.根据权利要求5所述的半导体器件，其特征在于，还包括：

第一闸极，设置在所述第一区内的所述衬底中，且与所述第一电容结构共组成存储单元。

7.根据权利要求1所述的半导体器件，其特征在于，还包括：

第一闸极，设置在所述第一区内的所述衬底中；

第一插塞，设置在所述第一区内的所述衬底中，物理性接触所述衬底；以及

第二闸极，设置在所述衬底上，位于所述第二区内，其中，所述第一金属层包括物理性接触所述第二闸极一侧的掺杂区的插塞部分。

8.根据权利要求7所述的半导体器件，其特征在于，还包括：

多个第二插塞，设置在所述第二区内，并分别物理性接触所述第一金属层和所述第二金属层；以及

金属互连层，设置在所述第二插塞上，并物理性接触所述第二插塞。

9.根据权利要求1所述的半导体器件，其特征在于，还包括：

金属互连结构，物理性接触所述第一金属层的顶面、所述第二金属层的顶面和所述第二金属层的侧壁。