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KR100653713B1 - 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 - Google Patents

실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 Download PDF

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KR100653713B1
KR100653713B1 KR1020050014242A KR20050014242A KR100653713B1 KR 100653713 B1 KR100653713 B1 KR 100653713B1 KR 1020050014242 A KR1020050014242 A KR 1020050014242A KR 20050014242 A KR20050014242 A KR 20050014242A KR 100653713 B1 KR100653713 B1 KR 100653713B1
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KR
South Korea
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conductive layer
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박원모
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삼성전자주식회사
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  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
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Abstract

실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들을 제공한다. 상기 반도체소자는 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하고 상기 반도체기판과 접촉하면서 매립 콘택 플러그가 배치된다. 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖는 버퍼도전층 패턴이 배치된다. 상기 버퍼도전층 패턴을 갖는 반도체기판 상에 콘포말한 식각저지막이 배치되되, 상기 버퍼도전층 패턴 상부와 상기 식각저지막 사이에 일정영역의 공간이 배치된다. 상기 식각저지막을 관통하고, 상기 일정영역의 공간을 채우면서 상기 버퍼도전층 패턴 상에 상부로 솟아있는 스토리지 노드들이 배치된다.
희생막 패턴, 버퍼도전층 패턴, 스토리지 노드, 식각저지막

Description

실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들{semiconductor device having cylinder storage nodes and fabrication methods thereof}
도 1a 내지 도 1e는 종래기술에 따른 실린더형 스토리지 노드들을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자의 제조공정을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자의 제조공정을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법들에 관한 것으로, 특히 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM;Dynamic Random Access Memory)은 단위 셀의 캐패시터에 데이터를 저장하는 메모리 장치이다. 즉, 상기 디램의 단위 셀은 직렬연결된 하나의 억세스 트랜지스터 및 하나의 셀 캐패시터로 구 성된다. 그러나, 디램의 집적도가 증가함에 따라 단위 셀의 면적도 급격하게 줄어들어 캐패시터의 정전 용량이 감소하게 된다. 이러한 캐패시터의 정전 용량은 데이터의 저장 능력을 의미하며 정전용량이 작은 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 한다. 따라서, 고성능 디램을 구현하기 위해서는 상기 캐패시터의 용량을 증가시켜야 한다.
상기 셀 캐패시터의 용량을 증가시키기 위하여 상기 셀 캐패시터의 하부전극으로 사용되는 스토리지 노드의 표면적을 증가시키는 기술들이 널리 사용되고 있다. 예를 들면, 실린더형 스토리지 노드가 고집적 디램에 널리 채택되고 있다.
미국특허 제6,329,683호에 "반도체 메모리 소자 및 셀 캐패시터의 신뢰성을 향상시키고 제조방법들을 단순화할 수 있는 반도체 메모리 소자 제조방법(Semiconductor memory device and manufacturing method thereof which make it possible to improve reliability of cell-capacitor and also to simplify the manufacturing processes)"의 제목으로 실린더형 스토리지 노드 및 그 제조방법에 대한 연구가 유스키 코햐마(Yusuke Kohyama)에 의해 개시된 바 있다.
미국특허 제6,329,683호에 의한 종래기술에 따른 실린더형 스토리지 노드를 갖는 반도체소자의 구조는 다음과 같다.
반도체기판 내에 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역은 일정 간격을 두고 규칙적으로 배열되며, 장축과 단축을 갖는다. 상기 반도체기판 상에 층간절연막이 배치된다. 상기 층간절연막 관통하면서 상기 활성영역과 접촉하는 매립 콘택 플러그들이 배치된다. 상기 매립 콘택 플러그들과 각각 접촉하 면서 상부로 솟아있는 타원형의 실린더형 스토리지 노드들이 배치된다.
상기 미국특허 제6,329,683호에 나타낸 실린더형 스토리지 노드들을 상부에서 볼 때 직사각형의 형태로 도시하였으나, 콘택 방식에 의해 제조되기 때문에 초기 실린더형 스토리지 노드들의 디자인이 직사각형일지라도 제작 후 실린더형 스토리지 노드들의 모양은 모서리 부분이 둥글게 된다. 따라서, 타원형의 실린더형 스토리지 노드들의 형태를 나타낸다.
상기 타원형의 실린더형 스토리지 노드들의 상기 타원형의 장축이 상기 활성영역의 장축과 서로 평행하도록 배치된다. 그러나, 소자의 집적도가 증가함에 따라, 캐패시터의 디자인 폭이 축소되어 상기 스토리지 노드의 타원형의 단축 공간이 매우 작아지게 된다. 이에 따라, 스토리지 노드 제작 과정에서 상기 타원형의 단축 공간이 서로 겹쳐지는 불량이 발생할 확률이 높아지고 있다. 또한 이웃하는 스토리지 노드들 간의 간격도 좁아지면서 쓰러짐 현상 등에 의한 브릿지 불량이 발생할 수 있다. 따라서, 최근 타원형이 아닌 원형의 실린더형 스토리지 노드가 제안되었으나, 상기 타원형의 실린더형 스토리지 노드에 비해 표면적이 많이 감소하여 캐패시터의 용량이 감소하는 문제점이 있다. 따라서, 캐패시터의 용량을 최대한 증가시킬 수 있는 방향으로 스토리지 노드들을 배치하게 되어 상기 매립 콘택 플러그들과 수직으로 일치하지 않는 스토리지 노드들이 발생하게 되었다. 따라서, 상기 매립 콘택 플러그와 상기 스토리지 노드 사이에 버퍼도전층 패턴이 필요하게 되었다.
도 1a 내지 도 1e는 종래기술에 따른 실린더형 스토리지 노드들을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(100) 상에 층간절연막(105)을 형성한다. 상기 층간절연막(105)을 패터닝하여 상기 반도체기판(100)의 소정영역을 노출시키는 콘택홀들(110)을 형성한다. 상기 콘택홀들(110)을 갖는 반도체기판 상에 도전막을 형성한다. 상기 도전막은 폴리실리콘막으로 형성한다. 상기 도전막은 상기 콘택홀들(110)을 채우면서 상기 층간절연막(105) 상부를 덮도록 형성한다. 상기 도전막을 패터닝하여 상기 콘택홀들(110)을 채우는 매립 콘택 플러그들(115a)을 형성한다. 이와 동시에 상기 매립 콘택 플러그들(115a) 상부에 상기 매립 콘택 플러그들(115a)과 연결되고 더 넓은 면적을 갖는 버퍼도전층 패턴들(115b)이 형성된다. 상기 버퍼도전층 패턴들(115b)은 이후 제작될 스토리지 노드와 상기 매립 콘택 플러그와의 콘택 불량을 방지하기 위해 형성한다.
도 1b를 참조하면, 상기 버퍼도전층 패턴들(115b)을 갖는 반도체기판 상에 식각저지막(125)을 형성한다. 상기 식각저지막(125)은 실리콘 질화막으로 형성한다. 상기 식각저지막(125)은 식각정지막(etch stopper)의 역할 이외에 이후 형성될 스토리지 노드들의 쓰러짐을 방지하기 위해 형성되며, 일정 두께 이상으로 형성되어야 쓰러짐 방지역할을 수행할 수 있게 된다. 상기 식각저지막(125) 상에 제 1 몰딩막(130) 및 제 2 몰딩막(135)을 차례로 형성한다. 상기 제 1 몰딩막(130)은 상기 제 2 몰딩막(135)에 대해 높은 식각선택비를 갖는 물질막으로 형성되는 것이 바람직하다. 예를들어, 상기 제 1 몰딩막(130)이 BPSG막으로 형성되었을 경우, 상기 제 2 몰딩막(135)은 PE-TEOS막으로 형성될 수 있다.
상기 제 2 몰딩막(135), 제 2 몰딩막(130) 및 상기 식각저지막(125)을 차례 로 패터닝하여 상기 버퍼도전층 패턴들(115b)을 노출시키는 스토리지 노드홀들(140)을 형성한다. 상기 스토리지 노드홀들(140)은 상기 매립 콘택 플러그들(115a)과 수직방향으로 일치하지 않게 형성될 수 있다.
도 1c를 참조하면, 상기 스토리지 노드 홀들(140)을 갖는 반도체기판은 세정용액에 의해 세정될 수 있다. 상기 세정에 의하여 상기 노출된 버퍼도전층 패턴들(115b)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 스토리지 노드 홀들(140)에 노출된 상기 제 1 및 제 2 몰딩막(130,135) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 이때, 상기 제 1 몰딩막(130)은 상기 제 2 몰딩막(135)에 대해 높은 식각선택비를 갖는 물질막으로 형성되므로 상기 제 1 몰딩막(130)이 더 많이 식각되게 된다. 따라서 상기 스토리지 노드홀들(140) 보다 넓은 폭을 갖는 확장된(enlarged) 스토리지 노드홀들(140a)이 형성될 수 있다. 상기 확장된 스토리지 노드홀들(140a)은 이웃하는 버퍼도전층 패턴 상의 식각저지막과 근접하게 된다(W1). 특히, 상기 제 1 몰딩막(130)의 식각이 일정 수준이상 되었을 경우 상기 확장된 스토리지 노드홀들(140a)과 이웃하는 버퍼도전층 패턴 상의 식각저지막의 근접된 영역(W1)의 근접 현상은 더욱 심화된다.
상기 확장된 스토리지 노드홀들(140a)을 갖는 반도체기판 상에 콘포말한 스토리지 노드막(145)을 형성한다. 상기 스토리지 노드막(145)은 우수한 단차도포성을 갖는 폴리실리콘막으로 형성한다. 상기 스토리지 노드막(145) 상에 상기 스토리지 노드홀들(140a)을 채우는 보호막(150)을 형성한다. 상기 보호막(150)은 실리콘 산화막, BPSG 또는 PSG로 형성할 수 있다.
도 1d를 참조하면, 상기 제 2 몰딩막(135)의 상부면이 노출될 때까지 상기 보호막(150) 및 상기 스토리지 노드막(145)을 에치백 또는 평탄화시키어 서로 격리된 스토리지 노드들(145a)을 형성한다.
도 1e를 참조하면, 상기 제 1 및 제 2 몰딩막(130,135) 및 상기 보호막(150)을 제거하여 상기 스토리지 노드들(145a)의 내벽 및 외측벽을 노출시킨다. 상기 스토리지 노드들(145a)을 갖는 반도체기판 상에 콘포말한 유전막(155)을 형성한다. 이때, 도 1c에서 설명한 근접 영역(W1)에서 상기 스토리지 노드들(145a) 상의 상기 유전막과 이웃하는 버퍼도전층 패턴 상의 식각저지막 상에 형성된 유전막이 서로 접촉하여 형성될 수 있다(W2). 또한, 상기 스토리지 노드들(145a)을 노출시킬때 상기 스토리지 노드들(145a)이 미세하게 기울어지더라도 상기 유전막이 서로 접촉할 확률이 높아지게 된다. 따라서, 상기 유전막이 서로 접촉될 경우, 상기 스토리지 노드의 활용할 수 있는 표면적이 감소하게 되므로 캐패시터의 용량이 감소하는 문제점을 야기 시킨다.
상기와 같은 상기 유전막의 접촉현상(W2)을 방지하기 위한 방법으로 유전막의 두께를 얇게 형성할 수 있으나, 이 경우 유전막의 신뢰성에 문제가 발생할 수 있다. 또는 이와 달리, 상기 식각저지막(125)의 두께를 얇게 하여 이웃하는 스토리지 노드와의 거리를 증가시킬 수 있으나, 이 경우 스토리지 노드들의 쓰러짐 불량이 발생할 수 도 있다.
따라서, 상기에서 설명한 바와 같이 버퍼도전층 패턴들 사이에서 이웃하는 유전막들의 접촉현상을 방지하면서 유전막의 신뢰성을 보장하고, 스토리지 노드의 쓰러짐을 방지할 수 있는 반도체소자의 제작 방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 버퍼도전층 패턴들 사이에서 이웃하는 유전막들의 접촉현상을 방지하면서 유전막의 신뢰성을 보장하고, 스토리지 노드들의 쓰러짐을 방지하기에 적합한 반도체소자 및 그 제조방법들을 제공하는 데 있다.
본 발명의 실시예들은 실린더형 스토리지 노드들을 갖는 반도체소자를 제공한다. 상기 반도체소자는 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하고 상기 반도체기판과 접촉하면서 매립 콘택 플러그가 배치된다. 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖는 버퍼도전층 패턴이 배치된다. 상기 버퍼도전층 패턴을 갖는 반도체기판 상에 콘포말한 식각저지막이 배치되되, 상기 버퍼도전층 패턴 상부와 상기 식각저지막 사이에 일정영역의 공간이 배치된다. 상기 식각저지막을 관통하고, 상기 일정영역의 공간을 채우면서 상기 버퍼도전층 패턴 상에 상부로 솟아있는 스토리지 노드들이 배치된다.
상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 동일한 물질막일 수 있다. 상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 폴리실리콘막인 것이 바람직하다.
상기 식각저지막은 실리콘 질화막일 수 있다.
상기 스토리지 노드들은 폴리실리콘막인 것이 바람직하다.
상기 일정영역의 공간 일부에 희생막 패턴이 배치되는 것을 더 포함할 수 있다. 이때, 상기 버퍼도전층 패턴은 상기 스토리지 노드들과 접촉한다. 상기 희생막 패턴은 금속막 또는 산화막일 수 있다. 상기 금속막은 텅스텐막 또는 실리콘게르마늄막인 것이 바람직하다.
본 발명의 다른 실시예들은 실린더형 스토리지 노드들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 갖는 층간절연막을 형성한다. 상기 콘택홀 내에 매립 콘택 플러그를 형성하고, 이와 동시에 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴 및 희생막 패턴을 형성한다. 상기 반도체기판 상에 콘포말한 식각저지막을 형성한다. 상기 식각저지막을 갖는 반도체기판 상에 몰딩막을 형성한다. 상기 몰딩막 및 상기 식각저지막을 차례로 패터닝하여 상기 희생막 패턴을 노출시키는 스토리지 노드홀을 형성한다. 상기 희생막 패턴을 습식식각을 이용하여 일부 또는 전부 제거하여 상기 버퍼도전층 패턴을 노출시킨다. 상기 버퍼도전층 패턴이 노출된 반도체기판 상에 콘포말한 스토리지 노드막을 형성한다. 이때, 상기 스토리지 노드막은 상기 희생막이 일부 또는 전부 제거된 영역을 채우도록 형성된다. 상기 콘포말한 스토리지 노드막을 갖는 반도체기판 상에 보호막을 형성한다. 상기 반도체기판을 상기 몰딩막의 상부면이 노출될때까지 에치백 또는 CMP공정을 행하여 스토리지 노드들을 분리한다. 상기 몰딩막 및 보호막을 제거하여 상기 스토리지 노드들을 노출시킨다.
상기 콘택홀 내에 매립 콘택 플러그를 형성하고, 이와 동시에 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴 및 희생막 패턴을 형성하는 것은, 상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우면서 상기 층간절연막 상부를 덮는 도전막을 형성할 수 있다. 이어, 상기 도전막 상에 희생막을 형성한다. 상기 희생막 및 상기 도전을 차례로 패터닝하여 상기 콘택홀 내에 매립 콘택 플러그를 형성한다. 이와 동시에 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴 및 희생막 패턴을 형성한다.
상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 동일한 물질막으로 형성되는 것이 바람직하다. 상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 폴리실리콘막으로 형성될 수 있다.
상기 식각저지막은 실리콘 질화막으로 형성될 수 있다.
상기 스토리지 노드막은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 희생막은 금속막 또는 산화막으로 형성되는 것이 바람직하다. 상기 금속막은 텅스텐막 또는 실리콘게르마늄막으로 형성될 수 있다. 상기 금속막은 SC1 용액을 사용하여 제거될 수 있다.
상기 산화막은 상기 몰딩막에 대해 습식 식각 선택비가 있는 물질막으로 형성되는 것이 바람직하다.
상기 스토리지 노드홀들을 형성한 후, 상기 스토리지 노드홀들 내부를 습식 용액을 사용하여 세정하는 것을 더 포함할 수 있다.
상기 몰딩막은 PE-TEOS(plasma enhanced tetraethyl orthosilicate), BPSG(boron phosphorus silicate glass), PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 단일막 또는 어느 두 개의 적층막(laminated layer)으로 형성될 수 있다. 상기 어느 두 개의 적층막은 하부막이 상부막에 대해 높은 식각선택비를 갖는 물질막으로 형성되는 것이 바람직하다. 상기 하부막 및 상기 상부막이 각각 BPSG막 및 PE-TEOS막으로 형성될 수 있다.
상기 몰딩막 및 상기 식각저지막을 차례로 패터닝하여 상기 희생막 패턴을 노출시키는 스토리지 노드홀을 형성할 때, 상기 버퍼도전층 패턴의 일측벽이 노출되는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2g는 본 발명의 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자의 제조공정을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(200) 상에 층간절연막(205)을 형성한다. 상기 층간절연막(205)은 실리콘 산화막, BPSG(boron phosphorus silicate glass) 또는 PSG (phosphosilicate glass)로 형성할 수 있다. 상기 층간절연막(205)을 패터닝하여 상기 반도체기판(200)의 소정영역을 노출시키는 콘택홀들(210)을 형성한다. 상기 콘택홀들(210)을 갖는 반도체기판 상에 도전막(215)을 형성한다. 상기 도전막(215)은 상기 콘택홀들(210) 내부를 채우면서 상기 층간절연막(205) 상부를 덮도록 형성한다. 상기 도전막(215)은 폴리실리콘막으로 형성될 수 있다. 상기 도전막(215) 상에 희생막(220)을 형성한다. 상기 희생막(220)은 금속막 또는 산화막으로 형성되는 것이 바람직하다. 상기 금속막은 텅스텐막 또는 실리콘게르마늄막으로 형성될 수 있다.
도 2b를 참조하면, 상기 희생막(220) 및 상기 도전막(215)을 차례로 패터닝하여 상기 콘택홀들(210)을 채우는 매립 콘택 플러그들(215a)을 형성한다. 이와 동시에 상기 매립 콘택 플러그들(215a) 상부에 상기 매립 콘택 플러그들(215a)과 연결되고, 상기 매립 콘택 플러그(215a)의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴들(215b) 및 희생막 패턴들(220a)을 형성한다. 상기 버퍼도전층 패턴들(215b)은 이후 제작될 스토리지 노드와 상기 매립 콘택 플러그(215a)와의 콘택 불량을 방지하기 위해 형성한다.
도 2c를 참조하면, 상기 버퍼도전층 패턴들(215b)을 갖는 반도체기판 상에 식각저지막(225)을 형성한다. 상기 식각저지막(225)은 실리콘 질화막으로 형성할 수 있다. 상기 식각저지막(225)의 두께는 종래기술과 달리 이후에 형성될 스토리지 노드들의 지지막으로써 가능한 두께 이하로 형성할 수 있다.
상기 식각저지막(225) 상에 몰딩막을 형성한다. 이때, 상기 몰딩막은 PE-TEOS(plasma enhanced tetraethyl orthosilicate), BPSG(boron phosphorus silicate glass), PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 단일막 또는 어느 두 개의 적층막(laminated layer)으로 형성될 수 있다. 본 실시예에서는 제 1 몰딩막(230) 및 제 2 몰딩막(235)을 차례로 형성한다. 상기 제 1 몰딩막(230)은 상기 제 2 몰딩막(235)에 대해 높은 식각선택비를 갖는 물질막으로 형성되는 것이 바람직하다. 예를들어, 상기 제 1 몰딩막(130)이 BPSG막으로 형성되었을 경우, 상기 제 2 몰딩막(135)은 PE-TEOS막으로 형성될 수 있다. 또한, 상기 희생막 패턴(220a)이 산화막으로 형성된 경우, 상기 제 1 및 제 2 몰딩막들(230, 235)은 상기 산화막에 대하여 습식 식각 선택비가 있는 물질막으로 형성되는 것이 바람직하다.
상기 제 2 몰딩막(235), 제 2 몰딩막(230) 및 상기 식각저지막(225)을 차례로 패터닝하여 상기 희생막 패턴들(220a)을 노출시키는 스토리지 노드홀들(240)을 형성한다. 이때, 상기 버퍼도전층 패턴들(215b)의 일측벽이 노출될 수 도 있다. 상기 스토리지 노드홀들(240)은 상기 매립 콘택 플러그들(215a)과 수직방향으로 일치하지 않을 수 있다.
도 2d를 참조하면, 상기 희생막 패턴들(220a)이 노출된 반도체기판을 습식식각 용액에 담궈 상기 희생막 패턴들(220a)을 제거하여 상기 버퍼도전층 패턴들(215b)의 상부면을 노출시킨다. 그 결과, 상기 희생막 패턴들(220a)이 있던 영역에 빈 공간(B1)이 발생하게 된다. 상기 희생막 패턴들(220a)이 금속막, 예를들어, 텅스텐막 또는 실리콘게르마늄막으로 형성된 경우 습식식각 용액으로 SC1 용액을 이용할 수 있다.
이어, 상기 스토리지 노드 홀들(240)을 갖는 반도체기판을 세정용액을 사용하여 세정할 수 있다. 상기 세정에 의하여 상기 노출된 버퍼도전층 패턴들(215b)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 스토리지 노드 홀들(240)에 노출된 상기 제 1 및 제 2 몰딩막(230,235) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 이때, 상기 제 1 몰딩막(230)은 상기 제 2 몰딩막(235)에 대해 높은 식각선택비를 갖는 물질막으로 형성되므로 상기 제 1 몰딩막(230)이 더 많이 식각되게 된다. 따라서 상기 스토리지 노드홀들(240) 보다 넓은 폭을 갖는 확장된(enlarged) 스토리지 노드홀들(240a)이 형성될 수 있다. 그러나, 도 2c에서 설명한 바와 같이 종래기술과 달리 본 발명에서는 식각저지막의 두께를 이후에 형성될 스토리지 노드들의 지지막으로써 가능한 두께 이하로 형성할 수 있으므로 상기 확장된 스토리지 노드홀들(240a)과 이웃하는 버퍼도전층 패턴들 상의 식각저지막과의 일정거리를 확보할 수 있게 된다.
도 2e를 참조하면, 상기 확장된 스토리지 노드홀들(240a)을 갖는 반도체기판 상에 콘포말한 스토리지 노드막(245)을 형성한다. 상기 스토리지 노드막(245)은 우수한 단차도포성을 갖는 폴리실리콘막으로 형성할 수 있다. 따라서, 상기 희생막 패턴들(220a)이 제거된 공간 영역(B1)에 상기 스토리지 노드막(245)이 채워지게 된 다(B2). 상기 스토리지 노드막(245)으로 채워진 영역(B2)은 이 후 공정에서 스토리지 노드들을 분리하고 노출시킬 때, 상기 스토리지 노드들의 쓰러짐을 방지하는 지지층의 역할을 할 수 있게 된다. 상기 스토리지 노드막(245) 상에 상기 스토리지 노드홀들(240a)을 채우는 보호막(250)을 형성한다. 상기 보호막(250)은 실리콘 산화막, BPSG 또는 PSG로 형성할 수 있다.
도 2f를 참조하면, 상기 제 2 몰딩막(235)의 상부면이 노출될 때까지 상기 보호막(250) 및 상기 스토리지 노드막(245)을 에치백 또는 평탄화시키어 서로 분리된 스토리지 노드들(245a)을 형성한다. 상기 평탄화 공정은 화학기계적 연마공정을 사용할 수 있다.
도 2g를 참조하면, 상기 제 1 및 제 2 몰딩막(230,235) 및 상기 보호막(250)을 제거하여 상기 스토리지 노드들(245a)의 내벽 및 외측벽을 노출시킨다. 이때, 도 2e에서 설명한 바와 같이 상기 스토리지 노드막(245)으로 채워진 영역(B2)이 지지층의 역할을 하여 상기 스토리지 노드들(245a)의 쓰러짐을 방지할 수 있게 된다.
상기 스토리지 노드들(245a)을 갖는 반도체기판 상에 콘포말한 유전막(255)을 형성한다. 앞서 설명한 바와 같이, 본 발명의 실시예에서는 종래기술과 달리 상기 식각저지막(225)의 두께를 상기 스토리지 노드들(245a)의 지지막으로써 가능한 두께 이하로 형성할 수 있다. 따라서, 상기 스토리지 노드들(245a) 상의 상기 유전막과 이웃하는 버퍼도전층 패턴 상의 식각저지막 상에 형성된 유전막이 일정거리를 확보할 수 있으므로 서로 접촉하는 현상을 방지할 수 있게 된다(L1). 그 결과, 상기 스토리지 노드들(245a)의 표면적을 모두 하부전극으로 활용할 수 있게 된다.
또한, 상기 유전막(255)의 두께를 얇게 형성할 필요가 없으므로 유전막의 신뢰성을 확보할 수 있게 된다. 또한, 상기 식각저지막(225)의 두께를 더 얇게 형성할 수 있으므로 버퍼도전층 패턴들(215b) 간의 거리 축소가 가능하게 되며, 결과적으로 반도체소자의 집적도를 향상시킬 수 있게 되어 생산성을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자의 제조공정을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명된 실시예와 동일한 방법들을 사용하여 반도체기판(200) 상에 층간절연막(205)을 형성한다. 상기 층간절연막(205)을 패터닝하여 상기 반도체기판(200)의 소정영역을 노출시키는 콘택홀들(210)을 형성한다. 상기 콘택홀들(210)을 채우는 매립 콘택 플러그들(215a)을 형성한다. 이와 동시에 상기 매립 콘택 플러그들(215a) 상부에 상기 매립 콘택 플러그들(215a)과 연결되고, 상기 매립 콘택 플러그(215a)의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴들(215b) 및 희생막 패턴들(220a)을 형성한다. 상기 버퍼도전층 패턴들(215b)을 갖는 반도체기판 상에 식각저지막(225)을 형성한다. 상기 식각저지막(225) 상에 제 1 몰딩막(230) 및 제 2 몰딩막(235)을 차례로 형성한다. 상기 제 2 몰딩막(235), 제 2 몰딩막(230) 및 상기 식각저지막(225)을 차례로 패터닝하여 상기 희생막 패턴들(220a)을 노출시키는 스토리지 노드홀들(240)을 형성한다. 이때, 상기 버퍼도전층 패턴들(215b)의 일측벽이 노출될 수 도 있다.
이어, 상기 희생막 패턴들(220a)이 노출된 반도체기판을 습식식각 용액에 담궈 상기 희생막 패턴들(220a)을 식각하여 상기 버퍼도전층 패턴들(215b)의 상부면 을 노출시킨다. 그 결과, 상기 희생막 패턴들(220a)이 식각된 영역에 빈 공간(C1)이 발생하게 된다. 이때, 상기 희생막 패턴들(220a)이 식각되지 않고 일부 잔존하여 잔여 희생막 패턴들(220b)이 형성될 수 있다. 상기 희생막 패턴들(220a)이 금속막, 예를들어, 텅스텐막 또는 실리콘게르마늄막으로 형성된 경우 습식식각 용액으로 SC1 용액을 사용할 수 있다.
이어, 상기 스토리지 노드 홀들(240)을 갖는 반도체기판을 세정용액에 의해 세정할 수 있다. 상기 세정에 의하여 상기 노출된 버퍼도전층 패턴들(215b)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 스토리지 노드 홀들(240)에 노출된 상기 제 1 및 제 2 몰딩막(230,235) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 이때, 상기 제 1 몰딩막(230)은 상기 제 2 몰딩막(235)에 대해 높은 식각선택비를 갖는 물질막으로 형성되므로 상기 제 1 몰딩막(230)이 더 많이 식각되게 된다. 따라서 상기 스토리지 노드홀들(240) 보다 넓은 폭을 갖는 확장된(enlarged) 스토리지 노드홀들(340a)이 형성될 수 있다. 그러나, 종래기술과 달리 본 발명에서는 식각저지막의 두께를 이후에 형성될 스토리지 노드들의 지지막으로써 가능한 두께 이하로 형성할 수 있으므로 상기 확장된 스토리지 노드홀들(340a)과 이웃하는 버퍼도전층 패턴들 상의 식각저지막과의 일정거리를 확보할 수 있게 된다.
도 3b를 참조하면, 상기 확장된 스토리지 노드홀들(340a)을 갖는 반도체기판 상에 콘포말한 스토리지 노드막(345)을 형성한다. 상기 스토리지 노드막(345)은 우 수한 단차도포성을 갖는 폴리실리콘막으로 형성할 수 있다. 따라서, 상기 빈 공간 영역(C1)에 상기 스토리지 노드막(345)이 채워지게 된다(C2). 상기 스토리지 노드막(345)으로 채워진 영역(C2)은 이 후 공정에서 스토리지 노드들을 분리하고 노출시킬 때, 상기 스토리지 노드들의 쓰러짐을 방지하는 지지층의 역할을 할 수 있게 된다. 상기 스토리지 노드막(345) 상에 상기 스토리지 노드홀들(340a)을 채우는 보호막(350)을 형성한다. 상기 보호막(350)은 실리콘 산화막, BPSG 또는 PSG로 형성할 수 있다.
도 3c를 참조하면, 상기 제 2 몰딩막(235)의 상부면이 노출될 때까지 상기 보호막(350) 및 상기 스토리지 노드막(345)을 에치백 또는 평탄화시키어 서로 분리된 스토리지 노드들(345a)을 형성한다. 상기 평탄화 공정은 화학기계적 연마공정을 사용할 수 있다.
도 3d를 참조하면, 상기 제 1 및 제 2 몰딩막(230,235) 및 상기 보호막(350)을 제거하여 상기 스토리지 노드들(345a)의 내벽 및 외측벽을 노출시킨다. 이때, 도 3b에서 설명한 바와 같이 상기 스토리지 노드막(345)으로 채워진 영역(C2)이 지지층의 역할을 하여 상기 스토리지 노드들(345a)의 쓰러짐을 방지할 수 있게 된다.
상기 스토리지 노드들(345a)을 갖는 반도체기판 상에 콘포말한 유전막(355)을 형성한다. 앞서 설명한 바와 같이, 본 발명의 실시예에서는 종래기술과 달리 상기 식각저지막(225)의 두께를 상기 스토리지 노드들(345a)의 지지막으로써 가능한 두께 이하로 형성할 수 있다. 따라서, 상기 스토리지 노드들(345a) 상의 상기 유전막과 이웃하는 버퍼도전층 패턴 상의 식각저지막 상에 형성된 유전막이 일정거리를 확보할 수 있으므로 서로 접촉하는 현상을 방지할 수 있게 된다(L2). 그 결과, 상기 스토리지 노드들(345a)의 표면적을 모두 하부전극으로 활용할 수 있게 된다.
또한 상기 유전막(355)의 두께를 얇게 형성할 필요가 없으므로 유전막의 신뢰성을 확보할 수 있게 된다. 또한 상기 식각저지막(225)의 두께를 더 얇게 형성할 수 있으므로 버퍼도전층 패턴들(215b) 간의 거리 축소가 가능하게 되며 결과적으로 반도체소자의 집적도를 향상시킬 수 있게 되어 생산성을 향상시킬 수 있다.
도 2g 및 도 3d를 다시 참조하여 본 발명의 또 다른 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자를 설명하기로 한다.
도 2g는 본 발명의 또 다른 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자를 설명하기 위한 단면도이다.
도 2g를 참조하면, 반도체기판(200) 상에 층간절연막(205)을 구비한다. 상기 층간절연막(205)을 관통하고 상기 반도체기판(200)과 접촉하면서 매립 콘택 플러그들(215a)이 배치된다. 상기 매립 콘택 플러그들(215a) 각각의 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그(215a)의 상부면보다 더 넓은 면적을 갖는 버퍼도전층 패턴들(215b)이 배치된다. 상기 매립 콘택 플러그들(215a) 및 상기 버퍼도전층 패턴들(215b)은 동일한 물질막일 수 있다. 상기 매립 콘택 플러그들(215a) 및 상기 버퍼도전층 패턴들(215b)은 폴리실리콘막인 것이 바람직하다.
상기 버퍼도전층 패턴들(215b)을 갖는 반도체기판 상에 콘포말한 식각저지막(225)이 배치되되, 상기 버퍼도전층 패턴들(215b) 상부와 상기 식각저지막(225) 사이에 일정영역의 공간들(B2)이 배치된다. 상기 식각저지막(225)은 실리콘 질화막일 수 있다. 상기 식각저지막(225)을 관통하고, 상기 일정영역의 공간들(B2)을 채우면서 상기 버퍼도전층 패턴들(215b) 상에 각각 상부로 솟아있는 스토리지 노드들(245a)이 배치된다. 상기 스토리지 노드들(245a)로 채워진 영역(B2)이 지지층의 역할을 하여 상기 스토리지 노드들(245a)의 쓰러짐을 방지할 수 있게 된다. 상기 스토리지 노드들(245a)은 폴리실리콘막인 것이 바람직하다.
상기 스토리지 노드들(245a)을 갖는 반도체기판 상에 콘포말한 유전막(255)이 배치된다. 본 발명의 실시예에서는 종래기술과 달리 상기 식각저지막(225)의 두께를 상기 스토리지 노드들(245a)의 지지막으로써 가능한 두께 이하로 구비할 수 있다. 따라서, 상기 스토리지 노드들(245a) 상의 상기 유전막과 이웃하는 버퍼도전층 패턴 상의 식각저지막 상에 형성된 유전막이 일정거리를 확보할 수 있으므로 서로 접촉하는 현상을 방지할 수 있게 된다(L1). 그 결과, 상기 스토리지 노드들(245a)의 표면적을 모두 하부전극으로 활용할 수 있게 된다. 또한, 더 얇은 두께의 상기 식각저지막(225)을 배치할 수 있으므로 버퍼도전층 패턴들(215b) 간의 거리 축소가 가능하게 되며 결과적으로 반도체소자의 집적도를 향상시킬 수 있게 되어 생산성을 향상시킬 수 있다.
도 3d는 본 발명의 또 다른 실시예들에 따른 실린더형 스토리지 노드들을 갖는 반도체소자를 설명하기 위한 단면도이다.
도 3d를 참조하면, 반도체기판(200) 상에 층간절연막(205)을 구비한다. 상기 층간절연막(205)을 관통하고 상기 반도체기판(200)과 접촉하면서 매립 콘택 플러그들(215a)이 배치된다. 상기 매립 콘택 플러그들(215a) 각각의 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그(215a)의 상부면보다 더 넓은 면적을 갖는 버퍼도전층 패턴들(215b)이 배치된다. 상기 매립 콘택 플러그들(215a) 및 상기 버퍼도전층 패턴들(215b)은 동일한 물질막일 수 있다. 상기 매립 콘택 플러그들(215a) 및 상기 버퍼도전층 패턴들(215b)은 폴리실리콘막인 것이 바람직하다.
상기 버퍼도전층 패턴들(215b)을 갖는 반도체기판 상에 콘포말한 식각저지막(225)이 배치되되, 상기 버퍼도전층 패턴들(215b) 상부와 상기 식각저지막(225) 사이에 일정영역의 공간들(C2) 및 잔여 희생막 패턴들(220b)이 배치될 수 있다. 상기 잔여 희생막 패턴들(220b)은 금속막 또는 산화막일 수 있다. 상기 금속막은 텅스텐막 또는 실리콘게르마늄막인 것이 바람직하다. 상기 식각저지막(225)은 실리콘 질화막일 수 있다.
상기 식각저지막(225)을 관통하고, 상기 일정영역의 공간들(C2)을 채우면서 상기 버퍼도전층 패턴들(215b) 상에 각각 상부로 솟아있는 스토리지 노드들(345a)이 배치된다. 상기 스토리지 노드들(345a)로 채워진 영역(C2)이 지지층의 역할을 하여 상기 스토리지 노드들(345a)의 쓰러짐을 방지할 수 있게 된다. 상기 스토리지 노드들(345a)은 폴리실리콘막인 것이 바람직하다.
상기 스토리지 노드들(345a)을 갖는 반도체기판 상에 콘포말한 유전막(355)이 배치된다. 본 발명의 실시예에서는 종래기술과 달리 상기 식각저지막(225)의 두께를 상기 스토리지 노드들(345a)의 지지막으로써 가능한 두께 이하로 구비할 수 있다. 따라서, 상기 스토리지 노드들(345a) 상의 상기 유전막과 이웃하는 버퍼도전층 패턴 상의 식각저지막 상에 형성된 유전막이 일정거리를 확보할 수 있으므로 서 로 접촉하는 현상을 방지할 수 있게 된다(L2). 그 결과, 상기 스토리지 노드들(345a)의 표면적을 모두 하부전극으로 활용할 수 있게 된다. 또한, 더 얇은 두께의 상기 식각저지막(225)을 배치할 수 있으므로 버퍼도전층 패턴들(215b) 간의 거리 축소가 가능하게 되며 결과적으로 반도체소자의 집적도를 향상시킬 수 있게 되어 생산성을 향상시킬 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 버퍼도전층 패턴 상에 희생막 패턴을 형성한 후 스토리지 노드홀을 형성한 후 상기 희생막 패턴을 일부 식각하거나 또는 모두 제거하고 이어, 상기 희생막 패턴이 제거된 영역에 스토리지 노드막이 채워지도록 함으로써 스토리지 노드들의 지지층으로 활용한다. 그 결과, 상기 스토리지 노드들의 쓰러짐을 방지할 수 있게 된다. 또한, 종래기술과 비교하여 더 얇은 두께의 상기 식각저지막을 배치할 수 있으므로 버퍼도전층 패턴들 간의 거리 축소가 가능하게 되며 결과적으로 반도체소자의 집적도를 향상시킬 수 있게 되어 생산성을 향상시킬 수 있다.

Claims (23)

  1. 반도체기판 상에 배치된 층간절연막;
    상기 층간절연막을 관통하고 상기 반도체기판과 접촉하면서 배치된 매립 콘택 플러그;
    상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 배치된 버퍼도전층 패턴;
    상기 버퍼도전층 패턴을 갖는 반도체기판 상에 콘포말한 식각저지막이 배치되되, 상기 버퍼도전층 패턴 상부와 상기 식각저지막 사이에 일정영역의 공간이 배치되고; 및
    상기 식각저지막을 관통하고, 상기 일정영역의 공간을 채우면서 상기 버퍼도전층 패턴 상에 배치된 상부로 솟아있는 스토리지 노드들을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 동일한 물질막인 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 폴리실리콘막인 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 식각저지막은 실리콘 질화막인 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 스토리지 노드들은 폴리실리콘막인 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 일정영역의 공간 일부에 희생막 패턴이 배치되는 것을 더 포함하되, 상기 버퍼도전층 패턴은 상기 스토리지 노드들과 접촉하는 것을 특징으로 하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 희생막 패턴은 금속막 또는 산화막인 것을 특징으로 하는 반도체소자.
  8. 제 7 항에 있어서,
    상기 금속막은 텅스텐막 또는 실리콘게르마늄막인 것을 특징으로 하는 반도체소자.
  9. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 갖는 층간절연막을 형성하고,
    상기 콘택홀 내에 매립 콘택 플러그를 형성하고, 이와 동시에 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴 및 희생막 패턴을 형성하고,
    상기 반도체기판 상에 콘포말한 식각저지막을 형성하고,
    상기 식각저지막을 갖는 반도체기판 상에 몰딩막을 형성하고,
    상기 몰딩막 및 상기 식각저지막을 차례로 패터닝하여 상기 희생막 패턴을 노출시키는 스토리지 노드홀을 형성하고,
    상기 희생막 패턴을 습식식각을 이용하여 일부 또는 전부 제거하여 상기 버퍼도전층 패턴을 노출시키고,
    상기 버퍼도전층 패턴이 노출된 반도체기판 상에 콘포말한 스토리지 노드막을 형성하되, 상기 스토리지 노드막은 상기 희생막이 일부 또는 전부 제거된 영역을 채우도록 형성되고,
    상기 콘포말한 스토리지 노드막을 갖는 반도체기판 상에 보호막을 형성하고,
    상기 반도체기판을 상기 몰딩막의 상부면이 노출될때까지 에치백 또는 CMP공정을 행하여 스토리지 노드들을 분리하고,
    상기 몰딩막 및 보호막을 제거하여 상기 스토리지 노드들을 노출시키는 것을 포함하는 반도체소자 제조방법.
  10. 제 9 항에 있어서,
    상기 콘택홀 내에 매립 콘택 플러그를 형성하고, 이와 동시에 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴 및 희생막 패턴을 형성하는 것은
    상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우면서 상기 층간절연막 상부를 덮는 도전막을 형성하고,
    상기 도전막 상에 희생막을 형성하고,
    상기 희생막 및 상기 도전막을 차례로 패터닝하여 상기 콘택홀 내에 매립 콘택 플러그를 형성하고, 이와 동시에 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되고, 상기 매립 콘택 플러그의 상부면보다 더 넓은 면적을 갖으면서 차례로 적층된 버퍼도전층 패턴 및 희생막 패턴을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제 9 항에 있어서,
    상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 동일한 물질막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제 11 항에 있어서,
    상기 매립 콘택 플러그 및 상기 버퍼도전층 패턴은 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  13. 제 9 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  14. 제 9 항에 있어서,
    상기 스토리지 노드막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 9 항에 있어서,
    상기 희생막은 금속막 또는 산화막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  16. 제 15 항에 있어서,
    상기 금속막은 텅스텐막 또는 실리콘게르마늄막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  17. 제 16 항에 있어서,
    상기 금속막은 SC1 용액을 사용하여 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  18. 제 15 항에 있어서,
    상기 산화막은 상기 몰딩막에 대해 습식 식각 선택비가 있는 물질막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  19. 제 9 항에 있어서,
    상기 스토리지 노드홀들을 형성한 후,
    상기 스토리지 노드홀들 내부를 습식용액을 사용하여 세정하는 것을 더 포함하는 반도체소자 제조방법.
  20. 제 9 항에 있어서,
    상기 몰딩막은 PE-TEOS(plasma enhanced tetraethyl orthosilicate), BPSG(boron phosphorus silicate glass), PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 단일막 또는 어느 두 개의 적층막(laminated layer)으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  21. 제 20 항에 있어서,
    상기 어느 두 개의 적층막은 하부막이 상부막에 대해 높은 식각선택비를 갖는 물질막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  22. 제 21 항에 있어서,
    상기 하부막 및 상기 상부막이 각각 BPSG막 및 PE-TEOS막으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  23. 제 9 항에 있어서,
    상기 몰딩막 및 상기 식각저지막을 차례로 패터닝하여 상기 희생막 패턴을 노출시키는 스토리지 노드홀을 형성할 때, 상기 버퍼도전층 패턴의 일측벽이 노출되는 것을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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