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TW201546804A - 有可製造的電容的動態隨機存取記憶體裝置 - Google Patents

有可製造的電容的動態隨機存取記憶體裝置 Download PDF

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TW201546804A
TW201546804A TW104103450A TW104103450A TW201546804A TW 201546804 A TW201546804 A TW 201546804A TW 104103450 A TW104103450 A TW 104103450A TW 104103450 A TW104103450 A TW 104103450A TW 201546804 A TW201546804 A TW 201546804A
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conductive
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TW104103450A
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Inventor
Hyoung-Seub Rhie
Original Assignee
Conversant Intellectual Property Man Inc
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Abstract

本發明揭露一種高電容值嵌埋式電容及相關聯製程，用於在一多層堆疊中製成一電容堆疊，多層堆疊包括由多層堆疊中形成之一圓柱形儲存節點電極所形成的第一電容板導體、一包圍圓柱形儲存節點電極之電容介電層、及由多層堆疊中之一導電層所形成且夾置於底與頂介電層之間的第二電容板導體，其中圓柱形儲存節點電極係由導電層包圍及延伸通過導電層。

Description

有可製造的電容的動態隨機存取記憶體裝置
交互參考相關申請案
本申請案依美國專利法35 USC 119(e)主張2014年2月5日提出的美國專利暫時申請案第61/936,004號「A DRAM Memory Device with Manufacturable Capacitor.」。美國專利暫時申請案第61/936,004號包括示範性系統及方法，及其全文係以引用的方式併入本文中。
本發明大抵是指積體電路裝置及其製造方法。在一態樣中，本發明關於形成於半導體裝置中之電容。
積體電路裝置，像是動態隨機存取記憶體(DRAM)裝置，其日漸要求具充分電容值之高性能電容，以延長更新週期及增加α粒子之耐受性。例如，典型的動態隨機存取記憶體單元構型包括一儲存電荷(亦即，資訊 位元)之電容及一在讀寫操作期間提供存取於電容之存取電晶體。為了相對於位元線電容值而增加高性能記憶體單元用之儲存節點電容，上電極(板電極)與下電極(儲存節點電極)之間的重疊面積應增加及/或一介置於上、下電極之間的介電膜之厚度應減小，例如藉由使用高介電常數k之高k介電材料。且儘管板重疊可以藉由形成大、而重疊之側電容板層來增加，這些結構卻減小了記憶體區之圖案密度，造成在微影蝕刻、蝕刻、及拋光期間負荷效應。另一項用於增加電容之技術是在半導體基板中將電容製造成一圓柱形電極板，其係同心地定位於一下或儲存節點電極板周圍，以自儲存節點電極之表面積產生增加電容值。惟，此圓柱形電容之高度實際上受到高長寬比接觸蝕刻範圍約束的限制，這是為了防止接觸蝕刻進行到相當深度。例如，目前動態隨機存取記憶體裝置技術領域中的長寬比普遍高達50-60。儘管製造高長寬比單元電容之技術性難度可以藉由使用各別微影蝕刻步驟，在彼此頂部上堆疊若干垂直方向之層以形成一單元電容來解決，但是此多堆疊電容製造方式也因為要在不同堆疊層中正確對準電極以避免電氣性短路或間隙而產生新問題，而且也會損傷各堆疊層中依序沈積與蝕刻的電容介電層。另一項用於增加儲存電容值之方法(如美國專利7,449,739中所示)是形成嵌埋式上、下電容堆疊，各堆疊包括一圓柱形內儲存節點及一外電極，外電極纏繞一形成於內儲存節點上之薄電容介電膜。惟，電容堆疊之製造要求各堆疊之外電極頂部必須凹 陷至內儲存節點之頂部以下，以防止外電極與內儲存節點呈電容性短路。為了達成此凹陷之板高度，必須在內儲存節點之頂部上形成一或多個控制襯裏層，及隨後謹慎蝕刻以防止外電極之頂部曝露。由前文可知，持續有關於設計與製造高性能電容的挑戰。
1,2,3,4,5,6,7,8,9,10,11‧‧‧半導體裝置
100,200‧‧‧基板
101,201‧‧‧前端結構
102‧‧‧電容下堆疊
103‧‧‧電容上堆疊
105,205‧‧‧閘極堆疊
106,206‧‧‧閘極堆疊
110,210‧‧‧自對準源極/汲極區
111,211‧‧‧自對準源極/汲極區
112,212‧‧‧自對準源極/汲極區
114,214‧‧‧層間介電層
116,216‧‧‧導電接觸結構
116A/B‧‧‧嵌埋式接觸件
116C‧‧‧中央接觸通孔
118,218‧‧‧位元線導體
120‧‧‧層間介電層
121‧‧‧障壁金屬層
122‧‧‧金屬層
124,224‧‧‧底介電層
125‧‧‧導電板層
126,226‧‧‧頂介電層
127‧‧‧開口
129‧‧‧開口
130A/B,230A/B‧‧‧共形電容介電膜
132‧‧‧共形導電層
132A/B,232A/B‧‧‧圓柱形儲存節點電極
133A/B‧‧‧蝕刻孔
134A/B,234A/B‧‧‧導電層
136,236‧‧‧介電層
138‧‧‧介電層
139A/B‧‧‧蝕刻孔
142‧‧‧底導電電極層
142A/B,242A/B‧‧‧薄導電性延伸結構
143A/B‧‧‧保護膜
144A/B‧‧‧共形電容介電層
146,246‧‧‧共同板電極
146A/B,246A/B‧‧‧上電極
150,250‧‧‧電容
202‧‧‧電容堆疊
203‧‧‧電容堆疊
204‧‧‧上電容堆疊
225‧‧‧導電板層
235‧‧‧介電層
236‧‧‧導電板層
237‧‧‧介電層
238A/B‧‧‧共形電容介電層
239A/B‧‧‧共形導電層
240A/B‧‧‧圓柱形儲存節點電極
241‧‧‧圖案化底介電層
244A/B‧‧‧高k介電層
在審視文後之詳細說明及文後之附圖時，即可瞭解本發明之許多目的、特性及其達成之優點，其中：圖1揭示一半導體裝置之簡示截面圖，其具有根據本發明之選擇實施例製成於兩堆疊中的兩電容；圖2至10揭示一半導體裝置在一製造順序之連續階段期間的部分截面圖，其中一或多個嵌埋式電容係根據本發明之選擇實施例由一製程容許之電容堆疊結構形成，以提供一高電容值金屬-絕緣物-金屬電容；及圖11揭示一半導體裝置之簡示截面圖，其具有根據本發明之選擇實施例製成於多數個堆疊中之電容。
可以瞭解的是，為了簡要及說明清楚，圖中所示之元件並不必然依比例繪示。例如，某些元件之維度係相對於其他元件誇張，目的在幫助增進清楚與瞭解。再者，在適度考量下，圖中之參考編號重覆即代表對應或類似元件。
【發明內容及實施方式】
本發明揭露一高電容值嵌埋式金屬互連電容及相關聯製程，其中多堆疊電容結構形成有一或多個下電容堆疊，各包括形成有一圓柱形儲存節點電極之第一板及形成有一導電板層之第二板，以致使圓柱形儲存節點電極由導電板層包圍並延伸通過導電板層。藉由第二板形成有一導電板層以取代一薄外電極層包圍圓柱形儲存節點電極，故可提供一堅固且極易製造之電容結構，其保護電容介電層免於蝕刻相關性損害，避免外第二板層相對於內儲存節點電極而呈凹陷之相關聯處理挑戰，及/或減少或除去第一及第二板之間的電氣性短路。在選擇之實施例中，一下電容堆疊形成於一具有多層堆疊之前端結構上，多層堆疊具有一夾置於頂、底介電層之間的導電板層。在多層堆疊中圖案化一深渠溝開口以自前端結構曝露一嵌埋式接觸層之後，一高電容嵌埋式金屬-絕緣物-金屬(MIM)電容可以藉由在深渠溝開口中依序形成一高k介電層及第一儲存電極層、指向性蝕刻高k介電層及第一儲存電極層以形成一曝露出嵌埋式接觸層之開口、及接著使用一研磨導電性材料填充開口以形成一內儲存節點電極來形成。從剩餘之第一儲存電極層及研磨導電性材料形成時，內儲存節點電極即受到高k介電層及導電板層包圍，及其包括各別延伸至導電板層上、下方之頂及底表面。在選擇之實施例中，高電容值嵌埋式金屬-絕緣物-金屬電容可包括複數個設在一前端結構與頂電容堆疊之間的中間電容堆疊，各中間電容堆疊形成於一多層式堆疊中，多層式堆疊包括第一 板區段，係形成有一圓柱形儲存節點電極且穿過孔穴而形成於多層式堆疊中，及亦包括第二板區段，係從多層式堆疊形成有一導電板層，以致使圓柱形儲存節點電極受到導電板層包圍及延伸通過導電板層。依此方式，高電容值嵌埋式金屬-絕緣物-金屬電容即以成本效益方式製成嵌埋式動態隨機存取記憶體電容，不需要形成蝕刻停止層或控制式蝕刻處理將外電極之頂部凹陷至內儲存節點以下。
在本案中，一改良系統、設備、及製造方法係揭述用於在一晶圓或基板中製成一或多個嵌埋式金屬互連電容結構，其可解決習知解決方式與科技上的許多限制及缺點產生的問題，習於此技者在審視本申請書並參考文內之圖式與詳細說明後即可瞭解。例如，對於垂直蝕刻高長寬比開口之蝕刻深度限制造成的積體電路電容之電容值增加、薄膜導電層之相關對準容差、及/或凹陷薄膜導電層相關之蝕刻製程複雜度。本發明之許多揭示性實施例即參考附圖詳細說明於後。儘管許多細節載述於文後之說明中，應該瞭解的是本發明可以在沒有這些特定細節下實施，而且許多實施方式特別之決定可用在文內揭述之本發明，以達成裝置設計者之目的，像是符合隨著實施方式不同而改變之製程科技或設計相關限制。儘管此研發工作可能既複雜且費時，然而對獲知本案效益之習於此技者而言則稀鬆平常。例如，選擇之態樣係參考半導體裝置之簡示截面圖說明，不包括每一裝置元件或形狀，以避免限制或模糊了本發明。這些說明及陳述係供習於此技者解說及傳 達給其他習於此技者。此外，儘管本文內揭述特定之範例材料，習於此技者應該瞭解其他相似性質之材料可以取而代之，並無損其功能。亦應該注意的是，在此詳細說明全文中某些材料形成及去除以製成半導體結構。用於形成及去除這些材料的特定程序並未詳述於後，習於此技者熟知用於生長、沈積、去除或形成諸層至適當厚度之技術應涵括在內。這些細節為眾所週知且不必教示習於此技者如何達成或使用本發明。
請即參閱圖1，圖中揭示根據本發明之選擇實施例之一半導體裝置1之簡示截面圖，半導體裝置具有製成於一基板100上之兩電容150A、150B。如圖所示，各電容150A、150B形成於一前端結構101上，並包括一下堆疊102及一上堆疊103。透過範例結構，半導體裝置1中之井及層區係以直線及曲線或角隅區之簡示形式說明，應該瞭解的是不同結構、井、及層區之實際構型不需要相符於示意圖，而是取決於所用之特定製程。例如，許多井或源極/汲極區可以有彎曲之接合構型，反映出其形成時所用之植入及加熱步驟。此外，所示之裝置結構可以使用具有P型導電性及N型導電性之不同半導體材料形成。具有P型材料時，摻雜劑濃度從最低摻雜劑濃度(P-)、較高摻雜劑濃度(P)、更高摻雜劑濃度(P+)、及最高摻雜劑濃度(P++)變化。相似地，N型材料之摻雜劑濃度從最低摻雜劑濃度(N)、更高摻雜劑濃度(N+)、及最高摻雜劑濃度(N++)變化。
在半導體裝置1中，所示之基板100可形成一塊狀半導體基板、絕緣覆半導體(SOI)型基板或其他半導體基板材料，其中一或多個增添之半導體層及/或井區使用磊晶半導體生長及/或選擇性摻雜技術形成，容後詳述。在基板100之一上部分中，可以形成一或多個淺溝渠隔離(STI)結構(圖中未示)，其將基板100分割成各別區域，以提供隔離之主動電路區。基板100之上部分也可包括淺溝渠隔離區之間的一或多個主動基板井或層(圖中未示)，其係藉由選擇性植入或擴散適當極性之雜質至基板100內形成。可以瞭解的是，用於形成主動井區之摻雜劑類型依據各區中所形成之電晶體為n型或p型裝置而定。若有需要，一或多個增添之深井區(圖中未示)可形成用於隔離主動井區，像是藉由選擇性植入或擴散適當極性之雜質。
恕不贅述細節，一或多個主動電路或電晶體裝置形成於基板100之不同區域中並由一或多個層間介電(ILD)層114囊封。例如，主動電路或電晶體裝置可使用任意所需之製造步驟順序形成，以界定一或多個有側壁植入劑填隙物之圖案化閘極及一或多個源極/汲極區，及其可包括一或多個界定之導電接觸結構116，用於將源極/汲極區及/或閘極電氣連接於電源或信號線。例如，主動電路可包括一或多個電晶體裝置，其由一閘極堆疊105、106及自對準源極/汲極區110-112形成，係以簡意概略圖揭示。在其他實施例中，電晶體裝置可以使用任意所需之 科技製成，像是金屬氧化物半導體場效電晶體(MOSFET)、針式場效電晶體(PINFET)、鰭式場效電晶體(FINFET)、或類似者，及其可包括不同設計，像是嵌埋式位元線、高k金屬閘極、等等。各電晶體可連接於對應之嵌埋式電容，以形成一嵌埋式動態隨機存取記憶體電路，其具有由閘極堆疊105與源極/汲極區110、111形成之第一存取電晶體及由閘極堆疊106與源極/汲極區111、112形成之第二存取電晶體。欲將電晶體裝置連接於電源或信號導體時，一或多個接觸結構116、位元線導體118、及嵌埋式接觸件(可由一或多個障壁金屬襯裏層121及第一金屬(M1)互連線122形成)使用雙鑲嵌製程形成於一或多個圖案化層間介電層114、120中，以便電氣連接於基板100中所形成之源極/汲極區110-112。例如，前端結構101可包括一由適當介電材料(例如，SiO2、SiOC、SiOF、摻入或未摻入硼磷正矽酸乙酯(BPTEOS)、或其他低k介電材料)形成之底研磨層間介電層114，藉由圖案化及蝕刻第一研磨介電層114以形成通孔於源極/汲極區110、112上方，通孔藉由沈積及拋光一金屬層(例如，銅)填充，以形成接觸結構116。此外，第一研磨介電層114中之一開口可形成用於去除共同源極/汲極區111上方之接觸結構116之部分、以一導電層118填充、及以另一介電層覆蓋並形成共用之位元線導體118。隨後，一外覆之層間介電層120形成於底層間介電層114上，其藉由圖案化及蝕刻第二研磨介電層120以形成渠溝開口於接觸結構 116上方，渠溝開口係由一或多個較薄之障壁金屬層121(例如，Ta、TaN、Ta/TaN、Ta/TiN、WN)共形地塗佈，及隨後藉由沈積及利用化學機械性拋光(CMP)製程拋光一金屬層122(例如，銅、鎢、或鋁)而填充，以形成第一金屬(M1)互連線。此時，一蝕刻停止層(例如，SiN、SiC、SiCN、SiON、SiCON、或類似者)可沈積於半導體裝置1之整個表面上，以作為供形成下一互連層用之基礎。
在上互連層中，多數個電容堆疊形成以界定一或多個電容結構。例如，所示之半導體裝置1包括兩靜態隨機存取記憶體單元，各單元包括在一共同導電結構146(板件)與一共同位元線118之間串聯的一單元電容及一單元電晶體。兩單元電晶體係由延伸作為字元線之兩閘極105、106、及一通過中央接觸通孔116C連接於各單元電晶體之第一共同源極/汲極111的共同位元線118形成。兩單元有兩各別儲存節點。各單元之儲存節點包含一源極/汲極區110、112、一嵌埋式接觸件116A/B、一選項性嵌埋式接觸墊121-122、及第一板電極，第一板電極是由電容下堆疊102中之一圓柱形儲存節點電極132A/B、134A/B及電容上堆疊103中之薄導電性延伸結構142A/B形成。可以瞭解的是，導電性延伸結構142A/B可以有任意所需之形狀，像是延伸手指或圓柱形殼結構，其形成一延伸之導電性表面，用於電容上堆疊中所形成的下電極儲存器。各單元也包括共同之第二板電極，是由電容下堆疊102中之一導電性板層125及電容上堆疊103中之一共同 板電極146形成。在選擇之實施例中，共同板電極146係由形成於薄導電性延伸結構142A/B中之上電極146A/B形成並且電氣連接，而在其他實施例中，共同板電極146係由一沈積之上電極層146形成，其形成在兩側上包圍薄導電性延伸結構142A/B，以增加各單元之電容值。
儘管圖中未示，可以瞭解的是共同板電極146及導電性板層125例如可以藉由使用單元陣列外側之導電接觸通孔及栓塞結構形成連接，以直接連接形成一共同電節點。同樣可以瞭解的是所示之導電元件嵌埋在一或多個層間介電層中，像是二氧化矽或類似者。再者，所示之垂直方向結構為簡示形式而未繪出單元電晶體之多層式結構或精確之垂直方向結構。例如，在此技藝中眾所週知有許多技術用於將單元電晶體之開路狀態漏電流減到最小，例如藉由提供電晶體一具有凹陷通道之三維結構，藉以增加通道長度而不增加單元布局尺寸。
為了達成以最小之處理複雜度及板間短路風險製成高長寬比之單元電容，電容下堆疊102由一具有底介電層124、中導電層125、及頂介電層126之三層式結構形成。在一或多個形成用於穿過三層式結構124-126之穿孔接觸開口中，一共形電容介電膜130A/B形成用於覆蓋穿孔接觸開口之一部分底部及側壁表面。在介電膜130A/B上，一圓柱形儲存節點電極形成延伸通過電容下堆疊102。在選擇之實施例中，圓柱形儲存節點電極係藉由先形成一共形導電層132A/B以完全覆蓋共形電容介電 膜130A/B，及隨後從孔穴133A/B之底部去除共形導電層132A/B，以在穿孔接觸開口之底部處曝露嵌埋式接觸墊121-122而形成。此外，第二導電層134A/B形成用於覆蓋共形導電層132A/B之側壁，以填充孔穴133A/B之其餘部分，同時利用共形電容介電膜130A/B之剩餘側壁及底部依舊隔離於中導電層125，藉以形成一連接穿孔接觸開口之頂與底部的導電性路徑。可以瞭解的是，當形成於一圓形穿孔接觸開口中時，上述介電膜130A/B之上表面、第一共形導電層132A/B、及第二導電層134A/B可以呈圓形或橢圓形。
為了揭示上電容堆疊102、103在前端結構101上之形成，請即參閱圖2至10，其揭示圖1中所示半導體裝置1在一製造順序之連續階段期間的部分截面圖2，其中一或多個嵌埋式電容係根據本發明之選擇實施例由一製程容許之電容堆疊結構形成，以提供一高電容值金屬-絕緣物-金屬電容。首先由圖2開始，其揭示一形成於上述前端結構101上之多層堆疊124-126的部分截面圖2。如圖所示，多層堆疊係由一夾置於隔離之介電層124、126之間的導電層125形成。底介電或絕緣層124可以藉由使用任意所需之沈積技術(例如，化學氣相沈積(CVD)、電漿增強型化學氣相沈積(PECVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、分子束沈積(MBD)、或上述任意組合)沈積一連續之介電膜(例如，二氧化矽或氮化矽)至前端結構101之頂面上，達到一預定厚度。在底介電層 124上，一導電層125可使用任意所需之沈積技術形成導電性材料(例如，摻入之多晶矽或矽化物)至目標厚度，接著沈積第二介電或絕緣層126至導電層125之頂面上。第二介電或絕緣層126可以藉由沈積或生長一連續之介電膜(例如，二氧化矽或氮化矽)形成。介電或絕緣層124、126之高度或厚度例如可以是數百埃，而導電層125之高度或厚度例如可以是10,000埃。
請即參閱圖3，其揭示在多層堆疊124-126圖案化及蝕刻形成穿孔開口127、129以曝露前端結構101中之嵌埋式接觸件121-122後的半導體裝置3之部分截面圖。可以瞭解的是，穿孔開口127、129可以使用任意所需之技術形成，像是使用一圖案化遮罩或光阻層(圖中未示)選擇性蝕刻多層堆疊124-126中之開口127、129，及施加一或多個各向異性蝕刻製程，像是反應離子蝕刻(RIE)，以界定圖案化之開口127、129。這些選擇性蝕刻製程之範例包括但是不限定的有，使用濕式或乾式蝕刻化學、燒蝕、或其任意組合。在選擇之實施例中，蝕刻製程係控制成選擇於所有用來形成前端結構101的材料，例如，互連障壁材料(例如，鉭)、蝕刻停止材料(例如，氮化矽)、及層間介電性材料(例如，二氧化矽)，使得這些材料大致上仍完整。由於蝕刻製程的結果，垂直方向的堆疊層包括一包圍著開口127、129之導電板層125，開口係藉由層間介電層124、126上下隔離。可以瞭解的是，穿孔開口127、129可以藉由蝕刻圓柱形或橢圓形孔穴通過整 個多層堆疊124-126，以曝露嵌埋式接觸件121-122，儘管在其他實施例中蝕刻製程可能將一部分底介電層124留在適當處。
請即參閱圖4，其揭示在一共形電容介電層130及第一導電板層132依序形成於穿孔開口127、129中之後的半導體裝置4之部分截面圖。作為初始步驟，共形電容介電層130可以沈積成一共形絕緣層，其使用任意所需之沈積技術，像是化學氣相沈積、電漿增強型化學氣相沈積、物理氣相沈積、原子層沈積、分子束沈積、或上述任意組合，以形成一薄連續狀電容介電層130，覆蓋先前步驟中製成的所有結構。形成時，共形電容介電層130至少覆蓋穿孔開口127、129之底及側壁表面。用於電容介電層130之適合介電材料為氧化矽或氮化矽，或高k介電質，像是氧化鋁、氧化鉭、氧化鋯、氧化鉿、或其他具有7.0或更大介電常數值k之絕緣材料，包括鉿基介電質像是矽酸鉿(例如，HfxSi1-xOy)或氮氧化鉿(例如，HfxSi1-xOyNz)，儘管也可以使用鋯、鋁、鑭、鍶、鉭、鈦及其組合之其他矽酸鹽，包括但是不限定的有HfSiOX、ZrSiOX、LaSiOX、YSiOX、ScSiOX、CeSiOX、及HfLaSiOX。在電容介電層130上，第一導電板層132可以藉由使用化學氣相沈積、電漿增強型化學氣相沈積、原子層沈積、分子束沈積、或其任意組合，沈積一或多個適當之導體材料(例如，n摻入之多晶矽、TiN、TaN)至5-200埃範圍內之預定厚度(例如，20-50埃)，儘管也可以使用其他材料及厚度。雖然圖 中未示，第一導電板層132也可包括一或多個障壁層，像是濺射或原子層沈積障壁金屬層，像是Ta、TaN、Ta/TaN、Ta/TiN、或WN。如圖所示，共形電容介電層130將第一導電板層132電氣性隔離於導電層125。
請即參閱圖5，其揭示在指向性蝕刻曝露出嵌埋之接觸墊121-122，同時將電容介電層130及第一導電板層132保持在蝕刻孔133A/B之側壁上後的半導體裝置5之部分截面圖。雖然可以使用任意蝕刻製程，指向性或各向異性蝕刻(例如，反應離子蝕刻(RIE))可用於從頂介電層126之頂表面及從蝕刻孔133A/B之底部選擇性去除電容介電層130及第一導電板層132，藉以形成剩餘之側壁導電板層132A/B，其電氣性隔離成各節點及拘限在個別孔133A/B內。指向性蝕刻製程可由後續之等向性(例如，濕式)蝕刻製程補充，以確保任意殘餘物皆已去除。指向性蝕刻製程的結果，位於孔133A/B之底部的嵌埋接觸墊121-122即由蝕刻孔133A/B曝露，但是位於側壁之電容介電層部分130A/B則未曝露。儘管圖中簡示成具有均一之側壁厚度，可以瞭解的是當指向性蝕刻發生在膜厚度較薄之導電板層132A/B之頂部區而非底部區時，剩餘之側壁導電板層132A/B則無均一厚度。
請即參閱圖6，其揭示在蝕刻孔由一或多個導電層134A/B填充後的半導體裝置6之部分截面圖。在選擇之實施例中，一或多層導電性金屬材料可沈積及研磨以填充蝕刻孔133A/B，像是藉由使用化學氣相沈積、電漿 增強型化學氣相沈積、濺射、物理氣相沈積、電鍍、無電式電鍍、或類似者，形成一或多層適當之導電性材料(例如，多晶矽、鈦、氮化鈦、鎢、銅)，接著利用化學機械性拋光(CMP)研磨以自頂介電層126去除銅及任意殘留層。此時，電容下堆疊102即完成，雖然還有一覆蓋之蝕刻停止層(圖中未示)可以形成於半導體裝置6之整個表面上。
在電容下堆疊102上，可形成一或多個上堆疊以完成電容。為了說明一示範性製造順序，請即參閱圖7，圖中揭示一形成於上述電容下堆疊102上之圖案化介電質堆疊136、138的部分截面圖7。儘管可以使用任意所需之製造過程，在選擇之實施例中，圖案化介電質堆疊136、138可以藉由使用任意所需之沈積技術，像是化學氣相沈積、電漿增強型化學氣相沈積、物理氣相沈積、原子層沈積、分子束沈積、或上述任意組合，依序沈積第一及第二介電層136、138至預定厚度。例如，第一介電層136可由不同於下方介電層126者之介電材料(例如，氧化矽)形成，而第二介電層138可使用不同於下方介電層136者之介電材料(例如，氮化矽)沈積作為一犧牲層。此外，沈積之第一介電層136選擇一蝕刻率且較慢於下方介電層126之蝕刻率，藉以提供蝕刻停止層之功能。在第一及第二介電層136、138中形成一或多個通孔或蝕刻孔139A/B，例如藉由使用一圖案化之光阻層或蝕刻遮罩(圖中未示)指向性或各向異性蝕刻第一及第二介電層136、 138之一部分，以形成蝕刻孔139A/B。這些蝕刻製程之範例包括但是不限定的有使用使用濕式或乾式蝕刻化學、燒蝕、或其任意組合。在選擇之實施例中，蝕刻製程係控制成選擇於所有用來形成電容下堆疊102的材料，例如，導電層132A/B、134A/B、蝕刻停止材料(例如，氮化矽)、高k電容介電層130A/B、及下方之介電質126(例如，二氧化矽)，使得這些材料大致上仍完整。透過適當圖案化及設置，蝕刻孔139A/B係位於待形成電容上堆疊處。
請即參閱圖8，其揭示在一底導電電極層142形成於蝕刻孔139A/B之底部及側壁表面上後的半導體裝置8之部分截面圖。在選擇之實施例中，底導電電極層142可以藉由使用化學氣相沈積、電漿增強型化學氣相沈積、原子層沈積、分子束沈積、或其任意組合，共形沈積一或多個適當之導體材料(例如，n摻入之多晶矽、TiN、TaN)至5-200埃範圍內之預定厚度(例如，20-50埃)，儘管也可以使用其他材料及厚度。雖然圖中未示，底導電電極層142也可包括一或多個障壁層，像是濺射或原子層沈積障壁金屬層，像是Ta、TaN、Ta/TaN、Ta/TiN、或WN。如圖所示，底導電電極層142覆蓋圖案化介電質堆疊136、138之頂部及曝露側壁，以利直接電氣連接於作為一部分第一板電極的電容下堆疊102中之一圓柱形儲存節點電極132A/B、134A/B。此外，底導電電極層142電氣隔離於電容下堆疊102中之導電層125。
請即參閱圖9，其揭示在一拋光或其他選擇性 凹穴蝕刻施加用於從圖案化介電質堆疊136、138之頂部去除底導電電極層142後的半導體裝置9之部分截面圖。作為初始步驟，蝕刻孔139A/B由一作為犧牲性氧化物模具層之保護膜143A/B填充，像是氧化矽，以利於保護孔139A/B內之底導電電極層142。接著，化學機械性拋光(CMP)研磨及/或乾式蝕刻步驟可施加用於從犧牲性介電層138之頂部去除底導電電極層142，僅留下在蝕刻孔139A/B之側壁上的薄導電性延伸結構142A/B。拋光/蝕刻製程的結果，在蝕刻孔139A/B內形成之薄導電性延伸結構142A/B即分隔，將拘限在個別孔139A/B內之節點電氣性隔離。
請即參閱圖10，其揭示在犧牲性介電層138去除及一共形電容介電層144A/B形成於薄導電性延伸結構142A/B上之後的半導體裝置10之部分截面圖。例如，可以施加選擇性蝕刻或濕式蝕刻，像是氟化氫(HF)，以去除犧牲性介電層138及保護膜143A/B，同時留下大放完整之導電性延伸結構142A/B及下方之第一介電層136。在薄導電性延伸結構142A/B上，一適當之介電層142A/B可以選擇性生長或沈積作為一共形層，像是使用熱氧化、化學氣相沈積、電漿增強型化學氣相沈積、原子層沈積、分子束沈積、或其任意組合，以沈積一高k介電層144A/B。適合之高k介電材料為具有7.0或更大介電常數值k之絕緣材料，包括鉿基介電質像是矽酸鉿(例如，HfxSi1-xOy)或氮氧化鉿(例如，HfxSi1-xOyNz)，儘管也可以 使用鋯、鋁、鑭、鍶、鉭、鈦及其組合之其他矽酸鹽，包括但是不限定的有HfSiOX、ZrSiOX、LaSiOX、YSiOX、ScSiOX、CeSiOX、及HfLaSiOX。如圖所示，共形電容介電層142形成於薄導電性延伸結構142A/B之兩側上。接著，一共同板電極146可以研磨一或多層適當之導電性材料(例如，TiN、TaN)形成，其使用化學氣相沈積、電漿增強型化學氣相沈積、濺射、物理氣相沈積、電鍍、無電式電鍍、或類似者。在電容上堆疊103中完成之生成電容結構係揭示於圖1中。如圖所示，生成之電容結構包括由電容下堆疊102中之圓柱形儲存節點電極132A/B、134A/B形成的第一板電極儲存節點，及一由電容上堆疊103中之薄導電性延伸結構142A/B形成的下電極，及其亦包括由電容下堆疊102中之導電層125形成的共同第二板電極，及一形成於電容上堆疊103中之共同板電極146。
欲提供具有增加電容值之高性能金屬-絕緣物-金屬電容，半導體裝置(如本文內所述之動態隨機存取記憶體單元)可以由前端結構與頂電容堆疊之間的複數個中電容堆疊形成。例如，請即參閱圖11，其揭示根據本發明之選擇實施例之一半導體裝置11之簡示截面圖，半導體裝置具有在多數個堆疊201-204中製成之電容。如圖所示，各動態隨機存取記憶體電容可由形成於前端結構201上之三或多個電容堆疊202-204形成，故其並不限於任意特定之堆疊數。使用上述方法形成下電容堆疊102時，各中電容堆疊202-203可以在上電容堆疊204形成之前形 成。
恕不贅述細節，前端結構201包括形成於基板200中之一或多個主動電路或電晶體裝置，其具有閘極堆疊205、206及自對準源極/汲極區210-212，係由一或多個層間介電層214囊封，其中一或多個界定之導電接觸結構216形成用於將源極/汲極區及/或閘極電氣連接於嵌埋式接觸結構214或共用之位元線導體218。在前端結構201上，第一中電容堆疊202形成於多層堆疊224-226中，多層堆疊包括一夾置於頂、底介電層224、226之間的導電板層225。在多層堆疊224-226中蝕刻一或多個穿孔。在各穿孔之側壁上形成一共形電容介電層230A/B，接著在共形電容介電層230A/B上形成一共形導電層232A/B。最後，穿孔由一或多個導電性材料填充，以形成一由導電板層225包圍但是與之呈電氣性隔離的圓柱形儲存節點電極234A/B，所以圓柱形儲存節點電極234A/B延伸至導電板層225上方及下方。
在第一中電容堆疊202上，第二中電容堆疊203形成於多層堆疊235-237中，多層堆疊包括一夾置於頂、底介電層235、237之間的導電板層236。在多層堆疊235-237中蝕刻一或多個穿孔，且各孔之側壁係以共形電容介電層238A/B共形塗佈，接著形成一共形導電層239A/B。最後，多層堆疊235-237中之穿孔由一或多個導電性材料填充，以形成一由導電板層236包圍但是與之呈電氣性隔離的圓柱形儲存節點電極240A/B，所以圓柱形 儲存節點電極240A/B延伸至導電板層236上方及下方。
在第二中電容堆疊203上，一上電容堆疊204使用上述用於形成上電容堆疊103之方法形成。例如，上電容堆疊204可包括一圖案化底介電層241、薄導電性延伸結構242A/B，薄導電性延伸結構形成於一犧牲性介電層(圖中未示)之側壁上及從第二中電容堆疊203各別電氣連接於圓柱形儲存節點電極240A/B。此外，上電容堆疊204包括一形成用於共形覆蓋薄導電性延伸結構242A/B之高k介電層244A/B，及一形成於電容上堆疊204中之共同板電極246。在選擇之實施例中，共同板電極246係由形成於薄導電性延伸結構242A/B內之上電極246A/B形成及電氣連接在一起，而在其他實施例中，共同板電極246則由一形成在兩側上包圍薄導電性延伸結構242A/B之沈積上電極層246形成，以增加各單元之電容值。
在所示之半導體裝置11中，各高電容值金屬-絕緣物-金屬電容包括設在前端結構201與頂電容堆疊204之間的一對中電容堆疊202、203。各中電容堆疊(例如，202)形成於多層堆疊225-227中，多層堆疊包括第一板段，係由一圓柱形儲存節點電極232A/B、234A/B形成，用來填充多層堆疊225-227中之一穿孔，及其亦包括第二板段，係由一來自多層堆疊225-227之導電板層225形成，以致使圓柱形儲存節點電極232A/B、234A/B受到導電板層225包圍及延伸通過導電板層，同時亦藉由電容介電層230A/B及保護性介電層224、226做電氣性隔離。 依此方式，高電容值金屬-絕緣物-金屬電容可依成本效益製造成嵌埋式動態隨機存取記憶體電容，不需要蝕刻停止層之形成或受控制之蝕刻處理將外電極頂部凹陷至內儲存節點以下。
可以瞭解的是，任意數量之額外後期或修整製程可用於完成半導體裝置，像是形成任意所需之金屬接觸件、額外的層間介電層、研磨、鈍化、增添後續及或堆疊等等。
藉由使用本文內所述之電容堆疊形成過程，即可形成一嵌埋式電容，其保護電容介電層免於蝕刻損害或其他處理缺陷，因為任何介電質蝕刻處理皆不影響位於圓柱形儲存節點電極(例如，232A、234A)與周圍導電板層(例如，225)之間的電容介電層。這點可以藉由在蝕刻製程期間利用一保護性導體層232A/B保護面向導電板層225的一部分電容介電層230A/B來確實達成。所揭露之電容堆疊形成過程也有助於避免上、下電極之間的電氣短路，藉以容許製程邊際增加。特別是，令導電板層225介置於保護性介電層224、226之間可以防止導電板層225意外接觸到電容上堆疊103中之薄導電性延伸結構142A/B。因此，習於此技者可以瞭解本發明使用可輕易控制之技術以寬製程邊際防止電氣短路，像是薄膜沈積厚度、蝕刻停止在不同介電材料之間的邊界、等等。
至此應該瞭解的是本文內提供一種積體電路裝置及相關製造過程。所揭露之積體電路裝置包括一半導 體基板(例如，絕緣層覆基板或塊狀矽)，其具有一或多個主動電路(例如，嵌埋式動態隨機存取記憶體電路)及至少一第一導電接觸結構。積體電路裝置亦包括一形成於半導體基板上之多層堆疊電容結構。在多層堆疊電容中，第一下電容堆疊形成於多層堆疊中，多層堆疊具有由多層堆疊中形成之圓柱形儲存節點電極所形成的第一電容板導體，一包圍圓柱形儲存節點電極之電容介電層，及由多層堆疊中之一導電層所形成且夾置於底與頂介電層之間的第二電容板導體，其中圓柱形儲存節點電極係由導電層包圍及延伸通過導電層。在選擇之實施例中，由圓柱形儲存節點電極形成之第一電容板導體直接電氣連接於第一導電接觸結構，以形成一用於嵌埋式動態隨機存取記憶體單元之儲存節點。在其他實施例中，形成於多層堆疊中之圓柱形儲存節點電極可包括形成於電容介電層之一內側壁表面上的第一保護導電層及形成填入第一保護導電層之間的第二導電層。多層堆疊電容結構也可包括一形成於第一下電容堆疊上之頂電容堆疊，其中頂電容堆疊包括由一或多個薄導電性延伸指形件形成並由一共形電容介電層包圍之第一電容板導體，及由一或多個包圍第一電容板導體與共形電容介電層之導電層形成的第二電容板導體。此外或者在替代型式中，多層堆疊電容結構可包括形成於第一下電容堆疊上之第二多層堆疊中的第二電容堆疊。第二電容堆疊可包括第三電容板導體，係由形成於第二多層堆疊中並且直接電氣連接於第一電容板導體之第二圓柱形儲存節點電極形 成；第二電容介電層，其包圍第二圓柱形儲存節點電極；及第四電容板導體，係由第二多層堆疊中之第二導電層形成且夾置於底與頂介電層之間及直接電氣連接於第二電容板導體，其中第二圓柱形儲存節點電極係由第二導電層包圍及延伸通過第二導電層。積體電路裝置也包括一形成於第一下電容堆疊下方之接觸墊，其係與圓柱形儲存節點呈歐姆接觸及藉由至少部分電容介電層隔離於導電層。在此多層電容結構中，導電層可夾置於一底介電層與一作為蝕刻停止層之頂介電層之間，以保護第二電容板導體之導電層免於在蝕刻製程期間曝露，及其可包括一由不同於頂介電層者之材料形成於頂介電層上之第二介電層，其中圓柱形儲存節點電極延伸通過頂介電層以突出至導電層上方，但是並未延伸通過第二介電層。
在另一形式中，其提供一種半導體裝置及相關製造方法。在揭露之方法中，一或多個主動電路形成於一半導體基板中，其連接於一研磨介電層中所形成之至少第一導電接觸結構。此外，一多層堆疊形成於研磨介電層上，其包括一夾置於一底介電層與一頂介電性蝕刻停止層之間的導電層，以形成第一電容板導體。在選擇之實施例中，多層堆疊係藉由沈積一層氧化矽於研磨介電層上以作為底介電層，沈積一摻雜之多晶矽或矽化物層於氧化矽層上以作為導電層，及沈積一層氮化矽於導電層上以作為頂介電性蝕刻停止層而形成。第一開口選擇性蝕刻於多層堆疊中，以曝露第一導電接觸結構。欲選擇性蝕刻多層堆疊 中之第一開口時，一圖案化蝕刻遮罩可形成於多層堆疊上，以界定第一導電接觸結構上方之一蝕刻孔，及一或多個各向異性蝕刻製程適當使用圖案化蝕刻遮罩施加，以選擇性去除蝕刻孔下方之部分多層堆疊，藉以在多層堆疊中形成具有大致垂直方向側壁表面之第一開口。在第一開口中，一電容介電層形成以共形塗布第一開口之底部及側壁表面。在選擇之實施例中，電容介電層可以藉由沈積作為氧化矽、氮化矽、或高k介電材料之共形層，以形成一覆蓋第一開口之底部及側壁表面的薄連續狀電容介電層。此外，一圓柱形第二電容板導體形成於電容介電層上，以填充第一開口。欲形成圓柱形第二電容板導體時，第一共形導電板層可沈積於第一開口之底部及側壁表面上所形成之電容介電層上，接著藉由施加一或多個各向異性蝕刻製程，以自第一開口之底部及自頂介電性蝕刻停止層去除部分之第一共形導電板層及電容介電層，藉以曝露第一導電接觸結構。隨後，第二導電板層可沈積以填充第一開口並形成圓柱形第二電容板導體歐姆接觸第一導電接觸結構，及一或多個蝕刻或拋光步驟可施加用於研磨第二導電板層，直到其與頂介電性蝕刻停止層之上表面大致同平面。形成後，圓柱形第二電容板導體與電容介電層係由導電層包圍且延伸於導電層上方及延伸通過頂介電性蝕刻停止層，以形成一下電容堆疊。所揭露之方法也可以形成一頂電容堆疊於下電容堆疊上。欲形成頂電容堆疊時，第一介電層使用不同於頂介電性蝕刻停止層者之材料形成於多層 堆疊上；第二介電層使用不同於第一介電層者之材料形成於第一介電層上；第二開口選擇性蝕刻於第一及第二介電層中，以曝露圓柱形第二電容板導體，其使用頂介電性蝕刻停止層作為蝕刻停止層，以保護第一電容板導體；一導電板層形成於第二開口之底部及側壁表面上；第二介電層去除而留下至少部分之導電板層延伸於第一介電層上方；第二電容介電層形成共形塗布在延伸於第一介電層上方之部分導電板層之曝露表面；及一板電極層形成於第二電容介電層上；其中部分之導電板層及第二電容介電層係由板電極層包圍，以形成頂電容堆疊。在形成多層堆疊前，一接觸墊可形成於研磨之介電層中，且接觸墊定位供與圓柱形第二電容板導體歐姆接觸及藉由至少部分電容介電層以隔離於第一電容板導體。
在又一形式中，其揭露一種積體電路動態隨機存取記憶體電路及相關製造過程。積體電路動態隨機存取記憶體包括基板，其形成至少部分之動態隨機存取記憶體位元單元電路及電氣連接於此處之第一導電接觸結構。積體電路動態隨機存取記憶體亦包括一形成於基板上之多層互連堆疊，其包括一頂電容堆疊且形成於一下電容堆疊上。形成後，下電容堆疊包括第一電容板導體，其形成於一多層堆疊中，多層堆疊具有一夾置於底與頂介電層之間的導電層，其中導電層內之一開口界定導電層之一側壁表面。下電容堆疊也包括一相鄰於導電層之側壁表面的電容介電層。此外，下電容堆疊包括第二電容板導體，係由一 相鄰於電容介電層之圓柱形儲存節點電極形成，使得圓柱形儲存節點電極及電容介電層係由導電層包圍並延伸於導電層上方及延伸通過頂介電層。在選擇之實施例中，積體電路動態隨機存取記憶體電路也包括一形成於頂介電層上之平面形介電層，其具有不同於頂介電層者之材料，其中圓柱形儲存節點電極延伸通過頂介電層，以突出至導電層上方，但是並未延伸通過平面形介電層。在選擇之實施例中，頂電容堆疊包括形成於下電容堆疊上之第二多層堆疊中的第二電容堆疊。在這些實施例中，頂電容堆疊包括第三電容板導體，係由形成於第二多層堆疊中並且直接電氣連接於第二電容板導體之第二圓柱形儲存節點電極形成；第二電容介電層，其包圍第二圓柱形儲存節點電極；及第四電容板導體，係由第二多層堆疊中之第二導電層形成且夾置於底與頂介電層之間及直接電氣連接於第一電容板導體，其中第二圓柱形儲存節點電極係由第二導電層包圍及延伸通過第二導電層。在其他實施例中，頂電容堆疊包括形成於下電容堆疊上之第二多層堆疊中的第二電容堆疊。在此實施例中，頂電容堆疊包括第一電容板導體，係由一或多個薄導電性延伸結構形成，薄導電性延伸結構直接電氣連接於第一電容板導體並由一共形電容介電層包圍，及第二電容板導體，係由一或多個導電層形成，導電層直接電氣連接於第一電容板導體並包圍第一電容板導體與共形電容介電層。
儘管本文內揭露之示範性實施例是指不同的 嵌埋式電容結構及其製造方法，本發明不必然拘限於供揭示本發明之創新態樣的示範性實施例，其適用於廣泛之製程及/或結構。因此，上述特定實施例係供揭示而不應視為本發明之限制，習於此技者在熟知本文之效益後即可瞭解本發明可用不同但是等效之方式調整及實施。例如，下電容堆疊揭示成由第二金屬(M2)層形成，但是此電容堆疊也可以由第一金屬(M1)層或任意所需之金屬層形成。而且儘管主動電路區揭示在一嵌埋式動態隨機存取記憶體電路中有簡化之電晶體裝置，其僅為了說明方便而非拘限，習於此技者可以瞭解本文內所述之原理適用於其他裝置及電路。再者，所述諸層及開口之厚度、深度、及其他維度可以從揭露之範圍或數值導出。此外，說明及請求項中所用之相對位置等項目(若有的話)在適當情況下可以互換，以致使文內所述之本發明實施例例如可以在文內所揭示及揭述者以外之方位中操作。在此使用之「耦合」一詞定義成在電氣性或非電氣性情況中直接或間接地連接。據此，上述說明並非用來侷限本發明於所載之特定形式，相反地，其應將諸此替代型式、調整及等效技術涵蓋在文後申請專利範圍所界定之本發明精神與範疇內，所以習於此技者應該瞭解到，在不脫離本發明廣義之精神與範疇下，仍可達成許多變化、替換及替代型式。
許多效益、其他優點、及問題的解決方式已相關於特定實施例揭述於上。惟，諸效益、優點、問題解決方式、及可令諸效益、優點、或解決方式發生或變得明 確之任意元件不應解釋成任意或所有請求項之關鍵、必要、或主要特性或元件。在此使用之「包含」、「含有」或其任意其他變化等詞之目的在涵蓋非排他之包容性，使得包含一串列元件之製程、方法、物件、或裝置所包括的不僅是這些元件，而是可包括未列示或此等製程、方法、物件、或裝置固有之其他元件。
1‧‧‧半導體裝置
100‧‧‧基板
101‧‧‧前端結構
102‧‧‧電容下堆疊
103‧‧‧電容上堆疊
105‧‧‧閘極堆疊
106‧‧‧閘極堆疊
110‧‧‧自對準源極/汲極區
111‧‧‧自對準源極/汲極區
112‧‧‧自對準源極/汲極區
114‧‧‧層間介電層
116A/B‧‧‧嵌埋式接觸件
116C‧‧‧中央接觸通孔
118‧‧‧位元線導體
120‧‧‧層間介電層
121‧‧‧障壁金屬層
122‧‧‧金屬層
124‧‧‧底介電層
125‧‧‧導電板層
126‧‧‧頂介電層
130A/B‧‧‧共形電容介電膜
132A/B‧‧‧圓柱形儲存節點電極
134A/B‧‧‧導電層
136‧‧‧介電層
142A/B‧‧‧薄導電性延伸結構
144A/B‧‧‧共形電容介電層
146‧‧‧共同板電極
146A/B‧‧‧上電極
150A,150B‧‧‧電容

Claims (20)

  1. 一種積體電路裝置，包含：半導體基板，包含一或多個主動電路及至少一第一導電接觸結構；及多層堆疊電容結構，形成於該半導體基板上且包含形成於多層堆疊中之第一下電容堆疊，包含：第一電容板導體，係由該多層堆疊中形成之圓柱形儲存節點電極所形成；電容介電層，包圍該圓柱形儲存節點電極；及第二電容板導體，係由該多層堆疊中之導電層所形成且夾置於底與頂介電層之間，其中該圓柱形儲存節點電極係由該導電層包圍且延伸通過該導電層。
  2. 如申請專利範圍第1項之積體電路裝置，其中該一或多個主動電路包含嵌埋式動態隨機存取記憶體電路。
  3. 如申請專利範圍第1項之積體電路裝置，其中由該圓柱形儲存節點形成之該第一電容板導體直接電氣連接於該第一導電接觸結構，以形成用於嵌埋式動態隨機存取記憶體單元之儲存節點。
  4. 如申請專利範圍第1項之積體電路裝置，其中該多層堆疊電容結構包含形成於該第一下電容堆疊上之頂電容堆疊，該頂電容堆疊包含：第一電容板導體，係由一或多個薄導電性延伸指形件形成並由共形電容介電層包圍；及 第二電容板導體，係由一或多個包圍該第一電容板導體與該共形電容介電層之導電層形成。
  5. 如申請專利範圍第1項之積體電路裝置，其中該多層堆疊電容結構包含形成於該第一下電容堆疊上之該第二多層堆疊中的第二電容堆疊，該第二電容堆疊包含：第三電容板導體，係由形成於該第二多層堆疊中並直接電氣連接於該第一電容板導體之第二圓柱形儲存節點電極形成；第二電容介電層，包圍該第二圓柱形儲存節點電極；及第四電容板導體，係由該第二多層堆疊中之第二導電層形成且夾置於底與頂介電層之間及直接電氣連接於該第二電容板導體，其中該第二圓柱形儲存節點電極係由該第二導電層包圍及延伸通過該第二導電層。
  6. 如申請專利範圍第1項之積體電路裝置，其中形成於該多層堆疊中之該圓柱形儲存節點電極包含形成於該電容介電層之內側壁表面上的第一保護導電層及形成填入該第一保護導電層之間的第二導電層。
  7. 如申請專利範圍第1項之積體電路裝置，進一步包含形成於該第一下電容堆疊下方之接觸墊，係與該圓柱形儲存節點呈歐姆接觸及藉由至少部分之該電容介電層隔離於該導電層。
  8. 如申請專利範圍第1項之積體電路裝置，其中該導 電層夾置於底介電層與作為蝕刻停止層之頂介電層之間，以保護該第二電容板導體之該導電層免於在蝕刻製程期間曝露。
  9. 如申請專利範圍第8項之積體電路裝置，進一步包含：第二介電層，係由不同於該頂介電層者之材料形成於該頂介電層上；其中該圓柱形儲存節點電極延伸通過該頂介電層以突出至該導電層上方，但是並未延伸通過該第二介電層。
  10. 一種用於形成半導體裝置之方法，包含：形成一或多個主動電路於半導體基板中，其連接於在研磨介電層中所形成之至少第一導電接觸結構；形成多層堆疊於該研磨介電層上，其包含夾置於底介電層與頂介電性蝕刻停止層之間的導電層，以形成第一電容板導體；選擇性蝕刻第一開口於該多層堆疊中，以曝露該第一導電接觸結構；形成電容介電層以共形塗布該第一開口之底部及側壁表面；及形成圓柱形第二電容板導體於該電容介電層上，以填充該第一開口；其中該圓柱形第二電容板導體與該電容介電層係由該導電層包圍且延伸於該導電層上方及延伸通過該頂介電性蝕刻停止層，以形成下電容堆疊。
  11. 如申請專利範圍第10項之方法，其中形成該多層堆疊包含：沈積一層氧化矽於該研磨介電層上以作為底介電層；沈積摻雜之多晶矽或矽化物層於該氧化矽層上以作為該導電層；及沈積一層氮化矽於該導電層上以作為該頂介電性蝕刻停止層。
  12. 如申請專利範圍第10項之方法，其中選擇性蝕刻該第一開口於該多層堆疊中包含：形成圖案化蝕刻遮罩於該多層堆疊上，以界定該第一導電接觸結構上方之蝕刻孔；及適當使用圖案化蝕刻遮罩施加一或多個各向異性蝕刻製程，以選擇性去除該蝕刻孔下方之部分之該多層堆疊，藉以在該多層堆疊中形成具有大致垂直方向側壁表面之該第一開口。
  13. 如申請專利範圍第10項之方法，其中形成該電容介電層包含沈積作為氧化矽、氮化矽、或高k介電材料之共形層，以形成覆蓋該第一開口之底部及側壁表面的薄連續狀電容介電層。
  14. 如申請專利範圍第10項之方法，其中形成該圓柱形第二電容板導體包含：沈積第一共形導電板層於該第一開口之底部及側壁表面上所形成之該電容介電層上；施加一或多個各向異性蝕刻製程，以自該第一開口之 底部及自該頂介電性蝕刻停止層去除部分之該第一共形導電板層及該電容介電層，藉以曝露該第一導電接觸結構；沈積第二導電板層以填充該第一開口並形成該圓柱形第二電容板導體歐姆接觸該第一導電接觸結構；及施加一或多個蝕刻或拋光步驟以研磨該第二導電板層，直到其與該頂介電性蝕刻停止層之上表面大致同平面。
  15. 如申請專利範圍第10項之方法，進一步包含形成頂電容堆疊於該下電容堆疊上，其藉由：使用不同於該頂介電性蝕刻停止層者之材料形成第一介電層於該多層堆疊上；使用不同於該第一介電層者之材料形成第二介電層於該第一介電層上；選擇性蝕刻第二開口於該第一及該第二介電層中，以曝露該圓柱形第二電容板導體，其使用該頂介電性蝕刻停止層作為蝕刻停止層，以保護該第一電容板導體；形成導電板層於該第二開口之底部及側壁表面上；去除該第二介電層而留下至少部分之該導電板層延伸於該第一介電層上方；形成第二電容介電層以共形塗布在延伸於該第一介電層上方之部分之該導電板層之曝露表面；及形成板電極層於該第二電容介電層上；其中部分之該導電板層及該第二電容介電層係由該板電極層包圍，以形成該頂電容堆疊。
  16. 如申請專利範圍第10項之方法，進一步包含在形成該多層堆疊前，形成接觸墊於該研磨之介電層中，其中該接觸墊定位供與該圓柱形第二電容板導體歐姆接觸及藉由至少部分之該電容介電層以隔離於該第一電容板導體。
  17. 一種積體電路動態隨機存取記憶體(DRAM)電路，包含：基板，形成至少部分之動態隨機存取記憶體位元單元電路及電氣連接於此處之第一導電接觸結構；及多層互連堆疊，形成於該基板上，包含形成於下電容堆疊上之頂電容堆疊，該下電容堆疊包含：第一電容板導體，形成於該多層堆疊中，該多層堆疊具有夾置於底與頂介電層之間的導電層，其中該導電層內之開口界定該導電層之側壁表面，電容介電層，相鄰於該導電層之側壁表面；及第二電容板導體，係由相鄰於該電容介電層之圓柱形儲存節點電極形成，使得該圓柱形儲存節點電極及該電容介電層由該導電層包圍並延伸於該導電層上方及延伸通過該頂介電層。
  18. 如申請專利範圍第17項之積體電路動態隨機存取記憶體電路，進一步包含：平面形介電層，形成於該頂介電層上，具有不同於該頂介電層者之材料，其中該圓柱形儲存節點電極延伸通過該頂介電層，以突出至該導電層上方，但是並未延伸通過該平面形介電層。
  19. 如申請專利範圍第17項之積體電路動態隨機存取記憶體電路，其中該頂電容堆疊包含形成於該下電容堆疊上之第二多層堆疊中的第二電容堆疊，該頂電容堆疊包含：第三電容板導體，係由形成於該第二多層堆疊中並直接電氣連接於該第二電容板導體之第二圓柱形儲存節點電極形成；第二電容介電層，包圍該第二圓柱形儲存節點電極；及第四電容板導體，係由該第二多層堆疊中之第二導電層形成且夾置於底與頂介電層之間及直接電氣連接於該第一電容板導體，其中該第二圓柱形儲存節點電極係由該第二導電層包圍及延伸通過該第二導電層。
  20. 如申請專利範圍第17項之積體電路動態隨機存取記憶體電路，其中該頂電容堆疊包含形成於該下電容堆疊上之第二多層堆疊中的第二電容堆疊，該頂電容堆疊包含：第一電容板導體，係由一或多個薄導電性延伸結構形成，該薄導電性延伸結構直接電氣連接於該第二電容板導體並由共形電容介電層包圍；及第二電容板導體，係由一或多個導電層形成，該導電層直接電氣連接於該第一電容板導體並包圍該第一電容板導體與該共形電容介電層。
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