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KR102378401B1 - 절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법 - Google Patents

절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법 Download PDF

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KR102378401B1
KR102378401B1 KR1020207009769A KR20207009769A KR102378401B1 KR 102378401 B1 KR102378401 B1 KR 102378401B1 KR 1020207009769 A KR1020207009769 A KR 1020207009769A KR 20207009769 A KR20207009769 A KR 20207009769A KR 102378401 B1 KR102378401 B1 KR 102378401B1
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forming
electrode
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transistor
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두라이 비샤크 니르말 라마스와미
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마이크론 테크놀로지, 인크
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Abstract

메모리 어레이는 절연 재료 및 메모리 셀의 수직으로 교대되는 층들을 포함한다. 메모리 셀들은 개별적으로 트랜지스터 및 커패시터를 포함한다. 커패시터는 트랜지스터의 소스/드레인 영역에 전기적으로 결합된 제1 전극을 포함한다. 제1 전극은 직선 수평 단면의 고리 및 제1 전극 고리의 반경 방향 내측에 있는 커패시터 절연체를 포함한다. 제2 전극은 커패시터 절연체의 반경 방향 내측에 있다. 커패시터 전극 구조는 수직으로 교대되는 층들을 통해 높게 연장된다. 개별 커패시터들의 개별 제2 전극들은 높게 연장되는 커패시터 전극 구조에 전기적으로 결합된다. 감지 라인은 상이한 메모리 셀 층들에 있는 다수의 트랜지스터들의 다른 소스/드레인 영역에 전기적으로 결합된다. 방법을 포함하는 추가 실시 예 및 양태가 개시된다.

Description

절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법
본원에 개시된 실시 예는 절연 재료와 메모리 셀들의 수직으로 교대되는 층들(tiers)을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법에 관한 것이다.
메모리는 집적 회로의 한 유형이며, 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이(array)들로 제조될 수 있다. 메모리 셀들은 디지트(digit)라인(비트 라인들, 데이터 라인들, 또는 감지 라인들이라고도 함) 및 액세스(access) 라인들(워드 라인들이라고도 함)을 이용하여 기록하거나 판독할 수 있다. 감지 라인들은 어레이의 컬럼들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있으며, 액세스 라인들은 어레이의 로우들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있다. 각각의 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성, 반 휘발성 또는 비 휘발성 일 수 있다. 비 휘발성 메모리 셀들은 전력이 없는 상태에서 장시간 데이터를 저장할 수 있다. 비 휘발성 메모리는 통상적으로 적어도 약 10 년의 보존 시간(retention time)을 갖는 메모리로 지정된다. 휘발성 메모리가 소실되므로, 데이터 저장을 유지하기 위해 리프레시/재기록 된다. 휘발성 메모리의 보존 시간은 밀리 초 이하일 수 있다. 여하튼, 메모리 셀들은 적어도 2 개의 상이한 선택 가능 상태들에서 메모리를 유지 또는 저장하도록 구성된다. 2 진법 시스템에서, 그 상태들은 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀들은 2 개 이상의 레벨들 또는 정보 상태들을 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 한 유형의 전자 부품이다. 커패시터는 전기 절연 재료에 의해 분리된 2 개의 전기 도전체들을 갖는다. 전기장으로서의 에너지는 그러한 재료 내에 정전기적으로 저장될 수 있다. 장(field)을 저장하는 절연체 재료의 구성에 따라 휘발성 또는 비 휘발성일 것이다. 예를 들어, SiO2만을 포함하는 커패시터 절연체 재료는 휘발성일 것이다. 비 휘발성 커패시터의 한 유형은 절연 재료의 적어도 일부로서 강유전성 재료를 갖는 강유전성 커패시터다. 강유전성 재료들은 2 개의 안정된 분극 상태(polarized state)들을 갖는 것을 특징으로 하며, 이에 따라 커패시터 및/또는 메모리 셀의 프로그래밍 가능한 재료를 포함할 수 있다. 강유전성 재료의 분극 상태는 적절한 프로그래밍 전압들에 의해 변경될 수 있고, 프로그래밍 전압의 제거 후에 유지된다(적어도 한 시간 동안). 각각의 분극 상태는 서로 다른 전하 저장 커패시턴스를 가지며, 이상적으로 반전될 필요가 있을 때까지 분극 상태를 반전시키지 않고 메모리 상태를 기록(즉, 저장) 및 판독하기 위해 이상적으로 사용될 수 있다. 덜 바람직한 것은, 강유전성 커패시터를 갖는 일부 메모리에서, 메모리 상태를 판독하는 동작은 분극을 반전 시킬 수 있다. 따라서, 분극 상태를 결정할 때, 메모리 셀의 재기록이 수행되어 결정 직후에 메모리 셀을 프리리드(preread) 상태로 놓는다. 그럼에도 불구하고, 강유전성 커패시터를 내장한 메모리 셀은 커패시터의 일부를 형성하는 강유전성 재료의 쌍안정(bi-stable)의 특성들로 인해 비 휘발성이다. 강유전성 재료들 이외의 프로그래밍 가능한 재료들은 커패시터를 비 휘발성으로 되게하기 위해 커패시터 절연체로서 사용될 수 있다.
전계 효과 트랜지스터(field effect transistor)는 메모리 셀에 사용될 수 있는 전자 부품의 한 유형이다. 이 트랜지스터들은 그 사이에 반도체 채널 영역을 갖는 한 쌍의 도전성 소스/드레인 영역들을 포함한다. 도전성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 그로부터 분리된다. 게이트에 적절한 전압을 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나에서 다른 영역으로 전류가 흐르게 된다. 게이트로부터 전압이 제거되면, 전류가 채널 영역을 통해 흐르는 것이 크게 방지된다. 전계 효과 트랜지스터는 또한 추가적인 구조, 예를 들어 게이트 절연체와 도전성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그램 가능한 전하 저장/트랩 영역들을 포함할 수 있다.
일 유형의 트랜지스터는 강유전체 전계 효과 트랜지스터(FeFET)이며, 여기서 게이트 구조(예를 들어, 게이트 절연체)의 적어도 일부는 강유전성 재료를 포함한다. 전계 효과 트랜지스터들에서 강유전성 재료의 2 개의 상이한 분극 상태들은 트랜지스터에 대한 상이한 임계 전압(Vt) 또는 선택된 동작 전압에 대한 상이한 채널 도전성에 의해 특징될 수 있다. 또한, 강유전성 재료의 분극 상태는 적절한 프로그래밍 전압들의 인가에 의해 변경될 수 있으며, 이는 높은 채널 전도도 또는 낮은 채널 전도도 중 하나를 초래한다. 강유전체 분극 상태에 의해 유발된 높고 낮은 전도도는 게이트 프로그래밍 전압이 제거된 후에도 유지된다(적어도 한 시간 동안). 강유전체 분극을 방해하지 않는 작은 드레인 전압을 적용하여 채널의 상태를 판독할 수 있다. 강유전성 재료들 이외의 프로그래밍 가능한 재료들은 트랜지스터를 비 휘발성으로 만들기 위해 게이트 절연체로서 사용될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 어레이를 포함하는 기판 단편(substrate fragment)의 개략적 단면도이다.
도 2는 도 1의 라인 2-2을 따라 취한 단면도이다.
도 3은 도 1의 라인 3-3을 따라 취한 단면도이다.
도4는 도1-3에 의에 도시된 선행(predecessor) 기판의 개략적인 사시도이다.
도 5는 도 4에 도시된 것에 후속하는 처리 단계에서의 도 4에 기판의 단면도이다.
도 6은 도 5의 라인 6-6을 따라 취한 단면도이다.
도 7은 도 5의 라인 7-7을 따라 취한 단면도이다.
도 8은 도 5에 도시된 것에 후속하는 처리 단계에서의 도 5 기판의 단면도이다.
도 9는 도 8의 라인 9-9을 따라 취한 단면도이다.
도 10은 도 8의 라인 10-10을 따라 취한 단면도이다.
도 11은 도 8에 도시된 것에 후속하는 처리 단계에서의 도 8 기판의 단면도이다.
도 12는도 11의 라인 12-12를 따라 취한 단면도이다.
도 13는 도 11의 라인 13-13을 따라 취한 단면도이다.
도 14는 도 11에 도시된 것에 후속하는 처리 단계에서의 도 11 기판의 단면도이다.
도 15는 도 14의 라인 15-15을 따라 취한 단면도이다.
도 16은 도 14의 16-16 선을 따라 취한 단면도이다.
도 17은 도 14에 도시된 것에 후속하는 처리 단계에서의 도 14 기판의 단면도이다.
도 18은 도 17의 라인 18-18을 따라 취한 단면도이다.
도 19는 도 17의 라인 19-19를 따라 취한 단면도이다.
도 20은 도 17에 도시된 것에 후속하는 처리 단계에서의 도 17 기판의 단면도이다.
도 21은 도 20의 라인 21-21을 따라 취한 단면도이다.
도 22는 도 20의 라인 22-22를 따라 취한 단면도이다.
도 23은 도 20에 도시된 것에 후속하는 처리 단계에서의 도 20 기판의 단면도이다.
도 24는 도 23의 라인 24-24을 따라 취한 단면도이다.
도 25는 도 23의 라인 25-25을 따라 취한 단면도이다.
도 26은 도 23에 도시된 것에 후속하는 처리 단계에서의 도 23 기판의 단면도이다.
도 27은 도 26의 라인 27-27을 따라 취한 단면도이다.
도 28은 도 26의 라인 28-28을 따라 취한 단면도이다.
본 발명의 실시 예들은 메모리 어레이들 및 상기 메모리 어레이들을 형성하는 방법들을 포함한다. 예시적인 메모리 어레이의 제1 예시적인 구조적 실시 예가 도 1 내지 도 3을 참조하여 도시되고 설명된다. 이는 베이스 기판(11)에 대해 제조된 메모리 어레이(10)를 포함하는 기판 구조 또는 건축물(8)을 포함한다. 예시적인 베이스 기판(11)은 도전성/도전체/도전성의(즉, 본원에서 전기적으로), 반도전성의/반도체/반도전체의, 및 절연성/절연체/절연체의(즉, 본원에서 전기적으로) 재료들 중 어느 하나 이상을 포함할 수 있다. 베이스 기판(11) 위에 다양한 재료들이 높게 형성되어 있다. 재료들은 도 1 내지 도 3의 도시된 재료들의 일측에, 높게 안쪽으로, 또는 높게 바깥쪽으로 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성 요소는 베이스 기판(11) 위, 주위 또는 내부에 제공될 수 있다. 메모리 어레이 내의 구성 요소를 동작시키기 위한 제어 및/또는 다른 주변 회로는 또한 제조될 수 있으며, 메모리 어레이 또는 서브 어레이 내에 전체적으로 또는 부분적으로 존재하거나 아닐 수 있다. 또한, 다수의 서브 어레이들이 역시 독립적으로, 동시에 또는 서로에 대해 제조 및 동작될 수도 있다. 본원에서 사용된 "서브어레이"는 어레이로 간주될 수도 있다.
구조(8)은 각각 절연 재료(16) (예를 들어, 200Å 내지 600Å의 두께의 질화규소들 및/또는 도핑되거나 도핑되지 않은 이산화 규소를 포함하거나, 이로 구성되거나 본질적으로 구성된)와 메모리 셀들(19)의 수직으로 교대되는 층들(12 및 14)을 각각 포함한다. 일부 실시 예들에서, 층들(14)은 트랜지스터 층들(14)로 간주될 수 있다. 메모리 셀 층들(14)는 절연 재료 층들(12)의 두께와 동일하거나 상이한 두께 일 수 있으며, 상이한 보다 큰 두께가 도시되어 있다(예를 들어, 500Å 내지 1,500Å). 구조(8)은 8 개의 수직 교대 층들(12 및 14)을 갖는 것으로 도시되어 있지만, 더 적거나 더 많게(예를 들어, 수십, 수백 등) 형성될 수 있다. 따라서, 더 많은 층들(12 및 14)이 도시된 층들 아래와 베이스 기판(11) 위에 있을 수 있고 및/또는 더 많은 층들(12 및 14)이 도시된 층들 위에 있을 수 있다. 층들(14)은 각각 활성 영역(대개 적절하게 도핑된 반도체 재료)과 절연 재료(13)(예를 들어, 절연 재료(16)가 실리콘 질화물 또는 실리콘 이산화물 중 하나인 다른 실리콘 질화물 또는 실리콘 이산화물)의 수평 교대 라인들(7 및 9)을 포함한다.
메모리 셀들(19)은 트랜지스터(25) 및 커패시터(34)를 개별적으로 포함한다. 트랜지스터(25)는 그 사이에 배치된 채널 영역(24)(예를 들어, 폴리 실리콘과 같은 도핑된 반도체 재료이지만 본질적으로 도전성이 아닌)을 갖는 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역(22)(예를 들어, 각각 폴리 실리콘과 같은 도전성으로 도핑된 반도체 재료 또는 폴리 실리콘과 같은 반도전성으로 도핑된 반도체 재료) 포함한다. 일부 실시 예들에서(도시되지는 않았지만), 도전성으로 도핑된 반도체 영역 및/또는 다른 반도체 영역(예를 들어, LDD 및/또는 광륜(halo)의 영역들)은 채널 영역(24)과 소스/드레인 영역들(20 및 22) 중 하나 또는 둘 모두 사이에 있을 수 있다. 예시적인 실시 예에서, 개별 활성 영역 라인들(7)은 제1 소스/드레인 영역(20), 제2 소스/드레인 영역(22) 및 채널 영역(24)을 포함한다.
게이트(26)(예를 들어, 하나 또는 하나 이상의 원소 금속, 둘 또는 둘 이상의 요소들의 혼합물 또는 합금, 도전성 금속 화합물들 및 도전성으로 도핑된 반도체 재료들)은 작동적으로 근접한 채널 영역(24)이다. 구체적으로, 도시된 예에서, 게이트 절연체 재료(28)(예를 들어, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물, 다른 높은 k 절연체 재료 및/또는 강유전체 재료)는 게이트(26)와 채널 영역(24) 사이에 있다. 도시된 바와 같은 게이트(26)는 액세스 라인을 따라 다수의 게이트들(26)을 상호 연결하는 수평 길이 방향으로 길게 연장된 액세스 라인(27)의 일부를 포함할 수 있다.
채널 영역(24)의 적어도 일부는 제1 소스/드레인 영역(20)과 제2 소스/드레인 영역(22) 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 도시된 예시적인 실시 예에서, 모든 채널 영역(24)은 그를 통한 수평 전류 흐름을 위해 수평으로 배향된다. 그럼에도 불구하고, 적절한 전압이 게이트(26)에 인가될 때, 전류가 소스/드레인 영역들(20 및 22) 사이에 흐를 수 있도록 도전성 채널이 게이트 영역(24)내에서 게이트 절연 재료(28)에 인접 형성될 수 있다.
커패시터(34)는 그들 사이에 커패시터 절연체(50)(예를 들어, 이산화 규소, 질화규소, 산화 하프늄, 기타 높은 k 절연체 재료 및/또는 강유전체 재료)를 갖는 한 쌍의 전극들, 예를 들어 제1 전극(46) 및 제2 전극(48)(예를 들어, 각각 도전성으로 도핑된 반도체 재료 및/또는 금속 재료)을 포함한다. 제1 전극(46)은, 일 실시 예에서 전기적으로 직접, 트랜지스터(25)의 제1 소스/드레인 영역(20)에 결합된다. 추가로, 일 실시 예에서, 제1 전극(46)은 직선 수평 단면(예를 들어, 도2에 도시된 단면)에서 고리(annulus)(41)을 포함한다. 커패시터 절연체(50)는 제1 전극 고리(41)의 반경 방향 내측에 있으며, 하나의 실시 예에서 수직으로 교대되는 층들(12 및 14)을 통해 높게 연장되며, 이에 관계 없이 하나의 실시 예에서 직선 수평 단면(예를 들어, 도2에서 보여지는 단면)에서 고리(43)를 포함한다. 제2 전극(48)은 커패시터 절연체(50)의 반경 방향 내측에 있으며, 일 실시 예에서 도시된 바와 같이 직선 수평 단면에서 환형이 아니다.
커패시터-전극 구조(52)(예를 들어, 속이찬 또는 중공의 기둥, 속이찬 또는 중공의 벽 등)는 높게 연장되는 커패시터 전극 구조(52)에 전기적으로 연결되는, 일 실시 예에서 직접 전기적으로 연결되는, 다른 메모리 셀 층들(14)에 있는 개별 커패시터들(34)의 개별 제2 전극들(48)과 함께 수직으로 교대되는 층들(12 및 14)을 통해 높게 연장된다. 일 실시 예에서 및 도시된 바와 같이, 개별 커패시터들(34)의 제2 전극(48)은 높게 연장되는 커패시터 전극 구조(52)의 일부를 포함한다. 일 실시 예에서, 도시된 바와 같이, 커패시터 전극 구조(52)는 직선 수평 단면에서 환형이 아니며, 일 실시 예에서 수직으로 또는 수직의 10° 내에서 연장된다. 커패시터 전극 구조(52)를 위한 예시적인 재료는 금속 재료들 및 도전성으로 도핑된 반도체 재료들이다. 일 실시 예에서, 도시된 바와 같이, 커패시터 전극 구조(52)는 구조(52)/기둥(55)에 대해 원주로 수용되는 커패시터 절연체(50)를 갖는 기둥(55)을 포함한다. 일 실시 예에서, 단지 예시로서, 이는 어레이 내의 상이한 메모리 셀 층들(14)에 있는 다수의 커패시터들(34)의 제2 커패시터 전극들(48)이 어떻게 서로 전기적으로 결합되는지를 보여주는 일례이다. 일 실시 예에서 그리고 도시된 바와 같이, 커패시터 전극 구조(52)는 수직으로 교대되는 층들(12 및 14) 위 또는 아래(위가 도시됨)에 있는 수평으로 신장된 커패시터 전극 구물(29)(예를 들어, 라인 또는 플레이트)에 직접 전기적으로 결합된다. 일 실시 예에서, 구조(들)(29)는 어레이 내의 모든 제2 전극들(48)을 직접 전기적으로 연결할 수 있다.
감지 라인은 상이한 메모리 셀 층들(14)에 있는 개별 트랜지스터들의 다수의 제2 소스/ 드레인 영역들에 전기적으로 연결, 일 실시 예에서 직접 전기적으로 연결된다. 일 실시 예에서 그리고 도시된 바와 같이, 감지 라인 구조(56)(예를 들어, 속이찬 도는 중공의 기둥, 속이찬 또는 중공의 벽 등)는 전기적으로 연결되는, 일 실시 예에서 직접 전기적으로 연결되는 상이한 메모리 셀 층들(14)에 있는 개별 트랜지스터들(25)의 개별 제2 소스/드레인 영역들(22)을 갖는 수직으로 교대되는 층들(12및14)을 통해 높게 연장된다. 일 실시 예에서 그리고 도시된 바와 같이, 감지 라인 구조(56)는 수직으로 또는 수직의 10° 내에서 연장된다. 일 실시 예에서, 도시된 바와 같이, 감지 라인 구조(56)는 기둥(59)을 포함한다. 일 실시 예에서 그리고 도시된 바와 같이, 감지 라인 구조(56)는 주변 도전성으로 도핑된 반도체 재료(58) (예를 들어, 폴리 실리콘) 및 중심 금속 재료 코어(60) (예를 들어, TiN 및/또는 W)를 포함한다. 일 실시 예에서, 감지 라인 구조(56)는 수직으로 교대되는 층들(12와 14)보다 위 또는 아래에 있는(위에 있는 것으로 도시) 수평 길이 방향의 긴 감지 라인(57)에 직접 전기적으로 결합된다. 예시적인 실시 예에서, 구조(29) 및 감지 라인(57)은 모두 층들(12및14) 위에 있다. 이것은 반대로 되거나 또는 하나는 층들(12및14)보다 위에 있고 다른 하나는 아래에 있을 수 있다.
본 발명의 일부 실시 예는 절연 재료(예를 들어, 16) 및 메모리 셀들(예를 들어, 19) 각각이 수직으로 교대되는 층들(예를 들어, 12,14)을 포함하는 메모리 어레이(예를 들어, 10)를 포함한다. 메모리 셀들은 개별적으로 트랜지스터(예를 들어, 25)및 커패시터(예를 들어, 34)를 포함한다. 커패시터는 트랜지스터의 소스/드레인 영역(예를 들어, 20)에 전기적으로 연결된 제1 전극(예를 들어, 46)을 포함한다. 제1 전극은 직선 수평 단면(예를 들어, 도 2에 도시된 단면)의 고리(예를 들어, 41)를 포함한다. 커패시터 절연체(예를 들어, 50)는 제1 전극 고리의 반경 방향 내측에 있다. 제2 전극(예를 들어, 48)은 커패시터 절연체의 반경 방향 내측이다. 커패시터 전극 구조(예를 들어, 52)는 수직으로 교대되는 층들을 통해 높게 연장된다. 개별 커패시터들의 개별 제2 전극들은 높게 연장된 커패시터 전극 구조에 전기적으로 결합된다. 감지 라인(예를 들어, 56)은 상이한 메모리 셀 층들에 있는 다수의 커패시터들의 다른 소스/드레인 영역들(예를 들어, 22)에 전기적으로 연결된다.
상기 예시적인 구조들은 임의의 기존 또는 아직 개발되지 않은 기술들에 의해 제조될 수 있다. 또한, 본 발명의 실시 예는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀들을 포함하는 메모리 어레이를 형성하는 방법을 포함한다. 이러한 방법들은 도 1 내지 3의 크게 완성된 회로 구성과 관련하여 상기에 기술되거나 도시된 구조적 속성을 갖거나 사용할 수 있고, 또는 그렇지 않을 수 있다. 또한, 본 발명의 양태는 본원에 개시된 그리고 제조방법과 무관하게 기술된 절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이를 포함한다. 여하튼, 도 1 내지 도 3에 도시된 실시 예를 제조하는 일 예시적 기술 및 본 발명의 방법 실시 예가 도 4 내지 도 28을 참조하여 기술된다. 전술 한 실시 예와 동일한 번호들은 선행 구조(들), 영역들 및 이들의 유사/전제 재료들에도 사용된다.
도 4내지 7을 참조하면, 예시적인 방법은 절연 재료(예를 들어, 16) 및 트랜지스터들(예를 들어, 25) 각각의 수직으로 교대되는 층들(예를 들어, 12,14)을 형성하는 단계를 포함한다. 트랜지스터들(25)의 층들(14)은 수평으로 교대되는 활성 영역 라인들(7)과 절연 재료 라인들(9)를 포함한다. 트랜지스터들(25)는 그 사이에 채널 영역(예를 들어, 24)을 갖는 제1 소스/드레인 영역들(예를 들어, 20) 및 제2 소스/드레인 영역들(예를 들어, 22)을 개별적으로 포함한다. 게이트(예를 들어, 26)는 채널 영역에 인접하여 작동 가능하다. 게이트는 액세스 라인을 따라 다수의 게이트들을 상호 연결하는 수평으로 길게 연장된 액세스 라인(예를 들어, 27)의 일부를 포함한다. 개별 활성 영역 라인들(7)은 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 채널 영역을 포함한다.
도 4는 명확성을 위해 절연 재료(16)이 없는 단일 트랜지스터 층(14)을 도시한다. 일 실시 예에서, 마스킹 단계(예를 들어, 사진 석판술 및/또는 전자빔 묘화, 이어서 동판화)는 바로 그 위에 있는 절연 재료 층(12)의 절연 재료(16)를 형성하기 전에 개별 트랜지스터 층들(14)을 패턴화하는데 사용된다. 피치 곱셈(pitch multiplication)이 사용될 수 있다. 여하튼, 일 실시 예에서 개별 트랜지스터 층들(14)의 제조 당 사용된 마스킹 단계들의 수는 총 두 개이며, 각 트랜지스터 층(14)에 대해 오직 두 개만 사용한다. 특히, 활성 영역 라인들(7) 및 절연 재료 라인들(9)을 형성하기 위해 하나의 마스킹 단계가 사용될 수 있다. 예를 들어, 이는 활성 영역 라인들(7)을 남기기 위해 반도체 재료가 감산적으로 패터닝되고 그 사이에 절연 재료(13)를 다시 증착하고 평탄화하여 이에 의해 자기 정렬 방식으로 절연 재료 라인들(9)을 형성하는 하나의 마스킹 단계를 사용하는 것을 포함할 수 있다. 다른 마스킹 단계는 액세스 라인들(27)의 형성을 위해(예를 들어, 감산적으로, 그리고 액세스 라인들(27)을 패터닝할 때 게이트 절연체(28)가 역시 패터닝되는지 여부에 관계없이) 사용된다. 하나 이상의 영역들(20, 22 및 24)의 적절한 도핑은 이전에, 이 방법의 이 시점에서, 또는 이후에 발생할 수 있다.
그 사이에 커패시터 절연체를 갖는 제1 및 제2 전극들을 개별적으로 포함하는 커패시터가 형성된다. 제1 전극은 개별 트랜지스터들의 개별 제1 소스/드레인 영역들에 전기적으로 연결, 일 실시 예에서 직접 전기적으로 연결된다. 어레이의 다수의 커패시터들의 제2 커패시터 전극들은 서로 전기적으로 연결, 일 실시 예에서 직접 전기적으로 연결된다. 이러한 실시 예의 일례는 도 8 내지 도25를 참조하여 설명된다.
도 8 내지 도 10을 참조하며, 개구들(91)은 도시된 바와 같이 다수의 층들(12 및 14)을 통해 높게 연장되도록 형성되었다. 예로서, 이는 적절한 마스킹 단계를 사용하고 피치 곱셈으로 또는 피치 곱셈 없이 형성될 수 있다. 다수의 개구들(91)이 도시되어 있지만, 설명은 단일 개구(91)와 관련된 제조와 관련하여 주로 진행된다. 여하튼, 일 실시 예에서 그리고 도시된 바와 같이, 개구(91)는 액세스 라인(27)을 형성 한 후에 형성된다.
도 11 내지 도 13을 참조하고 일 실시 예에서, 개구(91)에서, 트랜지스터 층(14)의 절연 재료 (13) 및 재료 영역들(20)은 개구 (91)를 넓히고 또는 방사상으로 확장하고 트랜지스터 층들(14)에서 환형 공극 공간(92)을 형성하기 위해 절연 층들(12)의 절연 재료 (16)에 대해 선택적으로 식각되었다. 개별 환형 공극 공간(92)은 개별적인 제1 소스/드레인 영역(20)으로 방사상으로 연장된다. 이는 단일 또는 하나 이상의 식각 단계들에서 수행될 수 있다. 절연 재료(13)이 이산화 규소인 경우에 사용될 수 있는 예시적인 식각 화학제는 희석된 HF이고 영역(20)의 재료가 원소형 실리콘을 포함하는 경우에 사용될 수 있는 예시적인 식각 화학제는 테트라메틸-암모늄 하이드록사이드이다.
도 14 내지 도 16을 참조하면, 도전성 재료(46)(예를 들어, TiN과 같은 금속 재료)는 이러한 개구의 측벽을 따라 개구(91)에 그리고 환형 공극 공간(92)에 형성되어, 예를 들어 도시된 바와 같은 공극 공간을 채우고 본질적으로 과충전 한다.
도 17 내지 도 19를 참조하면, 도전성 재료(46)는 개별적인 환형 제1 전극들(46)(예를 들어, 고리(41)를 개별적으로 포함함)을 형성하기 위해 환형 공극 공간(92) 내에 도전성 재료(46)를 남기기 위해 개구(91)의 측벽으로부터 제거되었다. 그러한 것은 예를 들어 적합한 건식 이방성 식각 또는 다른 노출된 재료에 대해 선택적으로 도전성 재료(46)의 시간적 습식 식각에 의해 수행될 수 있다. 이는, 일 실시 예에서 개구(91) 내에 개별 트랜지스터들(25)의 제1 소스/드레인 영역 (20)에 전기적으로 결합된, 직접 전기적으로 결합된, 제1 전극 (46)을 형성하는 하나의 예를 포함하고, 제1 전극 (46)은 개별 트랜지스터 층들(14)에서 넓어진 개구(91) 내에 고리(41)를 포함한다.
도 20 내지 도 22를 참조하면, 커패시터 절연체(예를 들어, 50)는 제1 전극 고리(41)의 반경 방향 내측으로 개구(91) 내에 형성된다. 일 실시 예에서, 도시된 바와 같이, 커패시터 절연체는 수직으로 교대되는 층들(12 및 14)을 통해 높게 연장되도록 형성된다.
일 실시 예에서, 커패시터 전극 구조(예를 들어, 도 23 내지 도 25의 52)는 커패시터 절연체(50)의 반경 방향 내측의 개구(91) 내에 형성되고 다수의 수직으로 교대되는 층들(12 및 14)을 통해 높게 연장된다. 높게 연장되는 커패시터 전극 구조(52)는 개별 커패시터들(34)의 제2 전극(48)을 포함한다. 일 실시 예에서 그리고 도시된 바와 같이, 커패시터 전극 구조(52)는 수직으로 교대되는 층들(12, 14)의 위 또는 아래(위에 있는 것이 도시됨)에 형성된 수평으로 연장된 커패시터 전극 구조(예를 들어, 라인 또는 플레이트로 29)에 직접 전기적으로 결합된다.
일 실시 예에서, 상이한 메모리 셀 층들에 있는 개별 트랜지스터들의 다수의 제2 소스/드레인 영역들에 전기적으로 연결된 감지 라인이 형성된다. 일 실시 예에서, 감지 라인 구조(예를 들어, 56)는 수직으로 교대되는 층들을 통해 높게 연장되도록 형성된다. 상이한 메모리 셀 층들에 있는 개별 트랜지스터들의 개별 제2 소스/드레인 영역들은 높게 연장되는 감지 라인 구조에 전기적으로 결합, 일 실시 예에서 직접 전기적으로 결합된다. 예를 들어, 도 26 내지 도 28은 추가적인 절연 재료(16) 층착 및 제2 소스/드레인 영역(22)을 포함하는 교대하는 층들(12 및 14)를 통한 개구(93)의 형성을 도시한다. 후속 처리는 예를 들어 감지 라인 구조 (56) 및 수직으로 교대되는 층들(12 및 14) 위에 그리고 수평으로 연장된 커패시터 전극 구조(29) 위에 있는 수평 길이 방향으로 연장된 감지 라인(57)을 포함하도록 도 1의 구조를 생성한다.
다른 실시 예들과 관련하여 본 명세서에 도시 및/또는 기술된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
달리 명시되지 않는 한 이 문서에서 "상승", "보다 높은", "위의", "아래의", "상부", "상단", "하부", "위", "아래", "아래", "밑", "위로" 및 " 아래로"는 일반적으로 수직 방향을 기준으로 한다. "수평"은 기본 기판 표면을 따른 일반적인 방향을 말하며(즉, 10도 이내), 제조 동안 기판이 처리되는 것에 대해 상대적일 수 있고, 수직은 일반적으로 그에 직교하는 방향이다. "정확하게 수평"은 기본 기판 표면을 따르는 방향이며(즉, 각도가 없음), 제조 동안 기판이 처리되는 것과 관련될 수 있다. 또한, 본원에 사용된 "수직"및 "수평"은 일반적으로 서로에 대해 수직 방향이며 3 차원 공간에서 기판의 배향과 무관하다. 또한, "높게 연장(elevationally-extending 및 extending elevationally)"은 정확히 수평으로부터 45 ° 이상 각도를 이루는 방향을 지칭한다. 또한, 전계 효과 트랜지스터에 대한 "높게 연장(extend(ing) elevationally 및 elevationally-extending)"은 전류가 소스/드레인 영역 사이에서 동작하는 트랜지스터 채널 길이의 방향을 참조한다. 바이폴라 접합 트랜지스터의 경우, "높게 연장(extend(ing) elevationally 및 elevationally-extending)"은 이미터와 컬렉터 사이에서 전류가 흐르는 베이스 길이의 방향을 기준으로 한다.
또한, "직접 위에" 및 "직접 아래에"는 서로에 대해 언급 된 2 개의 영역/재료 성분의 적어도 일부 측방향(가로) 오버랩을 필요로 한다. 또한, "직접"이 선행되지 않은 "위"의 사용은 다른 것보다 위에 언급된 영역/재료/구성 요소의 일부가 다른 것의 바깥쪽으로만 높게 있으면 된다(즉, 명시된 두 영역/재료/구성 요소의 측면 중첩이 있는지 여부에 관계없이). 유사하게, "직접"이 선행되지 않은 "아래"의 사용은 다른 영역 아래에 있는 언급된 영역/재료/구성 요소의 일부가 다른 것의 다른 부분의 높이에 있어야 한다는 것을 요구한다(즉, 명시된 두 영역/재료/구성 요소의 측면 중첩이 있는지 여부에 관계없이).
본 명세서에 기술된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 그와 상관없이 임의의 재료에 대해 연속적이거나 불연속적일 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 원자층 증착, 화학 기상 증착, 물리적 기상 증착, 에피택셜 성장, 확산 도핑 및 이온 주입이 예시인 임의의 적합하거나 아직 개발되지 않은 기술을 사용하여 형성될 수 있다.
또한, "두께" 그 자체(전의 방향성 형용사 없음)는 상이한 조성 또는 바로 인접한 영역의 가장 인접한 재료의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통한 평균 직선 거리로서 정의된다. 또한, 본 명세서에 기술된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 두께가 가변적인 경우, 두께는 달리 지시되지 않는 한 평균 두께를 지칭하며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 최소 두께 및 최대 두께를 가질 것이다. 본 명세서에서 사용된 바와 같이, "다른 조성물"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접 맞닿을 수 있는 2 개의 언급된 재료 또는 영역의 부분만이 화학적 및/또는 물리적으로 상이할 것을 요구한다. 명시된 두 재료 또는 영역이 서로 직접적으로 맞닿지 않으면, "다른 조성"은 단지 두 재료 또는 영역이 서로 균질하지 않은 경우 서로 가장 가까운 언급된 두 재료 또는 영역의 부분이 화학적 및/또는 물리적으로 상이할 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 물리적으로 접촉하는 것이 있을 때 다른 것에 "직접적으로 맞닿는다". 대조적으로, "직접" 앞에 있지 않은 "위", "상", "인접한", "따라" 및 "대해"는 "직접"에 대한 것뿐만 아니라 재료(들), 영역(들), 또는 구조(들)는 언급된 재료, 영역 또는 구조가 서로에 대해 물리적으로 접촉하지 않는 결과를 초래한다.
여기서, 영역-재료-구성 요소는 정상 동작에서 전류가 서로간에 지속적으로 흐를 수 있다면 서로에 대해 "전기적으로 결합"되고, 충분히 생성될 때 아원자 양 및/또는 음 전하의 이동에 의해 그렇게 한다. 다른 전자 구성 요소는 영역-재료-구성 요소 사이에 있고 전기적으로 결합될 수 있다. 대조적으로, 영역 재료-성분이 "직접 전기 결합된"것으로 언급 될 때, 직접적으로 결합된 영역-재료-구성 요소 사이에 개재 전자 구성 요소가 존재하지 않는다(예를 들어, 다이오드, 트랜지스터, 저항, 변환기, 스위치, 퓨즈 등 없음).
추가로, "금속 재료"은 원소 금속, 둘 이상의 원소 금속의 혼합물 또는 합금, 및 임의의 도전성 금속 화합물 중 임의의 하나 또는 조합이다.
이 문서에서, 선택적 식각 또는 제거는 하나 이상의 재료가 2.0:1 이상의 속도로 다른 언급된 재료에 대해 제거되는 식각 또는 제거이다. 또한, 선택적으로 성장 또는 선택적으로 형성하는 것은 적어도 100:1의 성장 또는 형성을 위해 적어도 2.0:1의 속도로 다른 언급된 재료 또는 재료들에 비해 하나의 재료를 성장 또는 형성하는 것이다.
또한, "자체 정렬 방식"은 구조의 적어도 측면이 이전에 패턴화된 구조의 측벽에 대한 재료의 증착에 의해 정의되는 기술을 의미한다.
결론
일부 실시 예에서, 메모리 어레이는 절연 재료 및 메모리 셀의 수직으로 교대되는 층들을 포함한다. 메모리 셀은 개별적으로 트랜지스터 및 커패시터를 포함한다. 커패시터는 트랜지스터의 소스/드레인 영역에 전기적으로 연결된 제1 전극을 포함한다. 제1 전극은 직선 수평 단면의 고리 및 제1 전극 고리의 반경 방향 내측에 커패시터 절연체를 포함한다. 제2 전극은 커패시터 절연체의 반경 방향 내측이다. 커패시터 전극 구조는 수직으로 교대되는 층들을 통해 높게 연장된다. 개별 커패시터들의 개별 제2 전극들은 높게 연장된 커패시터 전극 구조에 전기적으로 결합된다. 감지 라인은 상이한 메모리 셀 계층에 있는 다수의 트랜지스터들의 다른 소스/드레인 영역에 전기적으로 결합된다.
일부 실시 예에서, 메모리 어레이는 절연 재료 및 메모리 셀의 수직으로 교대되는 층들을 포함한다. 메모리 셀들은 그 사이에 채널 영역을 갖는 제1 및 제2 소스/드레인 영역들과, 채널 영역에 동작적으로 인접한 게이트를 포함하는 트랜지스터를 개별적으로 포함한다. 채널 영역의 적어도 일부는 제1 소스/드레인 영역들 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 메모리 셀들은 개별적으로 트랜지스터의 제1 및 제2 소스/드레인 영역에 전기적으로 연결된 제1 전극을 포함하는 커패시터를 포함한다. 제1 전극은 직선 수평 단면에 고리를 포함한다. 커패시터 절연체는 제1 전극 고리의 반경 방향 내측에 있다. 제2 전극은 커패시터 절연체의 반경 방향 내측이다. 커패시터 전극 구조는 수직으로 교대되는 층들을 통해 높게 연장된다. 개별 커패시터의 제2 전극은 높게 연장되는 커패시터 전극 구조의 일부를 포함한다. 감지 라인 구조는 수직으로 교대되는 층들을 통해 높게 연장된다. 상이한 메모리 셀 계층에 있는 개별 트랜지스터들의 개별 제2 소스/드레인 영역들은 높게 연장되는 감지 라인 구조에 전기적으로 결합된다.
일부 실시 예에서, 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법은 절연 재료 및 트랜지스터의 수직으로 교대되는 층들을 형성하는 단계를 포함한다. 트랜지스터의 층들은 활성 영역 및 절연 재료의 수평으로 교대되는 라인들을 포함한다. 트랜지스터는 그 사이에 채널 영역을 갖는 제1 및 제2 소스/드레인 영역 및 채널 영역에 동작적으로 인접한 게이트를 개별적으로 포함한다. 게이트는 액세스 라인을 따라 다수의 게이트를 상호 연결하는 수평 길이 방향으로 연장된 액세스 라인의 일부를 포함한다. 활성 영역 라인들 각각은 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 채널 영역을 포함한다. 그 사이에 커패시터 절연체를 갖는 제1 및 제2 전극들을 개별적으로 포함하는 커패시터가 형성된다. 제1 전극은 개별 트랜지스터들의 개별 제1 소스/드레인 영역들에 전기적으로 연결된다. 어레이 내의 다수의 커패시터들 중 제2 커패시터 전극들은 서로 전기적으로 연결된다. 수직으로 교대되는 층들을 통해 높게 연장되는 감지 라인 구조가 형성된다. 상이한 트랜지스터 층들에 있는 개별 트랜지스터들의 개별 제2 소스/드레인 영역들은 높게 연장되는 감지 라인 구조에 전기적으로 결합된다.
일부 구체 예에서, 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법은 절연 재료 및 트랜지스터의 수직으로 교대되는 층들을 형성하는 단계를 포함한다. 트랜지스터의 층들은 활성 영역 및 절연 재료의 수평으로 교대되는 라인들을 포함한다. 트랜지스터들은 그 사이에 채널 영역을 갖는 제1 및 제2 소스/드레인 영역들 및 채널 영역에 동작적으로 인접한 게이트를 개별적으로 포함한다. 게이트는 그 액세스 라인을 따라 다수의 게이트들은 상호 연결하는 수평 길이 방향으로 연장된 액세스 라인의 일부를 포함한다. 활성 영역 라인들 각각은 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 채널 영역을 포함한다. 개별 메모리 셀들의 커패시터가 형성되고 다수의 층들을 통해 높게 연장되는 개구를 형성하는 단계를 포함한다. 개구부 내에서, 개별 트랜지스터들의 제1 소스/드레인 영역에 전기적으로 연결된 제1 전극이 형성된다. 제1 전극은 개구 내에 고리를 포함한다. 커패시터 절연체는 제1 전극 고리의 반경 방향 내측 개구 내에 형성된다. 커패시터 전극 구조는 커패시터 절연체의 반경 방향 내측 개구 내에 형성되고 다수의 수직으로 교대되는 층들을 통해 높게 연장된다. 높게 연장되는 커패시터 전극 구조는 개별 커패시터의 제2 전극을 포함한다. 상이한 트랜지스터 층에 있는 개별 트랜지스터들의 다수의 제2 소스/드레인 영역들에 전기적으로 연결된 감지 라인이 형성된다.

Claims (27)

  1. 절연 재료(insulative material) 및 메모리 셀들의 수직으로 교차하는 층들(vertically-alternating tiers)을 포함하는 메모리 어레이(array)에 있어서, 상기 메모리 셀들은 트랜지스터(transistor) 및 커패시터(capacitor)를 개별적으로 포함하며,
    상기 메모리 셀들의 층들 내에서 서로에 대해 수평으로 배치된 상기 커패시터는:
    상기 트랜지스터의 제1 소스/드레인 영역(source/drain region)에 전기적으로 결합되며, 상기 트랜지스터의 채널 영역의 기판 위의 높이와 동등한 상기 기판 위의 높이에 배치된 제1 전극으로서, 상기 제1 전극은 메모리 셀들의 층들 중 하나 내에서 상기 제1 소스/드레인 영역에 인접하고 직선 수평 단면에서 고리(annulus)를 포함하는, 상기 제1 전극;
    상기 제1 전극 고리의 반경 방향 내측에 있는 커패시터 절연체; 및
    상기 커패시터 절연체의 반경 방향 내측에 있는 제2 전극을 포함하고; 그리고
    커패시터 전극 구조(capacitor-electrode structure)는 상기 수직으로 교대되는 층들 중 복수 개의 층을 통해 높게 연장(extending elevationally)되고, 상기 개별 커패시터들의 상기 개별 제2 전극들은 상기 높게 연장되는 커패시터 전극 구조에 전기적으로 결합되고; 그리고
    감지 라인(sense line)은 상이한 메모리 셀 층들에 있는 다수의 상기 트랜지스터들의 제2 소스/드레인 영역에 전기적으로 결합되는, 어레이.
  2. 제1항에 있어서, 상기 커패시터 전극 구조는 기둥(pillar)을 포함하는, 어레이.
  3. 제1항에 있어서, 상기 커패시터 절연체는 상기 수직으로 교대되는 층들을 통해 높게 연장되는, 어레이.
  4. 제1항에 있어서, 상기 커패시터 절연체는 직선 수평 단면의 고리를 포함하는, 어레이.
  5. 제4항에 있어서, 상기 커패시터 절연체는 상기 수직으로 교대되는 층들을 통해 높게 연장되는, 어레이.
  6. 제1항에 있어서, 상기 제2 전극은 임의의 직선 수평 단면에서 고리가 아닌, 어레이.
  7. 제1항에 있어서, 상기 커패시터 전극 구조는 임의의 직선 수평 단면에서 고리가 아닌, 어레이.
  8. 제1항에 있어서, 상기 커패시터 전극 구조는 수직으로 또는 수직의 10° 내에서 연장되는, 어레이.
  9. 제1항에 있어서, 상기 감지 라인은 상기 수직으로 교대되는 층들을 통해 높게 연장되는 감지 라인 구조(sense-line structure)를 포함하고, 다른 메모리 셀 층들에 있는 상기 개별 트랜지스터들의 상기 개별의 제2 소스/드레인 영역들은 상기 높게 연장되는 감지 라인 구조에 전기적으로 결합되는, 어레이.
  10. 제9항에 있어서, 상기 감지 라인 구조는 기둥을 포함하는, 어레이.
  11. 제9항에 있어서, 상기 감지 라인은 상기 수직으로 교대되는 층들의 위 또는 아래에 있고 상기 감지 라인 구조에 직접 전기적으로 결합된 수평 길이 방향으로 연장된 도전성 라인(horizontal longitudinally-elongated conductive line)을 포함하는, 어레이.
  12. 제1항에 있어서, 상기 커패시터 전극 구조는 상기 수직으로 교대되는 층들의 위 또는 아래에 있는 수평으로 연장된 커패시터 전극 구조에 직접 전기적으로 결합되는, 어레이.
  13. 제1항에 있어서,
    상기 감지 라인은 상기 수직으로 교대되는 층들을 통해 높게 연장되는 감지 라인 구조를 포함하고, 상기 개별 트랜지스터들의 상기 개별 제2 소스/드레인 영역들은 상기 높게 연장되는 감지 라인 구조에 전기적으로 결합되고;
    상기 감지 라인은 상기 수직으로 교대되는 층들 위에 있고 상기 감지 라인 구조에 직접 전기적으로 결합된 수평 길이 방향으로 연장된 도전성 라인을 포함하고; 그리고
    상기 커패시터 전극 구조는 상기 수직으로 교대되는 층들 위에 그리고 상기 수평 길이 방향으로 연장된 도전성 라인 아래에 있는 수평으로 연장된 커패시터 전극 구조에 직접 전기적으로 결합되는, 어레이.
  14. 메모리 어레이에 있어서,
    절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하고, 상기 메모리 셀은 개별적으로:
    그 사이에 채널 영역을 갖는 제1 및 제2 소스/드레인 영역들 및 상기 채널 영역에 작동 가능하게 인접하고 상기 채널 영역으로부터 수직으로 떨어져 있는 게이트(gate)를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제1 및 제2 소스/드레인 영역들 사이의 적어도 일부에서의 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    상기 트랜지스터에 대해 수평하게 배치된 커패시터를 포함하고, 상기 커패시터는:
    상기 트랜지스터의 상기 제1 소스/드레인 영역에 전기적으로 결합되며, 상기 채널 영역의 기판 위의 높이와 동등한 상기 기판 위의 높이에 배치되고, 직선 수평 단면에서 고리를 포함하는 제1 전극;
    상기 제1 전극 고리의 반경 방향 내측에 있는 커패시터 절연체; 및
    상기 커패시터 절연체의 반경 방향 내측에 있는 제2 전극을 포함하고;
    커패시터 전극 구조는 상기 수직으로 교대되는 층들을 통해 높게 연장되고, 상기 개별 커패시터들의 상기 개별 제2 전극들은 상기 높게 연장되는 커패시터 전극 구조에 전기적으로 결합되고; 그리고
    감지 라인 구조는 상기 수직으로 교대되는 층들을 통해 높게 연장되고, 상이한 메모리 셀 층들에 있는 개별 트랜지스터들의 상기 개별 제2 소스/드레인 영역들은 높게 연장되는 감지 라인 구조에 전기적으로 결합되는, 어레이.
  15. 제14항에 있어서, 모든 채널 영역은 이를 통한 수평 전류 흐름을 위해 수평으로 배향되는, 어레이.
  16. 제14항에 있어서, 상기 제1 전극은 상기 제1 소스/드레인 영역에 직접 전기적으로 결합되는, 어레이.
  17. 제14항에 있어서, 상기 감지 라인 구조는 상기 수직으로 교대되는 층들의 위 또는 아래에 있는 수평 길이 방향으로 연장된 감지 라인에 직접 전기적으로 결합되는, 어레이.
  18. 제14항에 있어서, 상기 커패시터 전극 구조는 상기 수직으로 교대되는 층들의 위 또는 아래에 있는 수평으로 연장된 커패시터 전극 구조에 직접 전기적으로 결합되는, 어레이.
  19. 메모리 셀들의 층들 내에서 서로에 대해 수평으로 배치된 커패시터 및 트랜지스터를 개별적으로 포함하는 메모리 셀들을 포함하는 메모리 어레이를 형성하는 방법에 있어서:
    절연 재료 및 트랜지스터의 수직으로 교대되는 층들을 형성하는 단계로서, 상기 트랜지스터들의 층들은 활성 영역 및 절연 재료의 수평으로 교대되는 라인들을 포함하고, 상기 트랜지스터들은 개별적으로:
    그 사이에 채널 영역을 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 인접한 게이트를 포함하고, 상기 게이트는 트랜지스터들의 층들 중 하나 내에서 상기 채널 영역에 수직으로 위 또는 아래에 있으며 액세스 라인을 따라 다수의 상기 게이트들을 상호 연결하는 수평 길이 방향으로 연장된 액세스 라인의 일부를 포함하고; 상기 개별 활성 영역 라인들은 상기 제1 소스/드레인 영역, 상기 제2 소스/드레인 영역 및 채널 영역을 포함하는, 상기 수직으로 교대되는 층들을 형성하는 단계;
    그 사이에 커패시터 절연체를 갖는 제1 및 제2 전극들을 개별적으로 포함하는 커패시터들을 형성하는 단계로서, 상기 제1 전극은 상기 트랜지스터의 상기 채널 영역의 기판 위의 높이와 동등한 상기 기판 위의 높이에 배치되며, 상기 제1 전극은 상기 개별 트랜지스터들의 상기 개별 제1 소스/드레인 영역들에 전기적으로 결합되고, 상기 어레이의 다수의 상기 커패시터들의 상기 제2 전극들은 서로 전기적으로 연결되는, 상기 커패시터를 형성하는 단계; 및
    상기 수직으로 교대되는 층들을 통해 높게 연장되는 감지 라인 구조를 형성하는 단계로서, 상이한 트랜지스터 층들에 있는 상기 개별 트랜지스터들의 상기 개별 제2 소스/드레인 영역들은 높게 연장되는 감지 라인 구조에 전기적으로 결합되는, 상기 감지 라인 구조를 형성하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 마스킹 단계를 사용하여 그 위에 바로 수직으로 있는 상기 절연 재료 층을 형성하기 전에 상기 개별 트랜지스터 층들을 패터닝하는 단계를 포함하고, 상기 마스킹 단계는 각각의 트랜지스터 층에 대해 2개의 마스킹 단계로 이루어진, 방법.
  21. 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀들을 포함하는 메모리 어레이를 형성하는 방법에 있어서:
    절연 재료 및 트랜지스터의 수직으로 교대되는 층들을 형성하는 단계로서, 상기 트랜지스터들의 층들은 활성 영역 및 절연 재료의 수평으로 교대되는 라인들을 포함하고, 상기 트랜지스터들은 개별적으로:
    그 사이에 채널 영역을 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 인접한 게이트를 포함하고, 상기 게이트는 상기 채널 영역으로부터 수직으로 오프셋되어 있으며 액세스 라인을 따라 다수의 상기 게이트들을 상호 연결하는 수평 길이 방향으로 연장된 액세스 라인의 일부를 포함하고; 상기 개별 활성 영역 라인들은 상기 제1 소스/드레인 영역, 상기 제2 소스/드레인 영역 및 채널 영역을 포함하는, 상기 수직으로 교대되는 층들을 형성하는 단계;
    개별 메모리 셀들의 커패시터를 형성하는 단계로서:
    상기 다수의 수직으로 교대되는 층들을 통해 높게 연장되는 개구(opening)를 형성하는 단계;
    상기 개구 내에서, 상기 개별 트랜지스터들의 상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 전극을 형성하는 단계로서, 상기 제1 전극은 상기 트랜지스터의 상기 채널 영역의 기판 위의 높이와 동등한 상기 기판 위의 높이에 배치되고, 상기 개구 내에 고리를 포함하는, 상기 제1 전극을 형성하는 단계;
    상기 개구 내에 상기 제1 전극 고리의 반경 방향 내에 커패시터 절연체를 형성하는 단계; 및
    상기 개구 내에 상기 커패시터 절연체의 반경 방향 내측에 있고 상기 다수의 수직으로 교대되는 층들을 통해 높게 연장되는 커패시터 전극 구조를 형성하는 단계로서, 상기 높게 연장되는 커패시터 전극 구조는 상기 개별 커패시터들의 제2 전극을 포함하는, 상기 커패시터 전극 구조를 형성하는 단계를 포함하는, 상기 개별 메모리 셀들의 커패시터를 형성하는 단계; 및
    상이한 트랜지스터 층들에 있는 상기 개별 트랜지스터들의 상기 다수의 제2 소스/드레인 영역들에 전기적으로 결합된 감지 라인을 형성하는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 마스킹(masking) 단계를 사용하여 그 위에 바로 수직으로 있는 상기 절연 재료 층을 형성하기 전에 상기 개별 트랜지스터 층들을 패터닝하는 단계를 포함하고, 상기 마스킹 단계는 각각의 트랜지스터 층에 대해 2개의 마스킹 단계로 이루어진, 방법.
  23. 제21항에 있어서, 상기 액세스 라인을 형성 한 후 상기 개구를 형성하는 단계를 포함하는, 방법.
  24. 제21항에 있어서, 상기 개구를 형성하는 단계는 상기 제1 전극을 형성하기 전에 적어도 상기 트랜지스터 층들 내에서 상기 개구를 넓히는 단계를 포함하는, 방법.
  25. 제21항에 있어서, 상기 제1 전극을 형성하는 단계는:
    상기 개구 내에, 상기 개구를 방사상으로 확장하고 상기 트랜지스터 층들 내에 환형 공극 공간을 형성하기 위해 상기 절연 재료 층들에 대해 선택적으로 상기 트랜지스터 층들의 재료를 식각하는 단계로서, 상기 개별 환형 공극 공간은 상기 개별 제1 소스/드레인 영역들로 방사상으로 연장되는, 상기 트랜지스터 층들의 재료를 식각하는 단계;
    상기 개구의 측벽을 따라 상기 개구에 그리고 환형 공극 공간에 도전성 재료를 형성하는 단계; 및
    상기 개구 측벽들로부터 도전성 재료를 제거하고 상기 개별 제1 전극들을 형성하기 위해 상기 환형 공극 공간들 내에 상기 도전성 재료를 남겨 두는 단계를 포함하는, 방법.
  26. 제21항에 있어서, 상기 수직으로 교대되는 층들을 통해 높게 연장되도록 상기 커패시터 절연체를 형성하는 단계를 포함하는, 방법.
  27. 제21항에 있어서, 상기 감지 라인을 형성하는 단계는 상기 수직으로 교대되는 층들을 통해 높게 연장되는 감지 라인 구조를 형성하는 단계를 포함하고, 상기 개별 트랜지스터들의 상기 개별 제2 소스/드레인 영역들은 높게 연장된 감지 라인 구조에 전기적으로 결합되는, 방법.
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