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KR100568733B1 - 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 - Google Patents

개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 Download PDF

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KR100568733B1
KR100568733B1 KR1020040008770A KR20040008770A KR100568733B1 KR 100568733 B1 KR100568733 B1 KR 100568733B1 KR 1020040008770 A KR1020040008770 A KR 1020040008770A KR 20040008770 A KR20040008770 A KR 20040008770A KR 100568733 B1 KR100568733 B1 KR 100568733B1
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삼성전자주식회사
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Abstract

구조적 안정성이 향상된 캐패시터와 이를 포함하는 반도체 장치 및 이들의 제조 방법이 개시된다. 기판 상에 적어도 하나의 몰드막을 형성한 후, 몰드막 상에 절연막을 형성한다. 절연막을 식각하여 콘택홀을 형성한 다음, 콘택홀 내에 스토리지 전극을 형성한다. 스토리지 전극의 상부를 노출시킨 후, 노출된 스토리지 전극의 측벽에 절연막의 일부를 노출시키는 스페이서들을 형성한다. 노출된 절연막을 식각하여 스토리지 전극을 감싸는 안정화 부재를 형성한 다음, 스토리지 전극 및 안정화 부재 상에 유전막 및 플레이트 전극을 순차적으로 형성한다. 그물 구조 또는 격자 구조의 안정화 부재들을 형성하여 캐패시터의 종횡비가 매우 높은 경우라 할지라도 캐패시터가 쓰러지는 현상을 근원적으로 방지할 수 있다. 또한, 실린더형 스토리지 전극의 외측 일부 영역에만 안정화 부재를 형성하기 때문에 안정화 부재와 스토리지 전극 간의 접촉 면적을 조절하여 캐패시터의 캐패시턴스의 손실을 최소화할 수 있다.

Description

개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및 이를 포함하는 반도체 장치와 그 제조 방법{Capacitor having enhanced structural stability, Method of manufacturing the capacitor, Semiconductor device having the capacitor, and Method of manufacturing the semiconductor device}
도 1a 및 도 1b는 종래의 캐패시터를 포함하는 반도체 장치의 단면도 및 평면도이다.
도 2a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 13은 본 발명의 일 실시예에 따라 안정화 부재를 형성하는 단계를 나타내는 전자 현미경 사진이다.
도 14는 본 발명의 일 실시예에 따른 스토리지 전극 및 안정화 부재를 나타내는 전자 현미경 사진이다.
도 15a 내지 도 21b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 다른 실시예에 따라 안정화 부재를 형성하는 단계를 나타내는 전자 현미경 사진이다.
도 23은 본 발명의 다른 실시예에 따른 스토리지 전극 및 안정화 부재를 나 타내는 전자 현미경 사진이다.
도 24는 본 발명의 또 다른 실시예에 따른 스토리지 전극 및 안정화 부재를 나타내는 전자 현미경 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 103：소자 분리막
106：게이트 산화막 109：게이트 도전막 패턴
112：게이트 마스크 115：게이트 구조물
118, 157：제1 및 제2 스페이서 121：워드 라인
124, 127：제1 및 제2 콘택 영역 139, 142：제1 및 제2 패드
130, 145, 160：제1 내지 제3 층간 절연막
148：비트 라인 도전막 패턴 151：비트 라인 마스크
154：비트 라인 163：제4 패드
166, 250：제4 층간 절연막 169, 253：식각 저지막
172, 256：제1 몰드막 169, 262：제3 절연막
178, 259：제2 몰드막 181, 271：스토리지 노드 마스크
184, 274：제5 콘택홀 208, 292：안정화 부재
193：제5 도전막 193, 277：스토리지 전극
199, 283：제4 마스크층 211, 295：유전막
214, 298：플레이트 전극 220, 310：캐패시터
265：제3 몰드막 268：제3 마스크층
본 발명은 캐패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 크게 향상된 구조적 안정성을 갖는 캐패시터와 이의 제조 방법 및 이러한 캐패시터를 구비하는 반도체 장치와 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 반도체 메모리 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 장치에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
근래 들어, DRAM 장치가 대용량화 및 고집적화 되면서 디자인 룰(design rule)도 지속적으로 감소하고 있다. 그러나, DRAM 장치가 동작하기 위해서는 셀 당 약 30㎌ 이상의 적절한 캐패시턴스가 요구된다. 이러한 디자인 룰의 감소로 하여 전극과 유전체 사이의 접촉 면적이 줄어드는 현상을 적절히 보상하는 방법이 요구된다. 이를 위하여, 높은 유전 상수를 갖는 유전막을 형용하거나, 스토리지 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다. 그러나, 높은 유전 상수를 갖는 유전막을 적용하기 위해서는, 새로운 설비 도입과 유전막의 신뢰성 및 양 산성 검증 등에 따라 많은 비용과 시간이 요구된다. 따라서, 캐패시터의 면적을 증가하는 기술의 확보가 보다 중요해지고 있다. 예를 들면, HSG 실리콘막을 이용한 캐패시터의 제조 방법은 스토리지 전극과 유전막 사이의 접촉 면적을 증가시키는 방법으로 각광을 받고 있다. 그러나, 스토리지 전극 사이의 간격을 일정한 값 이상으로 확보해야 하며, HSG 실리콘막이 자주 스토리지 전극으로부터 이탈되어 스토리지 전극들 사이에 브리지(bridge)를 유발하는 문제점이 있다. 한편, 스토리지 전극의 높이를 증가시켜 캐패시터의 캐패시턴스를 향상시키는 방법은 비교적 공정이 단순하기 때문에 용이하게 구현할 수 있으나, 스토리지 전극이 일정한 높이를 가질 경우에는 스토리지 전극이 기울어지는 현상(leaning)이 발생하여 스토리지 전극들 사이에 2-bit 단락이 발생하는 근본적인 문제점을 갖고 있다. 이와 같은 문제점을 해결하기 위하여 미국 공개 특허 제2003-85420호에는 빔 형태의 절연 부재를 이용하여 각 캐패시터의 하부 전극을 서로 연결함으로써, 캐패시터의 기계적 강도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다.
도 1a는 상기 미국 공개특허에 개시된 반도체 메모리 장치의 단면도를 도시한 것이며, 도 1b는 도 1a에 도시한 반도체 메모리 장치의 평면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(15) 상에 소자 분리막(18)을 형성하여 반도체 기판(13)을 액티브 영역 및 필드 영역으로 구분한 후, 상기 액티브 영역에 각기 게이트 산화막 패턴, 게이트 전극 및 마스크 패턴으로 구성되는 게이트 구조물들(27)을 형성한다.
게이트 구조물들(27)을 마스크로 이용하여 게이트 구조물들(27) 사이의 반도 체 기판(13)에 불순물을 이온 주입하어 소오스/드레인 영역(21, 24)을 형성함으로써, 반도체 기판(13) 상에 MOS 트랜지스터들을 형성한다.
상기 MOS 트랜지스터들이 형성된 반도체 기판(13) 상에 제1 층간 절연막(42)을 형성한 다음, 제1 층간 절연막(42)을 관통하여 소오스/드레인 영역(21, 24)에 각기 접촉되는 캐패시터 플러그(30) 및 비트 라인 플러그(33)를 형성한다.
제1 층간 절연막(42) 상에 제2 층간 절연막(45)을 형성한 후, 제2 층간 절연막(45)을 부분적으로 식각하여 제2 층간 절연막(45)에 비트 라인 플러그(33)에 접촉되는 비트 라인 콘택 플러그(36)를 형성한다. 제2 층간 절연막(45) 상에 제3 층간 절연막(48)을 형성하고, 제3 및 제2 층간 절연막(48, 45)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(48, 45)을 관통하여 캐패시터 플러그(30)에 접촉되는 캐패시터 콘택 플러그(39)를 형성한다.
캐패시터 콘택 플러그(39) 및 제3 층간 절연막(48) 상에 식각 저지막(51)을 형성한 후, 식각 저지막(51)을 부분적으로 식각하여 캐패시터 콘택 플러그(39)를 노출시키는 홀(54)을 형성한다. 홀(54)을 통하여 캐패시터 콘택 플러그(39)에 접촉되는 실린더 형상의 하부 전극(57)을 형성한다. 실린더형 하부 전극(57)은 캐패시터 콘택 플러그(39) 및 캐패시터 플러그(30)를 통하여 소오스/드레인 영역(21)에 전기적으로 연결된다.
인접하는 캐패시터들의 하부 전극들(57)의 네 측벽들 사이에 하부 전극들(57)을 서로 연결하는 빔 형태의 절연 부재(72)를 형성한 다음, 각 캐패시터의 하부 전극(57) 상에 유전막(60) 및 상부 전극(63)을 순차적으로 형성하여 캐패 시터(66)를 완성한다. 이어서, 각 캐패시터(66)의 내측 및 외측에 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 절연막(69)을 형성한다. 이에 따라, 캐패시터들(66)은 그 하부 전극들(57)이 각기 그 네 측벽들 사이에 형성된 빔 형상의 절연 부재들(72)을 통하여 서로 연결된 구조로 형성된다.
그러나, 전술한 반도체 장치에 있어서, 비록 빔 형상의 절연 부재(72)를 적용하여 캐패시터(66)의 기계적 강도를 향상시킬 수는 있으나, 하부 전극들(57)을 서로 연결하기 위하여 다수의 빔 형상의 절연 부재들(72)을 하부 전극들(57)의 네 측벽들 사이에 형성하기 때문에 캐패시터들(66)을 제조하는 공정이 지나치게 복잡해진다. 이에 따라, 반도체 메모리 제조 장치의 제조에 소요되는 비용과 시간이 크게 증가하게 된다.
또한, 도 1a 및 도 1b에 도시한 바와 같이, 캐패시터(66)가 내부 및 외부로 구분되는 복잡한 구조를 가지기 때문에, 이러한 구조를 가지는 캐패시터(66)를 제조하는 과정이 어려워질 뿐만 아니라 캐패시터(66)와 상부 배선과의 전기적 절연을 위한 절연막(69)의 형성 시에도 캐패시터(66)의 내부에는 절연막이 제대로 형성되지 못할 가능성이 매우 높아진다. 더욱이, 이와 같은 캐패시터(66)의 구조의 복잡성은 결국 반도체 장치의 수율을 저하시키는 문제점을 가져오게 된다.
본 발명의 제1 목적은 그물 구조 또는 격자 구조의 안정화 부재를 적용하여 크게 향상된 구조적 안정성을 갖는 캐패시터를 제공하는 것이다.
본 발명의 제2 목적은 그물 구조 또는 격자 구조의 안정화 부재를 적용하여 크게 향상된 구조적 안정성을 갖는 캐패시터의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 안정화 부재를 통하여 크게 향상된 구조적 안정을 가지는 캐패시터를 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 제4 목적은 안정화 부재를 통하여 크게 향상된 구조적 안정을 가지는 캐패시터를 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 캐패시터는, 실린더형 스토리지 전극, 상기 스토리지 전극의 외벽 상에 형성되며, 인접하는 안정화 부재와 연결되어 그물 또는 격자 구조를 이루는 안정화 부재, 상기 스토리지 전극 및 상기 안정화 부재 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 여기서, 제1항에 있어서, 상기 스토리지 전극과 인접하는 스토리지 전극은 제1 방향을 따라서 제1 간격으로 이격되며, 제2 방향을 따라서 상기 제2 간격 보다 작은 제2 간격으로 이격된다. 상기 안정화 부재와 상기 인접하는 안정화 부재는 상기 제2 방향을 따라 서로 연결되며, 상기 제1 방향을 따라서는 서로 이격된다.
또한, 상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 다른 실시예에 따른 캐패시터는, 실린더형 스토리지 전극, 상기 스토리지 전극과 인접하는 스토리지 전극 사이에 형성된 안정화 부재, 상기 스토리지 전극 및 상기 안정화 부재 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 여기서, 상기 안정화 부재는 브리지의 구조를 가지며, 상기 안정화 부재 의 일 단부는 상기 스토리지 전극에 매립되며, 상기 안정화 부재의 타 단부는 상기 인접하는 스토리지 전극에 매립된다.
전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 있어서, 기판 상에 적어도 하나의 몰드막을 형성하고, 상기 몰드막 상에 절연막을 형성한 다음, 상기 절연막을 식각하여 콘택홀을 형성하고, 상기 콘택홀 내에 스토리지 전극을 형성한다. 상기 스토리지 전극의 상부를 노출시킨 후, 상기 노출된 스토리지 전극의 측벽에 상기 절연막의 일부를 노출시키는 스페이서들을 형성한다. 상기 노출된 절연막을 식각하여 상기 스토리지 전극을 감싸는 안정화 부재를 형성한 다음, 상기 스토리지 전극 및 상기 안정화 부재 상에 유전막 및 플레이트 전극을 순차적으로 형성한다.
전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치는, 반도체 기판 상에 형성된 도전성 구조물들, 상기 도전성 구조물들 사이의 상기 반도체 기판에 형성된 콘택 영역, 상기 콘택 영역에 전기적으로 접촉되는 실린더형 스토리지 전극, 상기 스토리지 전극의 외벽 상에 형성되며, 인접하는 안정화 부재와 연결되어 그물 또는 격자 구조를 이루는 안정화 부재, 상기 안정화 수단 및 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 여기서, 상기 스토리지 전극과 인접하는 스토리지 전극은 상기 도전성 구조물들에 대하여 평행하거나 직교하는 방향을 따라서 제1 간격으로 이격되며, 상기 도전성 구조물들에 대하여 사선 방향을 따라 상기 제2 간격 보다 작은 제2 간격으로 이격된다. 이 때, 상기 안정화 부재와 상기 인접하는 안정화 부재는 상기 제2 방향을 따라 서로 연결되며, 상기 제1 방향을 따라서는 서로 이격된다.
상술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 도전성 구조물들을 형성한 후, 상기 도전성 구조물들 사이의 상기 반도체 기판에 콘택 영역을 형성한다. 상기 도전성 구조물들을 덮으면서 상기 반도체 기판 상에 적어도 하나의 몰드막을 형성한 다음, 상기 몰드막 상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 콘택 영역을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 상기 콘택 영역에 접촉되는 스토리지 전극을 형성한다. 상기 스토리지 전극의 상부를 노출시킨 후, 상기 노출된 스토리지 전극의 측벽에 상기 절연막의 일부를 노출시키는 스페이서들을 형성한다. 상기 노출된 절연막을 식각하여 상기 스토리지 전극을 감싸는 안정화 부재를 형성한 다음, 상기 스토리지 전극 및 상기 안정화 부재 상에 유전막 및 플레이트 전극을 차례로 형성한다.
본 발명에 따르면, 그물 구조 또는 격자 구조의 안정화 부재들을 형성하여 캐패시터의 종횡비가 매우 높은 경우라 할지라도 캐패시터가 쓰러지는 현상을 근원적으로 방지할 수 있다. 따라서, 인접하는 캐패시터들 사이에 발생하는 2-bit 단락으로 인한 반도체 장치의 불량을 해소할 수 있다. 또한, 실린더형 스토리지 전극의 외측 일부 영역에만 안정화 부재를 형성하기 때문에, 안정화 부재와 스토리지 전극 간의 접촉 면적을 조절하여 캐패시터의 캐패시턴스의 손실을 최소화할 수 있다. 또한, 안정화 부재의 위치와 두께 및 이를 형성하기 위한 마스크층의 두께 등을 임의 로 변경할 수 있기 때문에, 변화되는 공정 조건에 용이하게 적용할 수 있다. 더욱이, 콘택홀의 면적을 확장시킨 후에 확장된 콘택홀 내에 스토리지 전극을 형성하기 때문에 캐패시터의 캐패시턴스를 크게 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따라 향상된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및 이를 포함하는 반도체 장치와 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도들을 도시한 것이다. 도 2a 내지 도 12b에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 2a 및 도 2b는 반도체 기판 상에 게이트, 패드 및 비트 라인 등과 같은 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다. 도 2a는 예를 들면, 반도체 장치를 비트 라인과 같은 도전성 구조물을 따라 자른 단면도이며, 도 2b는 예를 들면, 반도체 장치를 워드 라인과 같은 도전성 구조물을 따라 자른 단면도이다.
도 2a 및 도 2b를 참조하면, 셸로우 트렌치 소자 분리(shallow trench isolation: STI) 공정, 열산화(thermal oxidation) 공정, 또는 실리콘 부분 산화법(local oxidation of silicon: LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 산화물로 이루어진 소자 분리막(103)을 형성한다. 이에 따라, 반도체 기판(100)에는 액티브 영역 및 필드 영역이 정의된다.
소자 분리막(103)이 형성된 반도체 기판(100) 상에 열산화 공정이나 화학 기상 증착(chemical vapor deposition: CVD) 공정을 이용하여 얇은 두께를 갖는 게이트 산화막(도시되지 않음)을 형성한다. 이 때, 상기 게이트 산화막은 반도체 기판(100) 중 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후속하여 게이트 산화막 패턴(106)으로 패터닝된다.
상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 차례로 형성한다. 이 경우, 상기 제1 도전막 및 상기 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후속하여 게이트 도전막 패턴(109)으로 패터닝된다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다.
상기 제1 마스크층은 후속하여 게이트 마스크(112)로 패터닝되며, 그 상부에 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 실리콘 산화물과 같은 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 산화막을 순차적으로 식각함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 게이트 구조물(115)은 각기 게 이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함한다. 즉, 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 연속적으로 식각함으로써, 반도체 기판(100) 상에 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 구비하는 게이트 구조물들(115)을 형성한다. 이어서, 애싱 및 스트립 공정을 통하여 게이트 마스크(112) 상의 상기 제1 포토레지스트 패턴을 제거한다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층만을 식각하여, 상기 제1 도전막 상에 게이트 마스크 패턴(112)을 먼저 형성한다. 이어서, 애싱 및 스트립 공정으로 게이트 마스크(112) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 산화막을 차례로 식각함으로써, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물들(115)을 형성할 수 있다.
게이트 구조물들(115)을 덮으면서 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다. 이에 따라, 반도체 기판(100) 상에는 각기 게이트 구조물(115) 및 제1 스페이서(118)를 포함하는 워드 라인들(121)이 형성된다.
워드 라인들(121)을 마스크로 이용하여 워드 라인들(121) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들인 제1 콘택 영역(124) 및 제2 콘택 영역(127)을 형성한다. 그 결과, 반도체 기판(100) 상에는 소오스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(124, 127) 및 워드 라인들(121)을 포함하는 MOS(metal oxide semiconductor) 트랜지스터 구조물들이 형성된다. 이 경우, 제1 및 제2 콘택 영역들(124, 127)은 캐패시터를 위한 제1 패드(139)와 비트 라인을 위한 제2 패드(142)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소오스/드레인 영역들 가운데 제1 콘택 영역(124)은 제1 패드(139)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(127)은 제2 패드(142)가 접촉되는 비트 라인 콘택 영역에 해당된다.
본 발명의 다른 실시예에 따르면, 각 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성하기 전에, 게이트 구조물들(115) 사이에 노출되는 반도체 기판(100)에 낮은 농도의 불순물을 일차적으로 이온 주입한다. 계속하여, 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성한 후, 상기 일차 이온 주입된 반도체 기판(100)에 높은 농도의 불순물을 이차적으로 이온 주입하여 LDD(Lightly Doped Drain) 구조를 갖는 제1 및 제2 콘택 영역(124, 127)을 형성할 수 있다.
반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(121)은 각기 그 측벽에 형성된 제1 스페이서(118)에 의하여 인접하는 워드 라인들(121)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(121)은 게이트 마스크(112) 및 제1 스페이 서(118)를 구비하기 때문에, 게이트 마스크(112) 및 제1 스페이서(118)를 개재하여 인접하는 워드 라인들(121)이 서로 전기적으로 절연된다.
워드 라인들(121)을 덮으면서 반도체 기판(100) 상에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 또는 HDP-CVD(high density plasma-chemical vapor deposition) 산화물을 사용하여 형성한다.
화학 기계적 연마(chemical mechanical polishing: CMP) 공정, 에치 백(etch-back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(121)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.
평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(124, 127)을 각기 노출시키는 제1 및 제2 콘택홀들(133, 136)을 형성한다. 예를 들면, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 및 제2 콘택홀들(133, 136)이 워드 라인들(121)에 대하여 자기 정렬(self-aligned)되면서 각기 제1 및 제2 콘택 영역(124, 127)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 후, 제1 및 제2 콘택홀들(133, 136)을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 불순물로 도핑된 폴리실리콘을 사용하여 형성한다. 또한, 상기 제2 도전막은 티타늄 질화물과 같은 금속 질화물 또는 텅스텐, 알루미늄 내지 구리 등과 금속을 사용하여 형성할 수 있다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 제1 및 제2 콘택홀들(133, 136)을 각기 매립하는 자기 정렬된 콘택 패드인 제1 패드(139) 및 제2 패드(142)를 형성한다. 제1 패드(139)는 캐패시터 콘택 영역인 제1 콘택 영역(124)에 접촉되며, 제2 패드(142)는 비트 라인 콘택 영역인 제2 콘택 영역(127)에 접촉된다.
제1 및 제2 패드(139, 142)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(145)을 형성한다. 제2 층간 절연막(145)은 후속하여 형성되는 비트 라인(154)과 제1 패드(139)를 전기적으로 절연시킨다. 제2 층간 절연막(145)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 여기서, 제1 및 제2 층간 절연막(130, 145)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간 절연막(130, 145)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 또 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(145)의 상부를 식각함으로써, 제2 층간 절연막(145)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(145) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(145)을 부분적으로 식각함으로써, 제2 층간 절연막(145)을 관통하여 제2 패드(142)를 노출시키는 제3 콘택홀(도시되지 않음)을 형성한다. 상기 제3 콘택홀은 후속하여 형성되는 비트 라인(154)과 제2 패드(142)를 서로 연결하기 위한 비트 라인 콘택홀에 해당된다.
본 발명의 다른 실시예에 따르면, 제2 층간 절연막(145)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 형성한 후, 사진 식각 공정을 진행하여 제2 패드(142)를 노출시키는 상기 제3 콘택홀을 형성할 수 있다. 이 경우, 상기 제3 콘택홀을 형성하기 위한 사진 식각 공정의 공정 마진을 보다 용이하게 확보할 수 있다.
상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 후, 상기 제3 콘택홀을 채우면서 제2 층간 절연막(145) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 상기 제2 마스크층은 후속하여 각기 비트 라인 도전막 패턴(148) 및 비트 라인 마스크(151)로 패터닝된다. 여기서, 상기 제3 도전막은 도핑된 폴리실리콘, 금속 질화물 또는 금속등과 같은 도전체를 사용하여 형성되며, 상기 제2 마스크층은 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 상기 제3 도전막을 차례로 식각함으로써, 상기 제3 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성한다. 이와 동시에, 제2 층간 절연막(145) 상에는 비트 라인 도전막 패턴(148) 및 비트 라인 마스크(151)를 포함하는 비트 라인(154)이 형성된다. 상기 제3 패드는 비트 라인(154)과 제2 패드(142)를 서로 전기적으로 연결한다.
비트 라인 도전막 패턴(148)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 구성된다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
비트 라인 마스크(151)는 후속하는 스토리지 콘택홀(184)(도 5a 및 도 5b 참조)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(148)을 보호한다. 비트 라인 마스크(151)는 산화물로 구성된 제3 층간 절연막(160)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(151)는 실리콘 질화물과 같은 질화물로 이루어진다.
본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층만을 식각함으로써, 상기 제3 도전막 상에 비트 라인 마스크(151)를 먼저 형성한다. 계속하여, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(151)를 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 층간 절연막(145) 상에 비트 라인 도전막 패턴(148)을 형성할 수 있다. 이 때, 제2 층간 절연막(145)에 형성된 상기 제3 콘택홀에 매립되어 비트 라인 도전막 패턴(148)과 제2 패드(142)를 전기적으로 연결하는 상기 제3 패드가 동시에 형성된다.
또한, 본 발명의 또 다른 실시예에 따르면, 상기 제3 콘택홀을 채우면서 제2 층간 절연막(145) 상에 추가 도전막을 형성한 후, 제2 층간 절연막(145)의 상면이 노출될 때까지 상기 추가 도전막을 식각하여 제2 패드(142)에 접촉되는 상기 제3 패드를 먼저 형성한다. 계속하여, 상기 제3 패드가 형성된 제2 층간 절연막(145) 상에 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 상기 제2 마스크층을 식각하여 비트 라인(154)을 형성할 수 있다. 보다 상세하게는, 비트 라인 콘택 패드인 상기 제3 패드를 노출시키는 상기 제3 콘택홀을 채우면서 제2 층간 절연막(145) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속막 및 텅스텐으로 이루어진 금속막을 순차적으로 형성한다. 이어서, 화학 기계적 연마 공정 또는 에치 백 공정으로 제2 층간 절연막(145)의 상부가 노출될 때까지 상기 장벽 금속막 및 상기 금속막을 식각하여 상기 제3 콘택홀을 매립하는 상기 제3 패드를 형성한다. 이에 따라, 상기 제3 패드는 제2 패드(142)에 접촉된다. 계속하여, 상기 제3 패드 상에 텅스텐과 같은 금속으로 이루어진 상기 제3 도전막 및 상기 제2 마스크층을 형성한 다음, 상기 제3 도전막 및 제2 마스크층을 식각하여, 비트 라인 도전막 패턴(148) 및 비트 라인 마스크(151)로 이루어진 비트 라인(154)을 형성한다. 이 경우에는 비트 라인 도전막 패턴(148)이 하나의 금속막으로 이루어진다.
비트 라인들(154) 및 제2 층간 절연막(145) 상에 제2 절연막(도시되지 않음)을 형성한 후, 상기 제2 절연막을 이방성 식각하여 각 비트 라인들(154)의 측벽에 비트 라인 스페이서인 제2 스페이서(157)를 형성한다. 제2 스페이서(157)는 후속하여 제4 패드(163)를 형성하는 동안 비트 라인(154)을 보호한다. 따라서, 제2 스페이서(157)는 산화물로 이루어진 제2 층간 절연막(145) 및 후속하여 형성되는 제3 층간 절연막(160)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(157)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
비트 라인들(154)을 덮으면서 제2 층간 절연막(145) 상에 제3 층간 절연막(160)을 형성한다. 제3 층간 절연막(160)은 BPSG, USG, PSG, PE-TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 전술한 바와 같이, 제3 층간 절연막(160)은 제1 및 제2 층간 절연막(130, 145)과 동일한 산화물을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제3 층간 절연막(160)은 제1 층간 절연막(130) 및/또는 제2 층간 절연막(145)과 상이한 산화물을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(154) 사이의 갭(gap)을 용이하게 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(160)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(154)의 상면이 노출될 때까지 제3 층간 절연막(160)을 식각하여 제3 층간 절연막(160)의 상면을 평탄화시킨다.
본 발명의 다른 실시예에 따르면, 인접하는 비트 라인들(154) 사이에 위치하는 제3 층간 절연막(160) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(154) 및 제2 층간 절연막(145) 상에 질화물을 사용하여 약 50∼200Å 정도의 두께를 갖는 추가 절연막을 형성한 다음, 상기 추가 절연막 상에 제3 층간 절연막(160)을 형성할 수 있다.
평탄화된 제3 층간 절연막(160) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 및 제2 층간 절연막(160, 145)을 부분적으로 식각함으로써, 제1 패드들(139)을 노출시키는 제4 콘택홀들(162)을 형성한다. 이 경우, 제4 콘택홀들(162)은 비트 라인들(154)의 측벽에 형성된 제2 스페이서들(157)에 의해 자기 정렬 방식으로 형성된다.
본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(160) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제4 콘택홀들(162)을 형성한 다음, 추가적인 세정 공정을 수행하여 제4 콘택홀들(162)을 통해 노출되는 제1 패드들(139)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
제4 콘택홀들(162)을 채우면서 제3 층간 절연막(160) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(162) 및 비트 라인(154)의 상면이 노출될 때까지 상기 제4 도전막을 식각한다. 이에 따라, 제4 콘택홀들(162) 내에 각기 제1 패드(139)에 접촉되는 제4 패드(163)가 형성된다. 제4 패드(163)는 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(637)는 제1 패드(139)와 후속하여 형성되는 스 토리지 전극(193)을 서로 전기적으로 연결시킨다. 즉, 스토리지 전극(193)은 제4 패드(163) 및 제1 패드(139)를 통하여 캐패시터 콘택 영역인 제1 콘택 영역(124)에 전기적으로 연결된다.
도 3a 및 도 3b는 도전성 구조물들 상에 제1 및 제2 몰드막과 제3 절연막을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 3a 및 도 3b를 참조하면, 제4 패드(163), 비트 라인(154) 및 제3 층간 절연막(160) 상에 제4 층간 절연막(166)을 형성한다. 제4 층간 절연막(166)은 BPSG, PSG, USG, PE-TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다. 제4 층간 절연막(166)은 비트 라인(154)과 후속하여 형성되는 스토리지 전극(193)을 전기적으로 절연시키는 역할을 한다. 전술한 바와 마찬가지로, 제4 층간 절연막(166)은 제3 층간 절연막(160) 및/또는 제2 층간 절연막(145)과 동일한 산화물을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(166)은 제3 층간 절연막(160) 및/또는 제2 층간 절연막(145)과 상이한 산화물을 사용하여 형성할 수도 있다.
제4 층간 절연막(166) 상에 식각 저지막(169)을 형성한다. 식각 저지막(169)은 산화물로 구성된 제4 층간 절연막(166), 제1 몰드막(172) 및 제2 몰드막(178)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(169)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(166)의 상면을 평탄화시킨 후, 평탄화된 제4 층간 절연막(166) 상에 식각 저지막(169)을 형성할 수 있다.
식각 저지막(169) 상에 스토리지 전극(193)을 형성하기 위한 제1 몰드막(172)을 형성한다. 제1 몰드막(166)은 PE-TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 제1 몰드막(172)은 식각 저지막(169)의 상면으로부터 약 1,000∼50,000Å 정도의 두께를 갖도록 형성된다. 이러한 제1 몰드막(172)의 두께는 캐패시터(220)(도 12a 및 도 12b 참조)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 즉, 캐패시터(220)의 높이는 제1 및 제2 몰드막(172, 178)의 두께에 의하여 주로 결정되기 때문에, 요구되는 캐패시턴스를 갖는 캐패시터(220)를 형성하기 위하여 제1 몰드막(172)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 캐패시터(220)의 구조적 안정성을 도모할 수 있는 그물 구조(mesh structure) 또는 격자 구조(lattice structure)의 안정화 부재(208)(도 10a 및 도 10b 참조)가 마련되기 때문에 캐패시터(220)의 쓰러짐 없이 셀의 면적을 동일하게 유지하면서도 크게 증가된 높이를 가지는 캐패시터(220)를 구현할 수 있다.
제1 몰드막(172) 상에는 제3 절연막(175)이 형성된다. 후속하여 그물 구조의 안정화 부재(208)를 형성하기 위한 제3 절연막(175)은 제1 몰드막(172)의 상면으로부터 약 10∼7,000Å 정도의 두께로 형성된다. 본 실시예에 있어서, 제3 절연막(175)을 식각 저지막(169)에 가깝게 위치시킬 경우에는 후속하여 스토리지 전극(193)을 완성하기 위한 제1 및 제1 몰드막(172, 178)을 식각 시간을 감소시킬 수 있기 때문에 제1 몰드막(172)과 제2 몰드막(178) 사이에 형성되는 제3 절연막(175)의 위치는 필요에 따라 조절 가능하다.
제3 절연막(175)은 제1 몰드막(172) 및 후속하여 형성되는 제2 몰드막(178)에 대하여 상이한 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제1 몰드막(172) 및 제2 몰드막(178)이 PE-TEOS, BPSG 또는 HDP-CVD 산화물로 이루어질 경우, 제3 절연막(175)은 실리콘 산질화물, 실리콘 질화물(SiN) 또는 탄탈 산화물(Ta2O5) 등을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 제3 절연막(175)은 실리콘 산질화물, 실리콘 질화물 또는 탄탈 산화물 중에서 어느 하나 이상을 사용하여 다층막 구조로 형성할 수 있다.
제3 절연막(175) 상에 PE-TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 제2 몰드막(178)을 형성한다. 제2 몰드막(178)은 제3 절연막(175)의 상면으로부터 약 100∼50,000Å 정도의 두께를 갖도록 형성된다. 따라서, 제1 몰드막(172)의 두께에 대한 제2 몰드막(178)의 두께의 비는 약 1.0：0.1∼1.0 정도가 된다. 제2 몰드막(178)과 제1 몰드막(172)은 동일한 산화물을 사용하여 형성 할 수도 있으며, 각기 상이한 산화물을 사용하여 형성할 수 있다.
도 4a 및 도 4b는 제2 몰드막 상에 스토리지 노드 마스크를 형성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 제2 몰드막(178) 상에 제3 마스크층(도시되지 않음)을 형성한다. 상기 제3 마스크층은 제1 몰드막(172) 및 제2 몰드막(178)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 상기 제3 마스크층은 폴리실리콘 또는 실리콘 질화물을 사용하여 형성한다. 이 경우, 상기 제3 마 스크층은 제2 몰드막(178)의 상면으로부터 약 100∼7,000Å 정도의 두께를 가지도록 형성된다.
상기 제3 마스크층 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 마스크층을 식각한다. 이에 따라, 제2 몰드막(178) 상에는 스토리지 전극(193)을 위한 제5 콘택홀(184)(도 5a 및 5b 참조)이 형성될 영역을 정의하는 스토리지 노드 마스크(181)가 형성된다. 본 실시예에 있어서, 제1 및 제2 몰드막(172, 178)과 스토리지 노드 마스크(181)의 두께는 캐패시터(220)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 대체로 제1 및 제2 몰드막(172, 178)의 두께가 두꺼워질수록 스토리지 노드 마스크(181)의 두께도 두꺼워진다.
본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제2 몰드막(178)의 상면을 평탄화시킨 후, 평탄화된 제2 몰드막(178) 상에 스토리지 노드 마스크(181)를 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제5 콘택홀(184)을 형성하기 위한 사진 식각 공정의 공정 마진을 확보할 수 있도록 상기 제3 마스크층 상에 제3 반사 방지막(ARL)(도시되지 않음)을 형성한 다음, 상기 제3 반사 방지막 상에 상기 제6 포토레지스트 패턴을 형성할 수 있다.
도 5a 및 도 5b는 제5 콘택홀 및 제5 도전막을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 5a 및 도 5b를 참조하면, 상기 제6 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 다음, 스토리지 노드 마스크(181)를 식각 마스크로 이용하여 제2 몰드막(178), 제3 절연막(175), 제1 몰드막(172), 식각 저지막(169) 및 제4 층간 절연막(166)을 순차적으로 식각하여 제4 패드들(163)을 노출시키는 스토리지 콘택홀들(184)을 형성한다.
본 발명의 다른 실시예에 따르면, 제3 절연막(175)을 식각 저지막으로 이용하는 산화물을 식각하는 식각 가스 또는 식각 용액을 사용하는 제1 식각 공정을 통해 제3 절연막(175) 상의 제2 몰드막(178)을 식각한다. 이어서, 질화물을 식각하는 식각 가스 또는 식각 용액을 사용하는 제2 식각 공정을 통해 제3 절연막(175)을 식각한다. 계속하여, 산화물을 식각하는 식각 가스 또는 식각 용액을 사용하는 제3 식각 공정을 통해 제1 몰드막(172)을 식각한 후, 질화물을 식각하는 식각 가스 또는 식각 용액을 사용하는 제4 식각 공정으로 식각 저지막(169)을 부분적으로 식각한다. 마지막으로, 산화물을 식각하는 식각 가스 또는 식각 용액을 사용하는 제5 식각 공정으로 제4 층간 절연막(166)을 식각하여 제4 패드(163)를 노출시키는 제5 콘택홀(184)을 형성한다. 이와 같이, 제5 콘택홀(184)을 여러 단계의 식각 공정을 통하여 형성할 경우에는 제5 콘택홀(184)을 식각하는 식각 공정의 균일성(uniformity)을 향상시킬 수 있다. 즉, 제3 절연막(175)을 식각 저지막으로 이용하여, 제2 몰드막(178) 및 제1 몰드막(172)을 각기 별도의 식각 공정으로 식각함으로써, 제5 콘택홀(184)을 형성하는 식각 공정의 균일성을 개선할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제6 포토레지스트 패턴을 별도의 공정으로 제거하지 않고, 제5 콘택홀(184)을 형성하는 상기 식각 공정 동안 상기 제6 포토레지스트 패턴이 소모되어 사라지게 할 수 있다.
다시 도 5a 및 도 5b를 참조하면, 세정 공정을 수행하여 제5 콘택홀(184)이 형성된 반도체 기판(100)으로부터 자연 산화막이나 폴리머 등의 이물질을 제거한다. 상기 세정 공정은 탈이온수와 암모니아 수용액 또는 황산을 포함하는 세정액을 사용하여 약 5∼20분 정도 수행됨으로써, 제1 및 제2 몰드막(172, 178)이 부분적으로 식각되어 제5 콘택홀(184)이 직경이 확장된다. 이에 반하여, 제1 및 제2 몰드막(172, 178)에 대하여 식각 선택비를 갖는 물질로 구성된 제3 절연막(175)은 상기 세정 공정 동안 식각되지 않는다. 따라서, 제3 절연막(175)이 부분적으로 반도체 기판(100)에 대하여 수평한 방향을 따라 확장된 제5 콘택홀(184)의 내부로 돌출된다. 후술하는 바와 같이, 돌출된 제3 절연막(175) 상에 스토리지 전극(193)이 형성되기 때문에, 안정화 부재(208)가 스토리지 전극(193)에 안정적으로 고정되는 한편, 스토리지 전극(193)이 안정화 부재(208)의 의해 안정적으로 지지된다. 즉, 안정화 부재(208)의 양 단부가 각기 인접하는 스토리지 전극(193)에 의해 감싸지게 된다. 또한, 제5 콘택홀(184)의 직경이 확장됨에 따라, 제5 콘택홀(184) 내에 형성되는 스토리지 전극(193)도 증가된 면적을 갖게 되며, 결국 캐패시터(220)의 캐패시턴스를 향상시킬 수 있다. 예를 들면, 제5 콘택홀(184)이 상기 세정 공정을 통해 약 50∼100% 정도까지 확장된 면적을 가질 수 있기 때문에, 확장된 제5 콘택홀(184) 내벽 상에 형성되는 스토리지 전극(193)도 이에 비례하여 그 면적을 확장시킬 수 있다. 캐패시터(220)의 캐패시턴스는 스토리지 전극(193)의 면적에 비례하기 때문에, 결국 캐패시터(220)의 캐패시턴스도 약 50∼100% 정도까지 향상시 킬 수 있다.
제5 콘택홀(184)의 형성됨에 따라 노출되는 제4 패드(163)의 상면, 제5 콘택홀(184)의 내벽, 제3 절연막(175)의 돌출부 및 스토리지 노드 마스크(181) 상에 제5 도전막(187)을 형성한다. 제5 도전막(187)은 도핑된 폴리실리콘이나 금속 등과 같은 도전 물질을 사용하여 형성한다. 이 경우, 제3 절연막(175)의 돌출부가 제5 콘택홀(184)의 내부로 수평하게 돌출되기 때문에, 제5 도전막(187)은 제3 절연막(175)의 돌출부를 감싸며 형성된다.
도 6a 및 도 6b는 스토리지 전극을 형성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 6a 및 도 6b를 참조하면, 확장된 제5 콘택홀(184)을 채우면서 제5 도전막(187) 상에 희생막(190)을 형성한다. 희생막(190)은 USG 또는 SOG 등과 같은 산화물을 사용하여 형성한다. 여기서, 희생막(190)은 후속하여 스토리지 전극(193)을 완성하기 위한 연마 공정 및 식각 공정 동안 스토리지 전극(193)을 보호하는 역할을 한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 몰드막(178) 상의 스토리지 노드 마스크(181), 제5 도전막(187) 및 희생막(190)의 일부를 제거하는 스토리지 노드 분리 공정을 수행한다. 이에 따라, 제5 콘택홀(184)의 내벽 상에는 스토리지 전극(193)이 형성되는 동시에 실린더형 스토리지 전극(193)의 내부는 희생막(190)으로 매립된다.
도 7a는 제2 몰드막을 제거하는 단계를 설명하기 위한 평면도들 도시한 것이 고, 도 7b는 도 7a에 도시한 반도체 장치를 A1-A2 선을 따라 자른 단면도이며, 도 7c는 도 7a에 도시한 반도체 장치를 B1-B2 선을 따라 자른 단면도이다.
도 7a 내지 도 7c를 참조하면, 제3 절연막(175)을 식각 저지막으로 이용하여, 희생막(190)의 상부 및 제2 몰드막(178)을 제거한다. 이에 따라, 스토리지 전극(193)의 상부 및 제3 절연막(175)이 노출되는 동시에 제5 콘택홀(184) 내에는 희생막 패턴(196)이 형성된다. 여기서, 제2 몰드막(178) 및 희생막(190)의 일부를 제거하는 식각 공정으로는 습식 식각 공정, 건식 식각 공정 또는 플라즈마 식각 공정 등을 이용한다.
도 7a에 도시한 바와 같이, 희생막(190)의 일부 및 제2 몰드막(178)을 제거할 경우, 반도체 장치의 셀 내에서 워드 라인(121) 또는 비트 라인(154) 등과 같은 하부 도전성 구조물에 대하여 직교하거나 평행한 A1-A2 방향(이하, 제1 방향이라 한다)을 따라서는 실린더형 스토리지 전극들(193)이 제1 간격(d1)으로 이격된다. 또한, 상기 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향인 B1-B2 방향(이하, 제2 방향이라 한다)을 따라서는 실린더형 스토리지 전극들(193)이 상기 제1 간격(d1)에 비하여 상대적으로 좁은 제2 간격(d2)으로 이격된다. 즉, 동일한 거리 내에서 상기 제1 방향에 비하여 상기 제2 방향을 따라 스토리지 전극들(193)이 보다 가깝게 배치된다. 여기서, 실린더형 스토리지 전극(193)의 폭(W)은 제1 간격(d1) 보다는 좁고 제2 간격(d2) 보다는 넓게 형성된다. 그러므로, 후술하는 바와 같이, 제3 절연막(175)을 식각하여 그물 구조의 안정화 부재들(208)을 형성할 경우, 상기 제2 방향을 따라서는 인접하는 안정화 부재들(208)이 서로 연결되지만, 상기 제1 방향을 따라서는 안정화 부재들(208)이 소정의 간격으로 분리된다.
도 8a 및 도 8b는 제4 마스크층을 형성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 8a 및 도 8b를 참조하면, 제3 절연막(175)에 대하여 식각 선택비를 갖는 물질을 사용하여 노출된 스토리지 전극(193) 및 제3 절연막(175) 상에 제4 마스크층(199)을 형성한다. 바람직하게는, 제4 마스크층(199)은 USG 내지 SOG와 같은 산화물 또는 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 이 경우, 제4 마스크층(199)은 제3 절연막(175) 및 스토리지 전극(193)의 상면으로부터 약 10∼7,000Å 정도의 두께로 형성한다. 그러나, 이러한 제4 마스크층(199)의 두께는 스토리지 전극(193)의 높이 및 제3 절연막(175)의 두께에 따라 감소하거나 증가할 수 있다. 즉, 제4 마스크층(199)은 제3 절연막(175)을 식각하여 그물 구조의 안정화 부재들(208)을 형성하기 위하여 제공되기 때문에, 제3 절연막(175)의 두께의 증가 또는 감소에 상응하여 제4 마스크층(199)의 두께로 증가하거나 감소된다.
도 9a 및 도 9b는 제3 스페이서 및 마스크층 패턴을 형성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 9a 및 도 9b를 참조하면, 이방성 식각 공정을 통하여 제4 마스크층(199)을 식각함으로써, 마스크층 패턴(202) 및 제3 스페이서(205)를 형성한다. 제3 스페이서(205)는 실린더형 스토리지 전극(193)의 내벽 및 상기 제1 방향을 따라 배열된 실린더형 스토리지 전극들(193)의 외벽 상에 형성된다. 이에 비하여, 상기 제2 방향을 따라서는 실린더형 스토리지 전극들(193)이 상대적으로 좁은 제2 간격(d2)으로 배열되기 때문에 상기 제2 방향을 따라서는 제3 스페이서(205)가 형성되지 않고, 제3 절연막(175) 상에 마스크층 패턴(202)이 형성된다. 즉, 도 7a에 도시한 바와 같이, 제2 간격(d2)이 스토리지 전극(193)의 폭(W) 및 제1 간격(d1)에 비하여 상대적으로 좁기 때문에 스토리지 전극(193)의 내벽 및 상기 제1 방향을 따라 스토리지 전극(193)의 외벽 상에 제3 스페이서(205)가 형성되는 반면, 상기 제2 방향을 따라서 스토리지 전극(193)들 사이에는 마스크층 패턴(202)이 형성된다. 이에 따라, 후속하는 안정화 부재(208)를 형성하기 위한 식각 공정 동안, 마스크층 패턴(202)이 하부의 제3 절연막(175)을 보호하여 상기 제2 방향을 따라서는 안정화 부재들(208)이 서로 연결되게 한다. 한편, 스토리지 전극들(193)의 외벽 상에 제3 스페이서(205)가 형성됨으로써, 상기 제1 방향을 따라 제3 절연막(175)이 부분적으로 노출된다. 그러나, 상기 제2 방향을 따라서는 마스크층 패턴(202)이 형성되기 때문에, 그 아래의 제3 절연막(175)은 노출되지 않는다. 또한, 제3 스페이서(205)의 저면이 제3 절연막(175) 상에 위치하기 때문에, 상기 제1 방향을 따라서도 제3 스페이서(205) 아래의 제3 절연막(175)의 일부는 노출되지 않는다.
도 10a 및 도 10b는 안정화 부재를 형성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 10a 및 도 10b를 참조하면, 상기 제1 방향을 따라 노출된 제3 절연막(175)을 습식 또는 건식 식각 공정을 통하여 부분적으로 식각하여 안정화 부재(208)를 형성한다. 이 때, 상기 제2 방향을 따라 마스크층 패턴(202)이 위치하기 때문에 상기 제2 방향을 따라 위치하는 제3 절연막(175)은 식각되지 않는다. 안정화 부재(208)를 형성하기 위한 식각 공정 동안, 비록 상기 제2 방향을 따라 잔류하는 마스크층 패턴(202)도 부분적으로 식각되지만 완전히 제거되지는 않는다. 이에 따라, 반도체 장치의 셀 내에서 전체적으로 그물 구조를 이루는 안정화 부재들(208)은 각기 실린더형 스토리지 전극(193)을 감싸는 링 형상을 가진다. 이러한 링 형상의 인접하는 안정화 부재들(208)이 상기 제2 방향을 따라 서로 접촉되어 전체적으로 그물 구조 또는 격자 구조의 안정화 부재들(208)이 형성된다. 이 경우, 후술하는 바와 같이, 상기 제1 방향을 따라서는 제3 절연막(175)이 부분적으로 제거되기 때문에 인접하는 4개의 안정화 부재들(208) 사이에는 개구들(209)이 형성된다.
도 13은 안정화 부재를 형성하는 단계를 나타내는 전자 현미경 사진을 도시한 것이다.
도 13에 도시한 바와 같이, 안정화 부재(208)를 형성하기 위하여 제3 절연막(175)을 식각하는 식각 공정에 있어서, 상기 제1 방향을 따라 배열된 실린더형 스토리지 전극들(193) 사이에는 개구들(209)이 형성된다. 제3 절연막(175)의 식각이 진행됨에 따라 개구들(209)의 폭이 점차 확대되어, 결국 도 11a 및 도 11b에 도시한 바와 같은 그물 구조 또는 격자 구조의 안정화 부재들(208)이 각기 실린더형 스토리지 전극들(193)을 감싸며 형성된다.
도 11a는 그물 구조의 안정화 부재들에 의해 지지되는 스토리지 전극들의 개략적인 사시도를 도시한 것이고, 도 11b는 도 11a에 도시한 반도체 장치의 평면도이며, 도 11c는 도 11b에 도시한 반도체 장치를 A1-A2 선을 따라 자른 단면도이고, 도 11d는 도 11b에 도시한 반도체 장치를 B1-B2 선을 따라 자른 단면도이다.
도 11a 내지 도 11d를 참조하면, 건식 식각 공정, 습식 식각 공정 또는 플라즈마 식각 공정으로 제3 스페이서(205), 마스크층 패턴(202) 및 제1 몰드막(172)을 제거하여 각기 제4 패드(163)에 접촉되는 실린더형 스토리지 전극들(193)을 완성한다. 예를 들면, 제1 몰드막(172), 스페이서(205) 및 마스크층 패턴(202)은 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각 용액을 이용한 습식 식각 공정으로 제거한다. 이 경우, 각 스토리지 전극들(193)의 외주면을 감싸며, 상기 제2 방향을 따라 서로 연결되어 셀 내의 모든 스토리지 전극(193)을 지지하는 격자 구조 또는 그물 구조의 안정화 부재들(208)도 함께 완성된다. 안정화 부재들(208)의 내주면은 각기 스토리지 전극(193) 내에 부분적으로 매립되므로, 안정화 부재들(208)은 매우 안정적으로 스토리지 전극(193)에 고정된다. 본 발명의 다른 실시예에 따르면, 불화수소 및 수증기를 함유하는 제1 식각 가스와 사불화탄소(CF4) 및 산소(O2)를 포함하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 제1 몰드막(172), 마스크층 패턴(202) 및 제3 스페이서(205)를 제거할 수 있다.
도 11a 및 도 11b에 도시한 바와 같이, 마스크층 패턴(202), 제3 스페이서(205) 및 제1 몰드막(172)이 제거되면, 개구(209)를 개재하여 전체적으로 그물 구조 또는 격자형 구조로 배열된 안정화 부재들(208)이 형성된다. 각 안정화 부재(208)는 링 형상을 가지며, 상기 제1 방향을 따라서는 이격되는 반면 상기 제2 방향을 따라서는 서로 접촉되어, 결국 셀 내의 모든 안정화 부재들(208)이 하부 도전성 구조물에 대하여 좌측 및 우측 사선 방향을 따라 서로 연결된다. 셀 내의 모든 스토리지 전극들(193)을 각기 연결된 안정화 부재(208)가 감싸기 때문에, 스토리지 전극들(193)이 쓰러지는 현상을 근본적으로 방지할 수 있다.
도 14는 안정화 부재 및 스토리지 전극들을 나타내는 전자 현미경 사진이다.
도 11a 및 도 14에 도시한 바와 같이, 제1 몰드막(172)을 완전히 제거하면, 셀 내의 모든 실린더형 스토리지 전극들(193)이 서로 지지되게 하는 그물 구조로 배열된 안정화 부재들(208)이 형성된다. 각 안정화 부재들(208)은 링 형상을 가진다. 전술한 바와 같이, 상기 제1 방향을 따라서는 개구들(209)이 위치하기 때문에 상기 제1 방향을 따라 배열된 안정화 부재들(208)은 서로 소정의 간격으로 이격된다. 그러나, 상기 제2 방향을 따라서는 개구들(209)이 형성되지 않으므로, 상기 제2 방향을 따라 각 안정화 부재들(208)은 서로 연결된다. 이에 의하여, 셀 내의 모든 안정화 부재들(208)이 구물 구조 또는 격자 구조로 배열된다.
도 12a 및 도 12b는 캐패시터를 완성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 12a 및 도 12b를 참조하면, 그물 구조 또는 격자 구조의 안정화 부재(208)에 의해 셀 내에서 모든 스토리지 전극들(193)이 서로를 지지하는 상태에 서, 각 스토리지 전극(193) 및 안정화 부재(208) 상에 유전막(211) 및 플레이트 전극(214)을 차례로 형성한다. 이에 따라, 반도체 기판(100) 상에 스토리지 전극(193), 안정화 부재(208), 유전막(211) 및 플레이트 전극(214)을 포함하는 캐패시터(220)가 완성된다. 여기서, 도 11a에 도시한 바와 같이, 그물 구조로 배열된 안정화 부재(208)들 사이에는 개구(209)가 마련되기 때문에, 유전막(211)은 스토리지 전극(193)의 내측 및 안정화 부재(208)의 상부뿐만 아니라 스토리지 전극(193)의 외측 하부 및 안정화 부재(208)의 저면에도 형성된다.
셀 내의 캐패시터들(220) 가운데, 상기 제1 방향을 따라 위치하는 캐패시터들(220)은 서로 소정의 간격으로 이격되지만, 상기 제2 방향을 따라 위치하는 캐패시터들(220)은 개구(209)를 개재하여 그물 구조로 배열된 안정화 부재들(208)을 통하여 서로가 지지하는 구조로 형성된다. 즉, 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향인 상기 제2 방향을 따라 배열되는 캐패시터들(220)이 서로 연결되기 때문에, 결국 셀 내의 모든 캐패시터들(220)은 서로 지지하는 구조로 형성된다. 그러므로, 종래의 캐패시터에 비하여 캐패시터들(220)의 종횡비가 크게 증가하더라도, 캐패시터들(220)이 쓰러지는 현상을 방지할 수 있다.
캐패시터들(220) 상에 상부 배선과의 전기적 절연을 위한 추가 층간 절연막(도시되지 않음)을 형성한 다음, 상기 추가 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
도 15a 내지 도 21b는 본 발명의 다른 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 본 발명의 다른 실시예에 있어서, 반도체 기판(100) 상에 제4 패드(163)를 형성하기까지의 단계들은 전술한 바와 동일하므로 이에 대한 설명은 생략한다. 도 15a 내지 도 21b에 있어서, 도 2a 및 도 2b와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 15a 및 도 15b는 제1 내지 제3 몰드막, 제3 절연막 및 제3 마스크층을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 15a 및 도 15b를 참조하면, 제4 패드(163) 및 제3 층간 절연막(160) 상에 제4 층간 절연막(250) 및 식각 저지막(253)을 차례로 형성한다. 여기서, 제4 층간 절연막(250)은 산화물을 사용하여 형성되며, 식각 저지막(253)은 질화물을 사용하여 형성한다.
식각 저지막(253) 상에 제1 몰드막(256) 및 제2 몰드막(259)을 차례로 형성한다. 제1 몰드막(256)은 불순물로 도핑된 산화물을 사용하여 약 2,000∼20,000Å 정도의 두께를 갖도록 형성되며, 제2 몰드막(256)은 불순물도 도핑되지 않은 산화물을 사용하여 약 3,000∼30,000Å 정도의 두께로 형성된다. 바람직하게는, 제1 몰드막(256)은 BPSG나 PSG를 사용하여 식각 저지막(253)의 상면으로부터 약 4,000∼7,000Å 정도의 두께로 형성된다. 또한, 제2 몰드막(259)은 PE-TEOS나 HDP-CVD 산화물을 사용하여 제1 몰드막(256)의 상면으로부터 약 7,000∼15,000Å 정도의 두께로 형성된다. 따라서, 후속하여 불화수소를 포함하는 식각 용액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하여 식각 공정을 수행할 때, 제1 몰드막(256)이 제2 몰드막(259)에 비하여 빠른 속도로 식각된다. 그러므로, 후술하는 바와 같이 피라미드형 구조를 갖는 제5 콘택홀(274)(도 16a 및 도 16b 참조)이 형성된다. 본 발명의 다른 실시예에 따르면, 불화수소 가스 및 수증기를 함유하는 제1 식각 가스와 사불화탄소 및 산소를 함유하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 제1 몰드막(256)을 제2 몰드막(259)에 비하여 빠른 속도로 식각할 수 있다.
제2 몰드막(259) 상에는 제1 및 제3 몰드막(256, 259)에 대하여 식각 선택비를 갖는 물질로 이루어진 제3 절연막(262)이 형성된다. 예를 들면, 제3 절연막(262)은 실리콘 질화물, 실리콘 산질화물 또는 탄탈 산화물을 사용하여 제2 몰드막(259)의 상면으로부터 약 100∼30,000Å 정도의 두께로 형성된다.
제3 절연막(262) 상에 불순물이 도핑되지 않은 산화물을 사용하여 제3 몰드막(265)을 형성한다. 예를 들면, 제3 몰드막(265)은 PE-TEOS 또는 HDP-CVD 산화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 제1 내지 제3 몰드막(256, 259, 265)은 각기 상이한 불순물 농도를 갖는 산화물을 사용하여 형성함으로써, 각기 상이한 식각 속도로 식각되게 할 수 있다.
제3 몰드막(265) 상에 산화물과 다른 식각 선택비를 갖는 물질을 사용하여 제3 마스크층(268)을 형성한다. 예를 들면, 제3 마스크층(268)은 폴리실리콘이나 질화물을 사용하여 형성한다.
도 16a 및 도 16b는 제5 콘택홀을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 16a 및 도 16b를 참조하면, 사진 식각 공정으로 제3 마스크층(268)을 패 터닝하여, 제3 몰드막(265) 상에 스토리지 전극(277)(도 17a 및 도 17b 참조)을 형성하기 위한 스토리지 노드 마스크(271)를 형성한다.
스토리지 노드 마스크(271)를 식각 마스크로 이용하여 제3 몰드막(265), 제3 절연막(262), 제2 몰드막(259), 제1 몰드막(256), 식각 저지막(253) 및 제4 층간 절연막(250)을 부분적으로 식각함으로써, 제4 패드(163)를 노출시키는 제5 콘택홀(274)을 형성한다. 여기서, 제5 콘택홀(274)은 제1 내지 제3 몰드막(256, 259, 265)의 식각 속도의 차이로 인하여 계단형으로 경사진 측벽을 가지게 된다. 본 실시예에 있어서, 제1 몰드막(256)이 제2 몰드막(259)에 비하여 빠르게 식각되기 때문에, 제5 콘택홀(274)이 완전히 형성되지 못하여 유발되는 콘택 낫 오픈(not open) 현상을 방지할 수 있다. 즉, 제4 패드(163)를 노출시키는 제5 콘택홀(274)의 형성 시, 제1 몰드막(256)이 제2 몰드막(259)에 비하여 빠르게 식각됨으로써, 제1 몰드막(256)의 식각량의 감소로 인하여 제4 패드(163)가 노출되지 못하는 현상을 방지할 수 있다. 이와 같이, 상이한 식각비를 갖는 제1 및 제2 몰드막(256, 259)의 식각 공정을 통하여 형성되는 제5 콘택홀(274)은 하부가 상부에 비하여 넓은 계단형으로 경사진 피라미드 형태의 단면 구조를 갖게 된다.
도 17a 및 도 17b는 스토리지 전극을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 17a 및 도 17b를 참조하면, 제4 패드(163)의 상면, 제5 콘택홀(274)의 내벽 및 스토리지 노드 마스크(271) 상에 제5 도전막(도시되지 않음)을 형성한다. 이 경우, 상기 제5 도전막은 불순물로 도핑된 폴리실리콘이나 금속 등과 같은 도전 물 질을 사용하여 형성한다.
상기 제5 도전막이 형성된 제5 콘택홀(274) 내부를 채우면서 스토리지 노드 마스크(271) 상에 산화물로 이루어진 희생막(280)을 형성한다. 예를 들면, 희생막(280)은 USG 또는 SOG를 사용하여 형성한다. 희생막(280)은 스토리지 전극(277)을 형성하기 위한 평탄화 공정 및 후속하는 식각 공정 동안 스토리지 전극(277)을 보호한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여, 제3 몰드막(265)의 상면이 노출될 때까지 스토리지 노드 마스크(271), 희생막(280)의 일부 및 상기 제5 도전막의 일부를 제거하여 제4 패드(163)에 접촉되는 스토리지 전극(277)을 형성한다. 이 경우, 실린더형 스토리지 전극(277)의 내부는 희생막(280)으로 채워진다.
도 18a 및 도 18b는 제4 마스크층을 형성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 18a 및 도 18b를 참조하면, 제3 몰드막(265) 및 희생막(280)의 상부를 습식 식각 공정 또는 건식 식각 공정으로 제거하여 제3 절연막(262) 및 스토리지 전극(277)의 상부를 노출시킨다.
노출된 스토리지 전극(277)을 덮으면서 제3 절연막(262) 상에 제4 마스크층(283)을 형성한다. 제4 마스크층(283)은 USG 또는 SOG와 같은 산화물을 사용하여 형성한다.
도 19a 및 도 19b는 안정화 부재를 형성하는 단계를 설명하기 위한 단면도들 을 도시한 것이다.
도 19a 및 도 19b를 참조하면, 전술한 바와 같이, 이방성 식각 공정으로 제4 마스크층(283)을 식각하여, 스토리지 전극(277)의 내벽 및 상기 제1 방향을 따라 배열된 스토리지 전극(277)의 외벽 상에 제3 스페이서(286)를 형성하는 동시에 상기 제2 방향을 따라 배열된 스토리지 전극(277) 사이에 마스크층 패턴(289)을 형성한다. 제4 마스크층(283)의 식각에 따라, 스토리지 전극(277) 내의 희생막(280)이 노출되는 한편, 상기 제1 방향을 따라 위치하는 제3 절연막(262)이 노출된다.
노출된 제3 절연막(262)을 식각하여, 개구(293)를 개재하여 셀 내에서 그물 구조 또는 격자 구조로 배열되는 안정화 부재들(292)을 형성한다.
도 22는 본 발명의 다른 실시예에 따라 안정화 부재를 형성하는 단계를 나타내는 전자 현미경 사진이다.
도 22를 참조하면, 제3 절연막(262)을 식각하는 공정이 진행됨에 따라, 상기 제1 방향을 따라 개구(293)가 형성되면서 상기 제1 방향을 따라서는 소정의 간격으로 이격되는 반면 상기 제2 방향을 따라서는 서로 접촉되는 안정화 부재들(292)이 형성된다. 여기서, 각 안정화 부재들(292)은 링의 형태로 스토리지 전극(277)을 감싸게 된다.
도 24는 본 발명의 또 다른 실시예에 따라 안정화 부재를 형성하는 단계를 나타내는 전자 현미경 사진이다.
도 24에 도시한 바와 같이, 제3 절연막(262)을 계속 식각하면 개구의 폭이 확장되면서 결국 실린더형 스토리지 전극들(277) 사이에 상기 제2 방향을 따라 브 리지 형상을 갖는 안정화 부재들(292)이 형성된다. 이러한 안정화 부재들(292)은 상기 제1 방향을 따라서는 형성되지 않기 때문에, 셀 내에서는 전체적으로 격자 구조로 배열된 안정화 부재들(292)이 형성된다. 여기서, 브리지형 안정화 부재(292)의 일측 단부는 하나의 스토리지 전극(277)에 매립되지만, 안정화 부재(292)의 타측 단부는 인접하는 다른 하나의 스토리지 전극(277)에 매립된다. 따라서, 안정화 부재(292)가 인접하는 스토리지 전극들(277) 사이에 안정적으로 고정된다.
도 20a 및 도 20b는 스토리지 전극 및 안정화 부재를 완성하는 단계를 설명하기 위한 단면도들을 도시한 것이다.
도 20a 및 도 20b를 참조하면, 제3 스페이서(286) 및 마스크층 패턴(289)을 제거한 다음, LAL 용액을 사용하는 식각 공정 또는 불화수소를 포함하는 식각 가스를 사용하는 식각 공정으로 희생막(280), 제2 몰드막(259) 및 제1 몰드막(256)을 제거한다. 이에 따라, 안정화 부재들(292)을 통하여 상기 제2 방향을 따라 서로 지지하는 스토리지 전극들(277)이 완성된다. 본 실시예에 있어서, 안정화 부재(292)는 부분적으로 스토리지 전극(277)에 매립되는 한편, 스토리지 전극(277)이 안정화 부재(292)의 저면을 부분적으로 지지하는 구조가 된다. 즉, 링 형상의 안정화 부재(292)의 내주면이 부분적으로 스토리지 전극(277)에 매립되는 동시에 계단형 피라미드 구조의 스토리지 전극(277)이 안정화 부재(292)의 저면을 지지하게 된다. 따라서, 안정화 부재(277)가 더욱 안정적으로 스토리지 전극(277)에 고정된다.
도 23은 본 발명의 다른 실시예에 따른 스토리지 전극 및 안정화 부재의 전자 현미경 사진이다.
도 23에 도시한 바와 같이, 대체로 계단형으로 경사진 피라미드 구조를 갖는 제5 콘택홀(274)의 형상에 따라 스토리지 전극(277)도 실질적으로 계단형 피라미드 구조로 형성되기 때문에 향상된 더욱 구조적 안정성을 가진다. 즉, 제1 몰드막(256), 제2 몰드막(259) 및 제3 몰드막(265)이 LAL 용액을 사용하는 식각 공정 또는 불화수소를 포함하는 식각 가스를 사용하는 식각 공정 동안 상이한 식각 속도로 식각되기 때문에 계단 형상의 피라미드 구조의 제5 콘택홀(274)이 형성된다. 이러한 제5 콘택홀(274)의 내벽 상에 스토리지 전극(277)이 형성됨으로써, 스토리지 전극(277)도 구조적 안정성이 더욱 향상된 계단형 피라미드 구조를 가지게 된다.
도 21a 및 도 21b는 캐패시터를 완성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 21a 및 도 21b를 참조하면, 그물 구조 또는 격자 구조의 안정화 부재(292)에 의해 셀 내의 모든 스토리지 전극들(277)이 서로를 지지하는 상태에서, 각 스토리지 전극(277) 및 안정화 부재(292) 상에 유전막(295) 및 플레이트 전극(298)을 차례로 형성한다. 이에 따라, 반도체 기판(100) 상에 스토리지 전극(277), 안정화 부재(292), 유전막(295) 및 플레이트 전극(298)을 포함하는 캐패시터(310)가 완성된다. 도 22에 도시한 바와 같이, 그물 구조 또는 격자 구조로 배열된 안정화 부재(292)들 사이에는 개구(293)가 마련되기 때문에, 유전막(295)은 스토리지 전극(277)의 내측 및 안정화 부재(292)의 상부뿐만 아니라 스토리지 전극(277)의 외측 하부 및 안정화 부재(292)의 저면에도 형성된다.
전술한 바와 같이, 셀 내의 캐패시터들(310) 중 상기 제1 방향을 따라 위치하는 캐패시터들(310)은 서로 소정의 간격으로 이격되지만, 상기 제2 방향을 따라 위치하는 캐패시터들(310)은 개구(293)를 개재하여 그물 구조로 배열된 안정화 부재들(292)을 통하여 서로가 지지하는 구조로 형성된다. 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향인 상기 제2 방향을 따라 배열되는 캐패시터들(310)이 서로 연결되기 때문에, 결국 셀 내의 모든 캐패시터들(310)은 서로 지지하는 구조로 형성된다. 따라서, 종래의 캐패시터에 비하여 캐패시터들(310)의 종횡비가 크게 증가하더라도, 캐패시터들(310)이 쓰러지는 현상을 방지할 수 있다.
캐패시터들(310) 상에 상부 배선과의 전기적 절연을 위한 추가 층간 절연막(도시되지 않음)을 형성한 다음, 상기 추가 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
전술한 바와 같이 본 발명에 따르면, 그물 구조 또는 격자 구조의 안정화 부재들을 형성하여 캐패시터의 종횡비가 매우 높은 경우라 할지라도 캐패시터가 쓰러지는 현상을 근원적으로 방지할 수 있다. 따라서, 인접하는 캐패시터들 사이에 발생하는 2-bit 단락으로 인한 반도체 장치의 불량을 해소할 수 있다.
또한, 실린더형 스토리지 전극의 외측 일부 영역에만 안정화 부재를 형성하기 때문에, 안정화 부재와 스토리지 전극 간의 접촉 면적을 조절하여 캐패시터의 캐패시턴스의 손실을 최소화할 수 있다.
또한, 안정화 부재의 위치와 두께 및 이를 형성하기 위한 마스크층의 두께 등을 임의로 변경할 수 있기 때문에, 변화되는 공정 조건에 용이하게 적용할 수 있다. 더욱이, 콘택홀의 면적을 확장시킨 후에 확장된 콘택홀 내에 스토리지 전극을 형성하기 때문에 캐패시터의 캐패시턴스를 크게 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (54)

  1. 실린더형 스토리지 전극;
    상기 스토리지 전극의 외벽 상에 형성되며, 인접하는 안정화 수단과 연결되어 그물 또는 격자 구조를 이루는 안정화 수단;
    상기 스토리지 전극 및 상기 안정화 수단 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 캐패시터.
  2. 제1항에 있어서, 상기 스토리지 전극과 인접하는 스토리지 전극은 제1 방향을 따라서 제1 간격으로 이격되며, 제2 방향을 따라서 상기 제1 간격 보다 작은 제2 간격으로 이격되는 것을 특징으로 하는 캐패시터.
  3. 제2항에 있어서, 상기 스토리지 전극의 직경은 상기 제2 간격 보다 크고 상기 제1 간격 보다 작은 것을 특징으로 하는 캐패시터.
  4. 제2항에 있어서, 상기 안정화 수단과 상기 인접하는 안정화 수단은 상기 제2 방향을 따라 서로 연결되며, 상기 제1 방향을 따라서는 서로 이격되는 것을 특징으로 하는 캐패시터.
  5. 제4항에 있어서, 상기 제2 방향을 따라서는 상기 안정화 수단과 상기 인접하 는 안정화 수단 사이에 개구가 형성되는 것을 특징으로 하는 캐패시터.
  6. 제1항에 있어서, 상기 안정화 수단은 링 구조를 갖는 것을 특징으로 하는 캐패시터.
  7. 제6항에 있어서, 상기 안정화 수단은 부분적으로 상기 스토리지 전극에 매립되는 것을 특징으로 하는 캐패시터.
  8. 제6항에 있어서, 상기 스토리지 전극은 계단형 피라미드 구조를 갖는 것을 특징으로 하는 캐패시터.
  9. 제8항에 있어서, 상기 안정화 수단은 부분적으로 상기 스토리지 전극에 의해 지지되는 것을 특징으로 하는 캐패시터.
  10. 제1항에 있어서, 상기 안정화 수단은 절연 물질로 이루어지는 것을 특징으로 하는 캐패시터.
  11. 제10항에 있어서, 상기 안정화 수단은 실리콘 질화물, 실리콘 산질화물 또는 탄탈 산화물로 이루어지는 것을 특징으로 하는 캐패시터.
  12. 실린더형 스토리지 전극;
    상기 스토리지 전극과 인접하는 스토리지 전극 사이에 형성된 안정화 수단;
    상기 스토리지 전극 및 상기 안정화 수단 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 캐패시터.
  13. 제12항에 있어서, 상기 안정화 수단은 브리지의 구조를 갖는 것을 특징으로 하는 캐패시터.
  14. 제13항에 있어서, 상기 안정화 수단의 일 단부는 상기 스토리지 전극에 매립되며, 상기 안정화 수단의 타 단부는 상기 인접하는 스토리지 전극에 매립되는 것을 특징으로 하는 캐패시터.
  15. 제12항에 있어서, 상기 안정화 수단은 절연 물질로 이루어지는 것을 특징으로 하는 캐패시터.
  16. 기판 상에 적어도 하나의 몰드막을 형성하는 단계;
    상기 몰드막 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극의 상부를 노출시키는 단계;
    상기 노출된 스토리지 전극의 측벽에 상기 절연막의 일부를 노출시키는 스페이서들을 형성하는 단계;
    상기 노출된 절연막을 식각하여 상기 스토리지 전극을 감싸는 안정화 수단을 형성하는 단계;
    상기 스토리지 전극 및 상기 안정화 수단 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  17. 제16항에 있어서, 상기 절연막 상에 추가 몰드막을 형성하는 단계;
    상기 추가 몰드막 상에 스토리지 노드 마스크를 형성하는 단계; 및
    상기 스토리지 노드 마스크를 이용하여 상기 추가 몰드막 및 상기 절연막을 식각하여 상기 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  18. 제17항에 있어서, 상기 절연막은 상기 적어도 하나의 몰드막 및 상기 추가 몰드막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  19. 제18항에 있어서, 상기 절연막은 실리콘 산화물, 실리콘 산질화물 및 탄탈 산화물로 이루어진 그룹 중에서 선택된 어느 하나 이상을 사용하여 형성되며, 상기 적어도 하나의 몰드막 및 상기 추가 몰드막은 PE-TEOS, HDP-CVD 산화물, PSG, BPSG, USG 및 SOG로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  20. 제17항에 있어서, 상기 적어도 하나의 몰드막은 1,000∼50,000Å의 두께를 가지고, 상기 절연막은 10∼7,000Å의 두께를 가지며, 상기 추가 몰드막은 100∼50,000Å의 두께를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
  21. 제17항에 있어서, 상기 콘택홀 내에 스토리지 전극을 형성하는 단계는,
    상기 콘택홀의 내벽 및 상기 스토리지 노드 마스크 상에 도전막을 형성하는 단계;
    상기 스토리지 전극 및 상기 스토리지 노드 마스크 상에 상기 콘택홀을 채우는 희생막을 형성하는 단계; 및
    상기 추가 몰드막이 노출될 때까지 상기 희생막, 상기 도전막 및 상기 스토리지 노드 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  22. 제17항에 있어서, 상기 콘택홀이 형성된 기판을 세정하여 상기 콘택홀의 직경을 확장시키는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  23. 제21항에 있어서, 상기 스토리지 전극의 상부를 노출시키는 단계는, 상기 추가 도전막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  24. 제16항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 절연막 상에 마스크층을 형성하는 단계; 및
    상기 마스크층을 이방성 식각하여 상기 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  25. 제24항에 있어서, 상기 마스크층은 상기 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  26. 제25항에 있어서, 상기 마스크층은 USG 또는 SOG를 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  27. 제24항에 있어서, 상기 스페이서는 제1 방향을 따라 상기 스토리지 전극의 내벽 및 외벽 상에 형성되며, 제2 방향을 따라 상기 스토리지 전극과 인접하는 스토리지 전극 사이에는 마스크층 패턴이 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  28. 제27항에 있어서, 상기 마스크층 패턴은 상기 절연막의 일부를 식각하는 동안 상기 마스크층 패턴 아래의 절연막을 보호하는 것을 특징으로 하는 캐패시터의 제조 방법.
  29. 제27항에 있어서, 상기 제1 방향을 따라 상기 절연막이 식각되어 상기 안정화 수단과 인접하는 안정화 수단 사이에는 개구가 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  30. 제27항에 있어서, 상기 스토리지 전극 및 상기 안정화 수단 상에 유전막을 형성하는 단계는 상기 스페이서, 상기 마스크층 패턴 및 상기 몰드막을 제거하는 단계 후에 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
  31. 제16항에 있어서, 상기 적어도 하나의 몰드막을 형성하는 단계는,
    상기 기판 상에 제1 몰드막을 형성하는 단계;
    상기 제1 몰드막 상에 상기 제1 몰드막과 상이한 식각율을 갖는 제2 몰드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  32. 제31항에 있어서, 상기 제1 몰드막은 불순물로 도핑된 산화물을 사용하여 형성되며, 상기 제2 몰드막은 불순물을 갖지 않는 산화물을 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  33. 제32항에 있어서, 상기 제1 몰드막은 BPSG 또는 PSG를 사용하여 형성되며, 상기 제2 몰드막은 PE-TEOS 또는 HPD-CVD 산화물을 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  34. 제31항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 절연막 상에 상기 제1 및 제2 몰드막에 대하여 식각 선택비를 갖는 제3 몰드막을 형성하는 단계; 및
    상기 제3 몰드막, 상기 절연막, 상기 제2 몰드막 및 상기 제1 몰드막을 식각하여 상기 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  35. 제34항에 있어서, 상기 콘택홀을 계단형 피라미드의 구조를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
  36. 제34항에 있어서, 상기 스토리지 전극의 상부를 노출시키는 단계는 상기 제3 몰드막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  37. 제36항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 절연막 상에 상기 절연막에 대하여 식각 선택비를 갖는 마스크층을 형 성하는 단계; 및
    상기 마스크층을 이방성 식각하여 상기 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  38. 제37항에 있어서, 상기 스토리지 전극 및 상기 안정화 수단 상에 유전막을 형성하는 단계는 상기 스페이서, 상기 제2 몰드막 및 상기 제1 몰드막을 제거하는 단계 후에 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
  39. 반도체 기판 상에 형성된 도전성 구조물들;
    상기 도전성 구조물들 사이의 상기 반도체 기판에 형성된 콘택 영역;
    상기 콘택 영역에 전기적으로 접촉되는 실린더형 스토리지 전극;
    상기 스토리지 전극의 외벽 상에 형성되며, 인접하는 안정화 수단과 연결되어 그물 또는 격자 구조를 이루는 안정화 수단;
    상기 안정화 수단 및 상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 반도체 장치.
  40. 제39항에 있어서, 상기 스토리지 전극과 인접하는 스토리지 전극은 상기 도전성 구조물들에 대하여 평행하거나 직교하는 방향을 따라서 제1 간격으로 이격되며, 상기 도전성 구조물들에 대하여 사선 방향을 따라 상기 제2 간격 보다 작은 제2 간격으로 이격되는 것을 특징으로 하는 반도체 장치.
  41. 제40항에 있어서, 상기 안정화 수단과 상기 인접하는 안정화 수단은 상기 사선 방향을 서로 연결되며, 상기 제1 방향을 따라서는 서로 이격되는 것을 특징으로 하는 반도체 장치.
  42. 제39항에 있어서, 상기 안정화 수단은 부분적으로 상기 스토리지 전극에 매립되는 것을 특징으로 하는 반도체 장치.
  43. 제39항에 있어서, 상기 스토리지 전극은 계단형 피라미드 구조를 갖는 것을 특징으로 하는 반도체 장치.
  44. 제43항에 있어서, 상기 안정화 수단은 부분적으로 상기 스토리지 전극에 의해 지지되는 것을 특징으로 하는 반도체 장치.
  45. 반도체 기판 상에 형성된 도전성 구조물들;
    상기 도전성 구조물들 사이의 상기 반도체 기판에 형성된 콘택 영역;
    상기 콘택 영역에 전기적으로 접촉되는 스토리지 전극;
    상기 스토리지 전극과 인접하는 스토리지 전극 사이에 형성된 안정화 수단;
    상기 안정화 수단 및 상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 반도체 장치.
  46. 제45항에 있어서, 상기 안정화 수단의 일 단부는 상기 스토리지 전극에 매립되며, 상기 안정화 수단의 타 단부는 상기 인접하는 스토리지 전극에 매립되는 것을 특징으로 하는 반도체 장치.
  47. 제45항에 있어서, 상기 안정화 수단의 양 단부는 각기 상기 스토리지 전극과 상기 인접하는 스토리지 전극에 의해 지지되는 것을 특징으로 하는 반도체 장치.
  48. 반도체 기판 상에 도전성 구조물들을 형성하는 단계;
    상기 도전성 구조물들 사이의 상기 반도체 기판에 콘택 영역을 형성하는 단계;
    상기 도전성 구조물들을 덮으면서 상기 반도체 기판 상에 적어도 하나의 몰드막을 형성하는 단계;
    상기 몰드막 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 콘택 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 콘택 영역에 접촉되는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극의 상부를 노출시키는 단계;
    상기 노출된 스토리지 전극의 측벽에 상기 절연막의 일부를 노출시키는 스페 이서들을 형성하는 단계;
    상기 노출된 절연막을 식각하여 상기 스토리지 전극을 감싸는 안정화 수단을 형성하는 단계;
    상기 스토리지 전극 및 상기 안정화 수단 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  49. 제48항에 있어서, 상기 절연막 상에 추가 몰드막을 형성하는 단계;
    상기 추가 몰드막 상에 스토리지 노드 마스크를 형성하는 단계; 및
    상기 스토리지 노드 마스크를 이용하여 상기 추가 몰드막 및 상기 절연막을 식각하여 상기 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제49항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 콘택홀의 내벽 및 상기 스토리지 노드 마스크 상에 도전막을 형성하는 단계;
    상기 스토리지 전극 및 상기 스토리지 노드 마스크 상에 상기 콘택홀을 채우는 희생막을 형성하는 단계; 및
    상기 추가 몰드막이 노출될 때까지 상기 희생막, 상기 도전막 및 상기 스토리지 노드 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 의 제조 방법.
  51. 제50항에 있어서, 상기 스토리지 전극의 상부를 노출시키는 단계는, 상기 추가 도전막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제51항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 절연막 상에 마스크층을 형성하는 단계; 및
    상기 마스크층을 이방성 식각하여 상기 도전성 구조물에 대하여 평행하거나 직교하는 방향을 따라 상기 스토리지 전극의 내벽 및 외벽 상에 상기 스페이서들을 형성하는 동시에 상기 도전성 구조물에 대하여 사선 방향을 따라 상기 스토리지 전극 및 상기 인접하는 스토리지 전극 사이에 마스크층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제52항에 있어서, 상기 마스크층 패턴은 상기 절연막의 일부를 식각하는 동안 상기 마스크층 패턴 아래의 절연막을 보호하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제53항에 있어서, 상기 도전성 구조물에 대하여 평행하거나 직교하는 방향을 따라 상기 절연막이 식각되어 상기 안정화 수단과 인접하는 안정화 수단 사이에는 개구가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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