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JP7118172B2 - マルチスタック３次元メモリデバイスおよびその作製方法 - Google Patents

マルチスタック３次元メモリデバイスおよびその作製方法 Download PDF

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Description

フラッシュメモリデバイスは急速な発展を遂げた。フラッシュメモリデバイスは、給電することなくかなり長い時間データを記憶しておくことができ、高集積度、高速アクセス、簡単な消去、書き換えなどの利点を有する。フラッシュメモリデバイスのビット密度をさらに改善し、低コスト化を図るために、３次元ＮＡＮＤフラッシュメモリデバイスが開発された。
３次元（３Ｄ）ＮＡＮＤメモリデバイスは、基板上に配置構成されたワード線（またはゲート電極）の１つまたは複数のスタックを備え、複数の半導体チャネルがワード線を貫通しワード線と交差し、基板内に入る。ワード線のスタックは、基板に垂直な方向に沿って積み重なる異なるレベル／ティアのワード線を含み、異なるレベル／ティアは基板の表面からの異なる高さを表す。
マルチスタック（またはマルチレベル）３Ｄ ＮＡＮＤメモリデバイスは、多くの場合に、基板に垂直な方向に沿って配置構成されたワード線の複数のスタックを備える。チャネルホールがそれぞれ各スタック内に形成され、その後、マルチスタック３Ｄメモリデバイスを通る半導体チャネルが形成される。この配置構成は、たとえば、基板に垂直な方向に沿ってより多くのメモリセルを形成することを可能にする、階段形成時にフォトマスクの数を減らす、および高アスペクト比エッチング時に基板のオーバーエッチングを回避する、という利点を有することができる。このマルチスタックメモリデバイスを形成するために、作製プロセスにおいて、機械的支持を提供し、パターン崩壊を防止するために支持ピラーが使用される。しかしながら、半導体チャネルおよび支持ピラーの作製プロセスは、時間とコストがかかる。
そこで、３次元メモリデバイスアーキテクチャおよびその作製方法の実施形態が本明細書において開示される。開示される構造および方法は、限定はしないが、作製プロセスを簡素化すること、３次元メモリデバイスのサイズを縮小すること、および３次元メモリデバイスが形成されるチップの空間利用度を改善することを含む多数の利点を提供する。
いくつかの実施形態において、メモリデバイスは、基板と、マルチスタック階段構造とを備える。マルチスタック階段構造は、基板の上に積み重ねられた複数の階段構造を含むことができる。複数の階段構造の各々は、複数の導体層を含むことができ、複数の導体層の各々は、２つの絶縁層の間に配置される。いくつかの実施形態において、メモリデバイスは、また、マルチスタック階段構造を取り囲む充填構造と、マルチスタック階段構造を貫通する半導体チャネルと、マルチスタック階段構造および充填構造を貫通する支持ピラーとを備える。半導体チャネルは非整列側壁表面を備えることができ、支持ピラーは整列側壁表面を備えることができる。
いくつかの実施形態において、マルチスタック階段構造は、基板の上にある第１の階段構造と、第１の階段構造の上にある第２の階段構造とを備える。
いくつかの実施形態において、支持ピラーは、第２の階段構造の頂面から第１の階段構造の底面まで延在する。
いくつかの実施形態において、支持ピラーおよび半導体チャネルは、同じ充填層を備える。
いくつかの実施形態において、支持ピラーおよび半導体チャネルは、各々、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを充填される。
いくつかの実施形態において、支持ピラーおよび半導体チャネルは、異なる充填層を充填される。
いくつかの実施形態において、支持ピラーは、絶縁材料および絶縁材料で囲まれているピラー支持材料のうちの少なくとも１つで充填される。いくつかの実施形態において、半導体チャネルは、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つで充填される。
いくつかの実施形態において、絶縁材料は酸化ケイ素を含み、金属材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも１つを含む。
いくつかの実施形態において、メモリデバイスは、第１の階段構造と第２の階段構造との間のジョイント絶縁層（ｊｏｉｎｔ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）と、第２の階段構造の上にある絶縁キャップ層とをさらに備える。
いくつかの実施形態において、メモリデバイスは、半導体チャネルの上にドレイン領域をさらに備える。
いくつかの実施形態において、メモリデバイスは、２つの隣接する階段構造の間の半導体チャネル内に接続層をさらに備える。接続層は、ドープされた半導体材料を含むことができ、接続層によって分離された半導体チャネルの部分は、各々半導体サブチャネルを形成することができる。
いくつかの実施形態において、メモリデバイスを形成するための方法は、基板の上に積み上げられた複数の誘電体スタックを形成してマルチスタック階段構造を作成することを含む。複数の誘電体スタックの各々は、基板の頂面に垂直な方向に沿って配置構成された複数の誘電体対を備えることができる。いくつかの実施形態において、この方法は、複数の誘電体スタックに基づきマルチスタック階段構造を形成することと、マルチスタック階段構造を囲む充填構造を形成することと、マルチスタック階段構造を貫通する半導体チャネルを形成することとをさらに含む。半導体チャネルは、非整列側壁表面を備えることができる。この方法は、マルチスタック階段構造および充填構造のうちの少なくとも一方を貫通する支持ピラーを形成することをさらに含むことができる。支持ピラーは、整列側壁表面を備えることができる。
いくつかの実施形態において、支持ピラーを形成することは、充填構造およびマルチスタック段階構造のうちの少なくとも一方の上にフォトレジスト層を形成することと、充填構造の一部分を露出する開口部を有するパターン形成されたフォトレジスト層を形成するためにフォトレジスト層をパターン形成することとを含む。開口部の配置は、支持ピラーの配置に対応することができる。いくつかの実施形態において、支持ピラーを形成することは、パターン形成されたフォトレジスト層をエッチングマスクとして使用して、充填構造およびマルチスタック階段構造のうちの少なくとも一方を通してエッチングしてピラーホールを形成することをさらに含み、ピラーホールの底部は基板に接触し、ピラーホールに第１の材料を充填する。
いくつかの実施形態において、半導体チャネルを形成することは、複数の誘電体スタックのうちの第１の誘電体スタックに第１のサブチャネルホールを形成することと、第１のサブチャネルホールに犠牲充填材料を充填して犠牲充填構造を形成することとを含む。この方法は、第１の誘電体スタックの上に第２の誘電体スタックを形成することと、第２の誘電体スタック内に第２のサブチャネルホールを形成することとをさらに含む。いくつかの実施形態において、第２のサブチャネルホールは、基板の頂面に垂直な方向に沿って犠牲充填構造と整列し、第２のサブチャネルホールは、第１のサブチャネルホールと隣接し、複数の誘電体スタックを貫通し基板内に貫入するチャネルホールを形成する。いくつかの実施形態において、この方法は、また、第１のサブチャネルホール内の犠牲充填構造を除去することと、チャネルホールに第２の材料を充填することとを含む。
いくつかの実施形態において、第１の材料は第２の材料と同じであり、同じ作製動作によって形成され、同じ作製動作は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つをチャネルホールおよびピラーホールに順次堆積することを含む。
いくつかの実施形態において、ピラーホールは、第２のサブチャネルホールの形成の前に形成される。
いくつかの実施形態において、ピラーホールは、第２のサブチャネルホールの形成前に、および犠牲充填構造の後に形成される。
いくつかの実施形態において、ピラーホールは、第１のサブチャネルホールおよび第２のサブチャネルホールの形成後に形成される。
いくつかの実施形態において、第１の材料は、第２の材料と異なり、第２の材料と異なる堆積動作によって形成される。
いくつかの実施形態において、第１の材料は、絶縁材料および絶縁材料に囲まれているピラー支持材料のうちの少なくとも一方を含み、第２の材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを含む。
いくつかの実施形態において、絶縁材料は酸化ケイ素を含み、ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも１つを含む。
いくつかの実施形態において、半導体チャネルを形成することは、第１の誘電体スタック内に第１の半導体サブチャネルを形成することと、第１の半導体サブチャネルの上に接続層を形成することであって、接続層はドープされた半導体材料を含む、形成することと、第２の誘電体スタックおよび第２の誘電体スタック内に第２の半導体サブチャネルを形成することとを含む。第２の半導体サブチャネルは、第１の半導体サブチャネルと整列し、隣接し、複数の誘電体スタックを貫通し、基板内に貫入する半導体チャネルを形成する。
いくつかの実施形態において、第１の半導体サブチャネルを形成することは、複数の誘電体スタックのうちの第１の誘電体スタック内に第１のサブチャネルホールを形成することと、第１のサブチャネルホール内に第２の材料を堆積することとを含む。いくつかの実施形態において、第２の半導体サブチャネルを形成することは、複数の誘電体スタックのうちの第１の誘電体スタックの上に第２の誘電体スタックを形成し、第２の誘電体スタック内に第２のサブチャネルホールを形成することと、第２の材料を第２のサブチャネルホール内に堆積することとを含む。第２のサブチャネルホールは、基板の頂面に垂直な方向に沿って第１のサブチャネルホールと整列し、隣接することができる。
いくつかの実施形態において、第１の材料は第２の材料と同じであり、同じ作製動作によって形成され、同じ作製動作は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つをチャネルホールおよびピラーホールに順次堆積することを含む。
いくつかの実施形態において、ピラーホールは、第２のサブチャネルホールの形成の前に形成される。
いくつかの実施形態において、ピラーホールは、第１の半導体サブチャネルの形成後および第２のサブチャネルホールの形成前に形成される。
いくつかの実施形態において、ピラーホールは、第１の半導体サブチャネルおよび第２のサブチャネルホールの形成後に形成される。
いくつかの実施形態において、第１の材料は、第２の材料と異なり、第２の材料と異なる堆積動作によって形成される。
いくつかの実施形態において、第１の材料は、絶縁材料および絶縁材料に囲まれているピラー支持材料のうちの少なくとも一方を含み、第２の材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを含む。
いくつかの実施形態において、絶縁材料は酸化ケイ素を含み、ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも１つを含む。
いくつかの実施形態において、ピラーホールは、マルチスタック階段構造および第１のサブチャネルホールの形成後に形成される。
いくつかの実施形態において、メモリデバイスを形成するための方法は、複数の誘電体スタックを基板の上に次々に堆積して多誘電体スタック構造を形成することを含む。複数の誘電体スタックの各々は、基板の頂面に垂直な方向に沿って交互に配置構成されている複数の第１の材料層および第２の材料層を含むことができる。この方法は、また、複数の誘電体スタックのうちの第１の誘電体スタック内に第１の半導体サブチャネルを形成することと、複数の誘電体スタックのうちの第２の誘電体スタックを第１の誘電体スタックの上に形成することとを含むことができる。この方法は、第２の誘電体スタック内に第２の半導体サブチャネルを形成することをさらに含むことができる。第２の半導体サブチャネルは、基板の頂面に垂直な方向に沿って第１の半導体サブチャネルと整列することができる。この方法は、多誘電体スタック構造をパターン形成してマルチスタック階段構造を形成することをさらに含むことができる。
いくつかの実施形態において、多誘電体スタック構造をパターン形成することは、単一の階段形成パターン形成プロセスを含む。
いくつかの実施形態において、階段形成パターン形成プロセスは、多誘電体スタック構造の上にフォトレジスト層を形成することと、基板の頂面に平行な第１の方向に沿ってフォトレジスト層をトリミングすることと、トリミングされたフォトレジスト層をエッチングマスクとして使用して多誘電体スタック構造をエッチングし、階段を形成することとを含む。
いくつかの実施形態において、第１の半導体サブチャネルおよび第２の半導体サブチャネルを形成することは、第１の誘電体スタック内に第１のサブチャネルホールを形成し、第２の誘電体スタック内に第２のサブチャネルホールを形成することと、第１のサブチャネルホールおよび第２のサブチャネルホールに各々チャネル形成層を充填することとを含む。
いくつかの実施形態において、チャネル形成材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを含む。
いくつかの実施形態において、この方法は、第１の誘電体スタックの間にジョイント絶縁材料層を形成することと、ジョイント絶縁材料層内に開口部を形成して第１の半導体サブチャネルを露出させることと、リセスエッチングを実行して第１の半導体サブチャネルのチャネル形成層の頂部を除去しリセス領域を形成することとをさらに含む。この方法は、また、リセス領域内に接続層を形成することと、ジョイント絶縁材料層をパターン形成してジョイント絶縁層を形成することとを含むことができる。
いくつかの実施形態において、接続層を形成することは、ドープされた半導体材料を堆積することを含む。
いくつかの実施形態において、ドープされた半導体材料は、ドープされたシリコンを含む。
いくつかの実施形態において、この方法は、第２の半導体サブチャネルの上にドレイン領域を形成することをさらに含む。
本開示の態様は、添付の図面とともに読むと、次の詳細な説明から最もよく理解される。当業界の一般的な慣行に従って、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際には、様々な特徴の寸法は、例示および説明がわかりやすくなるように適宜大きくまたは小さくされ得る。要素の複数のインスタンスは、要素の重複がないことが明示的に説明されているか、または他の何らかの形で明確に示されていない限り、要素の単一のインスタンスが例示されていても重複していることがある。
いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、例示的な作製プロセスの異なる段階における３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、３Ｄメモリデバイスを形成するための例示的な作製プロセスを示す図である。
特定の構成および配置構成が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置構成が使用され得ることを認識するであろう。本開示は、様々な他の用途でも採用され得ることは、当業者には明らかであろう。
「１つの実施形態」、「一実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性をもたらすことは当業者の知識の範囲内にあるであろう。
一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で任意の特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、「ａ」、「ａｎ」、または「ｔｈｅ」などの語は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。
本開示における「上」、「より上」、および「真上」の意味は、「上」が何かの「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何かの「上にある」という意味も含み、「より上」もしくは「真上」が何か「よりの上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何か「より上」もしくは何かの「真上」に（すなわち、何かの上に直に）あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。
さらに、「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、非導電性材料から作ることができる。
本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の任意の対の間に配置されてもよい。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むことができる。たとえば、相互接続層は、１つまたは複数の導体および接触層（接点、相互接続線、および／またはビアが形成される）と１つまたは複数の誘電体層を含むことができる。
本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス動作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤストリングなど「メモリストリング」と称される）を有する半導体デバイスを指す。本明細書で使用されているように、「垂直の／垂直に」という言い回しは、基板の横方向表面に対して公称的に垂直なことを意味する。
本開示において、説明を容易にするために、「ティア」は、垂直方向に沿って実質的に同じ高さの要素を指すために使用される。たとえば、ワード線およびその下のゲート誘電体層は、「ティア」と呼ばれ、犠牲層およびその下の絶縁層は、まとめて「ティア」と呼ばれ、ワード線およびその下の絶縁層は、まとめて「ティア」と呼ばれ、実質的に同じ高さのワード線は、「ワード線のティア」または類似のものと呼ばれ、以下同様であるものとしてよい。
３次元ＮＡＮＤメモリ産業の動向は、デバイス寸法の縮小、および作製プロセスの簡素化を含む。マルチスタック３Ｄメモリデバイスでは、複数のスタックのワード線（制御ゲート電極）が基板の頂面に垂直な方向に沿って配置構成される。「スタック」は、指定された方向に沿って配置構成されている、物体のパイルを指す。これらのワード線は、マルチスタック階段構造を形成するように配置構成される。データを記憶するためのメモリセルは、ワード線のスタック内に埋め込まれ、半導体チャネルはワード線のスタックを通して形成される。この構成は、単位面積内に形成されるメモリセルの数を増やすことを可能にする。
マルチスタック３Ｄ ＮＡＮＤメモリデバイスを形成するために、マルチスタック階段構造内において犠牲材料層を導体材料で置き換えることによって異なるスタックに異なるティアのワード線が形成される。支持ピラーは、ワード線の形成中にパターン崩壊を防止するためにマルチスタック階段構造を貫通して形成される。一例では、多誘電体スタックまたは誘電体対（たとえば、犠牲材料層／絶縁材料層対）の複数のスタックが、基板の表面に垂直な方向に沿って順次形成される。多誘電体スタックは、異なる数の誘電体階段、たとえば、３２ティア、４８ティア、および６４ティアを同じ数だけ含むことができる。最初に底部に誘電体スタック（たとえば、基板の頂面に最も近い下側誘電体スタック）が形成され、このスタック内にサブチャネルホールおよびサブピラーホールが形成される。下側誘電体スタックの誘電体対上でパターン形成プロセスが実行され、階段構造（たとえば、下側階段構造）を形成する。次いで、別の誘電体スタックが下側誘電体スタックの上に形成され、同様の作製プロセスを経て、サブチャネルホールおよびサブピラーホールを備える上側階段構造を形成する。上側階段構造内のサブチャネルホールおよびサブピラーホールは、基板の表面に垂直な方向に沿って下側階段構造内のサブチャネルホールおよびサブピラーホールと整列し、隣接する。上側階段構造および下側階段構造は、マルチスタック階段構造を形成する。次いで、隣接するサブチャネルホールおよび隣接するサブピラーホールは、それぞれ、好適な材料を充填されて半導体チャネルおよび支持ピラーを形成する。本開示において、サブチャネルホールおよびサブピラーホールは、それぞれ、１つの誘電体スタック／階段構造内に形成された空洞構造を指し、マルチスタック階段構造を通してチャネルホールおよびピラーホール（隣接する空洞構造）を単に区別するために使用される。「サブチャネルホール」および「サブピラーホール」という用語は、作製順序または機能などの他の態様に違いのあることを暗示しない。
この作製プロセスにおいて、誘電体スタック（たとえば、上側誘電体スタックおよび下側誘電体スタック）が別々にパターン形成され、それによりそれぞれの階段構造（たとえば、上側階段構造および下側階段構造）が形成され、別個のフォトマスクを使用してパターン形成プロセスを実行する。異なる階段構造のサブチャネルホールおよびサブピラーホールは、次の誘電体スタックの堆積前に形成される。次いで、マルチスタック階段構造を貫通する半導体チャネルおよび支持ピラーは、基板の表面に垂直な方向に沿って隣接する誘電体階段構造のサブチャネルホールおよびサブピラーホールとそれぞれ隣接し、隣接するサブチャネルホールおよびサブピラーホールに半導体チャネルを充填する材料などの好適な材料を充填することによって形成されることが多い。
上で説明されている作製プロセスにはいくつかの問題があり得る。第１に、各誘電体スタックのサブチャネルホールおよびサブピラーホールをパターン形成するために、異なるフォトマスク（または異なる一組のフォトマスク）が使用されることが多いので、マルチスタック階段構造を形成するために使用されるフォトマスクおよび対応するフォトリソグラフィ動作の数は望ましくない程大きくなり得、作製プロセスのコストおよび処理時間が増大する。第２に、上側誘電体スタックは、下側階段構造およびその誘電体充填構造（たとえば、下側誘電体充填構造）の形成後に形成されることが多いので、下側階段構造および下側誘電体充填構造上の処理（たとえば、エッチング）は、上側誘電体スタックの膜品質に影響を及ぼすことが多い。たとえば、下側階段および下側誘電体充填構造の表面形状（ｔｏｐｏｇｒａｐｈｙ）は、上側誘電体スタック内に欠陥を引き起こし、上側誘電体スタックの膜品質に悪影響を及ぼし得る。第３に、同じ誘電体スタックのサブチャネルホールおよびサブピラーホールは、寸法が異なることが多く、また同じパターン形成／エッチングプロセスから形成されることが多いので、高い均一性を併せ持つように形成することは困難である。さらに、マルチスタック階段構造を貫通するチャネルホールおよびピラーホールは、基板の表面に垂直な方向に沿って各階段構造のサブチャネルホールおよびサブピラーホールに隣接することによって形成されるので、サブチャネルホールおよびサブピラーホールのエッチングおよび整列は、より高い精度の制御を必要とし得る。
メモリ構造を貫通するピラーホールの内側側壁（または側壁）は、一緒に積み重ねられたマルチスタック階段構造の支持ピラーの側壁をそれぞれ隣接させることによって形成され得る。上で説明されている作製プロセスによって形成される支持ピラーは、「隣接／連結された側壁」を有することを指すものとしてよく、これは、サブピラーホールの隣接によって（たとえば、２つの隣接する側壁の界面に）形成された１つまたは複数の接続部分を含み得る。このように、側壁は、接続部分において非整列（またはバラバラの）表面を有することができる。非整列表面は、高いアスペクト比（たとえば、４より大きい）で穴をエッチングすることによって引き起こされる一貫性のない穴寸法を指すものとしてよい。たとえば、第１のサブピラーホールが下にある第２のサブピラーホールに隣接するときに、第１のサブピラーホールの底面の直径は第２のサブピラーホールの頂部の直径よりも小さい場合があり、隣接する界面において垂直方向に沿って非整列面を形成する。対照的に、サブピラーホールに隣接することなく形成されているピラーホールは、整列された（またはバラバラでない）表面の側壁を有することを指すものとしてよい。たとえば、本開示によって形成されたピラーホールは、メモリ構造を貫通し、整列側壁表面を有することができる。
簡単にするため、誘電体スタックの誘電体対を繰り返しエッチングして誘電体スタックに基づく階段構造を形成する作製プロセスは、「階段形成パターン形成」プロセスと称される。各階段形成パターンは、それぞれの誘電体スタックの誘電体対の複数の繰り返されるエッチング／パターン形成を含むことができる。いくつかの実施形態において、２つの階段形成パターン形成プロセスは、２スタック階段構造を形成するために使用されることが多い。
本開示は、３次元メモリデバイスを形成するための構造および方法を説明する。開示されている構造および方法により、マルチスタックメモリデバイスを形成する複数のスタックの誘電体対は、１つの階段形成パターン形成プロセスによってパターン形成され、マルチスタック階段構造を形成する。多誘電体スタックの誘電体対のエッチングは、多誘電体スタックの誘電体対が堆積された後に実行され得る。マルチスタック階段構造を貫通するピラーホールは、１つのパターン形成プロセスによってマルチスタック階段構造の形成後に形成され得る。ピラーホールは、たとえば、上側誘電体スタックのチャネルホールの形成前または後に形成され得る。メモリデバイスの支持ピラーは、任意の好適な材料、たとえば、半導体チャネルの膜堆積を使用して半導体チャネルを形成するのと同じ材料をピラーホールに充填することによって形成することができる。類似のプロセスは、ダブルチャネルメモリデバイス内に支持ピラーを形成するためにも使用することができる。
開示されている構造および方法を使用することによって、マルチスタック階段構造が１つの階段形成パターン形成プロセスによって形成され、それにより異なる誘電体スタックの複数のパターン形成を回避することができる。フォトマスクおよびフォトリソグラフィプロセスを減らして使用することで、半導体チャネルおよび支持ピラーを有するマルチスタック階段構造を形成することができる。３次元メモリデバイスの形成が簡素化され、時間が短縮され得る。一方、支持ピラーの形成は、マルチスタック階段構造の形成と両立する。支持ピラーの形成に必要なパターン形成はより少なくて済み、したがって３Ｄメモリデバイスの作製プロセスが簡素化され、コストが削減され、延いてはデバイスの歩留まりと性能が改善され得る。
例示的な目的のために、本開示を説明するために、３Ｄ ＮＡＮＤメモリデバイスが使用される。例示的な３Ｄ ＮＡＮＤメモリデバイスは、ワード線の上側スタックと、ワード線の下側スタックとを備え、これらは、それぞれ、上側誘電体スタックおよび下側誘電体スタックから形成される。開示されている方法は、スタックの数を増やした任意の好適なマルチスタックメモリデバイスを形成するために使用することができる。様々な実施形態において、上側誘電体スタックは、多誘電体スタックの最後の誘電体スタックを表すことができる。
本開示において、「階段構造」または「ステップ付き空洞構造」、または類似のものは、ステップ付き表面を有する構造を指す。本開示において、「ステップ付き表面」は、各水平表面が、水平表面の第１のエッジから上方に延在する第１の垂直表面に隣接し、水平表面の第２のエッジから下方に延在する第２の垂直表面に隣接するように少なくとも２つの水平表面（たとえば、ｘ－ｙ平面に沿って）と、少なくとも２つの（たとえば、第１および第２の）垂直表面（たとえば、ｚ軸に沿った）とを含む一組の表面を指す。「ステップ」または「階段」とは、一組の隣接する表面の高さの垂直方向のシフトを指す。本開示の図において、ｘ軸は、ｙ－ｚ平面に垂直な方向に沿って伝播する。
本開示において、誘電体スタックまたは誘電体対のスタックは、基板の頂面に垂直な方向に沿って積み重ねられた誘電体対のパイル（または複数の誘電体対）を指す。誘電体スタックはパターン形成および／またはエッチングプロセスを経て階段構造を形成することができる。たとえば、下側／底部誘電体スタックはパターン形成／エッチングされて、下側／底部階段構造などを形成することができる。したがって、基板の上に重ねられている多誘電体スタックはパターン形成／エッチングされて、マルチスタック階段構造を形成することができる。各階段構造内に形成されるチャネルホールは、隣接する（たとえば、上側または下側の）階段構造のチャネルホールと整列し、隣接して、マルチスタック階段構造を貫通する隣接する／組み合わされたチャネルホールを形成することができる。物体を「貫通する、通る（ｔｈｒｏｕｇｈ）」という言い回しは、物体の頂面／頂部から底面／底部までの間にあることを指す。たとえば、各階段構造を貫通するチャネルホールが隣接してマルチスタック階段構造を貫通するチャネルホールを形成し、ピラーホールはメモリ構造を貫通するように形成され得る。説明を簡単にするため、「マルチスタック階段構造」は、実施形態では「階段構造」と取り替え可能であるものとしてよい。
３Ｄメモリデバイスを形成するための作製プロセスが例示されている。図１～図６は、３Ｄマルチスタックメモリデバイスのマルチスタック階段構造を通して支持ピラーを形成するための例示的なプロセスを図示しており、図７～図１２は、３Ｄマルチスタックメモリデバイス内のマルチスタック階段構造を形成するための例示的なプロセスを図示している。
図１は、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを形成するための作製プロセスの開始時におけるメモリ構造１００の断面図を例示している。図１に示されているように、メモリ構造１００は、基板１０７と、基板１０７内の第１のドープ領域１０６と、第１のドープ領域１０６内の第２のドープ領域１０５と、基板１０７の上に載る誘電体層１０４と、基板１０７の上に載り、隔離層１０９で覆われた複数のトランジスタ１０８と、誘電体層１０４および隔離層１０９の上の第１の誘電体スタック１０３とを備える。メモリ構造１００は、例示的な目的のために、コア領域１１０および周辺領域１２０に分割され得る。周辺領域１２０は、制御信号を提供するための複数のトランジスタ１０８を含むことができ、コア領域１１０を取り囲むことができる。周辺領域１２０は、メモリデバイスのタイプに応じて、コア領域１１０の下にあってもよい。
コア領域１１０において、第１の誘電体スタック１０３（たとえば、下側誘電体スタック）は、基板１０７の頂面に垂直な方向（たとえば、ｚ軸）に沿って繰り返し配置構成されている複数の誘電体対を備えることができる。誘電体対は、犠牲材料層と絶縁材料層とを備えることができる。第１の誘電体スタック１０３は、ｚ軸に沿って交互に積み重ねられている犠牲材料層と絶縁材料層とを備えることができる。誘電体対において、１０２および１０１は、各々、犠牲材料層および絶縁材料層のうちの一方であってよい。本開示において、１０２は絶縁材料層を表し、１０１は犠牲材料層を表す。犠牲材料層１０１および絶縁材料層１０２は、異なる材料を含むことができる。いくつかの実施形態において、犠牲材料層１０１は窒化ケイ素を含み、絶縁材料層１０２は酸化ケイ素を含む。後続の作製プロセスにおいて、メモリセルは、コア領域１１０内に形成され得る。いくつかの実施形態において、誘電体層１０４は、ゲート誘電体層であり、好適な酸化物、たとえば、酸化ケイ素を含む。
周辺領域１２０は、任意の周辺デバイス（たとえば、トランジスタ１０８で表される）と、周辺デバイスの上に載る隔離層１０９と、周辺デバイスの上に繰り返し配置構成されている複数の誘電体対とを含む。隔離層１０９は、任意の好適な絶縁材料（たとえば、酸化ケイ素）を含むことができ、周辺デバイスを他のデバイスまたは構造から保護し、隔離することができる。いくつかの実施形態において、第１のドープ領域１０６は、ディープＮ型ウェル（ＤＮＷ）を含み、第２のドープ領域１０５は、高電圧Ｐ型ウェル（ＨＶＰＷ）を含む。例示することを目的として、本開示に関連する要素のみが図示され、図中ラベル付けされている。いくつかの実施形態において、周辺デバイスは、第１の誘電体スタック１０３の堆積の前に形成される。周辺デバイスに高さがあるため、第１の誘電体スタック１０３の誘電体対は、コア領域１１０と周辺領域１２０との間の高さにおいて垂直方向にシフトを有し得る。
いくつかの実施形態において、基板１０７は、３次元メモリデバイスを形成するのに任意の好適な材料を含む。たとえば、基板１０７は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ガリウムヒ素、および／または他の好適なＩＩＩ－Ｖ族化合物を含むことができる。第１のドープ領域１０６および第２のドープ領域１０５は、各々、イオン注入などの好適なドーピングプロセスによって形成することができる。
メモリ構造１００は、３次元メモリデバイスの作製のための基部を備え、任意の好適なプロセスを使用して形成することができる。たとえば、メモリ構造１００は、基板１０７の上に誘電体材料スタック（図示せず）を堆積し、誘電体材料スタックを平坦化することによって形成することができる。いくつかの実施形態において、第１のドープ領域１０６および第２のドープ領域１０５を有する基板１０７が提供され、周辺デバイス（たとえば、複数のトランジスタ１０８）および隔離層１０９が基板１０７の上に形成される。誘電体膜が基板１０７の上に堆積され、パターン形成されて誘電体層１０４を形成することができる。基板１０７の上に絶縁材料層１０２と犠牲材料層１０１とを交互に堆積することによって誘電体層１０４および隔離層１０９の上に誘電体材料スタックが形成され得る。犠牲材料層１０１および絶縁材料層１０２は、同じ厚さまたは異なる厚さを有し得る。犠牲材料層１０１は、絶縁材料層１０２と異なる任意の好適な材料を含むことができる。たとえば、いくつかの実施形態において、犠牲材料層１０１は、多結晶シリコン、窒化ケイ素、多結晶ゲルマニウム、および／または多結晶ゲルマニウム－シリコンを含むことができる。いくつかの実施形態において、犠牲材料層１０１は、窒化ケイ素を含む。絶縁材料層１０２は、任意の好適な絶縁材料、たとえば酸化ケイ素を含むことができる。犠牲材料層１０１および絶縁材料層１０２の堆積は、プラズマＣＶＤ（ＰＥＣＶＤ）、スパッタリング、原子層堆積（ＡＬＤ）などの任意の好適な堆積方法を含むことができる。
さらに、誘電体材料スタックを好適な厚さに平坦化するために平坦化プロセスが実行され得る。したがって、第１の誘電体スタック１０３が形成され得る。いくつかの実施形態において、コア領域１１０の頂面は、周辺領域１２０の頂面と同じ高さになる。いくつかの実施形態において、犠牲材料層１０１は、平坦化プロセスによってコア領域１１０内に露出される。いくつかの実施形態において、平坦化プロセスは、化学機械平坦化（ＣＭＰ）プロセスを含む。
図２は、いくつかの実施形態により、メモリ構造１００に基づき形成されるメモリ構造２００の断面図を示す。図２に示されているように、メモリ構造２００は、第１の誘電体スタック１０３内に複数の第１のサブチャネルホール２０５を形成し、第１のサブチャネルホール２０５に犠牲充填構造２０７を充填し、第１の誘電体スタック１０３の上に第２の誘電体スタック２０６（たとえば、上側誘電体スタック）を形成することによって形成され得る。第１の誘電体スタック１０３および第２の誘電体スタック２０６は、２スタック誘電体スタック２０３を形成することができる（「誘電体スタック２０３」という用語は、２スタック誘電体スタック２０３を指すものとしてもよい）。例示することを目的として、メモリ構造２００は、コア領域２１０および周辺領域２２０に分割され、各々図１のコア領域１１０および周辺領域１２０にそれぞれ対応する。いくつかの実施形態において、コア領域２１０の頂面は、周辺領域２２０の頂面と同じ高さになる。
メモリ構造２００は、任意の好適なプロセスを用いて形成することができる。いくつかの実施形態において、第１のサブチャネルホール２０５は、第２の誘電体スタック２０６がその上に堆積される前に第１の誘電体スタック１０３内に最初に形成される。第１のサブチャネルホール２０５は、たとえば、第１の誘電体スタック１０３の上にフォトリソグラフィを使用してフォトレジスト層をパターン形成して、パターン形成されたフォトレジスト層内に開口部を形成し、エッチングプロセスを実行して、開口部によって画成された第１の誘電体スタック１０３内の誘電体材料を除去することによって形成され得る。開口部の配置は、第１のサブチャネルホール２０５の位置に対応するものとしてよい。エッチングプロセスは、任意の好適なウェットエッチングおよび／またはドライエッチングを含むことができる。いくつかの実施形態において、異方性エッチングは、材料を垂直方向で（たとえば、ｚ軸に沿って）除去するために実行される。第１のサブチャネルホール２０５は、第１の誘電体スタック１０３を貫通し、実質的に第２のドープ領域１０５内に貫入することができ、および／または基板１０７内に貫入することができる。いくつかの実施形態において、第１のサブチャネルホール２０５は、実質的に矩形断面形状を有し得る。いくつかの実施形態において、第１のサブチャネルホール２０５は、実質的に台形断面形状を有し得る。いくつかの実施形態において、第１のサブチャネルホール２０５の水平寸法（たとえば、ｘ軸に沿った）は、たとえば、作製プロセスにより基板の方へ減少し得る。第１のサブチャネルホール２０５の形状はどのように変わっても、依然として本開示の範囲内にある。
犠牲充填材料は、第１のサブチャネルホール２０５内に充填するようにさらに堆積させることができる。任意の好適な堆積プロセスが実行され、それにより、犠牲充填材料を第１のサブチャネルホール２０５および第１の誘電体スタック１０３の上の他の領域に堆積することができる。第１のサブチャネルホール２０５内に堆積された犠牲充填材料は、犠牲充填構造２０７を形成することができる。任意の好適な平坦化方法（たとえば、ＣＭＰ）および／またはリセスエッチング（たとえば、ドライエッチングおよび／またはウェットエッチング）を実行して、第１の誘電体スタック１０３の上の任意の過剰な犠牲充填材料を除去することができる。犠牲充填材料は、任意の好適な非導電材料（たとえば、アモルファスシリコン、ポリシリコン、シリコンゲルマニウム、無定形炭素、窒化ケイ素、ダイヤモンド状炭素、および多孔質有機ケイ酸塩ガラス）を含むことができ、ＣＶＤおよび／またはスピンコーティングなどの任意の好適な堆積方法によって堆積され得る。
いくつかの実施形態において、第１の誘電体スタック１０３の上に絶縁層（図２に図示せず）が堆積され得る。絶縁層は、第１の誘電体スタック１０３を形成する１つまたは複数の材料などの好適な絶縁材料を含むことができる。絶縁層は、第１のサブチャネルホール２０５の形成前に、または犠牲充填材料の堆積後に、形成され得る。絶縁層が第１のサブチャネルホール２０５の形成前に形成される場合、第１のサブチャネルホール２０５の形成は、絶縁層内に開口部を形成することと、開口部によって露出された第１の誘電体スタック１０３の一部分を除去することとを含むことができる。好適な平坦化方法（たとえば、ＣＭＰ）および／またはリセスエッチング（たとえば、ドライエッチングおよび／またはウェットエッチング）を実行して、第１の誘電体スタック１０３の上の絶縁層の任意の過剰な材料を除去することができる。
いくつかの実施形態において、チャネルエピタキシャル部分２０４は、好適な堆積プロセスによって第１のサブチャネルホール２０５の底部に形成され得る。チャネルエピタキシャル部分２０４は、半導体チャネルの一部分として機能することができる。たとえば、第１のサブチャネルホール２０５の底部に半導体材料を堆積するために、選択的エピタキシャル堆積が実行され得る。いくつかの実施形態において、チャネルエピタキシャル部分２０４は、第２のドープ領域１０５とエピタキシャルアライメントの状態にある（たとえば、同じ結晶配向）の単結晶半導体を含む。いくつかの実施形態において、チャネルエピタキシャル部分２０４は、単結晶シリコンを含む。チャネルエピタキシャル部分２０４の頂面は、一対の犠牲材料層１０１の間にあるものとしてよく、チャネルエピタキシャル部分２０４の周辺部は、絶縁材料層１０２と物理的に接触し得る。
さらに、第２の誘電体スタック２０６は、第１の誘電体スタック１０３の上に形成され得る。いくつかの実施形態において、第２の誘電体スタック２０６は、コア領域２１０および周辺領域２２０の上に形成される。第２の誘電体スタック２０６は、複数の誘電体対を含み、各々、犠牲材料層２０１および絶縁材料層２０２を含むものとしてよい。犠牲材料層２０１および絶縁材料層２０２は、ｚ軸に沿って交互に配置構成され得る。第１の誘電体スタック１０３および第２の誘電体スタック２０６は、誘電体スタック２０３を形成することができる。第２の誘電体スタック２０６を形成する構造および堆積方法については、第１の誘電体スタック１０３の構造および堆積方法を参照できる。
図３は、いくつかの実施形態による、メモリ構造２００に基づき形成される例示的なメモリ構造３００を示している。図３に示されているように、メモリ構造３００は、誘電体スタック２０３から２スタック階段構造３０３を形成し、階段構造３０３の形成によって形成された空間に誘電体充填構造３１１を充填し、複数のピラーホール３０９を形成することによって形成され得る。例示することを目的として、メモリ構造３００は、コア領域３１０および周辺領域３２０に分割され、各々図２のコア領域２１０および周辺領域２２０にそれぞれ対応する。
周辺領域３２０内の誘電体スタック２０３の一部分が除去され、隔離層１０９の頂面が露出され得る。階段構造３０３は、コア領域３１０内で誘電体スタック２０３の犠牲材料層２０１および絶縁材料層２０２を繰り返しパターン形成／エッチングすることによって形成され得る。異なるティアの誘電体対がエッチングされて、ｘ－ｙ平面に沿って延在する階段を形成することができる。各階段は、絶縁層（たとえば、３０２）および対になる犠牲層（たとえば、３０１）を備えることができる。誘電体スタックは、１つの階段形成パターン形成プロセスを通じてパターン形成／エッチングされ、それにより階段構造３０３（またはマルチスタック階段構造３０３または２スタック階段構造３０３）を形成することができる。階段構造３０３の形成の詳細については、図７～図１２に説明されている。
さらに、誘電体スタック２０３の一部分の除去によって形成された空間を充填するために階段構造３０３が形成された後、誘電体充填材料が堆積され得る。誘電体充填構造３１１が周辺領域３２０およびコア領域３１０内に堆積され、誘電体スタック２０３の一部分の除去によって形成された空間を充填する。好適な平坦化方法（たとえば、ＣＭＰおよび／またはリセスエッチング）が実行され、それにより階段構造３０３の一番上の表面に載っている任意の過剰な誘電体充填材料を除去することができる。堆積された誘電体充填材料の残りの部分（たとえば、階段構造３０３および隔離層１０９の上の）は、階段構造３０３を囲む誘電体充填構造３１１を形成することができる。誘電体充填構造３１１は、レトロステップ（ｒｅｔｒｏ－ｓｔｅｐｐｅｄ）形状であってよい。本開示において、レトロステップ素子は、ステップ付き表面と、その素子が存在する基板の頂面からの垂直距離の関数として単調に増加する水平断面積とを有する素子を指す。誘電体充填構造３１１は、階段構造３００に対して電気的絶縁をもたらす任意の好適な誘電体材料を含むことができ、ＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの任意の好適な堆積方法によって堆積され得る。いくつかの実施形態において、誘電体充填構造３１１は、酸化ケイ素を含み、ＣＶＤによって形成される。階段構造３０３および誘電体充填構造３１１を覆うように絶縁キャップ材料層が堆積され得る。絶縁キャップ材料層は、ドレイン領域が内部に形成されることを可能にするためにｚ軸に沿った十分な厚さを有することができる。絶縁キャップ材料層は、酸化ケイ素などの任意の好適な絶縁材料を含むことができる。
さらに、ピラーホール３０９は、メモリ構造３００内に形成され得る。ピラーホール３０９は、コア領域３１０内の任意の好適な配置に、たとえば、階段構造３０３と交差する位置に形成することができる。いくつかの実施形態において、ピラーホール３０９は、第１のサブチャネルホール２０５に隣接して形成され得る。いくつかの実施形態において、ピラーホール３０９は、階段構造内に形成され得る。いくつかの実施形態において、いくつかのピラーホール３０９が、周辺領域３２０の一部分の中に形成され得る。ピラーホール３０９は、たとえば、階段構造３０３および誘電体充填構造３１１の上の絶縁キャップ材料層の上にフォトリソグラフィを使用してフォトレジスト層をパターン形成して、ピラーホール３０９の配置に対応する開口部をパターン形成されたフォトレジスト層内に形成し、エッチングプロセス（たとえば、パターン形成されたフォトレジスト層をエッチングマスクとして使用して）を実行して絶縁キャップ材料層の一部分および開口部によって露出／画成された階段構造３０３の一部分を除去することによって形成され得る。エッチングプロセスは、任意の好適なウェットエッチングおよび／またはドライエッチングを含むことができる。いくつかの実施形態において、絶縁キャップ材料層、階段構造３０３、および誘電体充填構造３１１の一部分をエッチングしてピラーホール３０９を形成するために異方性エッチングが実行される。次いで、パターン形成されたフォトレジスト層は、ピラーホール３０９の形成後に除去され得る。次いで、絶縁キャップ層３１２が形成され得る。ピラーホール３０９は、絶縁キャップ層３１２の頂面から基板１０７まで延在し得る。ｘ－ｚ平面に沿ったピラーホール３０９の断面は、台形形状を有し得る。いくつかの実施形態において、ピラーホール３０９の水平寸法（たとえば、ｘ軸に沿った）は、たとえば、作製プロセスにより基板の方へ減少し得る。ピラーホール３０９の形状はどのように変わっても、依然として本開示の範囲内にある。いくつかの実施形態において、ピラーホール３０９は、上側誘電体スタックの第２のサブチャネルホールの形成前に形成される。いくつかの実施形態において、ピラーホール３０９は、上側誘電体スタックの第２のサブチャネルホールの形成後に形成される。
図４は、いくつかの実施形態による、メモリ構造３００に基づき形成される例示的なメモリ構造４００を示している。図４に示されているように、メモリ構造４００は、第１のサブチャネルホール２０５の上に複数の第２のサブチャネルホールを形成し、第１および第２のサブチャネルホールおよびピラーホール３０９を充填して半導体チャネル４１５および支持ピラー４０９を形成し、半導体チャネル４１５の上にドレイン領域４１９を、支持ピラー４０９の上にダミードレイン領域４１４を形成することによって形成され得る。例示することを目的として、コア領域が図４において説明されている。
第２のサブチャネルホールを形成するために、絶縁キャップ層４１０の上にフォトレジスト層が形成され得る。フォトレジスト層は、第２のサブチャネルホールの後続のエッチングがピラーホール３０９にほとんどまたは全く影響を及ぼさないようにピラーホール３０９の頂部を覆う／閉じることができる。次に、フォトレジスト層は、絶縁キャップ層４１０の一部分を露出する開口部を形成し、第２のサブチャネルホールの配置に対応するようにパターン形成され得る。パターン形成されたフォトレジスト層は、絶縁キャップ層４１０の一部分および開口部によって露出／画成されている階段構造３０３の一部分を除去するためにエッチングマスクとして使用することができる。絶縁キャップ層４１０が形成され得る。第２のサブチャネルホールの水平突出部（たとえば、ｘ－ｙ平面上の）は、第１のサブチャネルホール２０５の水平突出部と実質的にオーバーラップし得る。いくつかの実施形態において、第２のサブチャネルホールは、ｚ軸に沿って、それぞれの第１のサブチャネルホール２０５と実質的に整列する。いくつかの実施形態において、第２のサブチャネルホールの数は、第１のサブチャネルホール２０５の数に等しく、各第２のサブチャネルホールの水平突出部は、その下のそれぞれの第１のサブチャネルホール２０５の水平突出部とオーバーラップする。次いで、パターン形成されたフォトレジスト層は、第２のサブチャネルホールの形成後に除去され得る。
いくつかの実施形態において、第２のサブチャネルホールは、各々、形成されたチャネルホールが第１のサブチャネルホール２０５とそれぞれの第２のサブチャネルホールの体積を結合し、階段構造３０３を貫通するように、それぞれの第１のサブチャネルホール２０５に隣接することができる。いくつかの実施形態において、第２のサブチャネルホールの底部は、それぞれの第１のサブチャネルホール２０５の犠牲充填構造２０７を露出する。
階段構造３０３を貫通するチャネルホールの内側側壁（または側壁）は、一緒に積み重ねられた第１のサブチャネルホール２０５の側壁およびそれぞれの第２のサブチャネルホールをそれぞれ隣接させることによって形成することができる。これらの作製動作によって形成された半導体チャネルは、「隣接／接続された側壁」を有することを指すものとしてよく、これは、サブピラーホールの隣接によって形成された１つまたは複数の接続部分を含むことができる（たとえば、２つの隣接する側壁の界面で）。このように、側壁は、接続部分において非整列表面を有することができる。非整列表面は、高いアスペクト比（たとえば、４より大きい）で穴をエッチングすることによって引き起こされる一貫性のない穴寸法を指すものとしてよい。たとえば、第２のサブチャネルホールが第１のサブチャネルホールに隣接するときに、第２のサブチャネルホールの底部の直径は、第１のサブピラーホールの頂部の直径より小さく、隣接する界面において垂直方向に沿った非整列面を形成し得る。対照的に、サブピラーホールに隣接することなく形成されているチャネルホールは、整列表面の側壁を有することを指すものとしてよい。たとえば、本開示によって形成されたチャネルホールは、メモリ構造を貫通し、非整列側壁表面を有することができる。
次いで、犠牲充填構造２０７は、好適なエッチングプロセス（たとえば、ドライエッチングおよび／またはウェットエッチング）によって除去することができる。たとえば、選択性エッチングが実行され得る。選択性エッチングは、等方性エッチングプロセスまたは異方性エッチングプロセスであってよい。
さらに、チャネルホールおよびピラーホール３０９は、同じ作製動作によって（たとえば、同時に）充填することができる。一連のチャネル形成層が、チャネルホール（たとえば、第１のサブチャネルホール２０５および隣接する第２のサブチャネルホールの組み合わされた体積を有する）およびピラーホール３０９内に順次堆積され、チャネルホールおよびピラーホール３０９を充填することができる。
いくつかの実施形態において、電荷トラップ膜４１６（たとえば、または犠牲膜）が、チャネルホールおよびピラーホール３０９の側壁の上に堆積される。電荷トラップ膜４１６は、階段構造３０３からチャネルホール内の他の層を絶縁するためにチャネルホールの側壁の上に１つまたは複数のブロック誘電体層を備えることができる。電荷トラップ膜４１６は、また、電荷をトラップし、ｚ軸に沿って複数の電荷記憶領域を形成するためにブロック誘電体層の上の、およびブロック誘電体層によって囲まれている記憶ユニット層（メモリ層）を備えることができる。電荷トラップ膜４１６は、また、メモリ層の上の、およびメモリ層によって囲まれているトンネリング層（たとえば、トンネリング誘電体）を備えることができる。電荷トンネリングは、好適な電気バイアスの下でトンネリング層を通して実行され得る。
１つまたは複数のブロック誘電体層は、比較的高い誘電率を有する誘電体金属酸化物層を含む、第１のブロック層を含むことができる。用語「金属酸化物」は、金属元素と、酸素、窒素、および他の好適な元素などの非金属元素とを含むものとしてよい。たとえば、誘電体金属酸化物層は、酸化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム、酸化タンタル、ケイ酸塩、窒素ドープ化合物、合金などを含み得る。第１のブロック層は、たとえば、ＣＶＤ、ＡＬＤ、パルスレーザー堆積（ＰＬＤ）、液体源霧状化学堆積、および／または他の好適な堆積方法によって堆積することができる。
１つまたは複数のブロック誘電体層は、誘電体金属酸化物層の上に別の誘電体層を含む、第２のブロック層も含み得る。他の誘電体層は、誘電体金属酸化物層と異なり得る。他の誘電体層は、酸化ケイ素、第１のブロック層と異なる組成を有する誘電体金属酸化物、酸窒化ケイ素、窒化ケイ素、および／または他の好適な誘電体材料を含むことができる。第２のブロック層は、たとえば、低圧化学蒸着（ＬＰＣＶＤ）、ＡＬＤ、ＣＶＤ、および／または他の好適な堆積方法によって堆積することができる。いくつかの実施形態において、１つまたは複数のブロック誘電体層は、ＣＶＤによって形成される、酸化ケイ素を含む。
記憶ユニット層は、１つまたは複数のブロック誘電体層の上に順次形成され得る。記憶ユニット層は、電荷トラップ材料、たとえば、誘電体電荷トラップ材料（たとえば、窒化ケイ素）および／または導電材料（たとえば、ドープされたポリシリコン）を含み得る。いくつかの実施形態において、誘電体電荷トラップ材料は、窒化ケイ素を含み、ＣＶＤ、ＡＬＤ、ＰＶＤ、および／または他の好適な堆積方法によって形成することができる。
トンネリング層は、メモリ層の上に順次形成され得る。トンネリング層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、誘電体金属酸化物、誘電体金属酸窒化物、誘電体金属ケイ酸塩、合金、および／または他の好適な材料を含むことができる。トンネリング層は、ＣＶＤ、ＡＬＤ、ＰＶＤ、および／または他の好適な堆積方法によって形成することができる。いくつかの実施形態において、トンネリング層は、ＣＶＤによって形成される、酸化ケイ素を含む。
さらに、チャネルホールおよびピラーホール３０９内の電荷トラップ膜の上に半導体チャネル膜４１７が形成され得る。半導体チャネル膜４１７は、シリコン、シリコンゲルマニウム、ゲルマニウム、ＩＩＩ－Ｖ族化合物材料、ＩＩ－ＶＩ族化合物材料、有機半導体材料、および／または他の好適な半導体材料などの任意の好適な半導体材料の１つまたは複数の層を含むことができる。半導体チャネル膜４１７は、有機金属化学気相成長法（ＭＯＣＶＤ）、ＬＰＣＶＤ、ＣＶＤ、および／または他の好適な堆積方法などの好適な堆積方法によって形成され得る。いくつかの実施形態において、半導体チャネル膜４１７は、ＣＶＤを使用してアモルファスシリコンの層を堆積し、次いでアモルファスシリコンが単結晶シリコンに変換されるようにアニーリングプロセスを実行することによって形成される。いくつかの実施形態において、他のアモルファス材料が結晶化するようにアニーリングされて、半導体チャネル膜４１７を形成し得る。
さらに、誘電体コア４１８は、チャネルホールおよびピラーホール内の半導体チャネル膜の上に好適な誘電体材料を堆積することによって形成され得る。誘電体コア４１８は、チャネルホールおよびピラーホールの中心の空間を充填することができる。誘電体コア４１８は、酸化ケイ素および／または有機ケイ酸塩ガラスなどの好適な誘電体材料を含むことができる。誘電体コア４１８は、好適な形状適合性を有する堆積法（たとえば、ＬＰＣＶＤ）および／または自己平坦化する堆積法（たとえば、スピンコーティング）によって形成することができる。いくつかの実施形態において、誘電体コア４１８は、酸化ケイ素を含み、ＬＰＣＶＤによって形成される。いくつかの実施形態において、好適な平坦化プロセス（たとえば、ＣＭＰおよび／またはリセスエッチング）が実行され、それにより階段構造３０３の頂部の上の任意の過剰な材料を除去する。
チャネルホール内に異なる層（たとえば、電荷トラップ膜４１６、半導体チャネル膜４１７、および誘電体コア４１８）が形成されているときに、それらの層を形成するための材料もピラーホール３０９内にそれぞれ堆積され得る。これらの層は、能動的電気的機能をほとんどまたは全く有していないので、例示することを目的として、ピラーホール３０９内のこれらの層は、ダミー電荷トラップ膜４１１、ダミー半導体チャネル膜４１２、およびダミー誘電体コア４１３と称される。このようにして、支持ピラー４０９が形成され得る。
さらに、支持ピラー４０９および半導体チャネル４１５の頂部は、任意の好適なリセスエッチングプロセスによって除去され得る。いくつかの実施形態において、支持ピラー４０９および半導体チャネル４１５の頂部を除去するために選択性エッチングが実行される。いくつかの実施形態において、リセス領域の深さは、絶縁キャップ層４１０の厚さに実質的に等しい。
さらに、ドレイン領域４１９（たとえば、半導体チャネル４１５の上の）およびダミードレイン領域４１４（たとえば、支持ピラー４０９の上の）がリセス領域内に形成され得る。ドレイン領域４１９およびダミードレイン領域４１４は、たとえば、ドープされた半導体材料をリセス領域内に堆積することによって形成することができる。堆積は、ＣＶＤおよび／またはエリア選択的堆積（ＡＳＤ）などの任意の好適な堆積方法を含むことができる。任意選択で、リセス領域のドーピングレベルを調整するために、イオン注入プロセスが使用される。ドープされた半導体材料は、たとえば、ドープされたポリシリコンを含むことができる。ドープされた半導体材料は、基板１０７の導電型と反対の導電型を有することができる。堆積されドープされた半導体材料の過剰部分は、たとえば、ＣＭＰおよび／またはリセスエッチングによって、絶縁キャップ層４１０の頂面から除去され得る。
図５は、いくつかの実施形態による、メモリ構造２００に基づき形成される例示的なメモリ構造５００を示している。メモリ構造４００とは異なり、メモリ構造５００では、ピラーホール５０９は、階段構造３０３、半導体チャネル５０１、およびドレイン領域５０５の形成後に形成され得る。半導体チャネル５０１、ドレイン領域５０５、および絶縁キャップ層５１０は、それぞれ、図４の半導体チャネル４１５、ドレイン領域４１９、および絶縁キャップ層４１０と同じまたは類似のものであってもよい。電荷トラップ膜５０２、半導体チャネル膜５０３、および誘電体コア５０４は、それぞれ、図４の電荷トラップ膜４１６、半導体チャネル膜４１７、および誘電体コア４１８と同じまたは類似のものであってもよい。
一例において、誘電体充填構造３１１および絶縁キャップ材料層の形成後、階段構造３０３内に第２のサブチャネルホールが形成され得る。第２のサブチャネルホールは、図４に示されている第２のチャネルホールと同じまたは類似しているものであり得る。第２のサブチャネルホールは、任意の好適なプロセスによって形成することができる。たとえば、階段構造３０３の少なくとも頂面を覆うようにフォトレジスト層が形成され得る。フォトレジスト層は、絶縁キャップ材料層の一部分を露出する開口部を形成するようにパターン形成され得る。開口部の配置は、第２のサブチャネルホールの配置に対応するものとしてよい。次いで、パターン形成されたフォトレジスト層は、露出した絶縁キャップ材料層および階段構造３０３の一部分を除去するエッチングマスクとして使用され、各々絶縁キャップ層５１０の頂面からそれぞれの第１のサブチャネルホールまで延在する第２のサブチャネルホールを形成することができる。階段構造３０３の頂面から基板１０７内に貫入するチャネルホールが形成され得る。パターン形成されたフォトレジスト層は、第２のサブチャネルホールの形成後に除去され得る。
チャネル形成層（図４に図示されているチャネル形成層に類似しているか、または同じである）は、チャネルホールを充填し、半導体チャネル５０１を形成するように形成され得る。さらに、半導体チャネル５０１の頂部は、除去され、ドープされた半導体材料（たとえば、ドープされたポリシリコン）で充填され、ドレイン領域５０５を形成することができる。ドレイン領域５０５は、絶縁キャップ層５１０と実質的に同じ厚さを有することができる。次いで、ピラーホール５０９の配置を定める開口部を有するパターン形成されたフォトレジスト層が絶縁キャップ層５１０の上に形成され得る。いくつかの実施形態において、開口部は、誘電体充填構造３１１の一部分を露出させる。好適なエッチングプロセス（たとえば、ドライエッチングおよび／またはウェットエッチング）が（たとえば、パターン形成されたフォトレジスト層を使用して）実行され、それにより、ピラーホール５０９が絶縁キャップ層５１０、階段構造３０３、および誘電体充填構造３１１を通して形成され得るように階段構造３０３および誘電体充填構造３１１の一部分を除去することができる。
任意の好適なピラー充填材料（たとえば、酸化ケイ素および／または窒化ケイ素などの絶縁材料）が堆積され、ピラーホール５０９を充填し、支持ピラーを形成することができる。いくつかの実施形態において、ピラー充填材料は、純粋な酸化ケイ素および／または純粋な窒化ケイ素などの純粋な誘電体材料を含むことができる。いくつかの実施形態において、支持を強化するために好適なドーパント／不純物が酸化ケイ素および／または窒化ケイ素にドープされ得る。いくつかの実施形態において、ピラー充填材料は、ピラーホール５０９の側壁の上に形成される絶縁ライナー／スペーサ層と、ピラーホール５０９の残り部分を充填する別の支持材料とを含む。いくつかの実施形態において、絶縁ライナー／スペーサ層は、支持材料を囲む。十分な剛性および／または支持機能を有する任意の好適な材料が支持材料として使用され得る。たとえば、支持材料は、銅、コバルト、ニッケル、およびアルミニウムのうちの１つまたは複数を含むことができる。
図６は、いくつかの実施形態による、メモリ構造２００に基づき形成される別のメモリ構造６００を示している。メモリ構造４００および５００とは異なり、メモリ構造６００（たとえば、マルチチャネル構造）は、ｚ軸に沿って積み重ねられた複数の半導体サブチャネルを各々含む半導体チャネルを備えることができる。マルチチャネル構造は、３Ｄメモリデバイスのメモリセル密度をさらに高めることができる。いくつかの実施形態において、図６に示されているように、半導体チャネル６０１は、階段構造６０３を貫通し、半導体サブチャネル６０１－１（たとえば、下側階段構造内に形成されている）および６０１－２（たとえば、上側階段構造内に形成されている）を含む。半導体サブチャネル６０１－１および６０１－２は、接続層６０６によって接続され得る。いくつかの実施形態において、半導体サブチャネル（たとえば、６０１－１および６０１－２）は、図４および図５の半導体チャネル４１５および５０１と同じまたは類似の機能を有する。
一例において、支持ピラー６１３は、図１～図５と同様の作製動作によって形成され得る。すなわち、ピラーホールは、半導体サブチャネル６０１－２を形成するサブチャネルホールの形成前または後に形成されてよい。また、ピラーホールの充填は、半導体サブチャネル６０１－２のサブチャネルホールの充填と同時に、またはその後に実行され得る。
図１～図４に示されている作製動作とは対照的に、メモリ構造６００を形成するために、第２の誘電体スタック（たとえば、上側誘電体スタック）の堆積の前に、半導体サブチャネル６０１－１が、第２の誘電体スタック（たとえば、上側誘電体スタック）の堆積前に第１の誘電体スタック（たとえば、下側誘電体スタック）内に形成され得る。図６の説明において、第１の誘電体スタックおよび第２の誘電体スタック（たとえば、第１の誘電体スタック１０３および第２の誘電体スタック２０６と同じまたは類似している）は、各々、複数の交互に配置構成された犠牲材料層および絶縁材料層を備えることができる。いくつかの実施形態において、半導体サブチャネル６０１－２は、たとえば、第１の誘電体スタック内に半導体サブチャネル６０１－２の第１のサブチャネルホールを形成し、電荷トラップ膜６０２、半導体チャネル膜６０４、および誘電体コア６０５をそれぞれ第１のサブチャネルホール内に堆積することによって形成される。第１のサブチャネルホールの形成および第１のサブチャネルホール内への膜の堆積は、第１のサブチャネルホール２０５および電荷トラップ膜５０２、半導体チャネル膜５０３、および誘電体コア５０４をそれぞれ形成する動作を指すものとしてよい。任意選択で、リセスエッチング（たとえば、ドライエッチングおよび／またはウェットエッチング）および／または平坦化プロセス（たとえば、ＣＭＰ）が実行され、それにより第１の誘電体スタックの頂面の上の過剰な誘電体材料を除去することができる。
メモリ構造６００は、半導体サブチャネル６０１－１および６０１－２の間のジョイント絶縁層６１８と、ジョイント絶縁層６１８内の複数の接続層６０６とを含むことができる。接続層６０６は、ドレイン領域として機能することができ、半導体サブチャネル６０１－１および６０１－２を接続することができる。ジョイント絶縁層６１８は、接続層６０６を互いから絶縁することができ、第１のサブチャネルホールの形成前に第１の誘電体スタックの上に形成され得る。いくつかの実施形態において、ジョイント絶縁層６１８は酸化ケイ素を含み、接続層６０６はドープされたシリコンを含む。ジョイント絶縁層６１８および接続層６０６の形成は、絶縁キャップ層４１０およびドレイン領域４１９の形成を指すものとしてよい。堆積は、ＣＶＤおよび／またはエリア選択的堆積（ＡＳＤ）などの任意の好適な堆積方法を含むことができる。任意選択で、リセス領域のドーピングレベルを調整するために、イオン注入プロセスが使用される。接続層６０６の導電型は、半導体サブチャネル６０１－１の導電型と同じであってよい。任意選択で、リセスエッチング（たとえば、ドライエッチングおよび／またはウェットエッチング）および／または平坦化プロセス（たとえば、ＣＭＰ）が実行され、それにより第１の誘電体スタックの頂面の上の過剰なドープされた半導体材料を除去することができる。任意選択として、半導体サブチャネル６０１－１を覆うように第２の誘電体スタックの頂面の上に追加の誘電体材料が堆積され得る。追加の誘電体材料は、第１の誘電体スタック１０３を形成する１つまたは複数の誘電体材料を含むことができる。
さらに、第２の誘電体スタックは、第１の誘電体スタックの上に形成することができ、階段構造６０３は、第１の誘電体スタックと第２の誘電体スタックとによって形成される誘電体スタックをエッチング／パターン形成することを繰り返すことによって形成され得る。誘電体充填材料が階段構造６０３の上に堆積され、それにより誘電体対の一部分の除去によって形成された空間を充填することができ、誘電体充填構造６１１（たとえば、誘電体充填構造３１１に類似する）が形成され得る。
半導体サブチャネル６０１－２は、階段構造６０３が形成された後、任意の好適な方法によって形成され得る。いくつかの実施形態において、半導体サブチャネル６０１－２の第２のサブチャネルホールは、半導体サブチャネル６０１－１の上に形成される。半導体サブチャネル６０１－２の第２のサブチャネルホールの底部は、接続層６０６を露出させることができる。さらに、一連の層が第２のサブチャネルホール内に堆積され、第２の半導体サブチャネル６０１－２を形成することができる。半導体サブチャネル６０１－２の第２のサブチャネルホール、電荷トラップ膜６０７、半導体チャネル膜６０８、誘電体コア６０９、ドレイン領域６１２、および絶縁キャップ層６１０の形成は、半導体チャネル４１５、電荷トラップ膜４１６、半導体チャネル膜４１７、誘電体コア４１８、ドレイン領域４１９、および絶縁キャップ層４１０の第２のサブチャネルホールに類似しているものとしてよい。
支持ピラー６１３は、半導体サブチャネル６０１－２を形成するのと同じ作製動作によって、または半導体サブチャネル６０１－２の形成後に形成され得る。ダミー電荷トラップ膜６１４、ダミー半導体チャネル膜６１５、ダミー誘電体コア６１６、ダミードレイン領域６１７の形成は、ダミー電荷トラップ膜４１１、ダミー半導体チャネル膜４１２、ダミー誘電体コア４１３、およびダミードレイン領域４１４の形成に類似するか、または同じであってよい。
図７～図１２は、いくつかの実施形態による、１つの階段形成パターン形成プロセスを使用して２つの誘電体スタックから２スタック階段構造を形成する例示的なプロセスを示している。見やすくするために、図７～図１２では、図１～図６に示されているコア領域内に階段構造を形成する作製プロセスを示している。図７～図１２によって例示されている方法で実行される同じまたは類似の動作は、図１～図６において説明されている動作を指すものとしてよい。例示することを目的として、ダブルチャネル構造（たとえば、図６のメモリ構造６００に類似する）の形成が説明されている。
図７は、いくつかの実施形態による、図１のコア領域１１０に類似するメモリ構造７００を示している。メモリ構造７００は、ゲート誘電体層７０４の上に載る第１の誘電体スタック７０３を備えるものとしてよく、これは基板７０７の上にさらに載る。基板７０７は、第１のドープ領域７０６と、第２のドープ領域７０５とを含むことができる。第１の誘電体スタック７０３は、複数の誘電体対を含み、各々、犠牲材料層７０１および絶縁材料層７０２を含むものとしてよい。それぞれ、基板７０７、第１のドープ領域７０６、第２のドープ領域７０５、ゲート誘電体層７０４、および第１の誘電体スタック７０３は、基板１０７、第１のドープ領域１０６、第２のドープ領域１０５、誘電体層１０４、および第１の誘電体スタック１０３と同じであるか、または類似しているものとしてよい。メモリ構造７００の構造および形成方法の説明については、メモリ構造１００の説明を参照されたい。
図８は、いくつかの実施形態による、メモリ構造７００に基づき形成されるメモリ構造８００を示している。メモリ構造８００は、第１の誘電体スタック７０３から第２のドープ領域７０５まで延在する複数のチャネルエピタキシャル領域８０６と、第１の誘電体スタック７０３の上に載るジョイント絶縁材料層８１０と、ジョイント絶縁材料層８１０の頂面からチャネルエピタキシャル領域８０６内に貫入する複数の第１のサブチャネルホール８０１とを形成することと、第１のサブチャネルホール８０１に一連のチャネル形成層８０２（電荷トラップ膜、半導体チャネル膜、および誘電体コア）を充填して半導体サブチャネル８０５を形成することとによって、メモリ構造７００から形成され得る。複数の接続層８０４は、ジョイント絶縁材料層８１０内に形成され、各々、半導体サブチャネル８０５の上にあるものとしてよい。いくつかの実施形態において、リセスエッチングおよび／または好適な平坦化プロセス（ＣＭＰ）が実行され、それにより、メモリ構造８００の頂面からチャネル形成層８０２の任意の過剰な材料を除去することができる。
一例として、ジョイント絶縁材料層は、最初に、第１の誘電体スタック７０３の上に形成され得る。次いで、複数の第１のサブチャネルホール８０１が第１の誘電体スタック７０３内に形成され、ジョイント絶縁材料の頂面からチャネルエピタキシャル領域８０６内に貫入し得る。ジョイント絶縁材料層８１０は、ジョイント絶縁材料層から形成することができ、第１の誘電体スタック８０３は、第１の誘電体スタック７０３から形成することができる。次いで、一連のチャネル形成層８０２が堆積され、第１のサブチャネルホール８０１を充填することができる。好適なリセスエッチング（たとえば、ドライエッチングおよび／またはウェットエッチング）が実行され、それにより各第１のサブチャネルホール８０１内のチャネル形成層８０２の頂部を除去することができ、ドープされた半導体材料は第１のサブチャネルホール８０１内に堆積され、ジョイント絶縁材料層８１０内に接続層８０４を形成することができる。任意選択として、追加の絶縁材料が接続層８０４の上に堆積され、それにより、接続層８０４を後の動作で形成される隣接する構造から絶縁することができる。半導体サブチャネル８０５および接続層８０４の形成の詳細については、半導体チャネル５０１およびドレイン領域５０５の説明を参照されたい。
図９は、いくつかの実施形態による、メモリ構造８００に基づき形成される例示的なメモリ構造９００を示している。メモリ構造９００は、第１の誘電体スタック８０３の上に第２の誘電体スタック９０６を形成することによって形成され得る。第１の誘電体スタック７０３および１０３と同様に、第２の誘電体スタック９０６は、ｚ軸に沿って第１の誘電体スタック７０３の上に配置構成されている複数の誘電体対（たとえば、ジョイント絶縁層８１０）を含むことができる。各誘電体対は、犠牲材料層９０１と絶縁材料層９０２とを備えることができる。第１の誘電体スタック８０３および第２の誘電体スタック９０６は、誘電体スタック９０３（たとえば、２スタック誘電体スタック）を形成することができる。いくつかの実施形態において、絶縁キャップ材料層９１０（たとえば、図８のジョイント絶縁材料層および図３の絶縁キャップ材料層に類似する）が、第２の誘電体スタック９０６の上に形成される。いくつかの実施形態において、第２の誘電体スタック９０６は、第１の誘電体スタック７０３に類似している。第２の誘電体スタック９０６および絶縁キャップ材料層９１０の構造および形成方法の説明については、図３の第１の誘電体スタック１０３および絶縁キャップ材料層の説明を参照されたい。
図１０は、いくつかの実施形態による、メモリ構造９００に基づき形成される例示的なメモリ構造１０００を示している。メモリ構造１０００は、誘電体スタック１００３を通して半導体チャネル１００１を形成するために半導体サブチャネル８０５と整列し隣接する複数の第２の半導体サブチャネル１００７と、絶縁キャップ材料層１０１０内の複数のドレイン領域１００５とを形成することによって形成され得る。誘電体スタック１００３は、第２の半導体サブチャネル１００７の形成後に誘電体スタック９０３から形成することができ、絶縁キャップ材料層１０１０は、第２のサブチャネルホール１００２の形成後に絶縁キャップ材料層９１０から形成することができる。いくつかの実施形態において、第２の半導体サブチャネル１００７は、第２のサブチャネルホール１００２内に一連のチャネル形成層１００４（電荷トラップ膜、半導体チャネル膜、および誘電体コア）を堆積することによって形成される。いくつかの実施形態において、ドレイン領域１００５は、絶縁キャップ材料層１０１０内に、および第２のサブチャネルホール１００２の頂部に、リセス領域を形成し、リセス領域内にドープされた半導体材料（たとえば、ドープされたポリシリコン）を堆積することによって形成される。第２の半導体サブチャネル１００７、ドレイン領域１００５、および絶縁キャップ材料層１０１０の作製プロセスは、半導体サブチャネル８０５、ジョイント絶縁材料層８１０、および接続層８０４の作製プロセスを指すものとしてよい。
図１１は、いくつかの実施形態による、メモリ構造１０００に基づき形成されるメモリ構造１１００を示している。メモリ構造１１００は、誘電体スタック１００３上で階段形成パターン形成プロセスを実行し、階段構造１１０４を形成することによって形成され得る。階段形成パターン形成プロセスを実行することによって、第１の誘電体スタック８０３がエッチングされ、第１の階段構造１１０３を形成することができ、第２の誘電体スタック１００６がエッチングされ、第２の階段構造１１０６を形成することができる。第１の階段構造１１０３および第２の階段構造１１０６はｚ軸に沿って積み重ねられ階段構造１１０４を形成することができる。いくつかの実施形態において、ジョイント絶縁材料層８１０および絶縁キャップ材料層１０１０は、それぞれ、エッチングされ、ジョイント絶縁層１１１１および絶縁キャップ層１１１０を形成することができる。階段形成パターン形成プロセスは、誘電体スタック１００３の上にフォトレジスト層を形成することを含むことができる。いくつかの実施形態において、フォトレジスト層は、コア領域を覆うように（たとえば、フォトリソグラフィプロセスを使用して）パターン形成することができる。フォトレジスト層は、誘電体スタック１００３から階段を形成するためのエッチングマスクとしてトリミングされ使用され得るようにｚ軸に沿って十分な厚さを有するものとしてよい。階段形成パターン形成プロセス中に、フォトレジスト層は、様々な方向（たとえば、ｘ軸、ｙ軸、およびｚ軸）に沿って繰り返しトリミングされ（たとえば、好適なドライエッチングおよび／またはウェットエッチングによってエッチングされ）、したがって誘電体スタック１００３の誘電体対を繰り返し露出させることができる。同じ、または異なるエッチャント（たとえば、ウェットエッチャントおよび／またはドライエッチャント）を使用して、犠牲材料層（たとえば、７０１または９０１）および絶縁材料層（たとえば、７０２または９０２）をエッチングすることができる。いくつかの実施形態において、フォトレジスト層のトリミング時間は制御され、したがってフォトレジスト層のトリミング／エッチング速度は制御できる。したがって、ｘ方向に沿った階段の寸法は制御され得る。いくつかの実施形態において、犠牲材料層はエッチングされ、それにより犠牲層を形成し、絶縁材料層はエッチングされ、それにより絶縁層を形成することができる。１つの犠牲層は、１つの絶縁層と対にすることができる。異なるメモリデバイスの構造に応じて、犠牲層は、対になる絶縁層の上に置かれるか、またはその逆に置かれ得る。
例示することを目的として、図１１に示されているように、メモリ構造１１００は、コアアレイ領域１１２０と、第１の階段領域１１２１と、第２の階段領域１１２２とに分割される。第１の階段領域１１２１および第２の階段領域１１２２は、各々、ｘ－ｙ平面に沿ってメモリ構造１１００を囲むことができる。第１の階段領域１１２１は、第１の誘電体スタック７０３の階段が形成される領域を表すことができ、第２の階段領域１１２２は、第２の誘電体スタック９０６の階段が形成される領域を表すことができる。いくつかの実施形態において、フォトレジスト層（たとえば、エッチングマスク）は、たとえば、第１の階段領域１１２１からコアアレイ領域１１２０に向かうｘ方向に沿って誘電体スタック１００３を露出させるようにトリミングされ、階段構造１１０４の階段は、フォトレジスト層がトリミングされる同じ方向に沿って形成され得る。いくつかの実施形態において、第１の階段構造１１０３（たとえば、下側／底部階段構造）の階段は、第１の階段領域１１２１内に形成され、第２の階段構造１１０６（たとえば、上側／頂部階段構造）の階段は、第２の階段領域１１２２内に形成される。いくつかの実施形態において、フォトレジスト層のトリミングは、第１の階段領域１１２１および第２階段領域１１２２の階段が形成されたときに停止することができる。トリミングされたフォトレジスト層は、半導体チャネル１００１がそのまま残るようにコアアレイ領域１１２０の頂面を覆うことができる。フォトレジスト層は、その後、除去され、メモリ構造１１００が形成され得る。
様々な実施形態において、半導体チャネル１００１は、階段構造１１０４の形成前または形成後に形成され得る。すなわち、第２の半導体サブチャネル（たとえば、第２の誘電体スタック１００６内に形成される）は、階段構造１１０４が形成された後に形成されてもよい。半導体チャネル１００１および階段構造１１０４を形成する順序が異なることも、依然として本開示の範囲内であるべきである。
図１２は、いくつかの実施形態による、メモリ構造１１００に基づき形成されるメモリ構造１２００を示している。メモリ構造１２００は、誘電体スタック１００３の一部分の除去によって形成された空間を充填するように誘電体充填構造１２０１を形成することによって形成され得る。誘電体充填構造１２０１は、レトロステップ形状であってよい（図１２に図示せず）。いくつかの実施形態において、誘電体充填構造１２０１は、空間を充填するように好適な誘電体充填構造を堆積し、好適な平坦化プロセス（たとえば、ＣＭＰおよび／またはリセスエッチング）を実行してメモリ構造の頂面の上の任意の過剰な誘電体充填構造を除去することによって形成される。いくつかの実施形態において、誘電体充填構造１２０１は、誘電体充填構造３１１と類似しているか、または同じである。誘電体充填構造１２０１の構造および形成方法の説明については、誘電体充填構造３１１の説明を参照できる。
さらに、犠牲層は、好適な等方性エッチングプロセスによって除去され、犠牲層の除去によって形成された空間には、好適な金属、たとえば、銅、タングステン、およびアルミニウムのうちの１つまたは複数が充填され得る。任意選択で、階段構造１１０４の上の過剰な金属を除去するために、リセスエッチングが実行され得る。次いで、堆積された金属は、３Ｄメモリデバイスのワード線を形成することができる。いくつかの実施形態において、各ワード線は、間にある絶縁層によって隣接するワード線から絶縁される。
図７～図１２に例示されている方法は、図１～図６の階段構造と、階段構造内に埋め込まれている半導体チャネルとを形成するために使用することができる。開示されている方法を使用することによって、１つの階段形成パターンが使用され、それによりｚ軸に沿って積み重ねられた少なくとも２つのサブ階段構造を含む階段構造を形成することができる。サブ階段構造を別々に形成するために、階段形成パターンは不要である。３Ｄメモリデバイスの作製プロセスが簡素化され得る。
さらに、マルチスタック階段構造を通る支持ピラーは、マルチスタック階段構造を通るピラーホールを形成する１つのエッチングプロセスと、その後の充填プロセスによって形成され得る。いくつかの実施形態において、ピラーホールは、半導体チャネルの一部として同時に、または同じ作製動作によって、形成される。いくつかの実施形態において、ピラーホールは、半導体チャネルの形成後に形成される。既存技術に比べて、支持ピラーを形成するための動作の回数が減る。したがって、３Ｄメモリデバイスの作製は、より単純で、低コストである。
図１３は、いくつかの実施形態による、３次元メモリ構造を形成するための例示的な方法１３００の説明図である。説明を目的として、方法１３００に示されている動作は図１～図１２の文脈において説明される。本開示の様々な実施形態において、方法１３００の動作は、異なる順序で実行され、および／または変化し得る。
動作１３０１において、第１の誘電体スタックが基板の上に形成され得る。いくつかの実施形態において、基板は、シリコンなどの任意の好適な材料を含み得る。いくつかの実施形態において、第１の誘電体スタックは、複数の交互に配置構成された犠牲材料層および絶縁材料を含む。犠牲材料層および絶縁材料層は、異なる誘電体材料を含むことができる。いくつかの実施形態において、ゲート誘電体層が、第１の誘電体スタックと基板との間に形成される。第１の誘電体スタック、ゲート誘電体層、および基板の詳細については、図１の説明を参照できる。
動作１３０２において、複数の第１のサブチャネルホールが第１の誘電体スタック内に形成され、第１のサブチャネルホールは好適な材料を充填され得る。いくつかの実施形態において、第１のサブチャネルホールは、第１のサブチャネルホールの底部が基板に接触するか、または露出するように好適なパターン形成およびエッチングプロセスで形成され得る。第１のサブチャネルホールは、第１の誘電体スタックを貫通するものとしてよい。任意選択で、チャネルエピタキシャル領域は、各第１のサブチャネルホールの底部に形成することができる。犠牲充填構造は、第１の誘電体スタックの上に後続の第２の誘電体スタックを形成するための支持をもたらすように犠牲充填材料を、たとえば、プレースホルダとして、堆積することによって第１のサブチャネルホール内に形成され得る。平坦化プロセスが実行され、それにより第１の誘電体スタックの上の任意の過剰な犠牲充填材料を除去することができる。
３Ｄメモリデバイスがダブルチャネルメモリデバイスであるときに、半導体チャネルを形成するための一連のチャネル形成層は、第１の半導体サブチャネルが形成され得るように複数の第１のサブチャネルホール内に順次堆積され得る。これら一連の層は、電荷トラップ膜、半導体チャネル膜、および誘電体コアを含み、側壁からチャネルホールの中心に向かって堆積され得る。接続層（たとえば、ドープされた半導体層）が各半導体サブチャネルの上に形成され得る。第１のサブチャネルホール、犠牲充填構造、半導体サブチャネル、およびチャネルエピタキシャル領域の詳細については、図２および図６の説明を参照されたい。
動作１３０３において、第２の誘電体スタックは、第１の誘電体スタックの上に形成され得る。第１の誘電体スタックと同様に、第２の誘電体スタックも、複数の交互に配置構成された犠牲材料層および絶縁材料を含み得る。第２の誘電体スタックの詳細については、図２の説明を参照されたい。
動作１３０４において、マルチスタック階段構造が形成され得る。マルチスタック（たとえば、２スタック）階段構造は、第１の階段構造（たとえば、第１の誘電体スタックに基づき形成される）と、第２の階段構造（たとえば、第２の誘電体スタックに基づき形成される）とを含み得る。マルチスタック階段構造は、第１の誘電体スタックおよび第２の誘電体スタックの誘電体対がエッチングされ階段を形成できるように階段形成パターン形成プロセスによって形成され得る。誘電体対の一部分の除去によって形成された空間を充填するように誘電体充填構造を形成され得る。マルチスタック階段構造を形成するプロセスの詳細については、図７～図１２の説明を参照できる。
動作１３０５において、複数の第２のサブチャネルホールが第２の階段構造内に形成され得る。第２のサブチャネルホールは、基板の頂面に垂直な方向に沿って第１のサブチャネルホールに隣接することができる。いくつかの実施形態において、第２のサブチャネルホールおよび隣接する第１のサブチャネルホールは、マルチスタック階段構造を貫通するチャネルホールを形成する。３Ｄメモリデバイスがダブルチャネルメモリデバイスであるときに、第２のサブチャネルホールは、第２の階段構造のサブチャネルホールとも称され得る。第２のサブチャネルホールの形成は、動作１３０２で説明されている第１のサブチャネルホールの形成に類似するものとしてよい。
動作１３０６において、複数のピラーホールがマルチスタック階段構造内に形成され得る。ピラーホールは、任意の好適なパターン形成／エッチングプロセスによって形成することができる。いくつかの実施形態において、ピラーホールは、マルチスタック階段構造を貫通し、基板に接触することができる。ピラーホールを形成するプロセスの詳細については、図３および図５の説明を参照されたい。
動作１３０７において、複数の支持ピラーおよび半導体チャネルがマルチスタック階段構造内に形成され得る。半導体チャネルは、第１のサブチャネルホール内の犠牲充填構造を除去し、第１のサブチャネルホールおよび隣接する第２のサブチャネルホールに一連の層（たとえば、電荷トラップ膜、半導体チャネル膜、および誘電体コア）を充填することによって形成され得る。３Ｄメモリデバイスがダブルチャネルメモリデバイスであるときに、第２のサブチャネルホール（たとえば、サブチャネルホール）内にこれら一連の層が堆積され、第２の階段構造内に半導体サブチャネルを形成することができる。
支持ピラーは、半導体チャネルの同じ一連の層をピラーホール内に充填することによって形成され得る。支持ピラーの充填は、半導体チャネル（または第２の階段構造／上側階段構造の半導体サブチャネル）が形成されているときに同時に、および／または同じ作製プロセスを経て実行され得る。支持ピラーは、また、他の支持材料（たとえば、金属などのような）とともに、またはなしで誘電体材料などの任意の他の好適なピラー形成材料を用いて形成することができる。いくつかの実施形態において、誘電体材料は、ピラーホール内に堆積されて、ピラーホールの側壁の上に絶縁ライナー／スペーサ層を形成し、金属材料は、ピラーホールを充填するように堆積される。絶縁ライナー／スペーサ層は、金属材料をメモリ構造１２００の残り部分から絶縁することができ、金属材料は、支持ピラーに対してさらなる支持をもたらし得る。いくつかの実施形態において、誘電体材料は酸化ケイ素を含み、金属材料は銅を含む。絶縁ライナー／スペーサ層は、単層または多層を含み得る。一例において、絶縁ライナー／スペーサ層は、酸化ケイ素の単層または酸化ケイ素／酸窒化ケイ素／酸化ケイ素の複数の層を含むことができる。酸化ケイ素は、純粋であるか、またはタングステン、銅、コバルト、ニッケル、および／もしくはアルミニウムなどの好適な不純物をドープされてもよい。誘電体材料は、ＡＬＤ、ＣＶＤ、および／またはスピンオンコーティングなどの任意の好適なプロセスを使用して堆積することができる。金属材料は、たとえば、スパッタリング、スピンオンコーティング、および／またはＣＶＤによって堆積され得る。
様々な実施形態において、動作１３０４～１３０６の順序は変化し得る。たとえば、第２のサブチャネルホールは、マルチスタック階段構造の形成の前または後に形成することができ、ピラーホールは、第２のサブチャネルホールの形成の前または後に形成することができる。いくつかの実施形態において、ピラーホールは、同じエッチング／パターン形成プロセスによって、第２のサブチャネルホールと同時に形成され得る。ピラーホールの充填は、第２のサブチャネルホールの充填と同時に、または第２のサブチャネルホールの充填とは異なる時間に行うこともできる。特定の動作の順序は、異なる作製要件に左右されることもあり、本開示の実施形態によって限定されるべきではない。支持ピラーおよび半導体チャネルの形成の詳細については、図４～図６の説明を参照されたい。
特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途のために容易に修正および／または適応させることができるように、本開示の一般的性質を完全に明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、限定を目的としたものではなく、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。
本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。
発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。
本開示の程度および範囲は、上述の例示的な実施形態のいずれかにより制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。
１００ メモリ構造
１０１ 犠牲材料層
１０２ 絶縁材料層
１０３ 第１の誘電体スタック
１０４ 誘電体層
１０５ 第２のドープ領域
１０６ 第１のドープ領域
１０７ 基板
１０８ トランジスタ
１０９ 隔離層
１１０ コア領域
１２０ 周辺領域
２００ メモリ構造
２０１ 犠牲材料層
２０２ 絶縁材料層
２０３ ２スタック誘電体スタック
２０４ チャネルエピタキシャル部分
２０５ 第１のサブチャネルホール
２０６ 第２の誘電体スタック
２０７ 犠牲充填構造
２１０ コア領域
２２０ 周辺領域
３００ メモリ構造
３０１ 犠牲層
３０２ 絶縁層
３０３ 階段構造
３０９ ピラーホール
３１０ コア領域
３１１ 誘電体充填構造
３１２ 絶縁キャップ層
３２０ 周辺領域
４００ メモリ構造
４０９ 支持ピラー
４１０ 絶縁キャップ層
４１１ ダミー電荷トラップ膜
４１２ ダミー半導体チャネル膜
４１３ ダミー誘電体コア
４１４ ダミードレイン領域
４１５ 半導体チャネル
４１６ 電荷トラップ膜
４１７ 半導体チャネル膜
４１８ 誘電体コア
４１９ ドレイン領域
５００ メモリ構造
５０１ 半導体チャネル
５０２ 電荷トラップ膜
５０３ 半導体チャネル膜
５０４ 誘電体コア
５０５ ドレイン領域
５０９ ピラーホール
５１０ 絶縁キャップ層
６００ メモリ構造
６０１ 半導体チャネル
６０１－１、６０１－２ 半導体サブチャネル
６０２ 電荷トラップ膜
６０３ 階段構造
６０４ 半導体チャネル膜
６０５ 誘電体コア
６０６ 接続層
６０７ 電荷トラップ膜
６０８ 半導体チャネル膜
６０９ 誘電体コア
６１０ 絶縁キャップ層
６１２ ドレイン領域
６１３ 支持ピラー
６１８ ジョイント絶縁層
７００ メモリ構造
７０１ 犠牲材料層
７０２ 絶縁材料層
７０３ 第１の誘電体スタック
７０４ ゲート誘電体層
７０５ 第２のドープ領域
７０６ 第１のドープ領域
７０７ 基板
８００ メモリ構造
８０１ 第１のサブチャネルホール
８０２ チャネル形成層
８０３ 第１の誘電体スタック
８０４ 接続層
８０５ 半導体サブチャネル
８０６ チャネルエピタキシャル領域
８１０ ジョイント絶縁材料層
９００ メモリ構造
９０１ 犠牲材料層
９０２ 絶縁材料層
９０３ 誘電体スタック
９０６ 第２の誘電体スタック
９１０ 絶縁キャップ材料層
１０００ メモリ構造
１００１ 半導体チャネル
１００２ 第２のサブチャネルホール
１００３ 誘電体スタック
１００４ チャネル形成層
１００５ ドレイン領域
１００６ 第２の誘電体スタック
１００７ 第２の半導体サブチャネル
１０１０ 絶縁キャップ材料層
１１００ メモリ構造
１１０３ 第１の階段構造
１１０４ 階段構造
１１０６ 第２の階段構造
１１１０ 絶縁キャップ層
１１１１ ジョイント絶縁層
１１２０ コアアレイ領域
１１２１ 第１の階段領域
１１２２ 第２の階段領域
１２００ メモリ構造
１２０１ 誘電体充填構造
１３００ 方法

Claims (40)

  1. 基板と、
    前記基板の上に積み重ねられた複数の階段構造を含むマルチスタック階段構造であって、前記複数の階段構造の各々は複数の導体層を含み、前記複数の導体層の各々は２つの絶縁層の間に配置される、マルチスタック階段構造と、
    前記マルチスタック階段構造を囲む充填構造と、
    前記マルチスタック階段構造を貫通する半導体チャネルであって、非整列側壁表面を備える、半導体チャネルと、
    前記マルチスタック階段構造および前記充填構造のうちの少なくとも一方を貫通する支持ピラーであって、整列側壁表面を備える、支持ピラーと
    を備えるメモリデバイス。
  2. 前記マルチスタック階段構造は、前記基板の上にある第１の階段構造と、前記第１の階段構造の上にある第２の階段構造とを備える、請求項１に記載のメモリデバイス。
  3. 前記支持ピラーは、前記第２の階段構造の頂面から前記第１の階段構造の底面まで延在する、請求項２に記載のメモリデバイス。
  4. 前記支持ピラーおよび前記半導体チャネルは同じ充填層を備える、請求項１から３のいずれか一項に記載のメモリデバイス。
  5. 前記支持ピラーおよび前記半導体チャネルは、各々、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを充填される、請求項４に記載のメモリデバイス。
  6. 前記支持ピラーおよび前記半導体チャネルは、異なる充填層を充填される、請求項１から３のいずれか一項に記載のメモリデバイス。
  7. 前記支持ピラーは、絶縁材料および前記絶縁材料で囲まれているピラー支持材料のうちの少なくとも１つで充填され、
    前記半導体チャネルは、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つで充填される、請求項６に記載のメモリデバイス。
  8. 前記絶縁材料は酸化ケイ素を含み、前記ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも１つを含む、請求項７に記載のメモリデバイス。
  9. 前記第１の階段構造と前記第２の階段構造との間のジョイント絶縁層と、前記第２の階段構造の上にある絶縁キャップ層とをさらに備える、請求項２に記載のメモリデバイス。
  10. 前記半導体チャネルの上にドレイン領域をさらに備える、請求項２から９のいずれか一項に記載のメモリデバイス。
  11. ２つの隣接する階段構造の間の前記半導体チャネル内に接続層をさらに備え、前記接続層は、ドープされた半導体材料を含み、前記接続層によって分離された前記半導体チャネルの部分は、各々、半導体サブチャネルを形成する、請求項１０に記載のメモリデバイス。
  12. メモリデバイスを形成するための方法であって、
    基板の上に積み上げられた複数の誘電体スタックを形成してマルチスタック階段構造を作成するステップであって、前記複数の誘電体スタックの各々は、前記基板の頂面に垂直な方向に沿って配置構成されている複数の誘電体対を備える、ステップと、
    前記マルチスタック階段構造を囲む充填構造を形成するステップと、
    前記マルチスタック階段構造を貫通する半導体チャネルを形成するステップであって、前記半導体チャネルは非整列側壁表面を備える、ステップと、
    前記マルチスタック階段構造および前記充填構造のうちの少なくとも一方を貫通する支持ピラーを形成するステップであって、前記支持ピラーは整列側壁表面を備える、ステップと
    を含む、方法。
  13. 前記支持ピラーを形成するステップは、
    前記充填構造および前記マルチスタック階段構造のうちの少なくとも一方の上にフォトレジスト層を形成するステップと、
    前記フォトレジスト層をパターン形成して前記充填構造の一部分を露出する開口部を有するパターン形成されたフォトレジスト層を形成するステップであって、前記開口部の配置は前記支持ピラーの配置に対応する、ステップと、
    前記パターン形成されたフォトレジスト層をエッチングマスクとして使用して、前記充填構造および前記マルチスタック階段構造のうちの少なくとも一方をエッチングしてピラーホールを形成するステップであって、前記ピラーホールの底部が前記基板に接触する、ステップと、
    前記ピラーホールに第１の材料を充填するステップと
    を含む、請求項１２に記載の方法。
  14. 前記半導体チャネルを形成するステップは、
    前記複数の誘電体スタックのうちの第１の誘電体スタック内に第１のサブチャネルホールを形成するステップと、
    前記第１のサブチャネルホールに犠牲充填材料を充填して犠牲充填構造を形成するステップと、
    前記第１の誘電体スタックの上に第２の誘電体スタックを形成するステップと、
    前記第２の誘電体スタック内に第２のサブチャネルホールを形成するステップであって、
    前記第２のサブチャネルホールは、前記基板の前記頂面に垂直な前記方向に沿って前記犠牲充填構造と整列し、
    前記第２のサブチャネルホールは前記第１のサブチャネルホールに隣接し、前記複数の誘電体スタックを貫通して前記基板内に貫入するチャネルホールを形成する、ステップと、
    前記第１のサブチャネルホール内の前記犠牲充填構造を除去するステップと、
    前記チャネルホールに第２の材料を充填するステップと
    を含む、請求項１３に記載の方法。
  15. 前記第１の材料は、前記第２の材料と同じであり、同じ作製動作によって形成され、
    前記同じ作製動作は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを前記チャネルホールおよび前記ピラーホール内に堆積するステップを含む、請求項１４に記載の方法。
  16. 前記ピラーホールは、前記第２のサブチャネルホールの形成の前に形成される、請求項１５に記載の方法。
  17. 前記ピラーホールは、前記第２のサブチャネルホールの前記形成の前に、および前記犠牲充填構造の形成の後に形成される、請求項１６に記載の方法。
  18. 前記ピラーホールは、前記第１のサブチャネルホールの形成および前記第２のサブチャネルホールの形成後に形成される、請求項１５に記載の方法。
  19. 前記第１の材料は、前記第２の材料と異なり、前記第２の材料と異なる堆積動作によって形成される、請求項１４に記載の方法。
  20. 前記第１の材料は、絶縁材料および前記絶縁材料に囲まれているピラー支持材料のうちの少なくとも一方を含み、前記第２の材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを含む、請求項１９に記載の方法。
  21. 前記絶縁材料は酸化ケイ素を含み、前記ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも１つを含む、請求項２０に記載の方法。
  22. 前記複数の誘電体スタックは、第１の誘電体スタック及び第２の誘電体スタックを含み、
    前記半導体チャネルを形成するステップは、
    前記第１の誘電体スタック内に第１の半導体サブチャネルを形成するステップと、
    前記第１の半導体サブチャネルの上に接続層を形成するステップであって、前記接続層は、ドープされた半導体材料を含む、ステップと、
    前記第２の誘電体スタックと前記第２の誘電体スタック内の第２の半導体サブチャネルとを形成するステップであって、前記第２の半導体サブチャネルは、前記第１の半導体サブチャネルと整列し、隣接し、前記複数の誘電体スタックを貫通し、前記基板内に貫入する半導体チャネルを形成する、ステップとを含む、請求項１３に記載の方法。
  23. 前記第１の半導体サブチャネルを形成するステップは、
    前記複数の誘電体スタックのうちの前記第１の誘電体スタック内に第１のサブチャネルホールを形成するステップと、
    前記第１のサブチャネルホール内に第２の材料を堆積するステップとを含み、
    前記第２の半導体サブチャネルを形成するステップは、
    前記複数の誘電体スタックのうちの前記第１の誘電体スタックの上に前記第２の誘電体スタックを、前記第２の誘電体スタック内に第２のサブチャネルホールを形成するステップと、
    前記第２のサブチャネルホール内に前記第２の材料を堆積するステップであって、前記第２のサブチャネルホールは、前記基板の前記頂面に垂直な前記方向に沿って前記第１のサブチャネルホールと整列し、隣接する、ステップと
    を含む、請求項２２に記載の方法。
  24. 前記第１の材料は、前記第２の材料と同じであり、同じ作製動作によって形成され、
    前記同じ作製動作は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを前記第１のサブチャネルホールおよび前記第２のサブチャネルホールならびに前記ピラーホール内に堆積するステップを含む、請求項２３に記載の方法。
  25. 前記ピラーホールは、前記第２のサブチャネルホールの形成の前に形成される、請求項２４に記載の方法。
  26. 前記ピラーホールは、前記第１の半導体サブチャネルの前記形成の後および前記第２のサブチャネルホールの前記形成の前に形成される、請求項２５に記載の方法。
  27. 前記ピラーホールは、前記第１の半導体サブチャネルおよび前記第２のサブチャネルホールの形成の後に形成される、請求項２４に記載の方法。
  28. 前記第１の材料は、前記第２の材料と異なり、前記第２の材料と異なる堆積動作によって形成される、請求項２３に記載の方法。
  29. 前記第１の材料は、絶縁材料および前記絶縁材料に囲まれているピラー支持材料のうちの少なくとも一方を含み、前記第２の材料は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを含む、請求項２８に記載の方法。
  30. 前記絶縁材料は酸化ケイ素を含み、前記ピラー支持材料は銅、コバルト、ニッケル、およびアルミニウムのうちの少なくとも１つを含む、請求項２９に記載の方法。
  31. 前記ピラーホールは、前記マルチスタック階段構造および前記第１のサブチャネルホールの形成の後に形成される、請求項１４から２１および２３から３０のいずれか一項に記載の方法。
  32. メモリデバイスを形成するための方法であって、
    複数の誘電体スタックを基板の上に次々に堆積して多誘電体スタック構造を形成するステップであって、前記複数の誘電体スタックの各々は、前記基板の頂面に垂直な方向に沿って交互に配置構成されている複数の第１の材料層および第２の材料層を含む、ステップと、
    前記複数の誘電体スタックのうちの第１の誘電体スタック内に第１の半導体サブチャネルを形成するステップと、
    前記複数の誘電体スタックのうちの第２の誘電体スタックを前記第１の誘電体スタックの上に形成するステップと、
    前記第２の誘電体スタック内に第２の半導体サブチャネルを形成するステップであって、前記第２の半導体サブチャネルは、前記基板の前記頂面に垂直な前記方向に沿って前記第１の半導体サブチャネルと整列する、ステップと、
    前記多誘電体スタック構造をパターン形成してマルチスタック階段構造を形成するステップと
    を含む、方法。
  33. 前記多誘電体スタック構造をパターン形成するステップは、単一の階段形成パターン形成プロセスを含む、請求項３２に記載の方法。
  34. 前記階段形成パターン形成プロセスは、
    前記多誘電体スタック構造の上にフォトレジスト層を形成するステップと、
    前記基板の頂面に平行な第１の方向に沿って前記フォトレジスト層をトリミングするステップと、
    前記トリミングされたフォトレジスト層をエッチングマスクとして使用して、前記多誘電体スタック構造をエッチングし、階段を形成するステップとを含む、請求項３３に記載の方法。
  35. 前記第１の半導体サブチャネルおよび前記第２の半導体サブチャネルを形成するステップは、
    前記第１の誘電体スタック内に第１のサブチャネルホールを、前記第２の誘電体スタック内に第２のサブチャネルホールを形成するステップと、
    前記第１のサブチャネルホールおよび前記第２のサブチャネルホールに各々チャネル形成層を充填するステップとを含む、請求項３２に記載の方法。
  36. 前記チャネル形成層は、電荷トラップ膜、半導体チャネル膜、および誘電体コアのうちの少なくとも１つを含む、請求項３５に記載の方法。
  37. 前記第１の誘電体スタックと前記第２の誘電体スタックとの間にジョイント絶縁材料層を形成するステップと、
    前記ジョイント絶縁材料層内に開口部を形成して前記第１の半導体サブチャネルを露出するステップと、
    リセスエッチングを実行して、前記第１の半導体サブチャネルの前記チャネル形成層の頂部を除去し、リセス領域を形成するステップと、
    前記リセス領域内に接続層を形成するステップと、
    前記ジョイント絶縁材料層をパターン形成してジョイント絶縁層を形成するステップと
    を含む、請求項３５または３６に記載の方法。
  38. 前記接続層を形成するステップは、ドープされた半導体材料を堆積するステップを含む、請求項３７に記載の方法。
  39. 前記ドープされた半導体材料はドープされたシリコンを含む、請求項３８に記載の方法。
  40. 前記第２の半導体サブチャネルの上にドレイン領域を形成するステップをさらに含む、請求項３２から３９のいずれか一項に記載の方法。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR112020023959A2 (pt) 2018-07-27 2021-02-23 Yangtze Memory Technologies Co., Ltd. dispositivo de memória tridimensional de múltiplas camadas e método de fabricação respectivo
KR102650421B1 (ko) 2019-02-12 2024-03-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102700410B1 (ko) 2019-03-18 2024-08-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법
WO2020204614A1 (ko) * 2019-04-04 2020-10-08 삼성전자 주식회사 3차원 플래시 메모리 및 그 제조 방법
KR102689647B1 (ko) * 2019-06-20 2024-07-30 삼성전자주식회사 확장부를 갖는 채널 구조체를 포함하는 3차원 플래시 메모리 소자
CN110800108B (zh) 2019-09-20 2021-09-14 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
JP2021048372A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN110800109B (zh) 2019-09-20 2021-08-17 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
US11527549B2 (en) 2019-10-04 2022-12-13 SK Hynix Inc. Memory device and method of manufacturing the same
CN111180344B (zh) * 2020-01-02 2021-12-07 长江存储科技有限责任公司 三维堆叠结构及制备方法
CN111180455B (zh) * 2020-01-02 2022-11-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111403408B (zh) * 2020-03-23 2023-06-30 长江存储科技有限责任公司 一种半导体器件制作方法和用该方法制成的半导体器件
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
WO2021195997A1 (en) 2020-03-31 2021-10-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN111430361B (zh) * 2020-04-09 2023-07-25 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
WO2021212446A1 (en) * 2020-04-24 2021-10-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN112585754B (zh) * 2020-05-27 2024-07-19 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111799273A (zh) * 2020-06-11 2020-10-20 长江存储科技有限责任公司 一种半导体器件及其制造方法
US11856781B2 (en) * 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN111968985B (zh) * 2020-08-26 2023-08-15 长江存储科技有限责任公司 三维存储器的制造方法
WO2022052049A1 (en) * 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof
JP2022047964A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体装置およびその製造方法
KR20220045830A (ko) 2020-10-06 2022-04-13 삼성전자주식회사 비휘발성 메모리 소자
CN112635487B (zh) * 2020-12-17 2024-06-04 长江存储科技有限责任公司 半导体器件及用于制造半导体器件的方法、掩模板系统
CN112614856B (zh) * 2020-12-17 2024-04-23 长江存储科技有限责任公司 半导体器件及用于制造半导体器件的方法、掩模板系统
CN112740404B (zh) * 2020-12-18 2023-05-26 长江存储科技有限责任公司 存储器件及其制造方法
CN115224037A (zh) * 2021-01-21 2022-10-21 长江存储科技有限责任公司 三维存储器的擦除操作方法
US11948992B2 (en) 2021-01-26 2024-04-02 Micron Technology, Inc . Electronic devices comprising a dielectric material, and related systems and methods
WO2022160139A1 (en) * 2021-01-27 2022-08-04 Yangtze Memory Technologies Co., Ltd. Method for forming barrier layer in semiconductor structure
KR20230137467A (ko) * 2021-03-22 2023-10-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 형성 방법
JP2022147716A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置
US11688689B2 (en) 2021-05-06 2023-06-27 Micron Technology, Inc. Electronic devices including stair step structures, and related memory devices, systems, and methods
CN113571527B (zh) * 2021-07-26 2023-07-21 长江存储科技有限责任公司 沟道孔的制作方法、存储器、其制作方法及存储系统
US12119066B2 (en) 2021-11-10 2024-10-15 Samsung Electronics Co., Ltd. Flash memory device having multi-stack structure and channel separation method thereof
JP2024000657A (ja) * 2022-06-21 2024-01-09 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133599A1 (en) 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US20170278859A1 (en) 2016-03-25 2017-09-28 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
TW201546804A (zh) * 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置
US9419135B2 (en) 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN107431063B (zh) * 2015-06-15 2020-03-31 桑迪士克科技有限责任公司 与三维存储器器件集成的无源器件
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9704878B2 (en) 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9818759B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
US10453741B2 (en) 2016-12-13 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device contact
KR20180070103A (ko) 2016-12-16 2018-06-26 삼성전자주식회사 인식 방법 및 인식 장치
KR20180076298A (ko) 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법
KR102725915B1 (ko) * 2017-02-21 2024-11-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10381373B2 (en) * 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
US10290645B2 (en) * 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
CN107579069B (zh) * 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种三维闪存及其制作方法
US10346088B2 (en) * 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
CN107680972B (zh) * 2017-11-01 2019-01-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10971507B2 (en) * 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10854627B1 (en) * 2018-06-29 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing a capped insulating source line core and method of making the same
BR112020023959A2 (pt) 2018-07-27 2021-02-23 Yangtze Memory Technologies Co., Ltd. dispositivo de memória tridimensional de múltiplas camadas e método de fabricação respectivo

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133599A1 (en) 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US20170278859A1 (en) 2016-03-25 2017-09-28 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof

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Publication number Publication date
AU2018433803A1 (en) 2020-10-15
TW202008563A (zh) 2020-02-16
US20200035699A1 (en) 2020-01-30
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