KR101738103B1 - 3차원 반도체 기억 소자 - Google Patents
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Abstract
3차원 반도체 기억 소자를 제공한다. 본 발명의 일 실시예에 따르면, 3차원 반도체 기억 소자는 제1 적층 구조체를 관통하는 제1 수직형 활성 패턴들의 개수가 제1 적층 구조체 상의 제2 적층 구조체를 관통하는 제2 수직형 활성 패턴들의 개수 보다 많을 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도로 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술의 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들이 발생되어 신뢰성이 저하되는 것 등의 문제점들이 야기될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 높은 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자는 기판 상에 교대로 그리고 반복적으로 적층된 제1 절연 패턴들 및 제1 게이트 패턴들을 포함하는 제1 적층 구조체; 상기 제1 적층 구조체를 관통하는 복수의 제1 수직형 활성 패턴들; 상기 제1 적층 구조체 상에 교대로 그리고 반복적으로 적층된 제2 절연 패턴들 및 제2 게이트 패턴들을 포함하는 제2 적층 구조체; 및 상기 제2 적층 구조체를 관통하는 제2 수직형 활성 패턴들을 포함할 수 있다. 이때, 상기 제1 수직형 활성 패턴들의 개수는 상기 제2 수직형 활성 패턴들의 개수 보다 많을 수 있다.
일 실시예에 따르면, 상기 복수의 제1 수직형 활성 패턴들은 상기 제2 수직형 활성 패턴들의 하부면들에 각각 접속된(connected) 제1 수직형 활성 패턴들, 및 상기 제2 수직형 활성 패턴들과 비-접속된(non-connected) 적어도 하나의 제1 수직형 활성 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 게이트 패턴들 및 제2 게이트 패턴들의 각각은 패드부(pad portion)를 포함할 수 있다. 상기 제1 게이트 패턴들의 패드부들 및 제2 게이트 패턴들의 패드부들은 계단식 구조로 적층될 수 있다. 상기 비-접속된 제1 수직형 활성 패턴은 상기 제1 게이트 패턴들의 패드부들, 및 상기 제2 수직형 활성 패턴들에 접속된 제1 수직형 활성 패턴 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 게이트 패턴들의 패드부들을 덮는 제1 평탄화된 유전막, 및 상기 제2 게이트 패턴들의 패드부들을 덮는 제2 평탄화된 유전막을 포함하는 층간 유전막; 및 상기 층간 유전막을 관통하여, 상기 제1 게이트 패턴들의 패드부들 및 제2 게이트 패턴들의 패드부들에 각각 접속된 콘택 구조체들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 각 콘택 구조체는 상기 층간 유전막 내의 콘택홀 내에 차례로 적층된 제1 콘택부 및 제2 콘택부를 포함할 수 있다. 상기 제2 콘택부의 상부면의 폭은 상기 제1 콘택부의 상부면의 폭에 비하여 작을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제2 콘택부와 상기 콘택홀의 내측벽 사이에 개재된 절연 스페이서를 더 포함할 수 있다. 상기 절연 스페이서는 상기 제1 콘택부의 상부면의 가장자리 상에 배치될 수 있으며, 상기 제2 콘택부는 상기 제1 콘택부의 상부면의 중앙부 상에 배치될 수 있다.
일 실시예에 따르면, 상기 제2 콘택부는 내부에 공극(air gap)을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 콘택 구조체들은 일 방향을 따라 배열될 수 있으며, 상기 각 콘택 구조체는 인접한 콘택 구조체와 상기 일 방향으로 콘택-간격으로 이격될 수 있다. 상기 복수의 콘택 구조체들의 상기 콘택-간격들 중에서 어느 하나는 다른 하나와 다를 수 있다.
일 실시예에 따르면, 상기 계단식 구조를 갖는 패드부들의 내리막 방향(descent direction)으로 상기 콘택-간격들은 점진적으로 감소될 수 있다.
이와는 다르게, 일 실시예에 따르면, 상기 계단식 구조를 갖는 패드부들의 내리막 방향으로 상기 콘택-간격들은 점진적으로 증가될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 수직형 활성 패턴의 측벽과 상기 각 제1 게이트 패턴 사이에 개재된 제1 데이터 저장막; 및 상기 제2 수직형 활성 패턴의 측벽 및 상기 각 제2 게이트 패턴 사이에 개재된 제2 데이터 저장막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 데이터 저장막은 연장되어 상기 제1 수직형 활성 패턴의 측벽 및 상기 제1 절연 패턴 사이에도 개재될 수 있다.
일 실시예에 따르면, 상기 제1 데이터 저장막은 연장되어 상기 각 제1 게이트 패턴, 및 상기 각 제1 게이트 패턴에 인접한 제1 절연 패턴 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 제1 데이터 저장막은 제1 서브막(first sub layer) 및 제2 서브막을 포함할 수 있다. 상기 제1 데이터 저장막의 제1 서브막은 연장되어 상기 제1 수직형 활성 패턴의 측벽 및 제1 절연 패턴 사이에 개재될 수 있으며, 상기 제1 데이터 저장막의 제2 서브막은 연장되어, 상기 각 제1 게이트 패턴, 상기 각 제1 게이트 패턴에 인접한 제1 절연 패턴 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 적층 구조체 및 상기 기판 사이에 개재된 하부 적층 구조체, 상기 하부 적층 구조체는 교대로 그리고 반복적으로 적층된 하부 절연 패턴들 및 하부 게이트 패턴들을 포함하고; 상기 하부 적층 구조체를 관통하는 복수의 하부 수직형 활성 패턴들; 상기 제2 적층 구조체 상에 배치된 상부 적층 구조체, 상기 상부 적층 구조체는 교대로 그리고 반복적으로 적층된 상부 절연 패턴들 및 상부 게이트 패턴들을 포함하고; 및 상기 상부 적층 구조체를 관통하는 복수의 상부 수직형 활성 패턴들을 더 포함할 수 있다. 상기 하부 수직형 활성 패턴들의 개수는 상기 제1 수직형 활성 패턴들의 개수와 동일할 수 있다. 상기 상부 수직형 활성 패턴들의 개수는 상기 제2 수직형 활성 패턴들의 개수와 동일할 수 있다.
상술한 3차원 반도체 기억 소자에 따르면, 상대적으로 낮은 레벨에 위치한 제1 적층 구조체를 관통하는 제1 수직형 활성 패턴들의 개수가 상대적으로 높은 레벨에 위치한 제2 적층 구조체를 관통하는 제2 수직형 활성 패턴들의 개수 보다 많다. 이에 따라, 3차원 반도체 기억 소자의 평탄화 공정을 보다 용이하게 수행할 수 있다. 예를 들어, 디슁 현상을 최소화할 수 있다. 이로 인하여, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면.
도 2c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면.
도 2d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도들.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 6은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도.
도 7a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도.
도 7b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도.
도 7c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 7d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 7e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 11a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도.
도 11b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도.
도 11c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도.
도 12a 및 도 12b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 13a 및 도 13b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 단면도들.
도 14는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 15는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면.
도 2c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면.
도 2d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도들.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 6은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도.
도 7a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도.
도 7b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도.
도 7c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 7d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 7e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 11a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도.
도 11b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도.
도 11c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도.
도 12a 및 도 12b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 13a 및 도 13b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 단면도들.
도 14는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 15는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100, 이하 기판이라 함) 상에 복수의 적층 구조체들(115, 215, 315, 415)이 차례로 적층될 수 있다. 구체적으로, 제1 적층 구조체(115)가 배치될 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 제1 적층 구조체(115, stacked structure)는 교대로 그리고 반복적으로 적층된 제1 절연 패턴들(105) 및 제1 게이트 패턴들(110)을 포함할 수 있다. 복수의 제1 수직형 활성 패턴들(130)이 상기 기판(100)의 상부면에 실질적으로 수직한 방향으로 연장되어, 상기 제1 적층 구조체(115)를 관통할 수 있다. 상기 제1 수직형 활성 패턴들(130)은 서로 옆으로 이격될 수 있다. 상기 제1 수직형 활성 패턴들(130)은 상기 기판(100)과 접속될 수 있다. 상기 제1 수직형 활성 패턴들(130)은 일 방향으로 배열될 수 있다. 제1 데이터 저장막(125)이 상기 제1 수직형 활성 패턴(130)의 측벽과 상기 각 제1 게이트 패턴(110) 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 제1 데이터 저장막(125)은 실질적으로 수직으로 연장되어 상기 제1 수직형 활성 패턴(130)의 측벽과 상기 제1 절연 패턴(105) 사이에 개재될 수 있다. 상기 제1 게이트 패턴들(110)은 수직형 트랜지스터들의 게이트들에 해당할 수 있다. 상기 수직형 트랜지스터는 상기 각 제1 게이트 패턴(110)에 인접한 상기 제1 수직형 활성 패턴(130)의 측벽에 정의되는 수직형 채널 영역을 포함할 수 있다.
상기 제1 게이트 패턴들(110)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 게이트 패턴들(110)은 도핑된 반도체(ex, 도핑된 실리콘 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 금속(ex, 텅스텐, 알루미늄 등), 전이금속(ex, 티타늄, 탄탈늄등), 또는 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다. 상기 제1 절연 패턴들(105)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 제1 수직형 활성 패턴(130)은 상기 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 제1 수직형 활성 패턴(130)은 실리콘으로 형성될 수 있다. 상기 제1 수직형 활성 패턴(130)은 다결정 상태 또는 단결정 상태일 수 있다. 일 실시예에 따르면, 상기 제1 수직형 활성 패턴들(130)은 도 1에 개시된 바와 같이 필라 형태(pillar-shaped)일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 제1 데이터 저장막(125)은 터널 절연막, 전하저장층 및 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은 산화물을 포함할 수 있다. 상기 전하저장층은, 전하를 저장하는 트랩들을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 전하저장층은 질화물을 포함할 수 있다. 상기 블로킹 절연막은 상기 터널 절연막에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 상기 블로킹 절연막은 알루미늄 산화막 및/또는 하프늄 산화막 등과 같은 금속 산화막을 포함할 수 있다. 이에 더하여, 상기 블로킹 절연막은 상기 고유전막에 비하여 에너지 밴드갭이 더 큰 장벽 절연막(ex, 산화막)을 더 포함할 수 있다. 상기 전하저장층은 상기 터널 절연막 및 블로킹 절연막 사이에 배치될 수 있다. 상기 터널 절연막은 상기 제1 수직형 활성 패턴(130)의 측벽 및 상기 전하저장층 사이에 배치될 수 있으며, 상기 블로킹 절연막은 상기 전하저장층, 및 상기 제1 수직형 활성 패턴(130)의 측벽에 인접한 상기 제1 게이트 패턴(110)의 일 측벽 사이에 개재될 수 있다. 상기 블로킹 절연막이 상기 장벽 절연막 및 상기 고유전막을 포함하는 경우에, 상기 장벽 절연막은 상기 전하저장층 및 상기 고유전막 사이에 개재될 수 있다.
상기 제1 게이트 패턴들(110)의 각각은 상기 일 방향으로 연장된 패드부(112)를 포함할 수 있다. 상기 제1 게이트 패턴들(110)의 패드부들(112)은 계단식 구조로 형성될 수 있다. 제1 평탄화된 유전막(135)이 상기 제1 게이트 패턴들(110)의 패드부들(112) 상에 배치될 수 있다. 즉, 상기 제1 평탄화된 유전막(135)이 상기 제1 게이트 패턴들(110)의 패드부들(112)을 덮을 수 있다. 상기 제1 평탄화된 유전막(135)은 상기 제1 수직형 활성 패턴(130)의 상부면들, 및 제1 적층 구조체(115)내 최상위의 제1 절연 패턴의 상부면과 실질적으로 공면(coplanar)을 이룰 수 있다.
상기 제1 적층 구조체(115) 상에 제2 적층 구조체(215)가 배치될 수 있다. 상기 제2 적층 구조체(215)는 교대로 그리고 반복적으로 적층된 제2 절연 패턴들(205) 및 제2 게이트 패턴들(210)을 포함할 수 있다. 복수의 제2 수직형 활성 패턴들(230)이 상기 제2 적층 구조체(215)를 관통할 수 있다. 제2 데이터 저장막(225)이 상기 각 제2 수직형 활성 패턴(230)의 측벽 및 상기 각 제2 게이트 패턴(210) 사이에 개재될 수 있다. 상기 제2 게이트 패턴들(210)의 각각은 상기 일 방향으로 연장된 패드부(212)를 포함할 수 있다. 상기 제2 게이트 패턴들(210)의 패드부들(212)은 상기 제1 게이트 패턴들(110)의 패드부들(112)과 함께 계단식 구조를 형성될 수 있다.
상기 제2 수직형 활성 패턴들(230)은 상기 제1 수직형 활성 패턴들(130)의 상부면들 상에 접속될 수 있다. 이때, 상기 제1 수직형 활성 패턴들(130)의 개수는 상기 제2 수직형 활성 패턴들(230)의 개수 보다 많을 수 있다. 이에 따라, 상기 복수의 제1 수직형 활성 패턴들(130)은 상기 제2 수직형 활성 패턴들(230)과 접속된(connected) 제1 수직형 활성 패턴들(130), 및 상기 제2 수직형 활성 패턴들(230)과 비-접속된(non-connected) 제1 수직형 활성 패턴(130)을 포함할 수 있다. 상기 비-접속된 제1 수직형 활성 패턴(130)은 하나 이상일 수 있다. 상기 접속된 수직형 활성 패턴(130)과 상기 제1 게이트 패턴들(110)의 패드부들(112) 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 비-접속된 제1 수직형 활성 패턴(130)의 상부면은 최하위에 배치된 제2 게이트 패턴(210)에 의하여 덮혀질 수 있다.
제2 평탄화된 유전막(235)이 상기 제2 게이트 패턴들(210)의 패드부들(212) 상 및 상기 제1 평탄화된 유전막(135) 상에 배치될 수 있다. 상기 제2 평탄화된 유전막(235)은 상기 제2 수직형 활성 패턴들(230)의 상부면들과 실질적으로 공면을 이룰 수 있다. 또한, 상기 제2 평탄화된 유전막(235)은 상기 제2 적층 구조체(215) 내에서 최상위층에 위치한 제2 절연 패턴의 상부면과 공면을 이룰 수 있다.
상기 제2 게이트 패턴(210), 제2 수직형 활성 패턴(230) 및 제2 데이터 저장막(225)은 각각 상기 제1 게이트 패턴(110), 제1 수직형 활성 패턴(130) 및 제1 데이터 저장막(125)과 동일한 물질로 형성될 수 있다. 이와 마찬가지로, 상기 제2 절연 패턴(205)도 상기 제1 절연 패턴(105)과 동일한 물질로 형성될 수 있다. 상기 제2 평탄화된 유전막(235)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 제2 평탄화된 유전막(235)은 상기 제1 평탄화된 유전막(135)과 동일한 물질로 형성될 수 있다.
제3 적층 구조체(315)가 상기 제2 적층 구조체(215) 상에 배치될 수 있다. 상기 제3 적층 구조체(315)는 교대로 그리고 반복적으로 적층된 제3 절연 패턴들(305) 및 제3 게이트 패턴들(310)을 포함할 수 있다. 복수의 제3 수직형 활성 패턴들(330)이 상기 제3 적층 구조체(315)를 관통할 수 있다. 제3 데이터 저장막(325)이 상기 각 제3 수직형 활성 패턴(330)의 측벽 및 상기 각 제3 게이트 패턴(310) 사이에 개재될 수 있다. 상기 제3 게이트 패턴들(310)의 각각은 상기 일 방향으로 연장된 패드부(312)를 포함할 수 있다. 상기 제3 게이트 패턴들(310)의 패드부들(312)은 상기 제1 및 제2 게이트 패턴들(110, 210)의 패드부들(112, 212)과 함께 계단식 구조를 이룰 수 있다.
일 실시예에 따르면, 상기 제3 수직형 활성 패턴들(330)의 개수는 상기 제2 수직형 활성 패턴들(230)의 개수 보다 많을 수 있다. 상기 복수의 제2 수직형 활성 패턴들(230)은 상기 제3 수직형 활성 패턴들(330)과 접속된 제2 수직형 활성 패턴들(230), 및 상기 제3 수직형 활성 패턴들(330)과 비-접속된 적어도 하나의 제2 수직형 활성 패턴(230)을 포함할 수 있다. 상기 비-접속된 제2 수직형 활성 패턴(230)은 상기 접속된 제2 수직형 활성 패턴(230)과 상기 제2 게이트 패턴들(210)의 패드부들(212) 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 비-접속된 제2 수직형 활성 패턴(230)의 상부면은 최하위에 배치된 제3 게이트 패턴(310)에 의하여 덮혀질 수 있다.
제3 평탄화된 유전막(335)이 상기 제3 게이트 패턴들(310)의 패드부들(312) 및 제2 평탄화된 유전막(235)을 덮을 수 있다. 상기 제3 평탄화된 유전막(335)의 상부면은 상기 제3 수직형 활성 패턴들(330)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 제3 게이트 패턴(310), 제3 절연 패턴(305), 제3 수직형 활성 패턴(330), 제3 데이터 저장막(325) 및 제3 평탄화된 유전막(335)은 각각 제1 게이트 패턴(110), 제1 절연 패턴(105), 제1 수직형 활성 패턴(130), 제1 데이터 저장막(325) 및 제1 평탄화된 유전막(135)과 동일한 물질로 형성될 수 있다.
제4 적층 구조체(415)가 상기 제3 적층 구조체(315) 상에 배치될 수 있다. 상기 제4 적층 구조체(415)는 교대로 그리고 반복적으로 적층된 제4 절연 패턴들(405) 및 제4 게이트 패턴들(410)을 포함할 수 있다. 복수의 제4 수직형 활성 패턴들(430)이 상기 제4 적층 구조체(415)를 관통할 수 있다. 제4 데이터 저장막(425)이 상기 각 제3 수직형 활성 패턴(430)의 측벽 및 상기 각 제4 게이트 패턴(410) 사이에 개재될 수 있다. 상기 제4 게이트 패턴들(410)의 각각은 상기 일 방향으로 연장된 패드부(412)를 포함할 수 있다. 상기 제4 게이트 패턴들(410)의 패드부들(412)은 상기 제1, 제2 및 제3 게이트 패턴들(110, 210, 310)의 패드부들(112, 212, 312)과 함께 계단식 구조를 이룰 수 있다.
일 실시예에 따르면, 상기 제4 수직형 활성 패턴들(430)의 개수는 상기 제3 수직형 활성 패턴들(330)의 개수 보다 많을 수 있다. 상기 복수의 제3 수직형 활성 패턴들(330)은 상기 제4 수직형 활성 패턴들(430)과 접속된 제3 수직형 활성 패턴들(330), 및 상기 제4 수직형 활성 패턴들(430)과 비-접속된 적어도 하나의 제3 수직형 활성 패턴(330)을 포함할 수 있다. 상기 비-접속된 제3 수직형 활성 패턴(330)은 상기 접속된 제3 수직형 활성 패턴(330)과 상기 제3 게이트 패턴들(310)의 패드부들(312) 사이에 배치될 수 있다. 일 실시예에 따르면, 상기 비-접속된 제3 수직형 활성 패턴(330)의 상부면은 최하위에 배치된 제4 게이트 패턴(410)에 의하여 덮혀질 수 있다.
제4 평탄화된 유전막(435)이 상기 제4 게이트 패턴들(410)의 패드부들(412) 및 제3 평탄화된 유전막(335) 상에 배치될 수 있다. 상기 제4 평탄화된 유전막(435)의 상부면은 상기 제4 수직형 활성 패턴들(430)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 제4 게이트 패턴(410), 제4 절연 패턴(405), 제4 수직형 활성 패턴(430), 제4 데이터 저장막(425) 및 제4 평탄화된 유전막(435)은 각각 제1 게이트 패턴(110), 제1 절연 패턴(105), 제1 수직형 활성 패턴(130), 제1 데이터 저장막(325) 및 제1 평탄화된 유전막(135)과 동일한 물질로 형성될 수 있다.
상기 제2, 제3 및 제4 수직형 활성 패턴들(230, 330, 430)은 상기 제1 수직형 활성 패턴(130)과 동일한 형태일 수 있으며, 상기 제2, 제3 및 제4 데이터 저장막들(225, 325, 425)은 상기 제1 데이터 저장막(125)과 동일한 형태일 수 있다.
상기 제1 게이트 패턴들(110) 중에서 최하위에 위치한 제1 게이트 패턴은 접지 선택 트랜지스터의 게이트에 해당할 수 있으며, 상기 제4 게이트 패턴들(410) 중에서 최상위에 위치한 제4 게이트 패턴은 스트링 선택 트랜지스터의 게이트에 해당할 수 있다. 상기 최하위의 제1 게이트 패턴 및 상기 최상위의 제4 게이트 패턴 사이에 개재된 제1, 제2, 제3 및 제4 게이트 패턴들(110, 210, 310, 410)은 셀 트랜지스터들의 게이트들에 해당할 수 있다. 상기 각 셀 트랜지스터는 데이터 저장막(125, 225, 325 또는 425)의 전하저장층을 정보 저장 요소로 사용할 수 있다. 이에 따라, 상기 각 셀 트랜지스터는 비휘발성 기억 셀로 구현될 수 있다. 서로 접속되고 적층된 제1, 제2, 제3 및 제4 수직형 활성 패턴들(130, 230, 330, 430)은 하나의 수직형 셀 스트링으로 구현될 수 있다. 상기 제4 수직형 활성 패턴(430)과 비-접속된 제1, 제2 및 제3 수직형 활성 패턴들(130, 230, 330)은 셀 스트링 이외의 다른 트랜지스터들로 구현될 수 있다. 이와는 달리, 상기 제4 수직형 활성 패턴(430)과 비-접속된 제1, 제2 및 제3 수직형 활성 패턴들(130, 230, 330)은 더미 패턴들일 수도 있다.
상술한 3차원 반도체 기억 소자에 따르면, 복수의 적층 구조체들(115, 215, 315, 415) 중에서 상대적으로 낮은 레벨에 위치한 적층 구조체를 관통하는 수직형 활성 패턴들의 개수가 상대적으로 높은 레벨에 위치한 적층 구조체를 관통하는 수직형 활성 패턴들의 개수 보다 많을 수 있다. 이에 따라, 3차원 반도체 기억 소자의 평탄화 공정을 보다 용이하게 수행할 수 있다.
예컨대, 상기 제1, 제2, 제3 및 제4 게이트 패턴들(110, 210, 310, 410)의 패드부들(112, 212, 312, 412)은 계단식 구조를 갖는다. 이로 인하여, 만약, 상기 비-접속된 활성 패턴들이 생략되는 경우에, 상기 접속된 제1 수직형 활성 패턴과 제1 게이트 패턴들(110)의 패드부들(112)간의 거리는 상기 제4 수직형 활성 패턴(430)과 상기 제4 게이트 패턴들(410)의 패드부들(412)간의 거리에 비하여 월등히 클 수 있다. 이에 따라, 제1 평탄화된 유전막(135)을 평탄화하는 과정에서 디슁(dishing) 현상 등이 발생되어, 3차원 반도체 기억 소자의 신뢰성이 저하될 수 있다. 하지만, 본 발명의 실시예에 따르면, 낮은 레벨의 적층 구조체를 관통하는 수직형 활성 패턴의 개수가 높은 레벨의 적층 구조체를 관통하는 수직형 활성 패턴의 개수 보다 많음으로써, 상술된 평탄화 공정에 의한 신뢰성을 저하를 최소화할 수 있다. 결과적으로, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
상술된 바와 같이, 본 실시예에서는, 4개의 적층 구조체들(115, 215, 315, 415)이 차례로 적층될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 기판(100) 상에는 2개 이상의 적층 구조체들이 적층될 수 있다.
상술된 3차원 반도체 기억 소자에서, 수직형 활성 패턴은 필라 형태일 수 있으며, 데이터 유전막은 연장되어 수직형 활성 패턴과 절연 패턴 사이에 개재될 수 있다. 이와는 다르게, 상기 수직형 활성 패턴은 다른 형태를 가질 수 있으며, 상기 데이터 유전막도 다른 형태를 가질 수 있다. 이러한 변형예들을 도면들을 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면이다.
도 2a를 참조하면, 본 변형예에 따른 제1 수직형 활성 패턴(130a)은 내부가 비어 있는 마카로니 형태(macaroni-shaped)일 수 있다. 이 경우에, 상기 제1 수직형 활성 패턴(130a)의 내부는 충전 유전 패턴(131)으로 채워질 수 있다. 상기 충전 유전 패턴(131)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 캐핑 반도체 패턴(132)이 상기 충전 유전 패턴(131) 상에 배치될 수 있다. 상기 캐핑 반도체 패턴(132)은 상기 제1 수직형 활성 패턴(130a)과 접촉될 수 있다. 상기 제1 수직형 활성 패턴(130a)은 도 1의 제1 수직형 활성 패턴(130)과 동일한 반도체 물질로 형성될 수 있으며, 상기 캐핑 반도체 패턴(132)은 상기 제1 수직형 활성 패턴(130a)과 동일한 물질로 형성될 수 있다. 도 1의 제2, 제3 및 제4 수직형 활성 패턴들(230, 330, 430)은 본 변형예에서 설명한 상기 제1 수직형 활성 패턴(130a)과 동일한 형태를 가질 수 있다.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면이다.
도 2b를 참조하면, 본 변형예에 따르면, 제1 데이터 유전막(125a)은 제1 수직형 활성 패턴(130)의 측벽과 제1 게이트 패턴(110) 사이에 개재될 수 있다. 상기 제1 데이터 유전막(125a)은 연장되어 상기 제1 게이트 패턴(110)과, 상기 제1 게이트 패턴(110)에 인접한 제1 절연 패턴(105) 사이에 개재될 수 있다. 상기 제1 데이터 유전막(125a)의 연장된 부분들은 상기 제1 게이트 패턴(110)의 하부면 및 상부면과 접촉될 수 있다. 상기 제1 데이터 유전막(125a)은 도 1을 참조하여 설명한 제1 데이터 유전막(125)과 동일한 물질로 형성될 수 있다. 본 변형예에서, 상기 제1 수직형 활성 패턴(130)은 도 2a에 개시된 제1 수직형 활성 패턴(130a)과 대체될 수 있다. 도 1에 개시된 제2, 제3 및 제4 데이터 유전막들(225, 325, 425)도 도 2b에 개시된 제1 데이터 유전막(125a)과 동일한 형태를 가질 수 있다.
도 2c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 A 부분을 확대한 도면이다.
도 2c를 참조하면, 본 변형예에 따른 제1 데이터 유전막(125b)은 제1 서브막(127, first sub layer) 및 제2 서브막(128, second sub layer)을 포함할 수 있다. 상기 제1 데이터 유전막(125b)은 제1 수직형 활성 패턴(130)의 측벽 및 제1 게이트 패턴(110) 사이에 개재될 수 있다. 이때, 상기 제1 서브막(127)은 연장되어 상기 제1 수직형 활성 패턴(130)의 측벽과 제1 절연 패턴(105) 사이에 개재될 수 있다. 상기 제2 서브막(128)은 연장되어 상기 제1 게이트 패턴(105)과, 상기 제1 게이트 패턴(105)에 인접한 제1 절연 패턴(105) 사이에 개재될 수 있다. 상기 제2 서브막(128)의 연장된 부분들은 상기 제1 게이트 패턴(105)의 상부면 및 하부면에 접촉될 수 있다.
상기 제1 데이터 저장막(125b)은 도 1의 제1 데이터 저장막(125)과 같이 터널 절연막, 전하 저장층 및 블로킹 절연막을 포함할 수 있다. 이때, 상기 제1 서브막(127)은 상기 터널 절연막, 전하 저장층 및 블로킹 절연막 중에서 일부분을 포함할 수 있으며, 상기 제2 서브막(128)은 다른 부분을 포함할 수 있다. 상기 제1 서브막(127)은 적어도 상기 터널 절연막을 포함할 수 있으며, 상기 제2 서브막(128)은 적어도 상기 블로킹 절연막의 일부분을 포함할 수 있다. 예를 들면, 상기 제1 서브막(127)은 상기 터널 절연막, 전하 저장층, 및 상기 블로킹 유전막의 장벽 절연막을 포함할 수 있으며, 상기 제2 서브막(128)은 상기 블로킹 유전막의 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 서브막(127) 및 제2 서브막(128)은 다른 형태로 구현될 수도 있다.
본 변형예에서, 상기 제1 수직형 활성 패턴(130)은 도 2a의 수직형 활성 패턴(130a)으로 대체될 수 있다. 도 1의 제2, 제3 및 제4 데이터 저장막들(225, 325, 425)은 상기 제1 데이터 저장막(125b)과 동일한 형태로 구현될 수 있다.
한편, 상술된 도 1의 3차원 반도체 기억 소자에 따르면, 상기 적층 구조체들이 높아질수록, 수직형 활성 패턴들의 개수가 점진적으로 감소될 수 있다. 이와는 다르게, 수직형 활성 패턴들의 개수는 다른 방식으로 구현될 수도 있다. 이를 도 2d를 참조하여 설명한다.
도 2d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위한 단면도이다.
도 2d를 참조하면, 제1 적층 구조체(115)가 기판(100) 상에 배치될 수 있다. 하부 적층 구조체(115L)가 상기 제1 적층 구조체(115) 및 기판(100) 사이에 개재될 수 있다. 상기 하부 적층 구조체(115L)는 교대로 그리고 반복적으로 적층된 하부 절연 패턴들(105L) 및 하부 게이트 패턴들(110L)을 포함할 수 있다. 상기 하부 게이트 패턴들(110L)의 각각은 패드부(112L)을 포함할 수 있다. 복수의 하부 수직형 활성 패턴들(130L)이 상기 하부 적층 구조체(115L)를 관통할 수 있다. 하부 데이터 유전막(125L)이 상기 하부 수직형 활성 패턴(130L)의 측벽 및 상기 각 하부 게이트 패턴(110L) 사이에 개재될 수 있다. 상기 복수의 하부 수직형 활성 패턴들(130L)의 개수는 상기 제1 수직형 활성 패턴들(130)의 개수와 동일할 수 있다. 상기 제1 수직형 활성 패턴들(130)은 상기 하부 수직형 활성 패턴들(130L) 상에 각각 접속될 수 있다.
상기 제1 게이트 패턴들(110)의 패드부들(112) 및 하부 게이트 패턴들(110L)의 패드부들(112L)은 계단식 구조를 이룬다. 제1 평탄화된 유전막(150)이 상기 제1 게이트 패턴들(110)의 패드부들(112) 및 하부 게이트 패턴들(110L)의 패드부들(112L)을 덮는다. 상기 제1 평탄화된 유전막(150)의 상부면은 상기 제1 수직형 활성 패턴들(130)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 하부 게이트 패턴(110L), 하부 절연 패턴(105L), 하부 수직형 활성 패턴(130L) 및 하부 데이터 유전막(125L)은 각각 제1 게이트 패턴(110), 제1 절연 패턴(105), 제1 수직형 활성 패턴(130) 및 제1 데이터 유전막(125)과 동일한 물질로 형성될 수 있다. 상기 제1 평탄화된 유전막(150)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
제2 적층 구조체(215)가 상기 제1 적층 구조체(115) 상에 배치될 수 있다. 상기 제1 수직형 활성 패턴들(130)의 개수는 상기 제2 적층 구조체(215)를 관통하는 복수의 제2 수직형 활성 패턴들(230)의 개수 보다 많을 수 있다.
상부 적층 구조체(215U)가 상기 제2 적층 구조체(215) 상에 배치될 수 있다. 상기 상부 적층 구조체(215U)은 교대로 그리고 반복적으로 적층된 상부 절연 패턴들(205U) 및 상부 게이트 패턴들(210U)을 포함할 수 있다. 상기 각 게이트 패턴(210U)은 일 방향으로 연장된 패드부(212U)를 포함할 수 있다. 복수의 상부 수직형 활성 패턴(230U)이 상기 상부 적층 구조체(215U)를 관통할 수 있다. 상부 데이터 유전막(225U)이 상기 상부 수직형 활성 패턴(230U)의 측벽 및 상기 각 상부 게이트 패턴(210U) 사이에 개재될 수 있다. 상기 상부 수직형 활성 패턴들(230U)의 개수는 상기 제2 수직형 활성 패턴들(230)의 개수와 동일할 수 있다. 따라서, 상기 상부 수직형 활성 패턴들(230U)은 상기 제2 수직형 활성 패턴들(230) 상에 각각 접속될 수 있다.
상기 상부 게이트 패턴들(210U)의 패드부들(212U), 제2 게이트 패턴들(210)의 패드부들(212), 제1 게이트 패턴들(110)의 패드부들(112) 및 하부 게이트 패턴들(110L)의 패드부들(112L)은 계단식 구조를 이룰 수 있다. 제2 평탄화된 유전막(250)이 상기 상부 게이트 패턴들(210U)의 패드부들(212U) 및 제2 게이트 패턴들(210)의 패드부들(212) 및 제1 평탄화된 유전막(150) 상에 배치될 수 있다. 상기 제2 평탄화된 유전막(250)의 상부면은 상기 상부 수직형 활성 패턴들(230U)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 상부 게이트 패턴(210U), 상부 절연 패턴(205U), 상부 수직형 활성 패턴(230U) 및 상부 데이터 유전막(225U)은 각각 제2 게이트 패턴(210), 제2 절연 패턴(205), 제2 수직형 활성 패턴(230) 및 제2 데이터 유전막(225)과 동일한 물질로 형성될 수 있다. 상기 제2 평탄화된 유전막(250)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 상에 제1 절연막들(105) 및 제1 게이트막들(110)을 교대로 그리고 반복적으로 형성할 수 있다.
도 3b를 참조하면, 상기 적층된 제1 절연막들(105) 및 제1 게이트막들(110)을 관통하는 제1 채널 홀들을 형성하고, 상기 제1 채널 홀들의 측벽 상에 제1 데이터 저장막(125)을 형성할 수 있다. 이어서, 상기 각 제1 채널 홀 내에 제1 수직형 활성 패턴(130)을 형성할 수 있다. 도시된 바와 같이, 상기 제1 수직형 활성 패턴(130)은 상기 제1 채널 홀을 채우는 필라 형태로 형성될 수 있다.
이와는 다르게, 상기 제1 데이터 저장막(125)을 갖는 기판(100) 상에 제1 반도체막을 콘포말하게 형성하고, 상기 제1 반도체막 상에 상기 제1 채널 홀들을 채우는 충전 유전막을 형성할 수 있다. 이어서, 상기 충전 유전막 및 제1 반도체막을 평탄화시키어, 도 2a에 개시된 바와 같이, 마카로니 형태의 제1 수직형 활성 패턴(130a) 및 충전 유전 패턴(131)을 형성할 수 있다. 이어서, 상기 제1 수직형 활성 패턴(130a) 및 충전 유전 패턴(131)의 상단을 상기 제1 채널 홀의 상단 보다 낮게 리세스시킬 수 있다. 이어서, 상기 기판(100) 상에 제2 반도체막을 형성하고, 상기 제2 반도체막을 평탄화시키어, 도 2a의 캐핑 반도체 패턴(132)을 형성할 수 있다.
도 3c를 참조하면, 상기 제1 절연막들(105) 및 제1 게이트막들을 패터닝하여 계단식 구조의 패드들(112)을 갖는 제1 게이트 패턴들(110)을 형성할 수 있다. 이로써, 교대로 그리고 반복적으로 적층된 제1 절연 패턴들(105) 및 제1 게이트 패턴들(110)을 갖는 제1 적층 구조체(115)를 형성할 수 있다. 상기 계단식 구조의 패드들(112)은 마스크 패턴을 소모적 식각 마스크로 사용하는 제1 패터닝 공정에 의하여 형성될 수 있다. 이와는 다르게, 상기 계단식 구조의 패드들(112)은 기준 마스크 패턴에 마스크 스페이서들을 단계적으로 추가하는 마스킹 기법(masking method)을 사용하는 제2 패터닝 공정에 의하여 형성될 수 있다. 상기 제1 및 제2 패터닝 공정들의 구체적인 방법은 도 12 및 도 13을 참조하여 후술한다.
계속해서, 도 3c를 참조하면, 이어서, 제1 유전막을 기판(100) 전면 상에 형성하고, 상기 제1 유전막을 상기 제1 수직형 활성 패턴들(130)이 노출될 때까지 평탄화시킨다. 이에 따라, 제1 평탄화된 유전막(135)이 형성될 수 있다. 상기 제1 평탄화된 유전막(135)은 상기 제1 게이트 패턴들(110)의 패드부들(112)을 덮는다. 상기 제1 유전막의 평탄화 공정 시에, 상기 제1 수직형 활성 패턴들(130)의 상부면을 식각 정지층으로 사용함으로써, 상기 제1 평탄화된 유전막(135)은 상기 제1 수직형 활성 패턴들(130)의 상부면들과 실질적으로 공면을 이룰 수 있다.
도 3d를 참조하면, 상기 제1 평탄된 유전막(135)을 갖는 기판(100) 상에 교대로 그리고 반복적으로 적층된 제2 절연막들(205) 및 제2 게이트막들(210)을 형성할 수 있다. 상기 제2 절연막들(205) 및 제2 게이트막들(210)을 관통하는 제2 채널 홀들을 형성할 수 있다. 상기 제2 채널 홀은 상기 제1 수직형 활성 패턴(130)을 노출시킬 수 있다. 상기 제2 채널 홀의 측벽 상에 제2 데이터 저장막(225)을 형성할 수 있으며, 이어서, 상기 제2 채널 홀 내에 제2 수직형 활성 패턴(230)을 형성할 수 있다. 상기 제2 수직형 활성 패턴(230)은 상기 제1 수직형 활성 패턴(130) 상에 접속될 수 있다. 이때, 상기 제2 채널 홀들의 개수는 상기 제1 채널 홀들의 개수보다 작을 수 있다. 이에 따라, 상기 제1 수직형 활성 패턴들(130)은 상기 제2 수직형 활성 패턴들(230)과 접속된 제1 수직형 활성 패턴들, 및 상기 제2 수직형 활성 패턴(230)과 비-접속된 적어도 하나의 제1 수직형 활성 패턴을 포함할 수 있다. 상기 비-접속된 제1 수직형 활성 패턴은 상기 제2 수직형 활성 패턴(230)과 접속된 제1 수직형 활성 패턴, 및 제1 게이트 패턴들(110)의 패드부들(112) 사이에 개재될 수 있다. 상기 제2 수직형 활성 패턴들(230)은 상기 제1 수직형 활성 패턴들(130)과 동일한 형태로 형성될 수 있다.
이어서, 상기 제2 절연막들(205) 및 제2 게이트막들(210)을 패터닝하여, 계단식 구조의 패드부들(212)을 갖는 제2 게이트 패턴들(210)을 형성할 수 있다. 이로써, 교대로 그리고 반복적으로 적층된 제2 절연 패턴들(205) 및 제2 게이트 패턴들(210)을 갖는 제2 적층 구조체(215)를 형성할 수 있다. 상기 제2 게이트 패턴들(210)의 패드부들(212)은 상기 제1 게이트 패턴들(110)의 패드부들(112)과 함께 계단식 구조를 이룰 수 있다. 다시 말해서, 상기 최상위의 제2 게이트 패턴(210)의 패드부(212)로부터 최하위의 제1 게이트 패턴(110)의 패드부(212)를 향하여 내리막 계단식 구조로 형성될 수 있다. 상기 제2 수직형 활성 패턴(230)과 비-접속된 제1 수직형 활성 패턴은 상기 제2 게이트 패턴들(210)의 패드부들(212) 아래에 위치할 수 있다.
이어서, 제2 유전막을 기판(100) 상에 형성하고, 상기 제2 유전막을 상기 제2 수직형 활성 패턴들(230)이 노출될 때까지 평탄화시키어, 제2 평탄화된 유전막(235)을 형성할 수 있다.
도 3e를 참조하면, 이어서, 도 3d에서 설명한 방법들을 반복적으로 수행하여, 교대로 그리고 반복적으로 적층된 제3 절연막들(305) 및 제3 게이트막들(310), 제3 채널 홀들, 제3 데이터 유전막(325), 제3 수직형 활성 패턴(330), 제3 게이트 패턴들(310)의 패드부들(312), 및 제3 평탄화된 유전막(335)을 차례로 형성할 수 있다. 이때, 상기 제3 채널 홀들의 개수는 상기 제2 채널 홀들의 개수 보다 작게 형성할 수 있다.
이어서, 도 3d에서 설명한 방법들을 반복적으로 수행하여, 도 1에 개시된 바와 같이, 교대로 그리고 반복적으로 적층된 제4 절연막들(405) 및 제4 게이트막들(410), 제4 채널 홀들, 제4 데이터 유전막(425), 제4 수직형 활성 패턴(430), 제4 게이트 패턴들(410)의 패드부들(412), 및 제4 평탄화된 유전막(435)을 차례로 형성할 수 있다. 상기 제4 채널 홀들의 개수는 상기 제3 채널 홀들의 개수 보다 작게 형성할 수 있다. 이로써, 도 1에 개시된 3차원 반도체 기억 소자를 제조할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 제1 수직형 활성 패턴들(130)의 개수를 상기 제2 수직형 활성 패턴들(230)의 개수 보다 많게 형성함으로써, 상기 제2 수직형 활성 패턴(230)과 비-접속된 제1 수직형 활성 패턴들(130)을 상기 제1 게이트 패턴들(110)의 패드부들(112)에 가깝게 형성할 수 있다. 이로써, 상기 제1 수직형 활성 패턴들(130)을 식각 정지층으로 사용하는 상기 제1 유전막의 평탄화 공정시에, 디슁 현상을 최소화할 수 있다. 이로써, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 상기 비-접속된 제1 수직형 활성 패턴으로 인하여, 상기 제1 적층 구조체(115)의 지지력이 향상될 수 있다.
한편, 상기 적층 구조체의 게이트 패턴들은 다른 방법으로 형성될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 사시도 들이다.
도 4a를 참조하면, 기판(100) 상에 절연막들(105) 및 희생막들(107)을 교대로 그리고 반복적으로 형성할 수 있다. 상기 희생막들(107)은 상기 절연막들(105)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(105)이 산화물로 형성될 수 있으며, 상기 희생막들(107)은 질화물로 형성될 수 있다. 이어서, 상기 적층된 절연막들(105) 및 희생막들(107)을 관통하는 제1 채널 홀들을 형성할 수 있다. 상기 제1 채널 홀들은 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 각 제1 채널 홀의 측벽 상에 제1 서브막(127)을 형성할 수 있다. 이어서, 상기 각 제1 채널 홀에 제1 수직형 활성 패턴(130)을 형성할 수 있다. 상기 제1 수직형 활성 패턴들(130) 일측의 상기 절연막들(105) 및 희생막들(107)을 패터닝하여, 계단식 구조로 형성될 수 있다. 이어서, 상기 기판(100) 전면 상에 제1 유전막을 형성하고, 상기 제1 유전막을 상기 제1 수직형 활성 패턴들(130)을 식각 정지층으로 사용하여 평탄화시킬 수 있다. 이로써, 상기 제1 수직형 활성 패턴들(130)의 상부면들과 실질적으로 공면을 이루는 제1 평탄화된 유전막(135)이 형성될 수 있다.
도 4b를 참조하면, 상기 적층된 절연막들(105) 및 희생막들(107)과, 상기 제1 평탄화된 유전막(135)을 패터닝하여 일 방향으로 연장된 그루브(137)를 형성할 수 있다. 상기 일 방향은 행 방향일 수 있다. 상기 그루브(137)의 상기 패터닝된 절연막들(105)의 측벽들 및 패터닝된 희생막들(107)의 측벽들이 노출될 수 있다.
도 4c를 참조하면, 상기 노출된 희생막들(107)을 제거하여, 빈 영역들(140)을 형성할 수 있다. 상기 빈 영역들(140)은 상기 제1 수직형 활성 패턴(130)의 측벽 상의 제1 서브막(127)을 노출시킬 수 있다. 상기 빈 영역들(140)은 상기 패터닝된 희생막들(107)의 형태에 기인하여, 계단식 구조를 가질 수 있다.
도 4d를 참조하면, 상기 빈 영역들(140)을 갖는 기판(100) 상에 제2 서브막(128)을 콘포말하게 형성할 수 있다. 이에 따라, 상기 제2 서브막(128)은 상기 각 빈 영역(140)의 내면에 실질적으로 균일한 두께로 형성될 수 있다. 상기 제2 서브막(128)을 갖는 기판(100) 상에 상기 빈 영역들(140)을 채우는 게이트 도전막을 형성할 수 있다. 이어서, 상기 빈 영역들(140) 외부에 위치한 상기 게이트 도전막을 제거하여, 상기 각 빈 영역(140)을 채우는 게이트 패턴(110)이 형성될 수 있다. 상기 빈 영역들(140)의 형태에 기인하여, 상기 게이트 패턴들(110)은 계단식 구조의 패드부들(112)를 가질 수 있다. 상기 제1 및 제2 서브막들(127, 128)은 도 2c를 참조하여 설명한 데이터 유전막(125b)을 구성할 수 있다.
도 4e를 참조하면, 이어서, 상기 그루브(137)를 채우는 소자분리막을 기판(100) 상에 형성하고, 상기 소자분리막을 평탄화하여, 상기 그루브(137)를 채우는 소자분리 패턴(145)을 형성할 수 있다. 이로써, 도 1 및 도 2c를 참조하여 설명한 제1 적층 구조체(115) 및 이를 관통하는 제1 수직형 활성 패턴들(130)을 형성할 수 있다.
도 4a 내지 도 4e를 참조하여 설명한 방법을 반복적으로 수행하여 도 1의 제2, 제3 및 제4 적층 구조체들을 형성할 수 있다.
한편, 도 4a 내지 도 4e를 참조하여 3차원 반도체 기억 소자의 제조 방법에서, 상기 제1 서브막(127)의 형성 공정을 생략할 수 있다. 이 경우에, 상기 빈 영역들(140)은 상기 제1 수직형 활성 패턴(130)의 측벽을 노출시킬 수 있다. 이 경우에, 상기 빈 영역들(140)을 형성한 후 및 상기 게이트 도전막을 형성하기 전에 도 2b에 개시된 바와 같이, 데이터 유전막(125a)을 기판(100) 상에 콘포말하게 형성할 수 있다. 이로써, 도 2b를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 2d에 개시된 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 하부 절연막들(105L) 및 하부 게이트막들(110L)을 교대로 그리고 반복적으로 형성할 수 있다. 상기 하부 절연막들(105L) 및 하부 게이트막들(110L)을 관통하는 하부 채널 홀들을 형성하고, 상기 하부 채널 홀의 측벽 상에 하부 데이터 유전막(125L)을 형성할 수 있다. 상기 하부 채널 홀 내에 하부 수직형 활성 패턴(130L)을 형성할 수 있다.
이어서, 상기 최상위 하부 절연막(105L) 상에 제1 절연막들(105) 및 제1 게이트막들(110)을 교대로 그리고 반복적으로 형성할 수 있다.
도 5b를 참조하면, 상기 제1 절연막들(105) 및 제1 게이트막들(110)을 관통하는 제1 채널 홀들을 형성할 수 있다. 상기 제1 채널 홀들은 상기 하부 수직형 활성 패턴들(130L)을 각각 노출시킬 수 있다. 본 변형예에 따르면, 상기 제1 채널 홀들의 개수는 상기 하부 채널 홀들의 개수와 동일할 수 있다. 상기 각 제1 채널 홀의 측벽 상에 제1 데이터 유전막(125)을 형성할 수 있다. 상기 각 제1 채널 홀 내에 제1 수직형 활성 패턴(130)을 형성할 수 있다.
이어서, 상기 제1 절연막들(105), 제1 게이트막들(110), 하부 절연막들(105L) 및 하부 게이트막들(110L)을 패터닝하여 계단식 구조의 패드부들(112L, 112)을 형성할 수 있다. 이로써, 차례로 적층된 하부 적층 구조체(115L) 및 제1 적층 구조체(115)를 형성할 수 있다.
상기 기판(100) 전면 상에 제1 유전막을 형성하고, 상기 제1 유전막을 상기 제1 수직형 활성 패턴들(130)의 상부면들이 노출될 때까지 평탄화시키어 제1 평탄화된 유전막(150)을 형성할 수 있다. 상기 제1 평탄화된 유전막(150)은 하부 게이트 패턴들(110L)의 패드부들(112L) 및 제1 게이트 패턴들(110)의 패드부들(112)을 덮는다.
도 5c를 참조하면, 상기 하부 적층 구조체(110L)과 제1 적층 구조체(110)의 형성 방법과 동일한 방법을 사용하되, 채널 홀들의 개수를 달리하여, 제2 적층 구조체(215) 및 상부 적층 구조체(215L)를 형성할 수 있다. 이를 좀더 구체적으로 설명한다.
상기 제1 평탄화된 유전막(150)을 갖는 기판(100) 상에 제2 절연막들(205) 및 제2 게이트막들(210)을 교대로 그리고 반복적으로 형성하고, 이들(205, 210)을 관통하는 제2 채널 홀들을 형성할 수 있다. 상기 각 제2 채널 홀의 측벽 상에 제2 데이터 유전막(225)을 형성하고, 상기 제2 채널 홀 내에 제2 수직형 활성 패턴(230)을 형성할 수 있다. 이때, 상기 제2 채널 홀들의 개수는 상기 제1 채널 홀들의 개수 보다 작을 수 있다. 이로써, 상기 제1 수직형 활성 패턴들(115)은 상기 제2 수직형 활성 패턴들(230)과 접속된 제1 수직형 활성 패턴들, 및 상기 제2 수직형 활성 패턴들(230)과 비-접속된 적어도 하나의 제1 수직형 활성 패턴을 포함할 수 있다.
상기 최상위의 제2 절연막(215) 상에 상부 절연막들(205U) 및 상부 게이트막들(210U)을 교대로 그리고 반복적으로 형성할 수 있다. 이어서, 상기 상부 절연막들(205) 및 상부 게이트막들(210U)을 관통하는 상부 채널 홀들을 형성하고, 상기 각 상부 채널 홀의 측벽 상에 상부 데이터 유전막(225U)을 형성할 수 있다. 상기 각 상부 채널 홀 내에 상부 수직형 활성 패턴(230U)을 형성할 수 있다.
이어서, 상기 상부 절연막들(205U), 상부 게이트막들(210U), 제2 절연막들(205) 및 제2 게이트막들(210)을 패터닝하여, 계단식 구조의 패드부들(212, 212U)을 형성할 수 있다. 이로써, 차례로 적층된 제2 적층 구조체(215) 및 상부 적층 구조체(215U)를 형성할 수 있다.
이어서, 상기 기판(100) 전면 상에 제2 유전막을 형성하고, 상기 제2 유전막을 상기 상부 수직형 활성 패턴들(230U)이 노출될 때까지 평탄화시키어, 도 2d의 제2 평탄화된 유전막(250)을 형성할 수 있다. 이로써, 도 2d에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
도 6은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도이다.
도 6을 참조하면, 기판(500)은 셀 영역(10) 및 주변회로 영역(20)을 포함할 수 있다. 상기 셀 영역(10)의 기판(500) 상에 적층 구조체(515)가 배치될 수 있다. 상기 적층 구조체(515)는 교대로 그리고 반복적으로 적층된 절연 패턴들(505) 및 게이트 패턴(510)을 포함할 수 있다. 수직형 활성 패턴들(530)이 적층 구조체(515)를 관통할 수 있다. 상기 수직형 활성 패턴(530)은 상기 기판(100)에 접속될 수 있다. 데이터 유전막(525)이 상기 각 수직형 활성 패턴(530)의 측벽, 및 상기 각 게이트 패턴(510) 사이에 개재될 수 있다. 상기 적층된 게이트 패턴들(510)은 계단식 구조의 패드부들(512)을 갖는다. 상기 패드부들(512)은 상기 수직형 활성 패턴들(530)의 일측에 배치될 수 있다. 상기 기판(500)은 도 1의 기판(100)과 동일한 물질로 형성될 수 있다. 상기 절연 패턴(505), 게이트 패턴(510), 수직형 활성 패턴(530), 및 데이터 유전막(525)은 각각 도 1의 제1 절연 패턴(105), 제1 게이트 패턴(110), 제1 수직형 활성 패턴(130) 및 제1 데이터 유전막(125)과 동일한 물질로 형성될 수 있다. 상기 수직형 활성 패턴(530)은 도 2a의 수직형 활성 패턴(130a)과 같은 형태로 구현될 수 있다. 상기 데이터 유전막(525)은 도 2b의 데이터 유전막(125a) 또는 도 2c의 데이터 유전막(125b)의 형태로 구현될 수 있다.
상기 주변회로 영역(20)의 기판(500) 상에 주변 게이트(535)가 배치될 수 있다. 주변 게이트 유전막(537)이 상기 주변 게이트(535) 및 기판(500) 사이에 개재될 수 있다. 상기 주변 게이트(535) 양측의 기판(500) 내에 주변 소오스/드레인(540)이 배치될 수 있다. 상기 주변 게이트(535)는 도핑된 반도체(ex, 도핑된 실리콘 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄), 금속(ex, 텅스텐, 알루미늄 등), 전이 금속(ex, 티타늄, 또는 탄탈늄 등), 또는 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다. 상기 주변 게이트 유전막(537)은 산화물, 질화물, 산화질화물 및/또는 고유전물 등을 포함할 수 있다.
상기 기판(500) 전면 상에 층간 유전막(545)이 배치될 수 있다. 상기 층간 유전막(545)은 상기 적층 구조체(515) 및 주변 트랜지스터를 덮는다. 상기 층간 유전막(545)의 상부면은 상기 적층 구조체(515)의 최상면 보다 높을 수 있다. 상기 층간 유전막(545)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 층간 유전막(545)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
제1 콘택 구조체들(580)이 상기 셀 영역(10)내 층간 유전막(545)을 관통하여 상기 패드부들(512)에 각각 접속될 수 있다. 제2 콘택 구조체들(582)이 상기 셀 영역(10)내 층간 유전막(545)을 관통하여 상기 수직형 활성 패턴들(530)에 각각 접속될 수 있다. 제3 콘택 구조체들(584)이 상기 주변회로 영역(20)내 층간 유전막(545)을 관통하여 상기 주변 게이트(535) 및 주변 소오스/드레인(540)에 각각 접속될 수 있다.
상기 패드부들(512)이 계단식 구조를 가짐으로써, 상기 제1 콘택 구조체들(580)의 높이들은 서로 다를 수 있다. 예컨대, 상기 패드부들(512)이 낮아질수록, 상기 제1 콘택 구조체(580)의 높이들은 증가될 수 있다. 상기 각 제1 콘택 구조체(580)는 상기 층간 유전막(545)을 관통하는 제1 콘택홀(550) 내에 배치될 수 있다. 상기 제1 콘택 구조체(580)는 상기 제1 콘택홀(550) 내에서 차례로 적층된 제1 콘택부(560a) 및 제2 콘택부(575a)를 포함할 수 있다. 이때, 상기 제2 콘택부(575a)의 상부면의 폭은 상기 제1 콘택부(560a)의 상부면의 폭 보다 작은 것이 바람직하다. 물론, 상기 제2 콘택부(575a)의 하부면의 폭도 상기 제1 콘택부(560a)의 상부면의 폭 보다 작다. 상기 제1 콘택부(560a)의 상부면은 상기 층간 유전막(545)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 제2 콘택부(575a)의 상부면은 상기 층간 유전막(545)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 절연 스페이서(570a)가 상기 제1 콘택홀(550)의 상부측벽 및 상기 제2 콘택부(575a) 사이에 개재될 수 있다. 상기 절연 스페이서(570a)는 상기 제1 콘택부(560a)의 상부면의 가장자리 상에 배치될 수 있으며, 상기 제2 콘택부(575a)는 상기 제1 콘택부(560a)의 상부면의 중앙부 상에 배치될 수 있다.
상기 절연 스페이서(570a)는 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 제1 콘택부(560a)은 도핑된 반도체(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 알루미늄, 구리 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화티타늄, 질화 탄탈늄 등), 또는 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다. 상기 제2 콘택부(575a)는 도핑된 반도체(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 알루미늄, 구리 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화티타늄, 질화 탄탈늄 등), 또는 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다. 상기 제2 콘택부(575a)는 상기 제1 콘택부(560a)와 동일한 도전 물질로 형성될 수 있다. 이와는 다르게, 상기 제2 콘택부(575a)는 상기 제2 콘택부(560a)와 다른 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 콘택부(560a)는 필라 형태(pillar-shaped)일 수 있다. 또한, 상기 제2 콘택부(575a)는 필라 형태일 수 있다.
상기 각 제2 콘택 구조체(582)는 상기 층간 유전막(545)을 관통하는 제2 콘택홀(552) 내에 배치될 수 있다. 상기 제2 콘택 구조체(582)는 상기 제2 콘택홀(552) 내에 차례로 적층된 제1 콘택부(563a) 및 제2 콘택부(575b)를 포함할 수 있다. 상기 제2 콘택 구조체(582)의 제2 콘택부(575b)의 상부면의 폭은 상기 제1 콘택부(563a)의 상부면의 폭 보다 작을 수 있다. 상기 절연 스페이서(570a)가 상기 제2 콘택 구조체(582)의 제2 콘택부(575b)와 상기 제2 콘택홀(552)의 상부측벽 사이에 개재될 수 있다. 상기 제2 콘택 구조체(582)의 제1 콘택부(563a) 및 제2 콘택부(575b)는 각각 상기 제1 콘택 구조체(580)의 제1 콘택부(560a) 및 제2 콘택부(575a)과 동일한 도전 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 제2 콘택 구조체(582)의 제2 콘택부(575b)의 상부면은 상기 제1 콘택 구조체(580)의 제2 콘택부(575a)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 각 제3 콘택 구조체(584)는 상기 주변회로 영역(20) 내 층간 유전막(545)을 관통하는 제3 콘택홀(554) 내에 배치될 수 있다. 상기 제3 콘택 구조체(584)는 상기 제3 콘택홀(554) 내에 차례로 적층된 제1 콘택부(565a) 및 제2 콘택부(575c)를 포함할 수 있다. 상기 제3 콘택 구조체(584)의 제2 콘택부(575c)의 상부면의 폭은 상기 제1 콘택부(565a)의 상부면의 폭 보다 작을 수 있다. 상기 절연 스페이서(570a)가 상기 제3 콘택 구조체(584)의 제2 콘택부(575c)와 상기 제3 콘택홀(554)의 상부측벽 사이에 개재될 수 있다. 상기 제3 콘택 구조체(584)의 제1 콘택부(565a) 및 제2 콘택부(575c)는 각각 상기 제1 콘택 구조체(580)의 제1 콘택부(560a) 및 제2 콘택부(575a)와 동일한 도전 물질로 형성될 수 있다. 상기 제3 콘택 구조체(584)의 제2 콘택부(575c)의 상부면은 상기 제1 콘택 구조체(580)의 제2 콘택부(575a)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 셀 영역(10) 내 상기 층간 유전막(545) 상에 제1 배선들(590a) 및 제2 배선들(590b)이 배치될 수 있다. 상기 제1 배선들(590a)은 상기 제1 콘택 구조체들(580)의 제2 콘택부들(575a)에 각각 접속될 수 있다. 상기 제2 배선들(590b)은 상기 제2 콘택 구조체들(582)의 제2 콘택부들(575b)에 각각 접속될 수 있다. 일 실시예에 따르면, 상기 제2 배선들(590b)은 비트 라인들에 해당할 수 있다. 제3 배선들(590c)이 상기 주변회로 영역(20)내 층간 유전막(545) 상에 배치될 수 있다. 상기 제3 배선들(590c)은 상기 제3 콘택 구조체들(584)의 제2 콘택부들(575c)에 각각 접속될 수 있다. 상기 배선들(590a, 590b, 590c)는 금속(ex, 텅스텐, 알루미늄, 구리 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 제1 콘택 구조체(580)는 하나의 상기 제1 콘택홀(550) 내에 차례로 적층된 상기 제1 콘택부(560a) 및 제2 콘택부(575a)를 포함할 수 있다. 이때, 상기 제2 콘택부(575a)의 상부면의 폭은 상기 제1 콘택부(560a)의 상부면의 폭 보다 작다. 이로 인하여, 상기 제2 콘택부들(575a)과 접속되는 제1 배선들(590a)의 선폭들 및/또는 간격을 감소시킬 수 있다. 이로 인하여, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 상기 절연 스페이서(570a)를 이용하여 상기 제2 콘택부(575a)를 형성함으로써, 상기 제2 콘택부(575a)는 상기 제1 콘택부(560a)에 자기 정렬될 수 있다. 이로써, 상기 제1 및 제2 콘택부들(560a, 575a)는 정렬이 요구되지 않는다. 그 결과, 제조 공정의 공정 마진을 향상될 수 있으며, 또한, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 실시예에 따른 3차원 반도체 기억 소자들의 변형예들을 도면들을 참조하여 설명한다.
도 7a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도이다.
도 7a를 참조하면, 제1 콘택 구조체들(580a)이 층간 유전막(545)을 관통하여 게이트 패턴들(510)의 패드부들(512)에 각각 접속될 수 있다. 상기 각 제1 콘택 구조체(580a)는 층간 유전막(545)을 관통하는 제1 콘택홀(550) 내에 배치될 수 있다. 상기 제1 콘택 구조체(580a)는 차례로 적층된 제1 콘택부(577a) 및 제2 콘택부(558a)를 포함할 수 있다. 상기 제2 콘택부(578a)의 상부면의 폭은 상기 제1 콘택부(577a)의 상부면의 폭 보다 작으며, 절연 스페이서(570a)가 상기 제1 콘택홀(550)의 상부측벽 및 상기 제2 콘택부(578a) 사이에 배치된다. 이때, 상기 제1 콘택부(577a) 내부에 공극(AG)이 배치될 수 있다. 상기 제1 및 제2 콘택부들(577a, 578a)은 서로 동일한 도전 물질로 형성될 수 있다. 상기 제1 및 제2 콘택부들(577a, 578a)은 도 6의 제2 콘택부(575a)와 동일한 물질로 형성될 수 있다.
이와 마찬가지로, 제2 콘택 구조체들(582a)가 상기 층간 유전막(545)을 관통하여 수직형 활성 패턴들(530) 상에 각각 접속될 수 있다. 상기 각 제2 콘택 구조체(582a)는 상기 층간 유전막(545)을 관통하는 제2 콘택홀(552) 내에 차례로 적층된 제1 콘택부(577b) 및 제2 콘택부(578b)를 포함할 수 있다. 상기 제2 콘택 구조체(582a)의 제2 콘택부(578b)의 상부면의 폭은 상기 제1 콘택부(577b)의 폭 보다 작을 수 있으며, 상기 절연 스페이서(570a)가 상기 제2 콘택부(578b) 및 제2 콘택홀(552)의 상부측벽 사이에 개재될 수 있다. 상기 제2 콘택 구조체(582a)의 제1 콘택부(578a) 내에도 공극(AG)이 형성될 수 있다.
제3 콘택 구조체(584a)들이 주변회로 영역(20)내 층간 유전막(545)을 관통하여 주변 게이트(535) 및 주변 소오스/드레인(540)에 각각 접속될 수 있다. 상기 제3 콘택 구조체(584a)는 상기 층간 유전막(545)을 관통하는 제3 콘택홀(554) 내에 차례로 적층된 제1 콘택부(577c) 및 제2 콘택부(578c)를 포함할 수 있다. 상기 제3 콘택 구조체(584a)의 제1 콘택부(577c) 내에도 공극(AG)이 형성될 수 있다. 상기 제2 및 제3 콘택 구조체들(582a, 584a)의 콘택부들(577b, 577c, 578b, 578c)은 상기 제1 콘택 구조체(580a)의 콘택부들(577a, 578a)과 동일한 물질로 형성될 수 있다.
도 7b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 7b를 참조하면, 본 변형예에 따르면, 셀 영역(10)의 기판 상에 제1 적층 구조체(515a) 및 제2 적층 구조체(515b)가 차례로 적층될 수 있다. 상기 제1 적층 구조체(515a)는 교대로 그리고 반복적으로 적층된 제1 절연 패턴들(505a) 및 제1 게이트 패턴들(510a)을 포함할 수 있으며, 상기 제2 적층 구조체(515b)는 교대로 그리고 반복적으로 적층된 제2 절연 패턴들(505b) 및 제2 게이트패턴들(510b)을 포함할 수 있다. 제1 수직형 활성 패턴들(530a)이 상기 제1 적층 구조체(515a)를 관통하고, 제2 수직형 활성 패턴들(530b)이 상기 제2 적층 구조체(515b)를 관통하여 상기 제1 수직형 활성 패턴들(530a) 상에 각각 접속될 수 있다. 제1 데이터 유전막(525a)이 상기 제1 수직형 활성 패턴(530a)의 측벽 및 상기 각 제1 게이트 패턴(510a) 사이에 개재될 수 있으며, 제2 데이터 유전막(525b)이 상기 제2 수직형 활성 패턴(530b)의 측벽 및 상기 제2 게이트 패턴(510b) 사이에 개재될 수 있다. 상기 제1 게이트 패터들(510a) 및 제2 게이트 패턴들(510b)은 계단식 구조의 패드부들(512a, 512b)을 포함한다. 상기 구성들은 도 6에 대응되는 구성들과 동일한 물질로 형성될 수 있다.
하부 평탄화된 유전막(243)이 상기 제1 게이트 패턴들(510a)의 패드부들(512a) 상에 배치될 수 있다. 또한, 상기 하부 평탄화된 유전막(243)은 주변회로 영역(20) 내 주변 게이트(535) 및 주변 소오스/드레인(540)을 포함하는 기판(500) 상에도 배치될 수 있다. 상기 하부 평탄화된 유전막(243)은 상기 제1 수직형 활성 패턴들(530a)의 상부면들과 실질적으로 동일한 레벨에 위치할 수 있다. 층간 유전막(245)이 상기 하부 평탄화된 유전막(243)을 포함한 기판(500) 전면 상에 배치될 수 있다.
제1 콘택 구조체들(580b, 580)이 상기 제1 게이트 패턴들(510a)의 패드부들(512a) 및 제2 게이트 패턴들(510b)의 패드부들(512b)에 각각 접속될 수 있다. 상기 제1 콘택 구조체들 중에서, 상기 제2 게이트 패턴들(510b)의 패드부들(512b)에 접속되는 제1 콘택 구조체들(580)의 각각은 상기 층간 유전막(545)을 관통하는 제1 콘택홀(550) 내에 차례로 적층된 제1 콘택부(560a) 및 제2 콘택부(575a)를 포함할 수 있다. 상기 제2 게이트 패턴(510b)의 패드부(512b)에 접속된 제1 콘택 구조체(580)는 상기 제1 콘택부(560a)가 상기 패드부(512b)에 직접 접촉될 수 있다.
이와는 다르게, 상기 제1 게이트 패턴들(510a)의 패드부들(512a) 중에서 적어도 일부(some)에 접속되는 제1 콘택 구조체들(580b)는 차례로 적층된 제1 하부 콘택 플러그(615), 제1 콘택부(560a) 및 제2 콘택부(575a)를 포함할 수 있다. 상기 제1 하부 콘택 플러그(615)는 상기 하부 평탄화된 유전막(243)을 관통하는 제1 하부홀(610) 내에 배치되어, 상기 제1 게이트 패턴(510a)의 패드부(512a)에 연결될 수 있다. 상기 제1 게이트 패턴(510a)의 패드부(512a)에 연결된 제1 콘택 구조체들(580b)의 제1 및 제2 콘택부들(560a, 575a)은 상기 층간 유전막(545)을 관통하는 제1 콘택홀(550)내 및 상기 제1 하부 콘택 플러그(615) 상에 차례로 적층될 수 있다. 일 실시예에 따르면, 상기 제1 게이트 패턴(510a)의 패드부(512a)에 연결된 제1 콘택 구조체(580b)의 제1 콘택부(560a)의 하부면은 상기 제1 하부 콘택 플러그(615)의 상부면 보다 좁은 폭을 가질 수 있다.
제3 콘택 구조체들(584b)이 상기 주변 게이트(535) 및 주변 소오스/드레인(540)에 각각 연결될 수 있다. 상기 각 제3 콘택 구조체(584b)는 차례로 적층된 제2 하부 콘택 플러그(617), 제1 콘택부(565a) 및 제2 콘택부(575c)를 포함할 수 있다. 상기 제2 하부 콘택 플러그(617)는 상기 주변회로 영역(20) 내 하부 평탄화된 유전막(243)을 관통하는 제2 하부홀(612) 내에 배치될 수 있다. 일 실시예에 따르면, 상기 제3 콘택 구조체(584b)의 제1 콘택부(565a)의 하부면의 폭은 상기 제2 하부 콘택 플러그(617)의 하부면의 폭 보다 작을 수 있다.
일 실시예에 따르면, 최상위의 제1 게이트 패턴의 패드부에 연결된 제1 콘택 구조체(580)의 제1 콘택부(560a)는 패드부에 직접 접속될 수 있다. 상기 하부 콘택 플러그들(615, 617)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 또는 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다.
도 7c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 7c를 참조하면, 제1 게이트 패턴들(510a)의 패드부들(512b) 중에서 일부(some)와 접속된 제1 콘택 구조체(580c)는 차례로 적층된 제1 하부 콘택 플러그(576a), 제1 콘택부(577a) 및 제2 콘택부(578a)를 포함할 수 있다. 상기 제1 하부 콘택 플러그(576a)는 하부 평탄화된 유전막(243)을 관통하는 제1 하부홀(610) 내에 배치될 수 있다. 이때, 상기 제1 콘택 구조체(580c)의 제1 하부 콘택 플러그(576a) 및 제1 콘택부(577a)의 각각의 내부에 공극(AG)이 형성될 수 있다. 상기 제1 하부 콘택 플러그(576a), 제1 콘택부(577a) 및 제2 콘택부(578a)는 동일한 도전 물질로 형성될 수 있다.
이와 유사하게, 주변회로 영역(20) 내의 제3 콘택 구조체(584c)는 차례로 적층된 제2 하부 콘택 플러그(576b), 제1 콘택부(577c) 및 제2 콘택부(578c)를 포함할 수 있다. 상기 제2 하부 콘택 플러그(576b)는 상기 주변회로 영역(20) 내 하부 평탄화된 유전막(243)을 관통하는 제2 하부홀(612) 내에 배치될 수 있다. 상기 제3 콘택 구조체(584c)의 제2 하부 콘택 플러그(576b) 및 제1 콘택부(577c)의 각각 내부에 공극(AG)이 형성될 수 있다. 제2 하부 콘택 플러그(576b)은 제1 및 제2 콘택부들(577c, 578c)와 동일한 물질로 형성될 수 있다.
도 7d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 7d를 참조하면, 본 변형예에 따르면, 패드부(512)에 전기적으로 접속된 제1 배선(590a)과 수직형 활성 패턴(530)의 상단에 전기적으로 접속된 제2 배선(590b')이 서로 다른 레벨에 위치할 수 있다. 예컨대, 상부 유전막(593)이 층간 유전막(545) 및 제1 및 제3 배선들(590a, 590b) 상에 배치될 수 있다. 상기 제2 배선(590b')과 연결된 제2 콘택 구조체(650)는 상기 셀 영역(10)의 상부 유전막(593) 및 층간 유전막(545)을 관통하는 제2 콘택홀(552a) 내에 배치되어, 상기 수직형 활성 패턴(530)과 접속될 수 있다.
상기 제2 콘택 구조체(650)는 상기 제2 콘택홀(552a) 내에 차례로 적층된 제1 콘택부(640) 및 제2 콘택부(645)를 포함할 수 있다. 상기 제2 콘택부(645)의 상부면의 폭은 상기 제1 콘택부(640)의 상부면의 폭 보다 작을 수 있다. 제2 절연 스페이서(595)가 상기 제2 콘택부(645) 및 제2 콘택홀(552a)의 상부측벽 사이에 개재될 수 있다. 제2 콘택부(645)는 상기 상부 유전막(593)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 배선(590')이 상기 상부 유전막(593) 상에 배치되어 상기 제2 콘택 구조체(650)의 제2 콘택부(645)와 접속될 수 있다.
본 변형예에 따르면, 상기 제2 배선(590b')이 상기 제1 배선(590a) 보다 높은 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 배선(590a)이 상기 제2 배선(590b') 보다 높은 레벨에 위치할 수도 있다.
한편, 본 실시예에 따른 기술적 사상은 상술된 제1 실시예에 적용될 수 있다. 이를 도면을 참조하여 설명한다. 본 변형예에서 상술된 구성요소들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 7e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 7e를 참조하면, 제4 적층 구조체(415) 및 제4 평탄화된 유전막(435) 상에 상부 유전막(450)이 배치될 수 있다. 제1, 제2, 제3 및 제4 평탄화된 유전막들(135, 235, 335, 435) 및 상부 유전막(450)은 층간 유전막(470)에 포함될 수 있다.
제1 콘택 구조체들(580)이 상기 층간 유전막(470)을 관통하여 상기 게이트 패턴들(110, 210, 310, 410)의 패드부들(112, 212, 312, 412)에 각각 접속될 수 있다. 상기 각 제1 콘택 구조체(580)는 상기 층간 유전막(470)을 관통하는 제1 콘택홀(550) 내에 배치될 수 있다. 상기 제1 콘택 구조체(580)는 상기 제1 콘택홀(550) 내에 차례로 적층된 제1 콘택부(560a) 및 제2 콘택부(575a)를 포함할 수 있다. 도 6에서 상술된 바와 같이, 상기 제2 콘택부(575a)의 상부면의 폭은 상기 제1 콘택부(560a)의 상부면의 폭 보다 작을 수 있다. 절연 스페이서(570a)가 제2 콘택부(575a)와 제1 콘택홀(550)의 상부측벽 사이에 개재될 수 있다.
제2 콘택 구조체들(582)이 상기 층간 유전막(470)을 관통하여 제4 수직형 활성 패턴들(430) 상에 각각 접속될 수 있다. 상기 제2 콘택 구조체(582)는 도 6을 참조하여 설명한 구조와 동일할 수 있다. 상기 제1 콘택 구조체(580)에 연결된 제1 배선(590a) 및 제2 콘택 구조체(582)에 연결된 제2 배선(590b)이 상기 층간 유전막(470) 상에 배치될 수 있다.
본 변형예에서, 상기 제1 콘택 구조체(580)는 도 7a, 도 7b 또는 도 7c에 개시된 제1 콘택 구조체(580a, 580b 또는 580c)와 대체될 수 있다. 상기 제2 콘택 구조체(582)는 도 7d를 참조하여 설명한 것과 같은 형태들로 구현될 수도 있다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 셀 영역(10) 및 주변회로 영역(20)을 포함하는 기판(500)을 준비한다. 상기 셀 영역(10)의 기판(500) 상에 적층 구조체(515)를 형성할 수 있다. 상기 적층 구조체(515)는 교대로 그리고 반복적으로 적층된 절연 패턴들(505) 및 게이트 패턴들(515)을 포함할 수 있다. 상기 적층 구조체(515)를 관통하는 수직형 활성 패턴들(530)를 형성할 수 있다. 상기 수직형 활성 패턴(530)과 상기 각 게이트 패턴(510) 사이의 데이터 유전막(525)을 형성할 수 있다. 상기 적층된 게이트 패턴들(510)이 계단식 구조의 패드부들(512)를 갖도록 형성할 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴들(530)을 형성한 후에, 상기 계단식 구조의 패드부들(512)를 형성할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 주변회로 영역(20)의 기판(500) 상에 주변 게이트 유전막(537) 및 주변 게이트(535)를 차례로 형성하고, 상기 주변 게이트(535) 양측의 기판(500) 내에 주변 소오스/드레인(540)을 형성할 수 있다.
이어서, 상기 기판(500) 전면 상에 층간 유전막(545)을 형성할 수 있다. 상기 층간 유전막(545)을 관통하는 제1 콘택홀들(550), 제2 콘택홀들(552) 및 제4 콘택홀들(554)를 형성할 수 있다. 상기 제1 콘택홀들(550)은 상기 패드부들(512)를 각각 노출시킬 수 있다. 상기 제2 콘택홀들(552)은 상기 수직형 활성 패턴들(530)을 각각 노출시킬 수 있다. 상기 제3 콘택홀들(554)은 상기 주변 게이트(535) 및 주변 소오스/드레인(540)을 각각 노출시킬 수 있다.
상기 기판(500) 상에 상기 콘택홀들(550, 552, 554)를 채우는 제1 도전막을 형성할 수 있다. 상기 제1 도전막을 상기 층간 유전막(545)이 노출될 때까지 평탄화시키어, 상기 제1 콘택홀(550)내의 제1 콘택 플러그(560), 상기 제2 콘택홀(552)내의 제2 콘택 플러그(563), 및 상기 제3 콘택홀(554)내의 제3 콘택 플러그(565)를 형성할 수 있다.
도 8b를 참조하면, 상기 제1, 제2 및 제3 콘택 플러그들(560, 563, 565)의 상부면들을 리세스한다. 상기 리세스된 제1, 제2 및 제3 콘택 플러그들(560a, 563a, 565a)의 상부면들은 상기 층간 유전막(545)의 상부면 보다 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 리세스된 콘택 플러그들(560a, 563a, 565a)의 상부면들 위의 콘택홀들(550, 552, 554)의 윗부분들이 빈 상태들일 수 있다.
이어서, 상기 기판(500) 전면 상에 스페이서막(570)을 콘포말하게 형성할 수 있다. 상기 스페이서막(570)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
도 8c를 참조하면, 상기 리세스된 콘택 플러그들(560a, 563a, 565a)이 노출될 때까지 상기 스페이서막(570)을 전면 이방성 식각할 수 있다. 이로써, 절연 스페이서들(570a)이 상기 리세스된 콘택 플러그들(560a, 563a, 565a)의 상부면 위의 상기 콘택홀들(550, 552, 554)의 상부측벽들 상에 각각 형성될 수 있다.
이어서, 상기 스페이서들(570a)를 갖는 기판(500) 상에 상기 콘택홀들(550, 552, 554)을 채우는 제2 도전막(575)을 형성할 수 있다. 상기 제2 도전막(575)은 상기 노출된 상기 리세스된 콘택 플러그들(560a, 563a, 565a)과 접촉된다.
상기 제2 도전막(575)을 상기 층간 유전막(545)이 노출될 때까지 평탄화시키어, 도 6의 제1, 제2 및 제3 콘택 구조체들(580, 582, 584)을 형성할 수 있다. 이어서, 도 6의 제1, 제2 및 제3 배선들(590a, 590b, 590c)을 형성하여, 도 6의 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 좁은 상부면의 폭을 갖는 제2 콘택부들(575a, 575b, 575c)은 상기 절연 스페이서들(570a)를 이용하여 상기 제1 콘택부들(560a, 563a, 565a)이 내부에 형성된 콘택홀들(550, 552, 554) 내에 각각 형성될 수 있다. 이에 따라, 상기 제2 콘택부들(575a, 575b, 575c)은 각각 상기 제1 콘택부들(560a, 563a, 565a)에 자기 정렬적으로 형성될 수 있다. 이에 따라, 포토리소그라피 공정의 횟수를 감소시킬 수 있으며, 또한, 상기 제1 및 제2 콘택부들은 정렬로부터 자유롭다. 결과적으로, 제조 공정을 단순화시켜 3차원 반도체 기억 소자의 생산성을 향상시킬 수 있으며, 또한, 우수한 신뢰성을 갖고, 고도로 집적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 7a에 개시된 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들이다.
도 9a를 참조하면, 콘택홀들(550, 552, 554)의 형성까지의 제조 방법은 도 8a를 참조하여 설명한 것과 동일할 수 있다. 상기 콘택홀들(550, 552, 554)을 채우는 희생막을 기판(500) 전면 상에 형성할 수 있다. 상기 희생막은 상기 층간 유전막(545)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다.
이어서, 상기 희생막을 상기 층간 유전막(545)이 노출될 때까지 평탄화시켜 상기 콘택홀(550, 552, 554)을 각각 채우는 희생 플러그들을 형성할 수 있다. 이어서, 상기 희생 플러그들을 리세스할 수 있다. 상기 리세스된 희생 플러그들(600, 603, 605)의 상부면들은 상기 층간 유전막(545)의 상부면 보다 낮은 레벨에 위치한다. 이어서, 상기 기판(500) 전면 상에 스페이서막을 콘포말하게 형성하고, 상기 스페이서막을 상기 리세스된 희생 플러그들(600, 603, 605)이 노출될 때까지 전면 이방성 식각한다. 이로써, 상기 리세스된 희생 플러그들(600, 603, 605) 상에 절연 스페이서들(570a)이 형성될 수 있다.
상기 리세스된 희생 플러그들(600, 603, 605)는 상기 절연 스페이서(570a)에 대해서도 식각선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 층간 유전막(545) 및 절연 스페이서(570a)가 산화물로 형성되는 경우에, 상기 희생 플러그들(600, 603, 605)은 폴리실리콘, SiC, SiOC, SiOCH, SiN, SiON, 또는 탄소를 함유하는 SOH(Spin On Hardmask) 등에서 적어도 하나를 포함할 수 있다.
도 9b를 참조하면, 상기 노출된 희생 플러그들(600, 603, 605)를 제거할 수 있다. 이때, 상기 절연 스페이서들(570a)은 잔존된다.
도 9c를 참조하면, 이어서, 상기 희생 플러그들(600, 603, 605)이 제거된 콘택홀들(550, 552, 554)을 갖는 기판(500) 상에 도전막(578)을 형성할 수 있다. 상기 도전막(578)은 콘포말하게 형성될 수 있다. 이에 따라, 상기 도전막(578)은 상기 절연 스페이서(570a) 아래의 상기 각 콘택홀(550, 552 또는 554)의 내벽을 따라 콘포말하게 형성될 수 있다. 상기 각 절연 스페이서(570a)로 둘러싸인 공간은 상기 각 절연 스페이서(570a) 아래의 상기 각 콘택홀(550, 552 또는 554)의 폭 보다 작다. 이에 따라, 상기 각 절연 스페이서(570a)의 의해 둘러싸인 공간이 상기 도전막(578)으로 채워지기 전에, 상기 각 절연 스페이서(570a) 아래의 상기 각 콘택홀(550, 552 또는 554)의 내벽 상에 상기 도전막(578)이 콘포말하게 형성될 수 있다. 상기 각 절연 스페이서(570a)의 의해 둘러싸인 공간이 상기 도전막(578)으로 채워진 후에는, 상기 각 절연 스페이서(570a) 아래의 각 콘택홀(550, 552 또는 554) 내부에 상기 도전막(578)이 공급되지 않을 수 있다. 이에 따라, 상기 각 절연 스페이서(570a) 아래에 위치한 상기 각 콘택홀(550, 552 또는 554) 내에 상기 도전막(578)에 의해 둘러싸인 공극(AG)이 형성될 수 있다.
이어서, 상기 도전막(578)을 상기 층간 유전막(545)이 노출될 때까지 평탄화시키어, 도 7a의 콘택 구조체들(580a, 582a, 584a)을 형성할 수 있다. 이어서, 도 7a의 배선들(590a, 590b, 590c)를 형성하여, 도 7a에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 7b에 개시된 3차원 반도체 기억 소자의 제조 방법은 도 7b를 참조하여 설명한다.
도 7b를 참조하면, 도 3a 내지 도 도 3c를 참조하여 설명한 제조 방법들을 적용하여, 제1 적층 구조체(515a), 제1 수직형 활성 패턴들(530a) 및 하부 평탄화된 유전막(243)을 형성할 수 있다.
이어서, 하부 평탄화된 유전막(243)을 관통하는 제1 하부홀들(610) 및 제2 하부홀들(612)을 형성할 수 있다. 상기 제1 하부홀들(610)은 상기 셀 영역(10)내의 제1 게이트 패턴들(510a)의 패드부들(512a)를 노출시킬 수 있으며, 상기 제2 하부홀들(612)은 상기 주변회로 영역(20)내의 주변 게이트(535) 및 주변 소오스/드레인(540)을 노출시킬 수 있다. 이어서, 상기 각 제1 하부홀(610)을 채우는 제1 하부 콘택 플러그(615) 및 상기 각 제2 하부홀(612)을 채우는 제2 하부 콘택 플러그(617)를 형성할 수 있다.
이어서, 상기 기판(500) 상에 제2 적층 구조체(515b), 제2 수직형 활성 패턴(530) 및 층간 유전막(545)을 형성할 수 있다. 이어서, 도 8a 내지 도 8c를 참조하여 설명한 방법들을 적용하여, 콘택 구조체들(580, 580b, 582, 584)을 형성할 수 있다. 이어서, 배선들(590a, 590b, 590c)을 형성하여 도 7b에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 7c에 개시된 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 10a를 참조하면, 도 7b를 참조하여 설명한 방법에서, 제1 및 제2 하부 콘택 플러그들(615, 617)을 대신하여, 제1 및 제2 하부 희생 플러그들(615a, 615b)를 형성할 수 있다.
이어서, 제2 적층 구조체(515b), 제2 수직형 활성 패턴들(530b) 및 층간 유전막(545)을 형성한 후에, 도 9a를 참조하여 설명한 것과 같이, 리세스된 희생 플러그들(600, 603, 605) 및 절연 스페이서들(570a)을 형성할 수 있다. 희생 플러그들(600, 603, 605) 중에서 일부(600, 605)는 상기 제1 및 제2 하부 희생 플러그들(615a, 617a)과 접촉될 수 있다. 상기 제1 및 제2 하부 희생 플러그들(615a, 617a)은 상기 희생 플러그들(600, 603, 605)과 동일한 물질로 형성될 수 있다.
도 10b를 참조하면, 상기 희생 플러그들(600, 603, 605) 및 상기 제1 및 제2 하부 희생 플러그들(615a, 617a)을 제거하여, 상기 절연 스페이서들(570a) 아래의 콘택홀들(550, 552, 554) 및 하부홀들(610, 612)을 비울 수 있다.
이어서, 상기 기판(500) 전면 상에 도전막(578)을 콘포말하게 형성할 수 있다. 이에 따라, 도 9c를 참조하여 설명한 바와 같이, 상기 도전막(578)은 상기 절연 스페이서들(570a) 아래의 콘택홀들(550, 552, 554) 및 하부홀들(610, 612)의 내면들을 따라 콘포말하게 형성될 수 있으며, 상기 절연 스페이서들(570a)로 둘러싸인 공간들(즉, 콘택홀들(550, 552, 554)의 일부분들)을 채울 수 있다.
이어서, 상기 도전막(578)을 평탄화시키어, 도 7c에 개시된 콘택 구조체들(580a, 580c, 582a, 584a)를 형성할 수 있다. 이어서, 배선들(590a, 590b, 590c)을 형성하여 도 7c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 7d에 개시된 3차원 반도체 기억 소자의 제조 방법은 도 8a 내지 도 8c를 참조하여 설명한 것과 유사할 수 있다. 다만, 수직형 활성 패턴들(530)과 접속된 제2 콘택 구조체들(582a') 및 제2 배선들(590a')을 제1 배선들(590a)을 형성한 후에 형성할 수 있다.
한편, 도 7e에 개시된 3차원 반도체 기억 소자는 상술된 제1 실시예의 제조 방법들 및 상술된 제2 실시예의 제조 방법들을 조합하여 구현할 수 있다.
(제3 실시예)
도 11a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도이다.
도 11a를 참조하면, 기판(700) 상에 적층 구조체(715)가 배치될 수 있다. 상기 적층 구조체(715)는 교대로 그리고 반복적으로 적층된 절연 패턴들(705) 및 게이트 패턴들(710)을 포함할 수 있다. 수직형 활성 패턴들(730)이 상기 적층 구조체(715)를 관통할 수 있다. 상기 게이트 패턴들(710)은 계단식 구조를 갖는 패드부들(712)을 포함할 수 있다.
층간 유전막(740)이 상기 적층 구조체(715)를 포함한 기판(700) 전면 상에 배치될 수 있다. 콘택 플러그들(750)이 상기 층간 유전막(740)을 관통하여 상기 패드부들(712)에 각각 접속될 수 있다. 상기 콘택 플러그들(750)은 일 방향으로 배열될 수 있다. 상기 각 콘택 플러그(750)는 인접한 콘택 플러그와 상기 일 방향으로 콘택-간격(L1, L2, L3, L4 또는 L5)으로 이격될 수 있다. 이때, 상기 콘택-간격들(L1, L2, L3, L4, L5) 중에서 어느 하나는 다른 하나와 다를 수 있다. 상기 일 방향은 도 11a에서 x축 방향에 해당할 수 있다.
일 실시예에 따르면, 도 11a에 개시된 바와 같이, 상기 콘택-간격들(L1, L2, L3, L4, L5)은 상기 계단식 구조의 패드부들(715)의 내리막 방향(descent direction)으로 점진적으로 감소될 수 있다.
상기 각 패드부(712)는 상기 일 방향으로 소정의 폭(W1, W2, W3, W4 또는 W5)을 가질 수 있다. 상기 각 패드부들(712)의 상기 폭들(W1, W2, W3, W4, W5)은 실질적으로 동일할 수 있다. 이와는 달리, 도 11a에 개시된 바와 같이, 상기 패드부들(712)의 폭들(W1, W2, W3, W4, W5) 중에서 어느 하나는 다른 하나와 다를 수 있다. 일 실시예에 따르면, 상기 패드부들(712)의 폭들(W1, W2, W3, W4, W5)은 상기 내리막 방향으로 점진적으로 감소될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 패드부들(712)의 폭들(W1, W2, W3, W4, W5)은 실질적으로 동일할 수도 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 콘택-간격들(L1, L2, L3, L4, L5) 중에서 어느 하나는 다른 하나와 다를 수 있다. 이로써, 상기 콘택 플러그들(750)의 위치들을 상기 콘택 플러그들(750)에 각각 접속되는 배선들의 위치들에 따라 적절하게 변경할 수 있다. 이로써, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
본 실시예에서, 상술된 제1 및 제2 실시예들의 구성 요소들과 대응되는 구성 요소들은 제1 및 제2 실시예들에서 설명한 것과 동일한 물질로 형성될 수 있다.
도 11b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도이다.
도 11b를 참조하면, 본 변형예에 따르면, 도 11a에 달리, 계단식 구조의 패드부들(712)의 내리막 방향으로, 콘택-간격들(La, Lb, Lc, Ld, Le)이 점진적으로 증가될 수 있다. 이 경우에, 패드부들(712)의 폭들(Wa, Wb, Wc, Wd, We)도 상기 내리막 방향으로 점진적으로 증가될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 변형예에 따른 패드부들(712)의 폭들(Wa, Wb, Wc, Wd, We)은 실질적으로 동일할 수도 있다.
상술된 제2 실시예의 기술적 사상이 본 실시예에 적용될 수 있다. 예컨대, 도 11a 또는 11b의 콘택 플러그들(750)은 도 6, 도 7a 내지 도 7d에 개시된 콘택 구조체들 중에서 어느 하나로 대체될 수 있다.
한편, 본 실시예에 따른 기술적 사상은 상술된 제1 실시예의 3차원 반도체 기억 소자에 적용될 수 있다. 이를 도면을 참조하면, 설명한다.
도 11c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 11c를 참조하면, 제1, 제2 및 제3 적층 구조체들(115, 215, 315)이 차례로 적층되고, 제1, 제2 및 제3 평탄화된 유전막들(135, 235, 335)이 차례로 적층될 수 있다. 상기 제1, 제2 및 제3 평탄화된 유전막들(135, 235, 335)은 제1 게이트 패턴들(110)의 패드부들(112), 제2 게이트 패턴들(210)의 패드부들(212), 및 제3 게이트 패턴들(310)의 패드부들(312)을 각각 덮을 수 있다. 본 변형예에서, 3개의 적층 구조체들(115, 215, 315)이 적층되어 있으나, 본 발명은 여기에 한정되지 않는다. 도 1을 참조하여 설명한 것과 같이 2개 이상의 적층 구조체들이 적층될 수 있다.
상부 유전막(450)이 상기 제3 적층 구조체(315) 및 제3 평탄화된 유전막(335) 상에 배치될 수 있다. 상기 제1, 제2 및 제3 평탄화된 유전막들(135, 235, 335) 및 상부 유전막(450)은 층간 유전막(470)에 포함될 수 있다.
콘택 플러그들(750)이 상기 층간 유전막(470)을 관통하여 상기 패드부들(112, 212, 312)에 각각 접속될 수 있다. 상기 콘택 플러그들(750)은 일 방향으로 배열될 수 있다. 상기 콘택 플러그들(750)간의 콘택-간격들 중에서 어느 하나는 다른 하나와 다를 수 있다. 일 실시예에 따르면, 계단식 구조의 상기 패드부들(112, 212, 312)의 내리막 방향으로, 상기 콘택 플러그들(750)의 콘택-간격들은 점진적으로 증가될 수 있다. 이와는 달리, 상기 내리막 방향으로, 상기 콘택 플러그(750)의 콘택-간격들은 점진적으로 감소될 수 있다. 일 실시예에 따르면, 상기 패드부들(112, 212, 312)의 상기 일 방향의 폭들은 실질적으로 동일하거나, 다를 수 있다.
상술된 제1, 제2 및 제3 실시예들의 기술적 사상들이 서로 조합될 수도 있다. 예컨대, 도 11c의 콘택 플러그들(750)은 도 6, 도 7a 내지 도 7d에 개시된 콘택 구조체들 중에서 어느 하나와 대체될 수 있다.
도 12a 및 도 12b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 기판(700) 상에 절연막들(705) 및 게이트막들(710)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 적층된 절연막들(705) 및 게이트막들(710)을 관통하는 채널 홀들을 형성하고, 상기 채널 홀들의 측벽 상에 데이터 유전막(725)을 형성할 수 있다. 상기 각 채널 홀 내에 수직형 활성 패턴(730)을 형성할 수 있다.
최상위의 절연막(705) 상에 마스크 패턴(760)을 형성할 수 있다. 상기 마스크 패턴(760)은 최하위의 게이트 패턴(710)의 패드부를 정의할 수 있다. 상기 마스크 패턴(760)을 식각 마스크로 사용하여 상기 적층된 절연막들(705) 및 게이트막들(710)을 연속적으로 식각할 수 있다.
도 12b를 참조하면, 이어서, 상기 마스크 패턴(760)을 제1 등방성 식각할 수 있다. 이에 따라, 상기 마스크 패턴(760) 아래에 위치한 최상위 절연막(705)의 상부면의 가장자리가 노출될 수 있다. 상기 제1 등방성 식각된 마스크 패턴(760a)을 식각 마스크로 사용하여 상기 절연막들(705) 및 게이트막들(710)을 식각할 수 있다. 이때, 최하위 게이트막(710)은 식각하지 않을 수 있다. 이어서, 상기 제1 등방성 식각된 마스크 패턴(760a)을 제2 등방성 식각한 후에, 제2 등방성 식각된 마스크 패턴을 식각 마스크로 사용하여 상기 절연막들(705) 및 게이트막들(710)을 식각할 수 있다. 이 경우에, 최하위 게이트막(710)의 바로 위에 위치한 게이트막(710)은 식각하지 않는다. 이러한 마스크 패턴의 등방성 식각 및 이를 식각 마스크로 사용한 식각 공정을 반복적으로 수행하여 도 11a의 계단식 구조의 패드부들(712)를 구현할 수 있다. 상기 마스크 패턴의 등방성 식각량을 조절함으로써, 도 11a 또는 도 11b에 개시된 서로 다른 폭들을 갖는 패드부들(712)을 구현할 수 있다. 도 12a 및 도 12b를 참조하여 설명한 계단식 구조의 패드부들(712)을 형성하는 방법은 도 3c를 참조하여 설명한 마스크 패턴을 소모적 식각 마스크로 사용하는 제1 패터닝 공정에 해당할 수 있다. 상기 제1 패터닝 공정은 상술된 제1 및 제2 실시예들의 계단식 구조의 패드부들을 형성하는 것에 적용될 수 있다.
이어서, 도 11a의 층간 유전막(740)을 형성하고, 상기 층간 유전막(740)을 관통하는 콘택 플러그들(750)을 형성할 수 있다. 상기 콘택 플러그들(750)은 동시에 형성될 수 있다. 상기 콘택 플러그들(750)의 콘택-간격들은 상기 콘택 플러그들(750)을 정의하는 포토마스크 패턴 내 패턴들의 간격들을 조절하여 구현할 수 있다. 상기 포토마스크 패턴 내 패턴들의 간격들을 조절하여 도 11b의 콘택 플러그들(750)을 구현할 수 있다.
한편, 계단식 구조의 패드부들(712)을 형성하는 다른 방법을 도면들을 참조하여 설명한다.
도 13a 및 도 13b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 단면도들이다.
도 13a를 참조하면, 최상위의 절연막(705) 상에 기준 마스크 패턴(770)을 형성할 수 있다. 상기 기준 마스크 패턴(770)은 최상위 게이트 패턴의 패드부를 정의할 수 있다. 상기 기준 마스크 패턴(770)을 식각 마스크로 사용하여 최상위 절연막, 최상위 게이트막, 및 상기 최상위 게이트막 바로 아래의 절연막을 식각할 수 있다. 이에 따라, 최상위 게이트막 바로 아래의 게이트막이 노출될 수 있다.
이어서, 상기 기준 마스크 패턴(770)의 측벽 상에 제1 마스크 스페이서(775)를 형성할 수 있다. 상기 제1 마스크 스페이서(775)의 하부 폭은 최상위 게이트 패턴 바로 아래의 게이트 패턴의 패드부를 정의할 수 있다. 상기 제1 마스크 스페이서(775)의 하부 폭을 조절함으로써, 패드부의 폭을 조절할 수 있다. 상기 제1 마스크 스페이서(775)는 폴리머를 포함할 수 있다.
도 13b를 참조하면, 상기 기준 마스크 패턴(770) 및 제1 마스크 스페이서(775)를 식각 마스크로 사용하여 상기 노출된 게이트막(710) 및 그 바로 아래의 절연막(705)을 식각할 수 있다. 이어서, 상기 제2 마스크 스페이서(775)의 측벽 상에 제2 마스크 스페이서(776)를 형성할 수 있다. 이어서, 상기 기준 마스크 패턴(770)과, 상기 제1 및 제2 마스크 스페이서(775, 776)를 식각 마스크로 사용하여 노출된 게이트막 및 그 아래의 절연막을 식각할 수 있다. 상술된 방법들을 반복적으로 수행하여 도 11a 또는 도 11b에 개시된 계단식 구조의 패드부들(712)를 형성할 수 있다.
도 13a 및 도 13b를 참조하여 설명한 계단식 구조의 패드부들을 형성하는 방법은 도 3c를 참조하여 설명한 기준 마스크 패턴에 마스크 스페이서들을 단계적으로 추가하는 마스킹 기법을 사용하는 제2 패터닝 공정에 해당할 수 있다. 상기 제2 패터닝 공정은 상술된 제1 및 제2 실시예들에 개시된 계단식 구조의 패드부들을 형성하는 방법에 적용될 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 다른 기능을 수행하는 적어도 하나의 다른 반도체 소자(ex, 컨트롤러, 기억 소자, 및/또는 하이브리드 소자 등)등을 더 포함할 수도 있다.
도 14는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 14를 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 교대로 그리고 반복적으로 적층된 제1 절연 패턴들 및 제1 게이트 패턴들을 포함하는 제1 적층 구조체;
상기 제1 적층 구조체를 관통하는 복수의 제1 수직형 활성 패턴들;
상기 제1 적층 구조체 상에 교대로 그리고 반복적으로 적층된 제2 절연 패턴들 및 제2 게이트 패턴들을 포함하는 제2 적층 구조체; 및
상기 제2 적층 구조체를 관통하는 제2 수직형 활성 패턴들을 포함하되, 상기 제1 수직형 활성 패턴들의 개수는 상기 제2 수직형 활성 패턴들의 개수보다 많고,
상기 복수의 제1 수직형 활성 패턴들은 상기 제2 수직형 활성 패턴들의 하부면들에 각각 접속된(connected) 제1 수직형 활성 패턴들, 및 상기 제2 수직형 활성 패턴들과 비-접속된(non-connected) 적어도 하나의 제1 수직형 활성 패턴을 포함하는 3차원 반도체 기억 소자. - 삭제
- 청구항 1항에 있어서,
상기 제1 게이트 패턴들 및 제2 게이트 패턴들의 각각은 패드부(pad portion)를 포함하고,
상기 제1 게이트 패턴들의 패드부들 및 제2 게이트 패턴들의 패드부들은 계단식 구조로 적층되고,
상기 비-접속된 제1 수직형 활성 패턴은 상기 제1 게이트 패턴들의 패드부들, 및 상기 제2 수직형 활성 패턴들에 접속된 제1 수직형 활성 패턴 사이에 배치된 3차원 반도체 기억 소자. - 청구항 3항에 있어서,
상기 제1 게이트 패턴들의 패드부들을 덮는 제1 평탄화된 유전막, 및 상기 제2 게이트 패턴들의 패드부들을 덮는 제2 평탄화된 유전막을 포함하는 층간 유전막; 및
상기 층간 유전막을 관통하여, 상기 제1 게이트 패턴들의 패드부들 및 제2 게이트 패턴들의 패드부들에 각각 접속된 콘택 구조체들을 더 포함하는 3차원 반도체 기억 소자. - 청구항 4항에 있어서,
상기 각 콘택 구조체는 상기 층간 유전막 내의 콘택홀 내에 차례로 적층된 제1 콘택부 및 제2 콘택부를 포함하고,
상기 제2 콘택부의 상부면의 폭은 상기 제1 콘택부의 상부면의 폭에 비하여 작은 3차원 반도체 기억 소자. - 청구항 5항에 있어서,
상기 제2 콘택부와 상기 콘택홀의 내측벽 사이에 개재된 절연 스페이서를 더 포함하되,
상기 절연 스페이서는 상기 제1 콘택부의 상부면의 가장자리 상에 배치되고, 상기 제2 콘택부는 상기 제1 콘택부의 상부면의 중앙부 상에 배치된 3차원 반도체 기억 소자. - 청구항 5항에 있어서,
상기 제2 콘택부는 내부에 공극(air gap)을 포함하는 3차원 반도체 기억 소자. - 청구항 4항에 있어서,
상기 복수의 콘택 구조체들은 일 방향을 따라 배열되고, 상기 각 콘택 구조체는 인접한 콘택 구조체와 상기 일 방향으로 콘택-간격으로 이격되고,
상기 복수의 콘택 구조체들의 상기 콘택-간격들 중에서 어느 하나는 다른 하나와 다른 3차원 반도체 기억 소자. - 청구항 1항에 있어서,
상기 제1 수직형 활성 패턴의 측벽과 상기 각 제1 게이트 패턴 사이에 개재된 제1 데이터 저장막; 및
상기 제2 수직형 활성 패턴의 측벽 및 상기 각 제2 게이트 패턴 사이에 개재된 제2 데이터 저장막을 더 포함하는 3차원 반도체 기억 소자. - 기판 상에 교대로 그리고 반복적으로 적층된 제1 절연 패턴들 및 제1 게이트 패턴들을 포함하는 제1 적층 구조체;
상기 제1 적층 구조체를 관통하는 복수의 제1 수직형 활성 패턴들;
상기 제1 적층 구조체 상에 교대로 그리고 반복적으로 적층된 제2 절연 패턴들 및 제2 게이트 패턴들을 포함하는 제2 적층 구조체;
상기 제2 적층 구조체를 관통하는 제2 수직형 활성 패턴들을 포함하되, 상기 제1 수직형 활성 패턴들의 개수는 상기 제2 수직형 활성 패턴들의 개수보다 많고;
상기 제1 적층 구조체 및 상기 기판 사이에 개재된 하부 적층 구조체, 상기 하부 적층 구조체는 교대로 그리고 반복적으로 적층된 하부 절연 패턴들 및 하부 게이트 패턴들을 포함하고;
상기 하부 적층 구조체를 관통하는 복수의 하부 수직형 활성 패턴들;
상기 제2 적층 구조체 상에 배치된 상부 적층 구조체, 상기 상부 적층 구조체는 교대로 그리고 반복적으로 적층된 상부 절연 패턴들 및 상부 게이트 패턴들을 포함하고; 및
상기 상부 적층 구조체를 관통하는 복수의 상부 수직형 활성 패턴들을 포함하되,
상기 하부 수직형 활성 패턴들의 개수는 상기 제1 수직형 활성 패턴들의 개수와 동일하고, 상기 제1 수직형 활성 패턴들은 상기 하부 수직형 활성 패턴들 상에 각각 접속되고,
상기 상부 수직형 활성 패턴들의 개수는 상기 제2 수직형 활성 패턴들의 개수와 동일하고, 상기 상부 수직형 활성 패턴들은 상기 제2 수직형 활성 패턴들 상에 각각 접속된 3차원 반도체 기억 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100089058A KR101738103B1 (ko) | 2010-09-10 | 2010-09-10 | 3차원 반도체 기억 소자 |
| US13/229,136 US8809938B2 (en) | 2010-09-10 | 2011-09-09 | Three dimensional semiconductor memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100089058A KR101738103B1 (ko) | 2010-09-10 | 2010-09-10 | 3차원 반도체 기억 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120026881A KR20120026881A (ko) | 2012-03-20 |
| KR101738103B1 true KR101738103B1 (ko) | 2017-05-22 |
Family
ID=45805798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100089058A Active KR101738103B1 (ko) | 2010-09-10 | 2010-09-10 | 3차원 반도체 기억 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8809938B2 (ko) |
| KR (1) | KR101738103B1 (ko) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20100910 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20150630 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20100910 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20161128 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20170327 |
|
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20170515 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20170516 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20200429 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210428 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220420 Start annual number: 6 End annual number: 6 |