[go: up one dir, main page]

KR100455378B1 - 반도체 소자의 퓨즈 오픈방법 - Google Patents

반도체 소자의 퓨즈 오픈방법 Download PDF

Info

Publication number
KR100455378B1
KR100455378B1 KR10-2002-0007695A KR20020007695A KR100455378B1 KR 100455378 B1 KR100455378 B1 KR 100455378B1 KR 20020007695 A KR20020007695 A KR 20020007695A KR 100455378 B1 KR100455378 B1 KR 100455378B1
Authority
KR
South Korea
Prior art keywords
fuse
region
film
insulating layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2002-0007695A
Other languages
English (en)
Other versions
KR20030067945A (ko
Inventor
김민상
신동원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0007695A priority Critical patent/KR100455378B1/ko
Priority to US10/283,613 priority patent/US6642135B2/en
Publication of KR20030067945A publication Critical patent/KR20030067945A/ko
Application granted granted Critical
Publication of KR100455378B1 publication Critical patent/KR100455378B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 퓨즈 오픈시 절연막의 식각량을 감소시킬 수 있는 반도체 소자의 퓨즈 오픈방법을 개시한다. 개시된 본 발명은, 퓨즈 오픈 공정 이전의 셀 오픈 공정, 콘택홀 형성 공정 및 비아홀 형성 공정시 퓨즈가 묻혀있는 절연막을 일정 두께만큼 제거한다. 그후, 퓨즈 오픈 공정을 실시한다.
이에따라, 퓨즈 오픈 공정시, 식각되어야 할 절연막의 두께가 감소되어, 식각 공정 시간이 감소된다. 따라서, 생산성이 크게 증대된다. 또한, 퓨즈 오픈 공정 이전, 절연막의 사전 식각은 셀 오픈 공정, 콘택홀 형성 공정 및 비아홀 형성 공정과 같은 선행 공정 중 어느 하나 이상과 동시에 실시되므로, 추가 공정이 요구되지 않는다.

Description

반도체 소자의 퓨즈 오픈방법{Method for opening fuses in semiconductor device}
본 발명은 반도체 소자의 퓨즈 오픈방법에 관한 것으로, 보다 구체적으로는 퓨즈 오픈을 위한 식각 공정시, 퓨즈 상부의 절연막의 식각량을 줄일 수 있는 반도체 소자의 퓨즈 오픈방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있다. 한편, 디램의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시터가 차지하는 면적의 감소에도 불구하고 캐패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다. 이러한 노력의 일환으로, 캐패시터의 스토리지 노드 전극은 그 유효 면적을 증가시키기 위하여 1㎛ 이상의 높이를 갖도록 콘케이브형(concave type) 또는 실린더형(cylinder type)으로 형성하고 있다. 아울러, 셀 구조적인 면에서는, 보다 큰 캐패시터를 확보하기 위하여, CUB(capacitor over bit line) 구조에서 COB(capacitor on bit line) 형태로 바뀌고 있다. 이때, CUB 구조는 비교적 높은 높이를 갖는 캐패시터가 셀 영역의 비트 라인 상부에 형성되므로, 캐패시터가 형성되는 셀 영역과, 주변 회로 소자들이 형성되는 주변 영역과 사이에 심각한 단차가 발생된다.
이와같이 캐패시터의 높이가 증대되면, 캐패시터가 형성되는 셀 영역과, 그렇지 않은 변 영역의 단차가 매우 커지게 되어, 후속의 금속 배선을 형성하는데 많은 어려움이 있다.
이에 종래에는 층간 절연막(이하, 평탄화 절연막)을 매우 두껍게 형성한다음, 전면을 화학적 기계적으로 평탄화시키는 기술이 제안되었는데, 이에 대하여 도1a 내지 도 1c를 참조하여 설명하도록 한다.
먼저, 도 1a를 참조하여, 셀 영역과 주변 영역이 한정되고, 액티브 영역을 한정하기 위하여 소자 분리막(11)이 형성된 반도체 기판(10)이 제공된다. 반도체 기판(10) 상부에 게이트 전극(12), 소오스 및 드레인 영역(14a,14b)으로 구성된 모스 트랜지스터(15)를 형성한다. 이때, 셀 영역에서의 모스 트랜지스터(15)는 조밀하게 배치되고, 주변 영역에서의 모스 트랜지스터에는 드물게 배치된다. 셀 영역의 게이트 전극(12) 사이의 공간에, 소오스 및 드레인 영역(14a,14b)과 콘택되도록 자기 정렬 콘택(self align contact: 이하 SAC) 패드(16)를 공지의 방식으로 형성한다.
이러한 반도체 기판(10) 결과물 상부에 제 1 층간 절연막(18)을 형성하고, 제 1 층간 절연막(18) 상부에, 하부의 모스 트랜지스터의 소정 부분과 콘택되도록 비트 라인(도시되지 않음)을 형성한다. 주변 영역에서의 비트 라인은 국부 배선 및 퓨즈(20)의 역할을 한다.
비트 라인이 형성된 제 1 층간 절연막(18) 상부에 제 2 층간 절연막(22)을 증착한다. 다음, 셀 영역에 있는 모스 트랜지스터(15)의 소정 부분, 예를들어, 모스 트랜지스터의 소오스 영역(14a)과 콘택되는 SAC 패드(16)가 노출되도록, 제 1 및 제 2 층간 절연막(18,22)을 식각하여, 스토리지 노드 콘택홀을 형성한다. 이어서, 스토리지 노드 콘택홀이 충분히 매립되도록 콘택 패드(23)를 형성한다.
콘택 패드(23)와 콘택되도록 콘케이브 형태의 스토리지 노드 전극(24)을 공지의 방식으로 형성한다. 이때, 스토리지 노드 전극(24)은 대용량을 확보하기 위하여, 비교적 높게 형성된다. 스토리지 노드 전극(24) 표면에 유전체막(26)과, 유전체막(26) 표면에 플레이트 전극(28)을 순차적으로 형성하여, 스토리지 노드 캐패시터(30)가 완성된다. 이때, 스토리지 노드 캐패시터(30)가 셀 영역에만 형성되므로, 셀 영역과 주변 영역 사이에는 스토리지 노드 캐패시터(30)의 높이 만큼의 단차(x1)가 존재한다. 아울러, 스토리지 노드 캐패시터(30)의 스토리지 노드 전극(24)은 셀 영역에만 형성되고, 플레이트 전극(28)은 주변 영역까지 연장될 수 있다.
스토리지 노드 캐패시터로 인한 단차(x1)를 제거하기 위하여, 스토리지 캐패시터(30)가 형성된 반도체 기판(10) 결과물 상부에 평탄화 절연막(32)을 증착한다. 평탄화 절연막(32)은 단차(x1)가 충분히 매립될 정도의 매우 두꺼운 두께로 증착한다. 이때, 평탄화 절연막(32)이 비록 평탄화 특성을 갖는다 하여도, 스토리지 노드 캐패시터로 인한 단차(x1)가 매우 크므로, 여전히 단차가 존재한다.
다음, 도 1b에 도시된 바와 같이, 셀 영역의 평탄화 절연막(32)이 주변 영역의 평탄화 절연막(32)과 동일한 표면에 위치할 수 있도록, 셀 영역의 평탄화 절연막(32)을 식각한다. 이러한 공정을 셀 오픈 공정이라고 하며, 이 공정에 의하여, 셀 영역과 주변 영역의 경계 부분에는 소정 높이의 돌출부(decoboco:34)가 발생된다.
그후, 도 1c에서와 같이, 돌출부(34)를 제거하면서, 평탄화 절연막(32) 표면을 더욱 평탄화시키기 위하여, 평탄화 절연막(32)을 화학적 기계적 연마한다. 이에따라, 반도체 기판(10) 결과물은 평탄화된 표면을 갖게된다. 여기서, 미설명 부호32a는 표면이 평탄화된 평탄화 절연막을 나타낸다.
그리고 나서, 도면에는 도시되지 않았지만, 다층 금속 배선 공정을 수행한다다. 이어서, 패시베이션막(도시되지 않음)을 증착한다음, 패시베이션막(도시되지 않음), 금속 배선 사이의 절연막(이하, 금속간 절연막), 평탄화 절연막(32), 플레이트 전극(23) 및 제 2 층간 절연막(22)을 식각하여, 퓨즈(20)를 오픈시킨다. 여기서, 미설명 도면 부호 35는 퓨즈 오픈 영역을 나타낸다.
그러나, 상기한 종래 기술은 다음과 같은 문제점을 갖는다.
종래에는, 캐패시터 형성후, 캐패시터의 높이보다 더 두꺼운 평탄화 절연막(32)을 증착하여, 완전한 평탄화를 달성하였다. 하지만, 주변 영역 상부에는 셀 영역 상부에 비하여 매우 두꺼운 평탄화 절연막(32)이 존재하고, 그외에도 금속간 절연막 및 패시베이션막이 평탄화 절연막(32) 상부에 위치하므로, 퓨즈를 오픈시키기 위한 식각 공정시, 다량의 절연막을 식각하여야 한다.
이로 인하여, 식각 시간 증대되어, 반도체 소자의 생산성이 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 퓨즈 오픈시 절연막의 식각량을 감소시킬 수 있는 반도체 소자의 퓨즈 오픈방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 대용량의 스토리지 노드 캐패시터 형성후, 반도체 기판 결과물 표면의 평탄화를 달성함과 동시에, 퓨즈 오픈시 식각량을 감소시킬 수 있는 반도체 소자의 퓨즈 오픈방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 퓨즈 오픈방법을 설명하기 위한 각 공정별 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예 1에 따른 반도체 소자의 퓨즈 오픈방법을 설명하기 위한 각 공정별 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예 3에 따른 반도체 소자의 퓨즈 오픈방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 240 : 스토리지 캐패시터
250 : 평탄화 절연막 270, 285 : 제 1 퓨즈 예정 영역
317,332 : 제 2 퓨즈 예정 영역 240 : 패시베이션막
350 : 최종 퓨즈 오픈 영역
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 일실시예에 따른 반도체 소자의 퓨즈 오픈방법은, 먼저, 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 제공한다. 다음으로, 상기 반도체 기판 결과물 상부에 평탄화 절연막을 형성하고, 상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 소정 두께만큼 식각한다. 그리고나서, 상기 평탄화 절연막 표면을 평탄화한다음, 상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여, 콘택홀을 형성한다. 상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하고, 상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성한다음, 상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여, 비아홀을 형성한다. 이어서, 상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하고, 상기 반도체 기판 결과물 상부에 패시베이션막을 증착한후, 상기 패시베이션막, 금속간 절연막 및 평탄화 절연막의 소정 부분을 식각하여, 퓨즈를 오픈 시키는 단계를 포함한다. 이때, 상기 셀영역의 평탄화막을 식각하는 단계, 콘택홀을 형성하는 단계 및 비아홀을 형성하는 단계 중 적어도 하나의 단계와 동시에, 퓨즈 상부의 절연막을 선택된 두께만큼 식각한다.
여기서, 평탄화 절연막은 상기 주변 영역의 단차 부분이 충분히 매립될 수 있는 두께로 형성한다.
또한, 상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고, 상기 퓨즈는, 퓨즈 예정 영역내의 플레이트 전극이 노출되도록 패시베이션막, 금속간 절연막 및 평탄화 절연막을 식각하고, 플레이트 전극을 식각하여, 오픈시킨다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 오픈방법은 다음과 같다. 먼저, 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판 상부에 평탄화 절연막을 형성한다. 그후, 상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 식각하고, 이와 동시에, 상기 주변 영역의 퓨즈 상부의 평탄화 절연막을 소정 두께만큼 식각하여, 퓨즈 예정 영역을 한정한다. 다음, 상기 평탄화 절연막 표면을 평탄화하고, 상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여, 콘택홀을 형성한다. 이어서, 상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하고, 상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성한다음, 상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여, 비아홀을 형성한다. 다음, 상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하고, 상기 반도체 기판 결과물 상부에 패시베이션막을 증착한다. 그후, 상기 퓨즈 예정 영역내의 패시베이션막, 금속간 절연막 및 평탄화 절연막의 소정 부분을 식각하여, 퓨즈를 오픈시킨다.
여기서, 상기 퓨즈 예정 영역의 선폭은 정하여진 최종 퓨즈 오픈 영역의 선폭 보다는 크게 형성하는 것이 바람직하다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 소자의 퓨즈 오픈방법은 다음과 같다. 먼저,도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 상부에 평탄화 절연막을 형성한다. 다음, 상 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 식각하고, 이와 동시에, 상기 주변 영역의 퓨즈 상부의 평탄화 절연막을 소정 두께만큼 식각하여, 제 1 퓨즈 예정 영역을 한정한다. 이어서, 상기 평탄화 절연막 표면을 평탄화하고, 상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여, 콘택홀을 형성한다. 그후에, 상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하고, 상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성한다. 상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여 비아홀을 형성하고, 이와 동시에 상기 제 1 퓨즈 예정 영역내의 금속간 절연막 및 평탄화 절연막을 소정 두께만큼 식각하여 제 2 퓨즈 예정 영역을 한정한다. 상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성한다. 이어서, 상기 반도체 기판 결과물 상부에 패시베이션막을 증착하고, 상기 제 1 및 제 2 퓨즈 예정 영역내의 패시베이션막 및 평탄화 절연막의 소정 부분을 식각하여, 퓨즈를 오픈킨다.
이때, 상기 제 2 퓨즈 예정 영역의 폭은 상기 제 1 퓨즈 영역의 폭보다는 작고, 정하여진 최종 퓨즈 오픈 영역의 폭보다는 큰 것이 바람직하다.
또한, 상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고, 상기 제 2 퓨즈 예정 영역을 한정하기 위한 식각 공정시, 상기 플레이트 전극 상부에 평탄화 절연막이 소정 두께 정도 잔류하도록 식각하는 것이 바람직하다.
여기서, 제 1 및 제 2 금속 배선은 다음과 같은 방법으로 형성될 수 있다. 먼저, 상기 콘택홀 또는 비아홀내에 금속막이 충분히 충진되도록 금속막을 증착하고, 상기 금속막을 에치백하여 콘택 플러그를 형성하고, 상기 콘택 플러그와 콘택되도록 배선을 형성한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈 오픈방법은 다음과 같다. 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 상부에 상기 반도체 기판 결과물 상부에 평탄화 절연막을 형성한다. 상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 식각한다음, 상기 평탄화 절연막 표면을 평탄화한다. 이어서, 상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여 콘택홀을 형성하고, 이와 동시에, 상기 주변 영역의 퓨즈 상부의 평탄화 절연막을 소정 두께만큼 식각하여 제 1 퓨즈 예정 영역을 한정한다. 그후에, 상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하고, 상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성한다. 다음, 상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여, 비아홀을 형성하고, 이와 동시에 상기 제 1 퓨즈 예정 영역내의 금속간 절연막을 식각하여, 제 2 퓨즈 예정 영역을 한정한다. 그후, 상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하고, 상기 반도체 기판 결과물 상부에 패시베이션막을 증착한다음, 상기 제 1 및 제 2 퓨즈 예정 영역내의 패시베이션막을 소정 부분 식각하여, 퓨즈를 오픈시킨다.
여기서, 상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고, 상기 제 1 퓨즈 예정 영역은 상기 플레이트 전극이 노출되도록 식각한다. 또한, 상기 플레이트 전극은 정하여진 두께보다 더 두껍게 형성하는 것이 바람직하다.
아울러, 상기 제 1 퓨즈 예정 영역은 정하여진 최종 퓨즈 오픈 영역의 폭보다는 넓고, 상기 제 2 퓨즈 예정 영역의 폭은 상기 제 1 퓨즈 예정 영역보다는 작고, 정하여진 최종 퓨즈 오픈 영역의 폭보다는 크다.
상기 제 1 금속 배선을 형성하는 단계는, 상기 콘택홀내에 금속막이 충분히 충진되도록 금속막을 증착하고, 상기 금속막을 에치백하여 콘택 플러그를 형성한다. 이어서, 상기 콘택 플러그와 콘택되도록 배선을 형성한다. 이때, 콘택 플러그 에치백시, 제 1 퓨즈 오픈 영역의 측벽 및 저부에 금속막이 잔류하지 않도록, RF 파워를 낮게 인가한 상태에서 에치백 공정을 실시하거나, 다운 스팀(down steam) 방식으로 에치백을 실시한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 2a 내지 도 2f는 본 발명의 실시예 1에 따른 반도체 소자의 퓨즈 오픈방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(100) 상의 소정 부분에 소자분리막(110)을 형성하여, 액티브 영역이 한정된다. 여기서, 반도체 기판(100)은 셀 영역과 주변 영역으로 구분되어 있으며, 소자 분리막(110)은 예를들어, STI(shallow trench isolation) 방식으로 형성된다. 그 다음, 반도체 기판(100) 상부에 게이트 절연막(121), 도전층(123) 및 하드 마스크막(125)을 순차적으로 형성한다음, 소정 부분 패터닝하여, 게이트 전극용 구조물을 형성한다. 이어서, 게이트 전극 구조물의 양측벽에 절연 스페이서(127)를 형성하여, 게이트 전극(120)을 형성한다. 그 후에, 게이트 전극(120) 양옆의 반도체 기판(100)에 기판과 반대 타입의 불순물을 이온 주입하여, 소오스, 드레인 영역(130a,130b)을 형성한다. 이렇게 하여, 반도체 기판(100)에 모스 트랜지스터(140)가 형성된다. 이때, 셀 영역에서의 모스 트랜지스터(15)는 조밀하게 배치되고, 주변 영역에서의 모스 트랜지스터에는 드물게 배치된다. 이어서, 셀 영역의 게이트 전극(12) 사이의 공간에 공지의 방식에 의하여, SAC 패드(150)를 형성한다. SAC 패드(150)는 셀 영역의 소오스, 드레인 영역(130a,130b) 상부에 각각 형성되고, 게이트 전극(120) 즉, 게이트 전극(120)을 구성하는 도전층(123)과는 하드 마스크막(125) 및 스페이서(127)에 의하여 절연된다. 아울러, SAC 패드(150)는 게이트 전극(120) 사이의 공간이 충분히 협소한 셀 영역에서만 형성된다.
모스 트랜지스터(140) 및 SAC 패드(150)가 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(160)을 형성한다. 제 1 층간 절연막(160) 상부에, 하부의 모스 트랜지스터(140)의 소정 부분과 콘택되도록 비트 라인(도시되지 않음)을 형성한다. 바람직하게는, 셀 영역의 비트 라인(도시되지 않음)은 모스 트랜지스터의 드레인전극과 콘택되는 SAC 패드(130b)와 콘택되도록 제 1 층간 절연막(160)을 관통하여 형성되며, 메모리 소자의 데이터를 전달하는 역할을 한다. 한편, 주변 영역의 비트 라인은 주변 영역에 형성되는 모스 트랜지스터(140)의 소오스, 드레인 영역(130a,130b) 혹은 게이트 전극(120)과 콘택되어 질 수 있으며, 국부 배선 혹은 퓨즈로서 역할을 한다. 본 도면에서 주변 영역에 표시된 비트 라인은 퓨즈(170)를 나타낸다.
비트 라인 및 퓨즈(170)가 형성된 제 1 층간 절연막(160) 상부에 제 2 층간 절연막(180)을 증착한다. 셀 영역에 있는 모스 트랜지스터(140)의 소정 부분, 예를들어, 모스 트랜지스터의 소오스 영역(130a)과 콘택되는 SAC 패드(150)가 노출되도록, 제 1 및 제 2 층간 절연막(160,180)을 식각하여, 스토리지 노드 콘택홀(190)을 형성한다. 이어서, 스토리지 노드 콘택홀이 충분히 매립되도록 콘택 패드(200)를 형성한다.
콘택 패드(200)와 콘택되도록 콘케이브 형태의 스토리지 노드 전극(210)을 형성한다. 스토리지 노드 전극(210)은 예를들어, 25PF 이상의 대용량을 확보하기 위하여, 최소 1㎛ 이상의 높이로 형성되어야 한다. 그후, 스토리지 노드 전극(210) 표면에 유전체막(220)과, 유전체막(220) 표면에 플레이트 전극(230)을 순차적으로 형성하여, 스토리지 노드 캐패시터(240)를 완성한다. 이때, 스토리지 노드 캐패시터(240)는 셀 영역에만 형성되므로, 셀 영역과 주변 영역 사이에는 스토리지 노드 캐패시터(240)의 높이 만큼의 단차(x2)가 존재한다.
이러한 단차(x2)를 제거하기 위하여, 스토리지 캐패시터(240)가 형성된 반도체 기판(100) 결과물 상부에 평탄화 절연막(250)을 증착한다. 평탄화 절연막(250)은 단차(x2)가 충분히 매립될 정도의 매우 두꺼운 두께 예를들어, 1.5 내지 4.5㎛ 두께로 증착되고, 이러한 평탄화 절연막(250) 물질로는 예를들어 PETEOS(plasma enhanced tetraethylorthosilicate)가 이용될 수 있다. 평탄화 절연막(250)이 비록 평탄화 특성을 갖는다 하여도, 스토리지 노드 캐패시터(240)로 인한 단차(x1)가 매우 크므로, 여전히 단차가 존재한다.
다음, 상대적으로 단차가 높은 셀 영역 및 퓨즈가 묻혀있는 영역이 노출되도록 공지의 포토리소그라피 공정에 의하여 포토레지스트 패턴(260)을 형성한다.
이때, 셀 영역의 오픈 공정은 종래와 동일하며, 이 셀 오픈 공정과 동시에 퓨즈 영역(255)이 오픈되도록 포토레지스트 패턴(260)을 형성한다. 또한, 포토레지스트 패턴(260)에 의하여 노출되는 퓨즈가 묻혀진 주변 영역의 폭(W2)은 정하여진 최종 퓨즈 오픈 영역(255)의 폭(W1)보다 더 크다.
그후, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(260)에 의하여 셀 영역의 평탄화 절연막(250)이 소정 두께만큼 식각하여, 셀 영역을 오픈시킨다. 더불어, 퓨즈가 묻혀있는 주변 영역의 평탄화 절연막(250)도 셀 영역의 평탄화 절연막(250)이 식각되는 만큼, 예를들어, 1.5 내지 3㎛ 정도 식각하여, 퓨즈 예정 영역(270)을 한정한다. 이때, 퓨즈 예정 영역(270)의 폭은 상기 포토레지스트 패턴(260)에 의하여 노출되는 주변 영역의 폭(W2)과 같으며, 최종 퓨즈 오픈 영역(255, 도 2a 참조)보다는 넓은 폭을 가질 수 있다. 그후, 포토레지스트 패턴(260)을 공지의 방식으로제거한다. 이와같은 셀 오픈 공정으로, 셀 영역의 평탄화 절연막(250)의 표면은 주변 영역의 평탄화 절연막(250)의 표면과 거의 일치한다. 한편, 퓨즈가 묻혀있는 퓨즈 예정 영역(270)의 하부 표면은 셀 영역의 평탄화 절연막(25)의 표면 보다 더 낮다. 여기서, 미설명 도면 부호 257은 셀 오픈 공정으로 발생되는 셀 영역과 주변 영역의 경계에 형성되는 돌출부이다.
다음, 도 2c를 참조하여, 화학적 기계적 평탄화 방식을 이용하여, 상기 돌출부(257)를 제거한다. 이에따라, 평탄화 절연막(250)의 표면은 더욱 균일해진다. 그후, 평탄화 절연막(250) 하부의 도전층, 예를들어, 비트 라인, 스토리지 캐패시터 혹은 그 밖의 도전 영역이 노출되도록 평탄화 절연막(250)을 소정 부분 식각하여 콘택홀(280)을 형성한다. 본 도면에서의 콘택홀(280)은 예를들어 스토리지 캐패시터의 플레이트 전극(230)의 소정 부분이 노출된다.
그리고나서, 도 2d에서와 같이, 콘택홀(280)이 충분히 매립되도록 플러그용 도전층, 예를들어, 텅스텐 금속막을 전체 구조물 상부에 증착한다. 다음, 플러그용 도전층을 비등방성 에치백(etchback)하여, 콘택홀(280)내에 제 1 콘택 플러그(290)를 형성한다. 이 과정에서, 퓨즈 예정 영역(270)의 양측벽에 플러그용 도전층이 스페이서의 형태로 잔류할 수 있으며, 이를 제 1 잔류층(292)이라 한다. 다음, 콘택 플러그(290)와 콘택되도록 제 1 금속 배선(300)을 공지의 방식으로 형성한다. 이때도 역시, 제 1 금속 배선(300)을 구성하는 물질이 퓨즈 예정 영역(270)의 측벽에 잔류할 수 있으며, 이를 제 2 잔류층(302)이라 칭한다. 그 다음, 제 1 금속 배선(300)이 형성된 반도체 기판(100) 결과물 상부에 금속간 절연막(intermetal oxide layer:310)을 증착한다. 여기서, 금속간 절연막(310)은 예를들어, PE-TEOS막과, SOG막과 같은 평탄화막 및 P(plasma)-TEOS막의 적층막일 수 있다. 이때, 금속간 절연막(310)의 증착에 의하여, 퓨즈 예정 영역(270)내의 절연막의 두께, 즉, 퓨즈(170) 상부에 위치하는 절연막의 두께가 증대될 수 있지만, 이 금속간 절연막(310)은 후속의 비아홀 형성시, 일부 제거될 것이다.
도 2e에 도시된 바와 같이, 제 1 금속 배선(300)이 오픈되도록 금속간 절연막(310)을 소정 부분 식각하여, 비아홀(315)을 형성한다. 이때, 비아홀(315)의 사이즈가 미세하므로, 비아홀 형성시 과도 식각을 실시하고 있는데, 이 과정에 퓨즈 예정 영역(270)의 금속간 절연막(310)이 일부 제거된다. 그후, 공지의 방식으로 비아홀(315)내에 제 2 콘택 플러그(320)를 형성한다음, 제 2 콘택 플러그(320)와 콘택되도록 제 2 금속 배선(330)을 형성한다. 그후에, 결과물 상부에 패시베이션막(340)을 증착한다. 이때, 패시베이션막(340)은 HDP(high density plasma) 산화막과 플라즈마 실리콘 질화막(P-SiN)의 적층막일 수 있으며, HDP 산화막은 예를들어, 0.5 내지 1.5㎛, 플라즈마 실리콘 질화막은 0.4 내지 0.8㎛ 두께로 증착될 수 있다.
그후, 도 2f에 도시된 바와 같이, 퓨즈 예정 영역(270) 내의 패시베이션막(340), 금속간 절연막(310) 및 평탄화 절연막(250)을 플레이트 전극(230)의 소정 부분이 노출될 때까지 식각한다. 이때, 플레이트 전극(230)이 에치 스톱퍼(etch stopper)로 작용한다. 그후, 플레이트 전극(230)을 식각하고, 그 하부의 제 2 층간 절연막(180)을 식각하여, 퓨즈(170)를 오픈시킨다. 여기서, 미설명 도면 부호 350은 최종 퓨즈 오픈 영역을 나타낸다.
상기 셀 오픈 공정시, 퓨즈 오픈 영역의 절연막이 일부 제거된다. 이에따라, 퓨즈 오픈을 위한 식각 공정시, 식각되어질 총두께는 종래에 비하여 상당히 감소된다. 일예로, 종래와 같이, 퓨즈 영역을 미리 식각하지 않았을 경우에는, 퓨즈 오픈 공정시 식각되어야 할 절연막의 총 두께는 약 4㎛정도에 이르렀다. 하지만, 본 실시예와 같이, 셀 오픈 공정과 동시에 퓨즈 예정 영역의 절연막을 미리 식각하게 되면, 퓨즈 오픈 공정시 식각되어야 할 절연막의 총 두께는 약 2.6㎛ 정도로, 매우 감소하였다.
이와같이, 퓨즈 오픈 공정시, 식각되어야할 절연막의 총 두께가 감소함에 따라, 퓨즈 오픈 공정을 단시간에 진행할 수 있어, 생산성을 증대시킬 수 있다.
아울러, 본 실시예에서는 퓨즈 예정 영역(270) 양측벽에 금속으로 된 제 1 및 제 2 잔류층(292,302)이 남아있을 수 있지만, 이들은 전기적으로 플로팅 된 상태이면서, 평탄화 절연막(250)과 금속간 절연막(310)에 의하여 감싸져 있으므로, 전기적으로 문제가 되지 않는다.
(실시예 2)
첨부한 도면 도 3a 내지 도 3c는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다. 또한, 본 실시예는 상술한 실시예 1의 도 2d까지의 공정은 동일하며, 그 이후의 공정에 대하여만 설명하도록 한다. 아울러, 상술한 실시예 1과 동일한 부분에 대하여는 동일한 도면 부호를 부여하도록 한다.
도 3a를 참조하여, 금속간 절연막(310) 상부에 상기 제 1 금속 배선(300)의 소정 부분이 노출될 수 있도록 비아홀용 포토레지스트 패턴(312)을 형성한다. 비아홀 예정 영역을 오픈시킴과 동시에, 퓨즈 예정 영역(270)의 소정 부분이 노출되도록 비아홀용 포토레지스트 패턴(312)을 배치시킨다. 본 실시예에서는 상기 퓨즈 예정 영역(270)은 제 1 퓨즈 예정 영역이라 칭하기로 한다. 바람직하게는, 제 1퓨즈 예정 영역(270)을 오픈시키는 비아홀용 포토레지스트 패턴(312)간의 간격(W3)은 제 1 퓨즈 예정 영역(270)의 폭(W2, 도 2a 참조)보다는 작고, 정하여진 퓨즈 영역의 폭(W1)보다는 크다.
다음, 도 3b에 도시된 바와 같이, 비아홀용 포토레지스트 패턴(312)에 의하여 금속간 절연막(310)을 식각하여, 비아홀(315)을 형성한다. 동시에, 주변 영역에는 비아홀 포토레지스트 패턴(312)을 마스크로 하여 금속간 절연막(310) 및 평탄화 절연막(250)의 일정 두께를 식각하여, 제 2 퓨즈 예정 영역(332)을 형성한다. 이때, 주변 영역에 위치하면서 에치 스톱퍼로 작용하는 플레이트 전극(230) 상부에는 약 2000 내지 3000Å 두께의 절연막(평탄화 절연막:250)이 잔류할 수 있다.
도 3c에 도시된 바와 같이, 비아홀(315)내에 콘택 플러그(320)를 공지의 방식으로 형성한다. 콘택 플러그(320)와 콘택되도록, 금속간 절연막(310) 상부에 제 2 금속 배선(330)을 형성한다. 제 2 금속 배선(330)이 형성된 반도체 기판(100) 결과물 상부에 상술한 실시예 1과 같이 패시베이션막(340)을 증착한다. 다음, 제 1 및 제 2 퓨즈 예정 영역(270,3327)내의 패시베이션막(340) 및 평탄화 절연막(250)을, 주변 영역에 있는 플레이트 전극(230)의 소정 부분이 노출될 때까지 식각한다. 그후, 노출된 주변 영역상의 플레이트 전극(230)을 식각하고, 그 하부의 제 2 층간 절연막(180)을 식각하여, 퓨즈(170)를 오픈시킨다. 여기서, 도면 부호 350은 최종퓨즈 오픈 영역을 나타낸다.
본 실시예에 의하면, 셀 오픈과 동시에 퓨즈 상부의 절연막을 1차적으로 제거하고, 비아홀 형성 공정과 동시에 퓨즈 상부에 존재하는 절연막을 추가로 제거한다. 이에따라, 퓨즈 오픈 공정시 식각되어질 절연막의 두께 및 양이 상당량 감소된다.
(실시예 3)
첨부한 도면 도 4a 내지 도 4d는 본 발명의 실시예 3에 따른 반도체 소자의 퓨즈 오픈방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예는 상술한 실시예 1과 스토리지 노드 캐패시터의 유전체막(220)을 형성하는 공정까지는 동일하며, 그 이후의 공정에 대하여는 첨부된 도면에 의하여 자세히 설명할 것이다. 아울러, 본 실시예 역시 상술한 실시예 1과 동일한 부분에 대하여는 동일한 부호를 부여할 것이다.
도 4a를 참조하여, 유전체막(220) 상부에 플레이트 전극(230a)을 증착한다. 이때, 플레이트 전극(230a)은 이후 과도 식각으로 인한 손상을 고려하여, 상술한 실시예 1 및 2의 그것보다 소정 두께만큼 더 두껍게 형성함이 바람직하다. 그후, 평탄화 절연막(250, 도 2a 참조)을 스토리지 노드 캐패시터의 높이로 발생된 단차 영역을 충분히 매립할 만큼 두껍게 증착한다.
상대적으로 단차가 높은 셀 영역의 평탄화 절연막을 식각하기 위하여, 공지의 포토리소그라피 공정에 의하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이때, 본 실시예에서는 상술한 실시예 1과 같이 퓨즈 영역을 셀 오픈 단계에서 미리 식각하지 않는다. 다음, 포토레지스트 패턴에 의하여, 셀 영역의 평탄화 절연막(250)을 소정 두께만큼 식각한다. 그후, 포토레지스트 패턴을 제거한다. 이에따라, 셀 오픈 공정이 진행된 후, 셀 영역의 평탄화 절연막(250)의 표면은 주변 영역의 평탄화 절연막(250)의 표면과 거의 일치한다. 그리고나서, 화학적 기계적 평탄화 방식을 이용하여, 상기 돌출부(257)를 제거한다.
도 4b에 도시된 바와 같이, 평탄화 절연막(250) 하부의 도전층, 예를들어, 비트 라인, 스토리지 캐패시터 혹은 그 밖의 도전 영역이 노출되도록 평탄화 절연막(250)을 소정부분 식각하여 콘택홀(280)을 형성한다. 이때, 콘택홀(280) 형성과 동시에, 퓨즈(170)가 묻혀 있는 영역의 평탄화 절연막(250)을 식각하여, 제 1 퓨즈 예정 영역(285)을 형성한다. 이때, 제 1 퓨즈 예정 영역(285)은 최종 퓨즈 오픈 영역의 폭보다는 넓은 폭으로 형성된다. 제 1 퓨즈 예정 영역(285)은 콘택홀(280)과 동시에 진행되므로, 플레이트 전극(230a)이 노출된다. 이때, 콘택홀(280) 및 퓨즈 예정 영역(285) 식각시 플레이트 전극(230a)이 일부 유실될 수 있으므로, 이를 감안하여, 플레이트 전극(230a)의 두께를 실시예 1 및 2 보다 두껍게 형성하는 것이다. 콘택홀(280)이 매립되도록 제 1 콘택 플러그(290)를 형성한다음, 콘택 플러그(290)와 콘택되도록 평탄화 절연막(250)상부에 제 1 금속 배선(300)을 형성한다. 상기 제 1 콘택 플러그(290) 형성 공정시, 제 1 퓨즈 오픈 영역(285)의 측벽 및 저부에 금속막이 잔류하지 않도록, RF 파워를 낮게 인가한 상태에서 에치백 공정을 실시하거나, 다운 스팀(down steam) 방식으로 에치백을 실시함이 바람직하다.
도 4c를 참조하여, 제 1 금속 배선(300)이 형성된 반도체 기판(100) 결과물상부에 금속간 절연막(310)을 형성한다. 다음, 제 1 금속 배선(300)의 소정 부분이 노출되도록 금속간 절연막(310)을 식각하여, 비아홀을 형성한다. 이와 동시에, 제 1 퓨즈 예정 영역(285)내의 금속간 절연막(310)을 식각하여, 제 2 퓨즈 예정 영역(317)을 한정한다. 그후에, 반도체 기판 결과물 상부에 패시베이션막(340)을 증착한다. 이때, 제 2 퓨즈 예정 영역(317)의 폭은 제 1 퓨즈 예정 영역(285)의 폭보다 작지만, 최종 퓨즈 오픈 영역의 폭보다는 클 수 있다.
다음으로, 도 4d에 도시된 바와 같이, 제 1 및 제 2 퓨즈 예정 영역(285,317)내의 패시베이션막(340)을, 주변 영역에 있는 플레이트 전극(230)의 소정 부분이 노출될 때까지 식각한다. 그후, 노출된 주변 영역상의 플레이트 전극(230)을 식각하고, 그 하부의 제 2 층간 절연막(180)을 식각하여, 퓨즈(170)를 오픈시킨다. 여기서, 도면 부호 350은 최종 퓨즈 오픈 영역을 나타낸다.
본 실시예에 의하면, 콘택홀 형성과 동시에 퓨즈 상부의 절연막을 1차적으로 제거하고, 비아홀 형성 공정과 동시에 퓨즈 상부에 존재하는 절연막을 추가로 제거한다. 이에따라, 퓨즈 오픈 공정시 식각되어질 절연막의 두께 및 양이 상당량 감소된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 퓨즈 오픈 공정 이전의 셀 오픈 공정, 콘택홀 형성 공정 및 비아홀 형성 공정시 퓨즈가 묻혀있는 절연막을 일정 두께만큼 제거한다. 그후, 퓨즈 오픈 공정을 실시한다.
이에따라, 퓨즈 오픈 공정시, 식각되어야 할 절연막의 두께가 감소되어, 식각 공정 시간이 감소된다. 따라서, 생산성이 크게 증대된다.
또한, 퓨즈 오픈 공정 이전, 절연막의 사전 식각은 셀 오픈 공정, 콘택홀 형성 공정 및 비아홀 형성 공정과 같은 선행 공정 중 어느 하나 이상과 동시에 실시되므로, 추가 공정이 요구되지 않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (26)

  1. 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 결과물 상부에 평탄화 절연막을 형성하는 단계;
    상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 소정 두께만큼 식각하는 단계;
    상기 평탄화 절연막 표면을 평탄화하는 단계;
    상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성하는 단계;
    상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여, 비아홀을 형성하는 단계;
    상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 패시베이션막을 증착하는 단계; 및
    상기 패시베이션막, 금속간 절연막 및 평탄화 절연막의 소정 부분을 식각하여, 퓨즈를 오픈 시키는 단계를 포함하고,
    상기 셀 영역의 평탄화막을 식각하는 단계, 콘택홀을 형성하는 단계 및 비아홀을 형성하는 단계 중 적어도 하나의 단계와 동시에, 퓨즈 상부의 절연막을 선택된 두께만큼 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  2. 제 1 항에 있어서, 상기 평탄화 절연막은 상기 주변 영역의 단차 부분이 충분히 매립될 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속 배선을 형성하는 단계는,
    상기 콘택홀 또는 비아홀내에 금속막이 충분히 충진되도록 금속막을 증착하는 단계;
    상기 금속막을 에치백하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 콘택되도록 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  4. 제 1 항에 있어서,
    상기 패시베이션막은 HDP(high density plasma) 산화막과 플라즈마 실리콘 질화막(P-SiN)의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈 방법.
  5. 제 4 항에 있어서,
    상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고,
    상기 퓨즈를 오픈시키는 단계는,
    상기 퓨즈 예정 영역내의 플레이트 전극이 노출되도록 패시베이션막, 금속간 절연막 및 평탄화 절연막을 식각하는 단계; 및
    상기 플레이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  6. 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 결과물 상부에 평탄화 절연막을 형성하는 단계;
    상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 식각하고, 이와 동시에, 상기 주변 영역의 퓨즈 상부의 평탄화 절연막을 소정 두께만큼 식각하여, 퓨즈 예정 영역을 한정하는 단계;
    상기 평탄화 절연막 표면을 평탄화하는 단계;
    상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성하는 단계;
    상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여, 비아홀을 형성하는 단계;
    상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 패시베이션막을 증착하는 단계; 및
    상기 퓨즈 예정 영역내의 패시베이션막, 금속간 절연막 및 평탄화 절연막의 소정 부분을 식각하여, 퓨즈를 오픈시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  7. 제 6 항에 있어서, 상기 평탄화 절연막은 상기 주변 영역의 단차 부분이 충분히 매립될 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  8. 제 6 항에 있어서,
    상기 퓨즈 예정 영역의 선폭은 정하여진 최종 퓨즈 오픈 영역의 선폭보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 금속 배선을 형성하는 단계는,
    상기 콘택홀 또는 비아홀내에 금속막이 충분히 충진되도록 금속막을 증착하는 단계;
    상기 금속막을 에치백하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 콘택되도록 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  10. 제 6 항에 있어서,
    상기 패시베이션막은 HDP(high density plasma) 산화막과 플라즈마 실리콘 질화막(P-SiN)의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈 방법.
  11. 제 10 항에 있어서,
    상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고,
    상기 퓨즈를 오픈시키는 단계는,
    상기 퓨즈 예정 영역내의 플레이트 전극이 노출되도록 패시베이션막, 금속간 절연막 및 평탄화 절연막을 식각하는 단계; 및
    상기 플레이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  12. 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 결과물 상부에 평탄화 절연막을 형성하는 단계;
    상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 식각하고, 이와 동시에, 상기 주변 영역의 퓨즈 상부의 평탄화 절연막을 소정 두께만큼 식각하여, 제 1 퓨즈 예정 영역을 한정하는 단계;
    상기 평탄화 절연막 표면을 평탄화하는 단계;
    상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성하는 단계;
    상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여 비아홀을 형성하고, 이와 동시에 상기 제 1 퓨즈 예정 영역내의 금속간 절연막 및 평탄화 절연막을 소정 두께만큼 식각하여 제 2 퓨즈 예정 영역을 한정하는 단계;
    상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 패시베이션막을 증착하는 단계; 및
    상기 제 1 및 제 2 퓨즈 예정 영역내의 패시베이션막 및 평탄화 절연막의 소정 부분을 식각하여, 퓨즈를 오픈시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  13. 제 6 항에 있어서,
    상기 제 2 퓨즈 예정 영역의 폭은 상기 제 1 퓨즈 영역의 폭보다는 작고, 정하여진 최종 퓨즈 오픈 영역의 폭보다는 큰 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 금속 배선을 형성하는 단계는,
    상기 콘택홀 또는 비아홀내에 금속막이 충분히 충진되도록 금속막을 증착하는 단계;
    상기 금속막을 에치백하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 콘택되도록 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  15. 제 12 항에 있어서,
    상기 패시베이션막은 HDP(high density plasma) 산화막과 플라즈마 실리콘 질화막(P-SiN)의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈 방법.
  16. 제 15 항에 있어서,
    상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고,
    상기 제 2 퓨즈 예정 영역을 한정하기 위한 식각 공정시, 상기 플레이트 전극 상부에 평탄화 절연막이 소정 두께 정도 잔류하도록 식각하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  17. 제 16 항에 있어서,
    상기 퓨즈를 오픈시키는 단계는,
    상기 퓨즈 예정 영역내의 플레이트 전극이 노출되도록 패시베이션막, 금속간 절연막 및 평탄화 절연막을 식각하는 단계; 및
    상기 플레이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  18. 도전 영역 및 스토리지 노드 캐패시터를 포함하며 상대적으로 높은 단차를 갖는 셀 영역과, 도전 영역 및 퓨즈를 포함하며 상대적으로 낮은 단차를 갖는 주변 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 결과물 상부에 평탄화 절연막을 형성하는 단계;
    상기 셀 영역에 해당하는 평탄화 절연막을 상기 주변 영역에 해당하는 평탄화 절연막의 표면과 일치하도록 셀 영역의 평탄화 절연막을 식각하는 단계;
    상기 평탄화 절연막 표면을 평탄화하는 단계;
    상기 반도체 기판의 선택된 도전 영역이 노출되도록 평탄화 절연막을 식각하여 콘택홀을 형성하고, 이와 동시에, 상기 주변 영역의 퓨즈 상부의 평탄화 절연막을 소정 두께만큼 식각하여 제 1 퓨즈 예정 영역을 한정하는 단계;
    상기 콘택홀에 의하여 노출된 도전 영역과 콘택되도록 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선이 형성된 반도체 기판 상부에 금속간 절연막을 형성하는 단계;
    상기 제 1 금속 배선의 선택된 영역이 노출되도록 금속간 절연막의 소정 부분을 식각하여, 비아홀을 형성하고, 이와 동시에 상기 제 1 퓨즈 예정 영역내의 금속간 절연막을 식각하여, 제 2 퓨즈 예정 영역을 한정하는 단계;
    상기 비아홀에 의하여 노출된 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 패시베이션막을 증착하는 단계; 및
    상기 제 1 및 제 2 퓨즈 예정 영역내의 패시베이션막을 소정 부분 식각하여, 퓨즈를 오픈시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  19. 제 18 항에 있어서,
    상기 스토리지 노드 캐패시터의 플레이트 전극은 상기 퓨즈가 형성된 주변 영역까지 연장되고,
    상기 제 1 퓨즈 예정 영역은 상기 플레이트 전극이 노출되도록 식각하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  20. 제 18 항에 있어서,
    상기 플레이트 전극은 정하여진 두께보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  21. 제 18 항에 있어서,
    상기 제 1 퓨즈 예정 영역은 정하여진 최종 퓨즈 오픈 영역의 폭보다는 넓은 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  22. 제 21 항에 있어서,
    상기 제 2 퓨즈 예정 영역의 폭은 상기 제 1 퓨즈 예정 영역보다는 작고, 정하여진 최종 퓨즈 오픈 영역의 폭보다는 큰 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  23. 제 18 항에 있어서,
    상기 제 1 금속 배선을 형성하는 단계는,
    상기 콘택홀내에 금속막이 충분히 충진되도록 금속막을 증착하는 단계와,
    상기 금속막을 에치백하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 콘택되도록 배선을 형성하는 단계를 포함하며,
    상기 콘택 플러그 에치백시, 제 1 퓨즈 오픈 영역의 측벽 및 저부에 금속막이 잔류하지 않도록, RF 파워를 낮게 인가한 상태에서 에치백 공정을 실시하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  24. 제 18 항에 있어서,
    상기 제 1 금속 배선을 형성하는 단계는,
    상기 콘택홀내에 금속막이 충분히 충진되도록 금속막을 증착하는 단계와,
    상기 금속막을 에치백하여 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 콘택되도록 배선을 형성하는 단계를 포함하며,
    상기 콘택 플러그 에치백시, 제 1 퓨즈 오픈 영역의 측벽 및 저부에 금속막이 잔류하지 않도록, 다운 스팀(down steam) 에치백을 실시하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
  25. 제 18 항에 있어서,
    상기 패시베이션막은 HDP(high density plasma) 산화막과 플라즈마 실리콘 질화막(P-SiN)의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈 방법.
  26. 제 25 항에 있어서,
    상기 퓨즈를 오픈시키는 단계는,
    상기 제 1 및 제 2 퓨즈 예정 영역내의 플레이트 전극이 노출되도록 패시베이션막, 금속간 절연막 및 평탄화 절연막을 식각하는 단계; 및
    상기 플레이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 오픈방법.
KR10-2002-0007695A 2002-02-09 2002-02-09 반도체 소자의 퓨즈 오픈방법 Expired - Fee Related KR100455378B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0007695A KR100455378B1 (ko) 2002-02-09 2002-02-09 반도체 소자의 퓨즈 오픈방법
US10/283,613 US6642135B2 (en) 2002-02-09 2002-10-29 Method for forming semiconductor memory device having a fuse

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0007695A KR100455378B1 (ko) 2002-02-09 2002-02-09 반도체 소자의 퓨즈 오픈방법

Publications (2)

Publication Number Publication Date
KR20030067945A KR20030067945A (ko) 2003-08-19
KR100455378B1 true KR100455378B1 (ko) 2004-11-06

Family

ID=27656432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0007695A Expired - Fee Related KR100455378B1 (ko) 2002-02-09 2002-02-09 반도체 소자의 퓨즈 오픈방법

Country Status (2)

Country Link
US (1) US6642135B2 (ko)
KR (1) KR100455378B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476694B1 (ko) * 2002-11-07 2005-03-17 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
US7098491B2 (en) * 2003-12-30 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Protection circuit located under fuse window
US20070069330A1 (en) * 2005-09-27 2007-03-29 Jui-Meng Jao Fuse structure for a semiconductor device
KR100866687B1 (ko) * 2006-11-27 2008-11-04 동부일렉트로닉스 주식회사 퓨즈를 갖는 반도체 소자의 제조 방법
JP5248170B2 (ja) * 2008-04-03 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置
US9094774B2 (en) 2012-05-14 2015-07-28 At&T Intellectual Property I, Lp Apparatus and methods for maintaining service continuity when transitioning between mobile network operators
US9148785B2 (en) 2012-05-16 2015-09-29 At&T Intellectual Property I, Lp Apparatus and methods for provisioning devices to utilize services of mobile network operators
US9473929B2 (en) 2012-06-19 2016-10-18 At&T Mobility Ii Llc Apparatus and methods for distributing credentials of mobile network operators
US8800015B2 (en) 2012-06-19 2014-08-05 At&T Mobility Ii, Llc Apparatus and methods for selecting services of mobile network operators
JP6636823B2 (ja) * 2016-02-25 2020-01-29 エイブリック株式会社 半導体装置およびヒューズ切断方法
US10134603B2 (en) 2016-09-22 2018-11-20 Infineon Technologies Ag Method of planarising a surface
US10074721B2 (en) * 2016-09-22 2018-09-11 Infineon Technologies Ag Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
JP6948892B2 (ja) * 2017-09-19 2021-10-13 キオクシア株式会社 半導体記憶装置
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002275A (ko) * 1998-06-18 2000-01-15 김영환 반도체 메모리 제조방법
JP2000156412A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置及びその製造方法
KR20010008596A (ko) * 1999-07-02 2001-02-05 김영환 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법
KR20010019873A (ko) * 1999-08-31 2001-03-15 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
KR20010048331A (ko) * 1999-11-26 2001-06-15 윤종용 반도체소자의 퓨즈부 형성방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100189963B1 (ko) * 1992-11-27 1999-06-01 윤종용 반도체 메모리장치 및 그 제조방법
KR0150252B1 (ko) * 1993-07-13 1998-10-01 모리시다 요이치 반도체 기억장치의 제조방법
JP2751909B2 (ja) * 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH11345880A (ja) * 1998-06-01 1999-12-14 Fujitsu Ltd 半導体装置及びその製造方法
US6524941B2 (en) * 1998-06-08 2003-02-25 International Business Machines Corporation Sub-minimum wiring structure
US6222244B1 (en) * 1998-06-08 2001-04-24 International Business Machines Corporation Electrically blowable fuse with reduced cross-sectional area
KR100335498B1 (ko) * 1999-12-22 2002-05-08 윤종용 반도체 소자의 퓨즈부 구조 및 그 형성방법
KR100359780B1 (ko) * 2000-11-22 2002-11-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6432760B1 (en) * 2000-12-28 2002-08-13 Infineon Technologies Ag Method and structure to reduce the damage associated with programming electrical fuses
US6518642B2 (en) * 2001-06-06 2003-02-11 Samsung Electronics Co., Ltd. Integrated circuit having a passive device integrally formed therein

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002275A (ko) * 1998-06-18 2000-01-15 김영환 반도체 메모리 제조방법
JP2000156412A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置及びその製造方法
KR20010008596A (ko) * 1999-07-02 2001-02-05 김영환 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법
KR20010019873A (ko) * 1999-08-31 2001-03-15 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
KR20010048331A (ko) * 1999-11-26 2001-06-15 윤종용 반도체소자의 퓨즈부 형성방법

Also Published As

Publication number Publication date
US6642135B2 (en) 2003-11-04
US20030153135A1 (en) 2003-08-14
KR20030067945A (ko) 2003-08-19

Similar Documents

Publication Publication Date Title
US6566241B2 (en) Method of forming metal contact in semiconductor device
KR100319560B1 (ko) 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
JP2001189438A (ja) 半導体記憶装置及びその製造方法
US8234782B2 (en) Methods of fabricating microelectronic devices
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100434505B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
US6710466B2 (en) Method of fabricating integrated circuit having self-aligned metal contact structure
KR100455378B1 (ko) 반도체 소자의 퓨즈 오픈방법
US6255224B1 (en) Method of forming contact for semiconductor device
KR100273987B1 (ko) 디램 장치 및 제조 방법
US6285053B1 (en) Capacitor for a semiconductor memory device
US6200849B1 (en) Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers
KR100499161B1 (ko) 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법
US7074725B2 (en) Method for forming a storage node of a capacitor
US7115497B2 (en) Method for forming storage node contact plug of DRAM (dynamic random access memory)
US6927126B2 (en) Method of manufacturing semiconductor device with interconnections and interconnection contacts and a device formed thereby
US7084057B2 (en) Bit line contact structure and fabrication method thereof
KR100604812B1 (ko) 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법
KR100266898B1 (ko) 디램 셀 캐패시터의 제조 방법
US6277717B1 (en) Fabrication method for a buried bit line
KR100546145B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100382545B1 (ko) 반도체 소자의 제조방법
KR19980068806A (ko) 메모리 소자의 자기 정렬 콘택 형성방법
KR20010021422A (ko) 반도체메모리장치 및 그 제조방법
KR20020075067A (ko) 플래쉬 메모리 소자의 콘택 및 비트라인 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020209

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040130

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040921

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20041022

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20041025

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20071001

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20081001

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee