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KR100654353B1 - 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법 - Google Patents

커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법 Download PDF

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KR100654353B1
KR100654353B1 KR1020050056461A KR20050056461A KR100654353B1 KR 100654353 B1 KR100654353 B1 KR 100654353B1 KR 1020050056461 A KR1020050056461 A KR 1020050056461A KR 20050056461 A KR20050056461 A KR 20050056461A KR 100654353 B1 KR100654353 B1 KR 100654353B1
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정승욱
문일영
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

커패시터를 구비하는 반도체 집적 회로 장치가 제공된다. 커패시터를 구비하는 반도체 집적 회로 장치는 복수의 스토리지 노드, 복수의 스토리지 노드 랜딩 패드로 각 스토리지 노드 랜딩 패드는 스토리지 노드의 하면 및 측벽 하부를 감싸는 복수의 스토리지 노드 랜딩 패드, 및 복수의 스토리지 노드 랜딩 패드 스페이스를 매립하고 스토리지 노드 랜딩 패드에 의해 감싸지지 않은 스토리지 노드의 하면 및 측벽 하부를 감싸는 지지 절연막을 포함한다. 커패시터를 구비하는 반도체 집적 회로 장치의 제조 방법 또한 제공된다.
커패시터, 스토리지 노드, 쓰러짐, 스토리지 노드 랜딩 패드

Description

커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조 방법 {Semiconductor integrated circuit device having capacitor and fabrication method thereof}
도 1a 및 도 1b는 본 발명의 실시예에 따른 커패시터를 포함하는 반도체 집적 회로 장치의 단면도와 평면도이다.
도 2a 내지 도 2c는 도 1a 및 도 1b에 도시되어 있는 커패시터의 구조가 단위 셀 사이즈가 6.6F2인 DRAM에 적용된 경우를 예시하는 단면도, 평면도 및 등가 회로도이다.
도 3 내지 도 7은 도 2a 내지 도 2c에 도시되어 있는 DRAM의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
100: 반도체 기판 132: 층간 절연막
135: 스토리지 노드 콘택 140: 스토리지 노드 랜딩 패드
150: 지지 절연막 170: 스토리지 노드
180: 유전체막 190: 플레이트 노드
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 특히 커패시터를 구비하는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치의 집적도가 증가하면서 그에 따라 커패시터가 형성되는 면적도 점차 좁아져 가고 있다. 반면 단위 소자 형성 공정이 100nm 이하급으로 낮아짐에도 불구하고 요구되는 리프레쉬 특성은 더욱더 고성능을 요구한다. 따라서, 요구되는 리프레쉬 특성을 만족시키기 위해서는 커패시턴스의 증대가 필수적이다. 커패시턴스 증대로 가장 현실적인 방법은 커패시터의 스토리지 노드의 높이를 높게하는 것이다. 그런데, 스토리지 노드의 높이가 높아질수록 스토리지 노드가 쓰러져서 결함이 발생할 확률이 현저히 증대한다.
따라서, 원하는 높이를 지니면서도 쓰러지는 결함이 발생하지 않는 새로운 커패시터를 구비하는 반도체 집적 회로 장치 및 그 제조 방법에 대한 요구가 증대되고 있다.
본 발명이 이루고자 하는 기술적 과제는 커패시터를 구비하는 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 커패시터를 구비하는 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 커패시터를 구비하는 반도체 집적 회로 장치는 복수의 스토리지 노드, 복수의 스토리지 노드 랜딩 패드로 상기 각 스토리지 노드 랜딩 패드는 상기 각 스토리지 노드의 하면 및 측벽 하부의 일부를 감싸는 복수의 스토리지 노드 랜딩 패드, 및 상기 복수의 스토리지 노드 랜딩 패드 스페이스를 매립하고 상기 스토리지 노드 랜딩 패드에 의해 지지되지 않은 상기 스토리지 노드의 하면을 지지하고 상기 스토리지 노드의 측벽 하부의 나머지를 감싸는 지지 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 커패시터를 구비하는 반도체 집적 회로 장치는 반도체 기판, 복수의 제1 및 제2 활성 영역, 제1 방향으로 연장되어 배열된 복수의 워드라인으로 상기 제1 활성 영역과 제2 활성 영역별로 각각 2개씩 배열되고, 인접하는 상기 제1 활성 영역과 제2 활성 영역에 하나씩 공유되는 복수의 워드 라인, 상기 제1 방향과 수직 교차하는 제2 방향으로 연장되어 배열된 제1 및 제2 비트 라인으로, 상기 제1 비트 라인은 상기 제1 활성 영역과 상기 제2 비트 라인은 상기 제2 활성 영역과 0도 초과의 각도로 교차하는 제1 및 제2 비트 라인, 및 상기 각 활성 영역별로 형성된 복수의 메모리 셀 쌍으로, 각 메모리 셀 쌍은 제1 및 제2 커패시터를 포함하고, 상기 제1 및 제2 커패시터는 각각 스토리지 노드, 상기 스토리지 노드 하면을 지지하며 상기 스토리지 노드 측벽 하부의 일부를 감싸는 스토리지 노드 랜딩 패드, 및 상기 스토리지 노드 랜딩 패드 스페이스를 매립하고 상기 각 스토리지 노드 측벽 하부의 나머지를 감싸는 지지 절연막을 포함하고, 상기 제1 활성 영역과 접속하는 상기 스토리지 노드 랜딩 패드와 상기 제2 활성 영역과 접속하는 상기 스토리지 노드 랜딩 패드가 교대로 상기 제2 방향을 따라 일렬로 배열된 메모리 셀 쌍을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 커패시터를 구비하는 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 복수의 스토리지 노드 랜딩 패드를 형성하는 단계, 상기 복수의 스토리지 노드 랜딩 패드 스페이스를 매립하는 지지 절연막을 형성하는 단계, 및 복수의 스토리지 노드를 형성하되, 상기 각 스토리지 노드의 하면 및 측벽 하부가 상기 각 스토리지 노드 랜딩 패드와 상기 지지 절연막에 의해 감싸지는 복수의 스토리지 노드를 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 커패시터를 구비하는 반도체 집적 회로 장치의 제조 방법은 반도체 기판에 복수의 제1 및 제2 활성 영역을 정의하는 단계, 상기 기판 상에 제1 방향으로 연장되어 배열된 복수의 워드라인으로 상기 제1 활성 영역과 제2 활성 영역별로 각각 2개씩 배열되고, 인접하는 상기 제1 활성 영역과 제2 활성 영역에 하나씩 공유되는 복수의 워드 라인을 형성하는 단계, 상기 제1 방향과 수직 교차하는 제2 방향으로 연장되어 배열된 복수의 제1 및 제2 비트 라인으로, 상기 각 제1 비트 라인은 상기 제1 활성 영역과 상기 각 제2 비트 라인은 상기 제2 활성 영역과 0도 이상의 각도로 교차하는 복수의 제1 및 제2 비트 라인을 형성하는 단계, 상기 복수의 제1 활성 영역과 각각 접속하는 복수의 제1 스토리지 노드 랜딩 패드와 상기 복수의 제2 활성 영역과 각각 접속하는 복수의 제2 스토리지 노드 랜딩 패드를 형성하되, 상기 제1 및 제2 스토리지 노드 랜딩 패드가 교대로 상기 제2 방향을 따라 일렬로 배열되도록 형성하는 단계, 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드 스페이스를 매립하는 지지 절연막을 형성하는 단계, 및 복수의 스토리지 노드를 형성하되, 상기 각 스토리지 노드의 하면 및 측벽 하부가 상기 각 스토리지 노드 랜딩 패드와 상기 지지 절연막에 의해 감싸지는 복수의 스토리지 노드를 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층 "위(on)", "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" "직접 접속된(directly connected to)" 또는 "커플링된(directly coupled to)" 으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는" 는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)" 로 기술된 소자는 다른 ㅅ자의 "위(above)" 에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래" 는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시 된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 커패시터를 포함하는 반도체 집적 회로 장치의 단면도와 평면도이다.
도 1a 및 도 1b에 도시되어 있는 바와 같이, 집적 회로 기판(100) 상에 복수의 스토리지 노드(170)가 배열된다. 스토리지 노드 랜딩 패드(140)와 지지 절연막(150)이 스토리지 노드(170)의 하면 및 측벽 하부를 감싸도록 구조화되어 스토리지 노드(170)를 견고하게 지지한다.
스토리지 노드(170)는 내외 표면을 모두 전하 저장 영역으로 사용할 수 있는 실린더형일 수 있으나, 이 형태에 제한되는 것은 아니다. 스토리지 노드(170)의 높이는 커패시턴스를 최대화하기 위하여 1.4㎛ 보다 높을 수 있으나, 이 높이에 제한되는 것은 아니다. 스토리지 노드(170)는 도핑된 폴리실리콘등으로 이루어질 수 있다.
스토리지 노드 랜딩 패드(140)는 스토리지 노드(170)의 하면 일부 및 측벽 하부 일부를 감싸도록 구조화된다. 스토리지 노드 랜딩 패드(140)는 스토리지 노드(170)와 동수로 구성될 수 있다. 도 1b에 도시되어 있는 바와 같이, 스토리지 노드 랜딩 패드(140)는 대칭적으로 배열된다. 스토리지 노드(170)는 스토리지 노드 랜딩 패드(140)의 중심을 기준으로 비대칭적으로 배열되어 스토리지 노드 랜딩 패드(140)와 전기적으로 접속한다. 이는 메모리 소자의 고집적화에 따라 스토리지 노드(170)가 형성될 수 있는 충분한 면적을 확보하면서 스토리지 노드(170) 사이의 단 락을 방지하기 위한 것이다. 보다 효과적인 단락을 방지하고 스토리지 노드(170)와의 충분한 접촉 면적 확보를 위해서 스토리지 노드 랜딩 패드(140)는 장축(x축)과 단축(y축)을 가지는 직사각형 또는 타원형 형태로 구성될 수 있다. 물론 장축과 단축의 배열 방향은 반대로 될 수 있다. 스토리지 노드(170)는 단축(y축) 방향을 따라 스토리지 노드 랜딩 패드(140)에 지그 재그 형태로 접속함으로써 보다 효과적인 단락이 방지된다.
지지 절연막(150)은 스토리지 노드 랜딩 패드(140)의 스페이스를 매립하도록 형성된다. 그리고, 스토리지 노드 랜딩 패드(140)의 상면에도 소정 두께로 형성된다. 따라서, 스토리지 노드 랜딩 패드(140)가 스토리지 노드(170)와 접촉하지 않는 상면은 지지 절연막(150)에 의해 덮인다. 지지 절연막(150)은 스토리지 노드 랜딩 패드(140)가 감싸지 못하는 스토리지 노드(170)의 하면과 측벽 하부의 나머지를 완전히 감싸서 스토리지 노드(170)가 쓰러지지 않고 직립할 수 있도록 한다. 지지 절연막(150)은 스토리지 노드(170) 형성 공정시 행해지는 식각 공정시의 식각 저지막으로도 사용될 수 있다. 따라서, 지지 절연막(150)은 SiC, SiN, SiCN, BN 등으로 이루어질 수 있다.
지지 절연막(150)의 두께는 스토리지 노드 랜딩 패드(140) 사이의 최대 스페이스(S)의 1/2 이상 두께가 되어야 스페이스(S)를 완전히 매립할 수 있으며 스토리지 노드 랜딩 패드(140) 상면에 형성되는 지지 절연막(150)이 평탄한 표면을 가질 수 있다. 256Mbit 이상의 DRAM 소자의 경우에는 지지 절연막(150)의 두께(t)는 800 Å이상이 될 수 있다.
복수의 스토리지 노드(170) 상면에는 유전체막(180)과 플레이트 노드(190)가 형성되어 커패시터를 구성한다. 유전체막(180)과 플레이트 노드(190)는 복수의 스토리지 노드(170)에 공통적으로 형성된다. 따라서, 유전체막(180)과 플레이트 노드(190)는 지지 절연막(150)의 상면에 연장되어 형성된다. 유전체막(180)은 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)의 단일막 또는 탄탈륨 산화막/티타늄 산화막, 알루미늄 산화막/티타늄 산화막 등의 적층막으로 이루어질 수 있다. 플레이트 노드(190)는 도핑된 폴리실리콘 단일막 또는 확산 방지막과 도핑된 폴리실리콘막의 적층막으로 이루어질 수 있다.
스토리지 노드 랜딩 패드(140)는 층간 절연막(132) 내에 형성된 스토리지 노드 콘택(135)을 통해 반도체 기판(100)에 형성된 트랜지스터의 소오스 영역(미도시)과 접속한다.
이하에서는 도 1a 및 도 1b에 도시되어 있는 커패시터의 구조가 단위 셀 사이즈가 6.6F2인 DRAM에 적용된 경우를 예시하여 그 구조 및 제조 방법을 설명한다.
도 2a 내지 도 2c는 도 1a 및 도 1b에 도시되어 있는 커패시터의 구조가 단위 셀 사이즈가 6.6F2인 DRAM에 적용된 경우를 예시하는 단면도, 평면도 및 일부 등가 회로도이다. 단면도에는 셀 어레이 영역과 주변 회로 영역이 동시에 도시되어 있으며, 평면도 및 일부 등가 회로도에는 셀 어레이 영역만이 도시되어 있다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(100)에 소자 분리 영역(101)에 의해 복수의 제1 및 제2 활성 영역(A1, A2)이 정의된다. 복수의 워드 라인(103)이 제1 방향(y축 방향)으로 연장되어 배열된다. 복수의 워드라인(103)은 제1 활성 영역(A1)과 제2 활성 영역(A2)별로 각각 2개씩 배열되고, 인접하는 제1 활성 영역(A1)과 제2 활성 영역(A2)은 워드 라인(103)을 하나씩 공유한다. 제1 방향과 수직 교차하는 제2 방향(x축 방향)으로 제1 및 제2 비트 라인(126a-1, 126a-2)이 연장되어 배열된다. 제1 비트 라인(126a-1) 및 제2 비트 라인(126a-2)은 교대로 반복 배열된다. 제1 비트 라인(126a-1)은 제1 활성 영역(A1)과 제2 비트 라인(126a-2)은 제2 활성 영역(A2)과 0도 초과의 각도로 교차한다.
그리고, 각 활성 영역(A1, A2)별로 메모리 셀 쌍(MP)이 형성된다. 각 메모리 셀 쌍(MP)은 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 및 제2 커패시터(C1, C2)는 각각 스토리지 노드(170), 스토리지 노드(170) 하면을 지지하며 스토리지 노드(170) 측벽 하부의 일부를 감싸는 스토리지 노드 랜딩 패드(140a-1 또는 140a-2) 및 스토리지 노드 랜딩 패드(140a-1 또는 140a-2) 스페이스를 매립하고 스토리지 노드(170) 측벽 하부의 나머지를 감싸는 지지 절연막(150)을 포함한다. 또, 제1 활성 영역(A1)과 접속하는 제1 스토리지 노드 랜딩 패드(140a-1)와 제2 활성 영역(A2)과 접속하는 제2 스토리지 노드 랜딩 패드(140a-2)가 교대로 제2 방향(x축 방향)을 따라 일렬로 배열된다.
도 1a 및 도 1b를 참조하여 설명한 바와 마찬가지로, 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)가 스토리지 노드(170)와 접촉하지 않는 상면은 지지 절연막(150)에 의해 덮인다. 그리고, 제2 방향(x축 방향)을 따라 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)가 교대로 워드 라인(103)과 실질적으로 동 일한 피치로 배열된다. 그 결과 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)는 x축과 y축 방향으로 대칭적으로 배열된다. 한편, 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)는 장축과 단축을 지니며 단축 방향(x 축 방향)을 따라 복수의 스토리지 노드(170)가 지그 재그 형태로 배열된다. 따라서, 스토리지 노드(170)는 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)의 중심을 기준으로 비대칭적으로 전기적으로 접속한다.
복수의 스토리지 노드(170) 상면에는 유전체막(180)과 플레이트 노드(190)가 형성되어 커패시터(200a)를 구성한다. 유전체막(180)과 플레이트 노드(190)는 복수의 스토리지 노드(170)에 공통적으로 형성된다. 따라서, 유전체막(180)과 플레이트 노드(190)는 지지 절연막(150)의 상면에 연장되어 형성된다.
한편, 지지 절연막(150)의 하부에는 워드 라인(103)을 덮는 층간 절연막(110, 120, 130)을 포함한다. 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)는 각각 층간 절연막의 일부(130, 120)를 관통하여 형성된 스토리지 노드 콘택(135)과 스토리지 노드 콘택(135)과 연결되고 워드 라인(103)과 상면의 캡핑 절연막(104) 및 스페이서(105)에 의해 자기정렬되어 활성 영역을 노출시키도록 정렬된 자기 정렬 콘택(115)을 통해 활성 영역과 스토리지 노드(170)를 전기적으로 연결한다. 스토리지 노드 콘택(135)은 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)의 중심을 기준으로 비대칭적으로 상기 스토리지 노드 랜딩 패드와 전기적으로 접속하도록 배열된다.
한편, 주변 회로 영역에도 다양한 주변 회로 트랜지스터들(P-Tr)이 형성된 다. 그리고, 주변 회로 영역에 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)와 동일층으로 이루어진 저항체(140b)를 더 포함할 수 있다. 또, 주변 회로 영역에 스토리지 노드 랜딩 패드(140a-1, 140a-2)와 동일층으로 이루어진 제1 스토리지 노드 패턴(140c)과 스토리지 노드(170)와 동일층으로 이루어진 제1 스토리지 노드 패턴(170), 유전체막(180)과 동일층으로 이루어진 유전체막(180)과 플레이트 노드(190)과 동일층으로 이루어진 플레이트 노드(190)로 이루어진 커패시터(200b)를 더 포함할 수 있다. 주변 회로 영역에 형성된 커패시터(200b)는 파워 커패시터로 사용될 수 있다.
이하 도 3 내지 도 7을 참조하여 도 2a 내지 도 2c에 도시된 DRAM의 제조 방법을 설명한다.
도 3은 스토리지 노드 콘택(135)까지 형성한 중간 구조물의 단면도이다.
도 3을 참조하면, 소자 분리 영역(101)에 의해 정의된 활성 영역을 포함하는 기판(100)을 준비한다. 소자 분리 영역(101)은 기판(100)내에 깊이가 3000 내지 4000Å 인 얕은 트렌치를 형성한 후, 트렌치를 매립 특성이 양호한 산화막으로 매립한 후, 평탄화하여 형성한 얕은 트렌치 분리 영역(STI)으로 형성한다. 기판(100) 상에 통상의 CMOS 공정을 통해 셀 어레이 영역에는 셀 트랜지스터들(C-Tr)을 주변회로영역에는 주변회로 트랜지스터들(P-Tr)을 형성한다. 구체적으로, n형 또는 p형 불순물을 이온 주입하여 웰 영역(미도시)을 형성한다음, 게이트 절연막(102), 게이트 도전막(103), 및 캡핑 절연막(104)를 차례대로 증착한 후 게이트 전극(Ga, Gb, Gc)으로 패터닝한 후, 저농도 소오스/드레인 영역(미도시) 형성을 위한 이온과 할 로 영역(미도시) 형성을 위한 이온을 주입한다. 이어서, 게이트 전극(Ga, Gb, Gc) 측벽에 스페이서(105)를 형성한 후, 고농도 소오스/드레인 영역(미도시) 형성을 위한 이온을 주입하여 셀 트랜지스터들(C-Tr)과 주변회로 트랜지스터들(P-Tr)을 형성한다.
이어서, 기판(100) 전면에 단차 도포성이 우수한 물질로 제1 층간 절연막(110)을 형성한다음, 게이트 전극(Ga), 캡핑 절연막(104) 및 스페이서(105)에 의해 자기 정렬되고 셀 트랜지스터들(C-Tr)의 소오스 영역 및 드레인 영역과 각각 접속하는 자기 정렬 콘택들(115)을 제1 층간 절연막(110)내에 형성한다. 자기 정렬 콘택들(115)은 도핑된 폴리실리콘등으로 형성한다.
계속해서, 고밀도플라즈마 산화막등으로 제2 층간 절연막(120)을 형성한 후, 이를 이방성 식각하여 다수의 콘택홀을 형성한 후, 콘택홀을 TiN 등의 확산방지막과 W등의 금속막으로 매립한 후 평탄화하여 셀 트랜지스터들(C-Tr)의 드레인 영역과 접속하는 자기 정렬 콘택들(115)과 접속하는 비트 라인 콘택(122a)과 주변회로 트랜지스터들(P-Tr)의 드레인 영역과 접속하는 콘택(122b)과 셀 패드 콘택(122c)을 형성한다.
계속해서, 비트 라인 콘택(122b)과 접속하는 제1 및 제2 비트 라인(126a-1, 126a-2)과 함께 주변회로 콘택(122b) 및 셀 패드 콘택(122c)과 접속하는 배선(126b, 126c)을 형성한다. 제1 및 제2 비트 라인(126a-1, 126a-2), 배선(126b, 126c) 및 퓨즈(126d)는 도전막(124) 및 하드마스크(125)로 구성된다. 도전막(124)은 TiN 등의 확산 방지막과 W 등의 금속막으로 구성될 수 있다. 또, 이들의 측벽에 는 측벽 스페이서(127)를 형성한다.
제1 및 제2 비트 라인(126a-1, 126a-2) 형성 후 제3 층간 절연막(130)을 형성한다. 제3 및 제2 층간 절연막(130, 120) 내에 셀 트랜지스터(C-Tr)의 소오스 영역과 접속하는 자기 정렬 콘택들(115)과 접속하는 스토리지 노드 콘택(135)을 형성한다. 스토리지 노드 콘택(135) 또한 도핑된 폴리실리콘등으로 형성한다.
도 4는 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)를 형성한 중간 구조물의 단면도와 평면도이다.
스토리지 노드 콘택(131)이 형성되어 있는 기판 전면에 도전막을 형성한 후, 이를 패터닝하여 셀 어레이 영역에 스토리지 노드 콘택(131)과 접속하는 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)를 형성한다. 이 때, 필요에 따라서 선택적으로 주변 회로 영역에 저항체(140b) 및/또는 파워 커패시터의 스토리지 노드로 기능할 제1 스토리지 노드 패턴(140c)을 형성한다.
도 5는 지지 절연막(150) 및 스토리지 노드(170) 형성용 몰드(165)를 형성한 중간 구조물의 단면도와 평면도이다.
도 5를 참조하면, 제1 및 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2)의 스페이스를 완전 매립하는 지지 절연막(150)을 형성한다. 스토리지 노드 랜딩 패드(140)의 스페이스를 완전 매립하기 위해서는 지지 절연막(150)을 스토리지 노드 랜딩 패드(140)들 스페이스 중 최대 스페이스의 1/2 이상 두께로 형성한다. 따라서, 지지 절연막(150)은 스토리지 노드 랜딩 패드(140) 상면에도 최대 스페이스의 1/2 이상 두께로 형성되며 평탄한 표면을 가지게 된다.
이어서, 결과물 전면에 층간 절연막을 형성한 후, 도 2b에 도시되어 있는 스토리지 노드(170) 패턴이 전사된 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 층간절연막을 식각하여 몰드(165)를 형성하고, 지지 절연막(150)을 식각하여 스토리지 노드 랜딩 패드(140)의 상면이 노출되도록 한다. 지지 절연막(150) 식각시 오버 에치가 행해질 수 있다. 따라서, 몰드(165)에 의해 정의되는 스토리지 노드 형성 개구부(167)는 스토리지 노드 랜딩 패드(140)의 소정 깊이까지 연장될 수 있다.
몰드(165)를 구성하는 층간 절연막은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막 또는 P-SiH4 산화막 등의 단일막으로, 또는 BPSG(Boron Phosphorus Silicate Glass), PSG(Phoshporus Silicate Glass) 등의 불순물이 도우프된 산화막과 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막 또는 P-SiH4 산화막 등의 불순물이 도우프되지 않은 산화막의 이중막으로 형성할 수 있다.
몰드(165)를 형성하기 위한 식각은 단일막의 경우에는 건식 식각 단독으로 이중막의 경우에는 건식 식각과 습식 식각의 조합으로 진행할 수 있다. 건식 식각은 CFx 계열의 식각 가스(예: C4F6 또는 C3F8)를 사용하여 진행한다. 몰드(165)를 형성하기 위한 식각시 지지 절연막(150)은 식각 정지막으로서의 기능을 수행한다. 따라서, 지지 절연막(150)은 몰드(165)를 구성하는 층간 절연막에 대해서 식각 선택비가 큰 SiN, SiC, SiCN, BN 등으로 형성한다.
몰드(165) 식각 후 CF4 또는 CHF3 식각 가스를 사용하여 몰드(165)의 개구부(167) 에 의해 노출된 지지 절연막(150)을 식각한다. 이 때, 지지 절연막(150)을 완전히 제거하고 스토리지 노드 랜딩 패드(140)의 상면이 안정적으로 노출되도록 하기 위하여 오버 에치가 행해질 수 있다. 그 결과 개구부(167)에 의해 노출된 스토리지 노드 랜딩 패드(140)의 상면이 소정 깊이로 식각되어 스토리지 노드 랜딩 패드(140)의 상면이 단차를 지닐 수 있다.
한편, 주변 회로 영역에 파워 커패시터를 형성하고자 할 경우에는 몰드(165)에 파워 커패시터의 스토리지 노드 패턴(144)을 노출시키는 개구부(168)을 함께 형성할 수도 있다.
도 6을 참조하면, 몰드(165)의 측벽 및 상부를 따라 정합적으로 스토리지 노드 형성용 도전막을 형성한다. 도전막(169)으로는 도전성을 높이기 위해 도우프된 다결정 실리콘막이 사용될 수 있다. 스토리지 노드 형성용 도전막(169)은 300~600Å두께로 형성하며, 스토리지 노드의 높이가 1.6㎛인 경우는 약 450Å 두께로 형성할 수 있다. 이어서, 몰드(165)이 형성된 결과물 전면에 갭 필링 특성이 좋은 절연막(175), 예컨대 BPSG, PSG 또는 USG(Undoped Silicate Glass)등을 증착한다.
도 7을 참조하면, 절연막(175), 도전막(169)을 화학 기계적 연마(CMP) 또는 건식 에치백(dry etch back) 으로 제거하여 몰드(165) 상부를 노출시킨 후, 습식 식각액으로 몰드(165) 및 절연막(175)를 제거하여 셀 단위로 분리된 단일 실린더 스택 구조의 스토리지 전극(170)을 완성한다. 각 스토리지 전극(170)은 제1 또는 제2 스토리지 노드 랜딩 패드(140a-1, 140a-2) 및 지지 절연막(150)에 의해 하면과 하부 측벽이 완전히 감싸지게 된다. 따라서, 스토리지 전극(170)의 쓰러짐이 효과적으로 방지된다.
이어서, 스토리지 전극(170)이 형성된 기판(100) 전면에 유전체막(180)을 형성한다. 유전체막(180)은 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)의 단일막 또는 탄탈륨 산화막/티타늄 산화막, 알루미늄 산화막/티타늄 산화막 등의 적층막으로 형성할 수 있다. 계속해서, 플레이트 노드 형성을 위한 도전막을 형성한다. 도전막은 도핑된 폴리실리콘 단일막 또는 확산 방지막과 도핑된 폴리실리콘막의 적층막으로 형성할 수 있다. 확산 방지막으로 TiN을 사용할 경우 CVD 법에 의해서 300-400Å 두께로 형성하고, 도핑된 폴리실리콘막은 600-700℃ 온도에서 SiH4 또는 Si2H6 등의 반응 가스와 PH3등의 도핑용 가스를 사용하는 LPCVD 법에 의해서 2000-3000Å 두께로 형성한다. 이어서, 도전막 및 유전체막(180)을 패터닝하여, 도 2a에 도시되어 있는 바와 같이, 셀 어레이 영역 플레이트 노드(190) 및 그 하부의 유전체막(180)을 완성하여 셀 커패시터(200a)를 완성한다. 또, 선택적으로 주변 회로 영역에도 플레이트 노드(190) 및 그 하부의 유전체막(180)을 완성하여 커패시터(200b)를 형성할 수 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 셀 어레이 영역 및 주변 회로 영역에 형성된 트랜지스터 각각에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 DRAM 을 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 2a 내지 도 7에서는 단위 셀 사이즈가 6.6F2인 DRAM에 대하여 설명하였으나, 도 1a 및 도 1b를 참고하여 설명한 커패시터는 단위 셀 사이즈가 8F2인 DRAM, 단위 셀 사이즈가 4 F2인 DRAM 또는 다양한 단위 셀 사이즈의 DRAM에도 적용될 수 있음은 물론이다. 또, 도 1a 및 도 1b를 참고하여 설명한 커패시터는 DRAM 단일 메모리 소자 또는 임베디드 DRAM을 포함하는 SoC 등에 다양하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따른 커패시터를 포함하는 집적 회로 장치의 경우 스토리지 노드가 스토리지 노드 랜딩 패드 및 지지 절연막에 의해 완전히 감싸지기 때문에 스토리지 노드의 쓰러짐이 효과적으로 방지된다.

Claims (36)

  1. 복수의 스토리지 노드;
    복수의 스토리지 노드 랜딩 패드로 상기 각 스토리지 노드 랜딩 패드는 상기 각 스토리지 노드의 하면 및 측벽 하부의 일부를 감싸는 복수의 스토리지 노드 랜딩 패드; 및
    상기 복수의 스토리지 노드 랜딩 패드 스페이스를 매립하고 상기 스토리지 노드 랜딩 패드에 의해 지지되지 않은 상기 스토리지 노드의 하면을 지지하고 상기 스토리지 노드의 측벽 하부의 나머지를 감싸는 지지 절연막을 포함하는 커패시터를 구비하는 반도체 집적 회로 장치.
  2. 제1 항에 있어서, 상기 스토리지 노드 랜딩 패드가 상기 스토리지 노드와 접촉하지 않는 상면은 상기 지지 절연막에 의해 덮인 반도체 집적 회로 장치.
  3. 제1 항에 있어서, 상기 복수의 스토리지 노드 랜딩 패드는 대칭적으로 배열된 반도체 집적 회로 장치.
  4. 제1 항에 있어서, 상기 복수의 스토리지 노드 랜딩 패드는 장축과 단축을 지니며 상기 단축 방향을 따라 상기 복수의 스토리지 노드가 지그재그 형태로 배열된 반도체 집적 회로 장치.
  5. 제1 항에 있어서, 상기 스토리지 노드는 상기 스토리지 노드 랜딩 패드의 중심을 기준으로 비대칭적으로 상기 스토리지 노드 랜딩 패드와 전기적으로 접속하는 반도체 집적 회로 장치.
  6. 제1 항에 있어서, 상기 복수의 스토리지 노드 상면에 유전체막과 플레이트 노드를 더 포함하고, 상기 유전체막과 상기 플레이트 노드는 상기 지지 절연막 상부에도 연장되어 형성된 반도체 집적 회로 장치.
  7. 제1 항에 있어서, 상기 커패시터는 셀 어레이 영역에 배열된 셀 커패시터이고, 상기 반도체 집적 회로 장치는 주변 회로 영역에 형성되고 상기 스토리지 노드와 동일 도전층으로 이루어진 저항체 및 커패시터 중에서 선택된 어느 하나 이상을 포함하는 반도체 집적 회로 장치.
  8. 반도체 기판;
    복수의 제1 및 제2 활성 영역;
    제1 방향으로 연장되어 배열된 복수의 워드라인으로 상기 제1 활성 영역과 제2 활성 영역별로 각각 2개씩 배열되고, 인접하는 상기 제1 활성 영역과 제2 활성 영역에 하나씩 공유되는 복수의 워드 라인;
    상기 제1 방향과 수직 교차하는 제2 방향으로 연장되어 배열된 복수의 제1 및 제2 비트 라인으로, 상기 각 제1 비트 라인은 상기 제1 활성 영역과 상기 각 제2 비트 라인은 상기 제2 활성 영역과 0도 초과의 각도로 교차하는 제1 및 제2 비트 라인; 및
    상기 각 활성 영역별로 형성된 복수의 메모리 셀 쌍으로, 각 메모리 셀 쌍은 제1 및 제2 커패시터를 포함하고, 상기 제1 및 제2 커패시터는 각각 스토리지 노드, 상기 스토리지 노드 하면을 지지하며 상기 스토리지 노드 측벽 하부의 일부를 감싸는 스토리지 노드 랜딩 패드, 및 상기 스토리지 노드 랜딩 패드 스페이스를 매립하고 상기 각 스토리지 노드 측벽 하부의 나머지를 감싸는 지지 절연막을 포함하고, 상기 제1 활성 영역과 접속하는 제1 스토리지 노드 랜딩 패드와 상기 제2 활성 영역과 접속하는 제2 스토리지 노드 랜딩 패드가 교대로 상기 제2 방향을 따라 일렬로 배열된 복수의 메모리 셀 쌍을 포함하는 반도체 집적 회로 장치.
  9. 제8 항에 있어서, 상기 스토리지 노드 랜딩 패드가 상기 스토리지 노드와 접촉하지 않는 상면은 상기 지지 절연막에 의해 덮인 반도체 집적 회로 장치.
  10. 제8 항에 있어서, 상기 복수의 스토리지 노드 랜딩 패드는 대칭적으로 배열된 반도체 집적 회로 장치.
  11. 제8 항에 있어서, 상기 복수의 스토리지 노드 랜딩 패드는 장축과 단축을 지니며 상기 단축 방향을 따라 상기 복수의 스토리지 노드가 지그재그 형태로 배열된 반도체 집적 회로 장치.
  12. 제8 항에 있어서, 상기 스토리지 노드는 상기 스토리지 노드 랜딩 패드의 중심을 기준으로 비대칭적으로 상기 스토리지 노드 랜딩 패드와 전기적으로 접속하는 반도체 집적 회로 장치.
  13. 제8 항에 있어서, 상기 복수의 스토리지 노드 상면에 유전체막과 플레이트 노드를 더 포함하고, 상기 유전체막과 상기 플레이트 노드는 상기 지지 절연막 상부에도 연장되어 형성된 반도체 집적 회로 장치.
  14. 제8 항에 있어서, 상기 스토리지 노드 랜딩 패드는 상기 워드 라인과 실질적으로 동일한 피치로 배열된 반도체 집적 회로 장치.
  15. 제8 항에 있어서, 상기 지지 절연막 하부에 상기 워드 라인을 덮는 층간 절연막을 포함하고, 상기 스토리지 노드 랜딩 패드는 상기 층간 절연막의 일부를 관통하여 형성된 스토리지 노드 콘택 및 상기 스토리지 노드 콘택과 연결되고 상기 워드 라인에 자기정렬되어 상기 활성 영역을 노출시키도록 형성된 자기 정렬 콘택을 통해 상기 스토리지 노드를 상기 활성 영역과 상기 스토리지 노드를 전기적으로 연결하는 반도체 집적 회로 장치.
  16. 제15 항에 있어서, 상기 상기 스토리지 노드 콘택은 상기 스토리지 노드 랜딩 패드의 중심을 기준으로 비대칭적으로 상기 스토리지 노드 랜딩 패드와 전기적으로 접속하는 반도체 집적 회로 장치.
  17. 제15 항에 있어서, 상기 반도체 기판에 상기 스토리지 노드 랜딩 패드와 동일층으로 이루어진 저항체 및 커패시터 중에서 선택된 어느 하나 이상을 더 포함하는 반도체 집적 회로 장치.
  18. 반도체 기판 상에 복수의 스토리지 노드 랜딩 패드를 형성하는 단계;
    상기 복수의 스토리지 노드 랜딩 패드 스페이스를 매립하는 지지 절연막을 형성하는 단계; 및
    복수의 스토리지 노드를 형성하되, 상기 각 스토리지 노드의 하면 및 측벽 하부가 상기 각 스토리지 노드 랜딩 패드와 상기 지지 절연막에 의해 감싸지는 복수의 스토리지 노드를 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법
  19. 제18 항에 있어서, 상기 복수의 스토리지 노드 랜딩 패드를 형성하는 단계는 상기 복수의 스토리지 노드 랜딩 패드를 대칭적으로 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  20. 제18 항에 있어서, 상기 복수의 스토리지 노드 랜딩 패드를 형성하는 단계는 상기 복수의 스토리지 노드 랜딩 패드가 장축과 단축을 지니도록 형성하는 단계이며,
    상기 복수의 스토리지 노드를 형성하는 단계는 상기 단축 방향을 따라 상기 복수의 스토리지 노드가 지그재그 형태로 배열되도록 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  21. 제18 항에 있어서, 상기 지지 절연막을 형성하는 단계는 상기 스토리지 노드 랜딩 패드의 최대 스페이스의 1/2 이상의 두께로 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  22. 제18 항에 있어서, 상기 지지 절연막을 형성하는 단계는 상기 스토리지 노드 랜딩 패드의 상면을 덮도록 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  23. 제18 항에 있어서, 상기 복수의 스토리지 노드를 형성하는 단계는 상기 스토리지 노드 랜딩 패드의 중심을 기준으로 비대칭적으로 상기 스토리지 노드 랜딩 패드와 전기적으로 접속하도록 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  24. 제18 항에 있어서, 상기 복수의 스토리지 노드 상면에 유전체막과 플레이트 노드를 형성하되, 상기 유전체막과 상기 플레이트 노드가 상기 지지 절연막 상부에 도 연장되도록 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  25. 제18 항에 있어서, 상기 스토리지 노드 랜딩 패드를 형성하는 단계시 상기 반도체 집적 회로 장치의 주변 회로 영역에 상기 스토리지 노드와 동일 도전층으로 이루어진 저항체 및 커패시터의 스토리지 전극 패턴 중에서 선택된 어느 하나 이상을 형성하는 반도체 집적 회로 장치의 제조 방법.
  26. 반도체 기판에 복수의 제1 및 제2 활성 영역을 정의하는 단계;
    상기 기판 상에 제1 방향으로 연장되어 배열된 복수의 워드라인으로 상기 제1 활성 영역과 제2 활성 영역별로 각각 2개씩 배열되고, 인접하는 상기 제1 활성 영역과 제2 활성 영역에 하나씩 공유되는 복수의 워드 라인을 형성하는 단계;
    상기 제1 방향과 수직 교차하는 제2 방향으로 연장되어 배열된 복수의 제1 및 제2 비트 라인으로, 상기 각 제1 비트 라인은 상기 제1 활성 영역과 상기 각 제2 비트 라인은 상기 제2 활성 영역과 0도 초과의 각도로 교차하는 복수의 제1 및 제2 비트 라인을 형성하는 단계;
    상기 복수의 제1 활성 영역과 각각 접속하는 복수의 제1 스토리지 노드 랜딩 패드와 상기 복수의 제2 활성 영역과 각각 접속하는 복수의 제2 스토리지 노드 랜딩 패드를 형성하되, 상기 제1 및 제2 스토리지 노드 랜딩 패드가 교대로 상기 제2 방향을 따라 일렬로 배열되도록 형성하는 단계;
    상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드 스페이스를 매립하는 지지 절연막을 형성하는 단계; 및
    복수의 스토리지 노드를 형성하되, 상기 각 스토리지 노드의 하면 및 측벽 하부가 상기 각 스토리지 노드 랜딩 패드와 상기 지지 절연막에 의해 감싸지는 복수의 스토리지 노드를 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  27. 제26 항에 있어서, 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드를 형성하는 단계는 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드를 대칭적으로 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  28. 제26 항에 있어서, 상기 복수의 스토리지 제1 및 제2 노드 랜딩 패드를 형성하는 단계는 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드가 장축과 단축을 지니도록 형성하는 단계이며,
    상기 복수의 스토리지 노드를 형성하는 단계는 상기 단축 방향을 따라 상기 복수의 스토리지 노드가 지그재그 형태로 배열되도록 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  29. 제26 항에 있어서, 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드를 형성하는 단계는 상기 제2 방향을 따라 일렬로 배열된 상기 제1 및 제2 스토리지 노드 랜딩 패드가 상기 워드 라인과 실질적으로 동일한 피치로 배열되도록 형성하는 단 계인 반도체 집적 회로 장치의 제조 방법.
  30. 제26 항에 있어서, 상기 지지 절연막을 형성하는 단계는 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드의 최대 스페이스의 1/2 이상의 두께로 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  31. 제26 항에 있어서, 상기 지지 절연막을 형성하는 단계는 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드의 상면을 덮도록 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  32. 제26 항에 있어서, 상기 복수의 스토리지 노드를 형성하는 단계는 상기 각 스토리지 노드가 상기 각 제1 및 제 2 스토리지 노드 랜딩 패드의 중심을 기준으로 비대칭적으로 상기 각 제1 및 제2 스토리지 노드 랜딩 패드와 전기적으로 접속하도록 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  33. 제26 항에 있어서, 상기 복수의 스토리지 노드 상면에 유전체막과 플레이트 노드를 형성하되, 상기 유전체막과 상기 플레이트 노드가 상기 지지 절연막 상부에도 연장되록 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  34. 제26 항에 있어서, 상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드를 형성하는 단계시 상기 반도체 집적 회로 장치의 주변 회로 영역에 상기 스토리지 노드와 동일 도전층으로 이루어진 저항체 및 커패시터의 스토리지 전극 패턴 중에서 선택된 어느 하나 이상을 형성하는 반도체 집적 회로 장치의 제조 방법.
  35. 제26 항에 있어서, 상기 워드 라인을 형성하는 단계 후에 상기 워드 라인에 자기정렬되어 상기 제1 및 제 2 활성 영역과 각각 접속하는 복수의 자기 정렬 콘택을 형성하는 단계를,
    상기 복수의 제1 및 제2 스토리지 노드 랜딩 패드를 형성하는 단계 전에, 상기 각 자기 정렬 콘택과 각각 접속하는 복수의 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  36. 제35 항에 있어서, 상기 각 스토리지 노드 콘택은 상기 각 제1 및 제2 스토리지 노드 랜딩 패드의 중심을 기준으로 비대칭적으로 상기 각 제1 및 제2 스토리지 노드 랜딩 패드와 전기적으로 접속하도록 형성하는 반도체 집적 회로 장치의 제조 방법.
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