JPH10289984A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10289984A JPH10289984A JP9037421A JP3742197A JPH10289984A JP H10289984 A JPH10289984 A JP H10289984A JP 9037421 A JP9037421 A JP 9037421A JP 3742197 A JP3742197 A JP 3742197A JP H10289984 A JPH10289984 A JP H10289984A
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Abstract
(57)【要約】
【課題】 記憶用のキャパシタの形成に際して平坦化を
達成することが可能な半導体記憶装置及びその製造方法
を提供する。 【解決手段】 第１の導電体膜２５と第１の導電体膜上
に形成された第１の絶縁膜２７とこの第１の絶縁膜上に
形成された第２の導電体膜２８とによって構成される記
憶用のキャパシタが半導体基板の主面側に形成された半
導体記憶装置において、キャパシタは第２の絶縁膜２３
の第１の穴部２６に形成されており、この第２の絶縁膜
には第２の穴部２９ａ、２９ｂが形成されており、第１
の穴部及び第２の穴部には第３の導電体膜３０ａ、３０
ｂが埋め込まれており、第１の穴部に埋め込まれた第３
の導電体膜３０ａの上面と半導体基板の上面との距離が
第２の穴部に埋め込まれた第３の導電体膜３０ｂの上面
と半導体基板の上面との距離に概略等しい。
達成することが可能な半導体記憶装置及びその製造方法
を提供する。 【解決手段】 第１の導電体膜２５と第１の導電体膜上
に形成された第１の絶縁膜２７とこの第１の絶縁膜上に
形成された第２の導電体膜２８とによって構成される記
憶用のキャパシタが半導体基板の主面側に形成された半
導体記憶装置において、キャパシタは第２の絶縁膜２３
の第１の穴部２６に形成されており、この第２の絶縁膜
には第２の穴部２９ａ、２９ｂが形成されており、第１
の穴部及び第２の穴部には第３の導電体膜３０ａ、３０
ｂが埋め込まれており、第１の穴部に埋め込まれた第３
の導電体膜３０ａの上面と半導体基板の上面との距離が
第２の穴部に埋め込まれた第３の導電体膜３０ｂの上面
と半導体基板の上面との距離に概略等しい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭをはじめとする半導体記憶装置
において信頼性の高いものを製造しようとした場合、キ
ャパシタ電極や配線の抵抗を下げる、安価なデバイスを
提供するために工程を削減する、各工程特にリソグラフ
ィのためのプロセスマージンを広げるためにリソグラフ
ィを行う際の表面を平坦化する、といったような様々な
要求がある。
において信頼性の高いものを製造しようとした場合、キ
ャパシタ電極や配線の抵抗を下げる、安価なデバイスを
提供するために工程を削減する、各工程特にリソグラフ
ィのためのプロセスマージンを広げるためにリソグラフ
ィを行う際の表面を平坦化する、といったような様々な
要求がある。
【０００３】従来のスタック型キャパシタを持つＤＲＡ
Ｍの製造方法として、ビットライン等の配線を形成した
後にキャパシタの蓄積電極のためのコンタクト及び蓄積
電極を形成し、その後キャパシタ絶縁膜及び対向電極を
形成し、上層の配線を形成するというものがある（例え
ば、ＩＥＤＭ９５−９０７）。
Ｍの製造方法として、ビットライン等の配線を形成した
後にキャパシタの蓄積電極のためのコンタクト及び蓄積
電極を形成し、その後キャパシタ絶縁膜及び対向電極を
形成し、上層の配線を形成するというものがある（例え
ば、ＩＥＤＭ９５−９０７）。
【０００４】しかしながら、上記のような製造方法を用
いた場合、対向電極材料を工夫してキャパシタ電極の抵
抗を下げることができたとしても、リソグラフィを行う
際の平坦化は実現されていない。したがって、１ＧＤＲ
ＡＭをはじめとする微細パターンを有するデバイスの製
造は容易ではない。
いた場合、対向電極材料を工夫してキャパシタ電極の抵
抗を下げることができたとしても、リソグラフィを行う
際の平坦化は実現されていない。したがって、１ＧＤＲ
ＡＭをはじめとする微細パターンを有するデバイスの製
造は容易ではない。
【０００５】一方、従来のスタック型キャパシタの他の
例として、例えば、「P-Y.Lesaicherre etal., "A Gbit
-scale DRAM stacked capacitor technology with ECR
MOCVD SrTiO3 and RIE patterned RuO2/TiN storage no
des", IEDM Technical Digest,pp.831-834,1994 」に記
載のされているものもある。
例として、例えば、「P-Y.Lesaicherre etal., "A Gbit
-scale DRAM stacked capacitor technology with ECR
MOCVD SrTiO3 and RIE patterned RuO2/TiN storage no
des", IEDM Technical Digest,pp.831-834,1994 」に記
載のされているものもある。
【０００６】以下、この従来技術を図３５を参照して簡
単に説明する。
単に説明する。
【０００７】まず、シリコン基板１６１上に厚さ６００
ｎｍの熱酸化膜１６２を形成し、この熱酸化膜１６２に
コンタクトホールを開口する。続いて、このコンタクト
ホール内部に多結晶シリコンプラグ１６３を形成する
（図３５（ａ））。つぎに、全面にＴｉＮ膜１６４及び
厚さ５００ｎｍのＲｕＯ2 膜１６５をスパッタ法を用い
て形成する（図３５（ｂ））。次に、リソグラフィー工
程を用いて島状のレジストマスク１６６をＲｕＯ2 膜１
６５上に形成し、これをマスクとしてＲｕＯ2 膜１６５
及びＴｉＮ膜１６４をＲＩＥ法でパターニングする（図
３５（ｃ））。次に、ＲｕＯ2 膜１６５に表面処理を施
した後、ＥＣＲＭＯＣＶＤ法を用いてＳｒＴｉＯ3 膜１
６７を４５０℃で堆積する。最後に、ＴｉＮ膜及びＡｌ
膜１６８をスパッタ法で全面に形成し、Ａｌをプレート
電極１６８、ＳｒＴｉＯ3 をキャパシタ絶縁膜１６７、
ＲｕＯ2 膜を蓄積電極１６５とする（Ａｌ／ＴｉＮ／Ｓ
ｒＴｉＯ3 ／ＲｕＯ2 ／ＴｉＮ／poly−Ｓｉ）積層構造
のキャパシタが完成する（図３５（ｄ））。
ｎｍの熱酸化膜１６２を形成し、この熱酸化膜１６２に
コンタクトホールを開口する。続いて、このコンタクト
ホール内部に多結晶シリコンプラグ１６３を形成する
（図３５（ａ））。つぎに、全面にＴｉＮ膜１６４及び
厚さ５００ｎｍのＲｕＯ2 膜１６５をスパッタ法を用い
て形成する（図３５（ｂ））。次に、リソグラフィー工
程を用いて島状のレジストマスク１６６をＲｕＯ2 膜１
６５上に形成し、これをマスクとしてＲｕＯ2 膜１６５
及びＴｉＮ膜１６４をＲＩＥ法でパターニングする（図
３５（ｃ））。次に、ＲｕＯ2 膜１６５に表面処理を施
した後、ＥＣＲＭＯＣＶＤ法を用いてＳｒＴｉＯ3 膜１
６７を４５０℃で堆積する。最後に、ＴｉＮ膜及びＡｌ
膜１６８をスパッタ法で全面に形成し、Ａｌをプレート
電極１６８、ＳｒＴｉＯ3 をキャパシタ絶縁膜１６７、
ＲｕＯ2 膜を蓄積電極１６５とする（Ａｌ／ＴｉＮ／Ｓ
ｒＴｉＯ3 ／ＲｕＯ2 ／ＴｉＮ／poly−Ｓｉ）積層構造
のキャパシタが完成する（図３５（ｄ））。
【０００８】なお、上記従来技術では蓄積電極コンタク
ト及びキャパシタのみの製造工程を示しており、実際の
ＤＲＡＭに適用する場合には、上記工程の他にＭＯＳＦ
ＥＴを形成する工程及びビット線を形成する工程等が付
加され、多結晶シリコンプラグはシリコン基板ではなく
ＭＯＳＦＥＴのソース又はドレインに接続していると考
えればよい。
ト及びキャパシタのみの製造工程を示しており、実際の
ＤＲＡＭに適用する場合には、上記工程の他にＭＯＳＦ
ＥＴを形成する工程及びビット線を形成する工程等が付
加され、多結晶シリコンプラグはシリコン基板ではなく
ＭＯＳＦＥＴのソース又はドレインに接続していると考
えればよい。
【０００９】しかしながら、上記従来技術では、島状の
レジストパターンをマスクとしてストレージノード用導
電体膜をパターニングしてストレージノード間を分離す
る。従って、リソグラフィーの限界以上に隣接するスト
レージノード間を近付けることができず、実効的なスト
レージノード電極面積をあまり増やせないという問題が
ある。
レジストパターンをマスクとしてストレージノード用導
電体膜をパターニングしてストレージノード間を分離す
る。従って、リソグラフィーの限界以上に隣接するスト
レージノード間を近付けることができず、実効的なスト
レージノード電極面積をあまり増やせないという問題が
ある。
【００１０】また、上記従来技術では、複数のストレー
ジノード電極１６５を図３６（Ａ）に示すようにマトリ
クス状に配置する場合、図３６のＡ−Ａ´に沿った断面
図である図３６（Ｂ）に示されるように、ストレージノ
ード電極１６５がストレージノードコンタクト１６３に
対して合わせずれた場合、プレート電極１６８とストレ
ージノードコンタクト１６３がキャパシタ絶縁膜１６７
を挟んで直接対向する構造のキャパシタが形成され、両
者の材料の組み合わせによってキャパシタ絶縁膜１６７
の絶縁性が劣化する等、キャパシタ特性の劣化につなが
ってしまうという問題がある。
ジノード電極１６５を図３６（Ａ）に示すようにマトリ
クス状に配置する場合、図３６のＡ−Ａ´に沿った断面
図である図３６（Ｂ）に示されるように、ストレージノ
ード電極１６５がストレージノードコンタクト１６３に
対して合わせずれた場合、プレート電極１６８とストレ
ージノードコンタクト１６３がキャパシタ絶縁膜１６７
を挟んで直接対向する構造のキャパシタが形成され、両
者の材料の組み合わせによってキャパシタ絶縁膜１６７
の絶縁性が劣化する等、キャパシタ特性の劣化につなが
ってしまうという問題がある。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来はリソグラフィを行う際の平坦化が困難であり、微細
パターンを形成することが容易ではないという問題点が
あった。
来はリソグラフィを行う際の平坦化が困難であり、微細
パターンを形成することが容易ではないという問題点が
あった。
【００１２】また、リソグラフィーの限界以上にストレ
ージノード間を近付けることができないためストレージ
ノード電極の面積を増やすことが困難であり、またスト
レージノード電極とストレージノードコンタクトの合わ
せずれに起因してキャパシタ特性の劣化が生じ易いとい
う問題点があった。
ージノード間を近付けることができないためストレージ
ノード電極の面積を増やすことが困難であり、またスト
レージノード電極とストレージノードコンタクトの合わ
せずれに起因してキャパシタ特性の劣化が生じ易いとい
う問題点があった。
【００１３】本発明の第１の目的は、記憶用のキャパシ
タの形成に際して平坦化を達成することが可能な半導体
記憶装置及びその製造方法を提供することにある。
タの形成に際して平坦化を達成することが可能な半導体
記憶装置及びその製造方法を提供することにある。
【００１４】本発明の第２の目的は、広いキャパシタ面
積を達成することが可能であるとともに、電気的特性及
び信頼性に優れた半導体記憶装置及びその製造方法を提
供することにある。
積を達成することが可能であるとともに、電気的特性及
び信頼性に優れた半導体記憶装置及びその製造方法を提
供することにある。
【００１５】
【課題を解決するための手段】本発明は、第１の導電体
膜とこの第１の導電体膜上に形成された第１の絶縁膜と
この第１の絶縁膜上に形成された第２の導電体膜とによ
って構成される記憶用のキャパシタが半導体基板の主面
側に形成された半導体記憶装置において、前記キャパシ
タは第２の絶縁膜の第１の凹部に形成されており、この
第２の絶縁膜には第２の凹部が形成されており、前記第
１の凹部及び第２の凹部には第３の導電体膜が埋め込ま
れており、前記第１の凹部に埋め込まれた第３の導電体
膜の上面と前記半導体基板の上面との距離が前記第２の
凹部に埋め込まれた第３の導電体膜の上面と前記半導体
基板の上面との距離に概略等しいことを特徴とする。
膜とこの第１の導電体膜上に形成された第１の絶縁膜と
この第１の絶縁膜上に形成された第２の導電体膜とによ
って構成される記憶用のキャパシタが半導体基板の主面
側に形成された半導体記憶装置において、前記キャパシ
タは第２の絶縁膜の第１の凹部に形成されており、この
第２の絶縁膜には第２の凹部が形成されており、前記第
１の凹部及び第２の凹部には第３の導電体膜が埋め込ま
れており、前記第１の凹部に埋め込まれた第３の導電体
膜の上面と前記半導体基板の上面との距離が前記第２の
凹部に埋め込まれた第３の導電体膜の上面と前記半導体
基板の上面との距離に概略等しいことを特徴とする。
【００１６】また、本発明は、第１の導電体膜とこの第
１の導電体膜上に形成された第１の絶縁膜とこの第１の
絶縁膜上に形成された第２の導電体膜とによって構成さ
れる記憶用のキャパシタが半導体基板の主面側に形成さ
れた半導体記憶装置において、前記キャパシタは第２の
絶縁膜の第１の凹部に形成されており、この第２の絶縁
膜には第２の凹部が形成されており、前記第１の凹部及
び第２の凹部には第３の導電体膜が埋め込まれており、
前記第１の凹部に形成された前記キャパシタの第２の導
電体膜の上面と前記半導体基板の上面との距離が前記第
２の凹部に埋め込まれた第３の導電体膜の上面と前記半
導体基板の上面との距離以下であることを特徴とする。
１の導電体膜上に形成された第１の絶縁膜とこの第１の
絶縁膜上に形成された第２の導電体膜とによって構成さ
れる記憶用のキャパシタが半導体基板の主面側に形成さ
れた半導体記憶装置において、前記キャパシタは第２の
絶縁膜の第１の凹部に形成されており、この第２の絶縁
膜には第２の凹部が形成されており、前記第１の凹部及
び第２の凹部には第３の導電体膜が埋め込まれており、
前記第１の凹部に形成された前記キャパシタの第２の導
電体膜の上面と前記半導体基板の上面との距離が前記第
２の凹部に埋め込まれた第３の導電体膜の上面と前記半
導体基板の上面との距離以下であることを特徴とする。
【００１７】上記半導体記憶装置によれば、第３の導電
体膜によって低抵抗化を実現することができるととも
に、第１の凹部が形成された領域（キャパシタを有する
領域に対応）と第２の凹部が形成された領域（キャパシ
タを有しない領域に対応）とにおいて、第３の導電体膜
の高さをほぼ等しくすることができるので、平坦化を達
成することが可能となる。
体膜によって低抵抗化を実現することができるととも
に、第１の凹部が形成された領域（キャパシタを有する
領域に対応）と第２の凹部が形成された領域（キャパシ
タを有しない領域に対応）とにおいて、第３の導電体膜
の高さをほぼ等しくすることができるので、平坦化を達
成することが可能となる。
【００１８】また、本発明は、第１の導電体膜とこの第
１の導電体膜上に形成された第１の絶縁膜とこの第１の
絶縁膜上に形成された第２の導電体膜とによって構成さ
れる記憶用のキャパシタが半導体基板の主面側に形成さ
れた半導体記憶装置の製造方法において、第１の凹部を
有する第２の絶縁膜及びこの第１の凹部に設ける前記第
１の導電体膜を形成する工程と、前記第２の絶縁膜に第
２の凹部を形成する工程と、前記第１の導電体膜、第１
の絶縁膜及び第２の導電体膜が形成された前記第１の凹
部と前記第２の凹部とに同時に第３の導電体膜を埋め込
む工程とを有することを特徴とする（製造方法Ａとす
る）。
１の導電体膜上に形成された第１の絶縁膜とこの第１の
絶縁膜上に形成された第２の導電体膜とによって構成さ
れる記憶用のキャパシタが半導体基板の主面側に形成さ
れた半導体記憶装置の製造方法において、第１の凹部を
有する第２の絶縁膜及びこの第１の凹部に設ける前記第
１の導電体膜を形成する工程と、前記第２の絶縁膜に第
２の凹部を形成する工程と、前記第１の導電体膜、第１
の絶縁膜及び第２の導電体膜が形成された前記第１の凹
部と前記第２の凹部とに同時に第３の導電体膜を埋め込
む工程とを有することを特徴とする（製造方法Ａとす
る）。
【００１９】また、本発明は、第１の導電体膜とこの第
１の導電体膜上に形成された第１の絶縁膜とこの第１の
絶縁膜上に形成された第２の導電体膜とによって構成さ
れる記憶用のキャパシタが半導体基板の主面側に形成さ
れた半導体記憶装置の製造方法において、第２の絶縁膜
を形成する工程と、前記第２の絶縁膜を選択的に除去す
る工程と、前記第２の絶縁膜が選択的に除去された部分
に前記第１の導電体膜を埋込む工程と、前記第２の絶縁
膜をさらに選択的に除去して前記第１の導電体膜を突出
させる第１の凹部を形成する工程と、前記第２の絶縁膜
に第２の凹部を形成する工程と、前記第１の導電体膜、
第１の絶縁膜及び第２の導電体膜が形成された前記第１
の凹部と前記第２の凹部とに同時に第３の導電体膜を埋
め込む工程とを有することを特徴とする（製造方法Ｂと
する）。
１の導電体膜上に形成された第１の絶縁膜とこの第１の
絶縁膜上に形成された第２の導電体膜とによって構成さ
れる記憶用のキャパシタが半導体基板の主面側に形成さ
れた半導体記憶装置の製造方法において、第２の絶縁膜
を形成する工程と、前記第２の絶縁膜を選択的に除去す
る工程と、前記第２の絶縁膜が選択的に除去された部分
に前記第１の導電体膜を埋込む工程と、前記第２の絶縁
膜をさらに選択的に除去して前記第１の導電体膜を突出
させる第１の凹部を形成する工程と、前記第２の絶縁膜
に第２の凹部を形成する工程と、前記第１の導電体膜、
第１の絶縁膜及び第２の導電体膜が形成された前記第１
の凹部と前記第２の凹部とに同時に第３の導電体膜を埋
め込む工程とを有することを特徴とする（製造方法Ｂと
する）。
【００２０】この場合、第２の絶縁膜の下に別の絶縁膜
を設けて、第２の絶縁膜を選択的に除去（エッチング）
して第１の凹部を形成する際のエッチングのストッパと
して用いるようにしてもよい。
を設けて、第２の絶縁膜を選択的に除去（エッチング）
して第１の凹部を形成する際のエッチングのストッパと
して用いるようにしてもよい。
【００２１】上記半導体記憶装置の製造方法Ａ及びＢに
よれば、第１の凹部と第２の凹部とに同時に第３の導電
体膜を埋め込むので、製造工程の増大なしに低抵抗化を
実現することができるとともに、第１の凹部が形成され
た領域（キャパシタを有する領域に対応）と第２の凹部
が形成された領域（キャパシタを有しない領域に対応）
とにおいて、第３の導電体膜の高さをほぼ等しくするこ
とができるので、平坦化を達成することが可能となり、
リソグラフィにおけるプロセスマージンを高めることが
できる。
よれば、第１の凹部と第２の凹部とに同時に第３の導電
体膜を埋め込むので、製造工程の増大なしに低抵抗化を
実現することができるとともに、第１の凹部が形成され
た領域（キャパシタを有する領域に対応）と第２の凹部
が形成された領域（キャパシタを有しない領域に対応）
とにおいて、第３の導電体膜の高さをほぼ等しくするこ
とができるので、平坦化を達成することが可能となり、
リソグラフィにおけるプロセスマージンを高めることが
できる。
【００２２】上記製造方法Ａ及びＢにおいて、製造方法
Ａにおいては前記第１の凹部を有する第２の絶縁膜及び
この第１の凹部に設ける前記第１の導電体膜を形成する
工程の後、製造方法Ｂにおいては前記第２の絶縁膜をさ
らに選択的に除去して前記第１の導電体膜を突出させる
第１の凹部を形成する工程の後、前記第１の絶縁膜及び
前記第２の導電体膜を形成する工程と、前記第２の導電
体膜、前記第１の絶縁膜及び前記第２の絶縁膜を選択的
に除去することによって前記第２の絶縁膜に第２の凹部
を形成する工程と、前記第３の導電体膜を形成した後こ
の第３の導電体膜、前記第２の導電体膜及び前記第１の
絶縁膜を所定厚さ除去することによって前記第１の導電
体膜、前記第１の絶縁膜及び前記第２の導電体膜が形成
された前記第１の凹部と前記第２の凹部とに同時に前記
第３の導電体膜を埋め込む工程とを有するようにしても
よい。
Ａにおいては前記第１の凹部を有する第２の絶縁膜及び
この第１の凹部に設ける前記第１の導電体膜を形成する
工程の後、製造方法Ｂにおいては前記第２の絶縁膜をさ
らに選択的に除去して前記第１の導電体膜を突出させる
第１の凹部を形成する工程の後、前記第１の絶縁膜及び
前記第２の導電体膜を形成する工程と、前記第２の導電
体膜、前記第１の絶縁膜及び前記第２の絶縁膜を選択的
に除去することによって前記第２の絶縁膜に第２の凹部
を形成する工程と、前記第３の導電体膜を形成した後こ
の第３の導電体膜、前記第２の導電体膜及び前記第１の
絶縁膜を所定厚さ除去することによって前記第１の導電
体膜、前記第１の絶縁膜及び前記第２の導電体膜が形成
された前記第１の凹部と前記第２の凹部とに同時に前記
第３の導電体膜を埋め込む工程とを有するようにしても
よい。
【００２３】また、上記製造方法Ａにおいて、前記第２
の絶縁膜を絶縁膜Ｘ及びこの絶縁膜Ｘ上の絶縁膜Ｙで構
成し、前記第１の凹部を有する第２の絶縁膜及びこの第
１の凹部に設ける前記第１の導電体膜を形成する工程
を、前記絶縁膜Ｘを形成する工程と、前記絶縁膜Ｘを選
択的に除去する工程と、前記絶縁膜Ｘが選択的に除去さ
れた部分に前記第１の導電体膜を埋込む工程と、前記絶
縁膜Ｘ上及び前記第１の導電体膜上に前記絶縁層Ｙを形
成する工程と、前記絶縁膜Ｘ及び前記絶縁膜Ｙを選択的
に除去して前記第１の導電体膜が形成された前記第１の
凹部を形成する工程とによって行うようにしてもよい。
の絶縁膜を絶縁膜Ｘ及びこの絶縁膜Ｘ上の絶縁膜Ｙで構
成し、前記第１の凹部を有する第２の絶縁膜及びこの第
１の凹部に設ける前記第１の導電体膜を形成する工程
を、前記絶縁膜Ｘを形成する工程と、前記絶縁膜Ｘを選
択的に除去する工程と、前記絶縁膜Ｘが選択的に除去さ
れた部分に前記第１の導電体膜を埋込む工程と、前記絶
縁膜Ｘ上及び前記第１の導電体膜上に前記絶縁層Ｙを形
成する工程と、前記絶縁膜Ｘ及び前記絶縁膜Ｙを選択的
に除去して前記第１の導電体膜が形成された前記第１の
凹部を形成する工程とによって行うようにしてもよい。
【００２４】また、上記製造方法Ａにおいて、前記第１
の凹部を有する第２の絶縁膜及びこの第１の凹部に設け
る前記第１の導電体膜を形成する工程を、前記第１の導
電体膜を形成する工程と、前記第１の導電体膜を覆うよ
うに前記第２の絶縁膜を形成する工程と、前記第２の絶
縁膜を選択的に除去して前記第１の導電体膜が形成され
た前記第１の凹部を形成する工程とによって行うように
してもよい。
の凹部を有する第２の絶縁膜及びこの第１の凹部に設け
る前記第１の導電体膜を形成する工程を、前記第１の導
電体膜を形成する工程と、前記第１の導電体膜を覆うよ
うに前記第２の絶縁膜を形成する工程と、前記第２の絶
縁膜を選択的に除去して前記第１の導電体膜が形成され
た前記第１の凹部を形成する工程とによって行うように
してもよい。
【００２５】また、上記製造方法Ａにおいて、前記第１
の凹部を有する第２の絶縁膜及びこの第１の凹部に設け
る前記第１の導電体膜を形成する工程を、前記第１の導
電体膜、前記第１の絶縁膜及び前記第２の導電体膜を形
成する工程と、前記第２の導電体膜を覆うように前記第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択
的に除去して前記第１の導電体膜、前記第１の絶縁膜及
び前記第２の導電体膜が形成された前記第１の凹部を形
成する工程とによって行うようにしてもよい。また、本
発明は、半導体基板の主面側に形成された第３の絶縁膜
と、この第３の絶縁膜内に形成され前記半導体基板に接
続される第１のコンタクトと、前記第３の絶縁膜上に形
成され前記第１のコンタクトと接する第４の導電体膜
と、前記第３の絶縁膜上の前記第４の導電体膜が形成さ
れていない領域を均一な厚さで選択的に覆う第４の絶縁
膜とを有することを特徴とする。
の凹部を有する第２の絶縁膜及びこの第１の凹部に設け
る前記第１の導電体膜を形成する工程を、前記第１の導
電体膜、前記第１の絶縁膜及び前記第２の導電体膜を形
成する工程と、前記第２の導電体膜を覆うように前記第
２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択
的に除去して前記第１の導電体膜、前記第１の絶縁膜及
び前記第２の導電体膜が形成された前記第１の凹部を形
成する工程とによって行うようにしてもよい。また、本
発明は、半導体基板の主面側に形成された第３の絶縁膜
と、この第３の絶縁膜内に形成され前記半導体基板に接
続される第１のコンタクトと、前記第３の絶縁膜上に形
成され前記第１のコンタクトと接する第４の導電体膜
と、前記第３の絶縁膜上の前記第４の導電体膜が形成さ
れていない領域を均一な厚さで選択的に覆う第４の絶縁
膜とを有することを特徴とする。
【００２６】また、本発明は、半導体基板の主面側に形
成された第３の絶縁膜と、この第３の絶縁膜内に形成さ
れ前記半導体基板に接続される第１のコンタクトと、前
記第３の絶縁膜上に形成され前記第１のコンタクトと接
する第４の導電体膜と、前記第３の絶縁膜上の前記第４
の導電体膜が形成されていない領域を均一な厚さで選択
的に覆う第４の絶縁膜と、前記第４の導電体膜及び前記
第４の絶縁膜上に形成された第５の絶縁膜と、この第５
の絶縁膜上に形成された第５の導電体膜とを有すること
を特徴とする。
成された第３の絶縁膜と、この第３の絶縁膜内に形成さ
れ前記半導体基板に接続される第１のコンタクトと、前
記第３の絶縁膜上に形成され前記第１のコンタクトと接
する第４の導電体膜と、前記第３の絶縁膜上の前記第４
の導電体膜が形成されていない領域を均一な厚さで選択
的に覆う第４の絶縁膜と、前記第４の導電体膜及び前記
第４の絶縁膜上に形成された第５の絶縁膜と、この第５
の絶縁膜上に形成された第５の導電体膜とを有すること
を特徴とする。
【００２７】前記発明において、前記半導体基板の主面
側に形成され素子分離膜に囲まれたＭＯＳ型トランジス
タをさらに有し、前記第１のコンタクトは前記ＭＯＳ型
トランジスタのソース又はドレインの一方に接続されて
いることが好ましい。
側に形成され素子分離膜に囲まれたＭＯＳ型トランジス
タをさらに有し、前記第１のコンタクトは前記ＭＯＳ型
トランジスタのソース又はドレインの一方に接続されて
いることが好ましい。
【００２８】また、前記発明において、前記第３の絶縁
膜内に形成され前記ＭＯＳ型トランジスタのソース又は
ドレインの他方に接続される第２のコンタクトと、この
第２のコンタクトに接続されるビット線とをさらに有す
ることが好ましい。
膜内に形成され前記ＭＯＳ型トランジスタのソース又は
ドレインの他方に接続される第２のコンタクトと、この
第２のコンタクトに接続されるビット線とをさらに有す
ることが好ましい。
【００２９】また、本発明は、半導体基板上に形成され
素子分離膜に囲まれたＭＯＳ型トランジスタと、このＭ
ＯＳ型トランジスタが形成された前記半導体基板の主面
側に形成された第６の絶縁膜と、この第６の絶縁膜内に
形成され前記ＭＯＳ型トランジスタのソース又はドレイ
ンの一方に接続された第２のコンタクトと、前記第６の
絶縁膜上に形成され前記第２のコンタクトに接続された
ビット線と、このビット線が形成された前記第６の絶縁
膜上に形成された第７の絶縁膜と、前記第６の絶縁膜及
び前記第７の絶縁膜を貫通して形成され前記ＭＯＳ型ト
ランジスタのソース又はドレインの他方に接続される第
１のコンタクトと、前記第７の絶縁膜上に形成され前記
第１のコンタクトと接する第４の導電体膜と、前記第７
の絶縁膜上の前記第４の導電体膜が形成されていない領
域を均一な厚さで選択的に覆う第４の絶縁膜と、前記第
４の導電体膜及び前記第４の絶縁膜上に形成された第５
の絶縁膜と、この第５の絶縁膜上に形成された第５の導
電体膜とを有することを特徴とする。
素子分離膜に囲まれたＭＯＳ型トランジスタと、このＭ
ＯＳ型トランジスタが形成された前記半導体基板の主面
側に形成された第６の絶縁膜と、この第６の絶縁膜内に
形成され前記ＭＯＳ型トランジスタのソース又はドレイ
ンの一方に接続された第２のコンタクトと、前記第６の
絶縁膜上に形成され前記第２のコンタクトに接続された
ビット線と、このビット線が形成された前記第６の絶縁
膜上に形成された第７の絶縁膜と、前記第６の絶縁膜及
び前記第７の絶縁膜を貫通して形成され前記ＭＯＳ型ト
ランジスタのソース又はドレインの他方に接続される第
１のコンタクトと、前記第７の絶縁膜上に形成され前記
第１のコンタクトと接する第４の導電体膜と、前記第７
の絶縁膜上の前記第４の導電体膜が形成されていない領
域を均一な厚さで選択的に覆う第４の絶縁膜と、前記第
４の導電体膜及び前記第４の絶縁膜上に形成された第５
の絶縁膜と、この第５の絶縁膜上に形成された第５の導
電体膜とを有することを特徴とする。
【００３０】前記半導体装置によれば、第３の絶縁膜上
の第４の導電体膜（一般的にはストレージノード電極）
が形成されていない領域に第４の絶縁膜（一般的にはエ
ッチング工程におけるストッパ絶縁膜）が形成されてい
るため、第１のコンタクト（一般的にはストレージノー
ドコンタクト）と第４の導電体膜との間にずれがあって
も、このずれた領域には第５の絶縁膜（一般的にはキャ
パシタ絶縁膜）以外に第４の絶縁膜も形成されているの
で、このずれた領域に形成されるキャパシタ（第４の導
電体膜と第５の導電体膜（一般的にはプレート電極）と
の間に第４の絶縁膜及び第５の絶縁膜を挟んで形成され
る）に起因する絶縁性の劣化等を抑制することができ
る。したがって、キャパシタ全体の性能劣化を防止する
ことができ、信頼性の高い半導体装置（ＤＲＡＭ等）を
得ることができる。
の第４の導電体膜（一般的にはストレージノード電極）
が形成されていない領域に第４の絶縁膜（一般的にはエ
ッチング工程におけるストッパ絶縁膜）が形成されてい
るため、第１のコンタクト（一般的にはストレージノー
ドコンタクト）と第４の導電体膜との間にずれがあって
も、このずれた領域には第５の絶縁膜（一般的にはキャ
パシタ絶縁膜）以外に第４の絶縁膜も形成されているの
で、このずれた領域に形成されるキャパシタ（第４の導
電体膜と第５の導電体膜（一般的にはプレート電極）と
の間に第４の絶縁膜及び第５の絶縁膜を挟んで形成され
る）に起因する絶縁性の劣化等を抑制することができ
る。したがって、キャパシタ全体の性能劣化を防止する
ことができ、信頼性の高い半導体装置（ＤＲＡＭ等）を
得ることができる。
【００３１】また、本発明は、半導体基板の主面側に第
３の絶縁膜を形成する工程と、この第３の絶縁膜内に前
記半導体基板に接続される第１のコンタクトを形成する
工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する
工程と、この第４の絶縁膜上に第８の絶縁膜を形成する
工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通
し前記第１のコンタクトの表面が露出する溝部を形成す
る工程と、この溝部内に第４の導電体膜を形成する工程
と、前記第８の絶縁膜を除去する工程とを有することを
特徴とする。
３の絶縁膜を形成する工程と、この第３の絶縁膜内に前
記半導体基板に接続される第１のコンタクトを形成する
工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する
工程と、この第４の絶縁膜上に第８の絶縁膜を形成する
工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通
し前記第１のコンタクトの表面が露出する溝部を形成す
る工程と、この溝部内に第４の導電体膜を形成する工程
と、前記第８の絶縁膜を除去する工程とを有することを
特徴とする。
【００３２】また、本発明は、半導体基板の主面側に第
３の絶縁膜を形成する工程と、この第３の絶縁膜内に前
記半導体基板に接続される第１のコンタクトを形成する
工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する
工程と、この第４の絶縁膜上に第８の絶縁膜を形成する
工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通
し前記第１のコンタクトの表面が露出する溝部を形成す
る工程と、この溝部内に第４の導電体膜を形成する工程
と、前記第８の絶縁膜を除去して前記第４の絶縁膜の表
面を露出させる工程と、この露出した第４の絶縁膜及び
前記第４の導電体膜上に第５の絶縁膜を形成する工程
と、この第５の絶縁膜上に第５の導電体膜を形成する工
程とを有することを特徴とする。
３の絶縁膜を形成する工程と、この第３の絶縁膜内に前
記半導体基板に接続される第１のコンタクトを形成する
工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する
工程と、この第４の絶縁膜上に第８の絶縁膜を形成する
工程と、前記第４の絶縁膜及び前記第８の絶縁膜を貫通
し前記第１のコンタクトの表面が露出する溝部を形成す
る工程と、この溝部内に第４の導電体膜を形成する工程
と、前記第８の絶縁膜を除去して前記第４の絶縁膜の表
面を露出させる工程と、この露出した第４の絶縁膜及び
前記第４の導電体膜上に第５の絶縁膜を形成する工程
と、この第５の絶縁膜上に第５の導電体膜を形成する工
程とを有することを特徴とする。
【００３３】前記発明において、前記半導体基板の主面
側に素子分離膜に囲まれたＭＯＳ型トランジスタを形成
する工程をさらに有し、前記第１のコンタクトを前記Ｍ
ＯＳ型トランジスタのソース又はドレインの一方に接続
することが好ましい。
側に素子分離膜に囲まれたＭＯＳ型トランジスタを形成
する工程をさらに有し、前記第１のコンタクトを前記Ｍ
ＯＳ型トランジスタのソース又はドレインの一方に接続
することが好ましい。
【００３４】また、前記発明において、前記第３の絶縁
膜内に前記ＭＯＳ型トランジスタのソース又はドレイン
の他方に接続される第２のコンタクトを形成する工程
と、前記第３の絶縁膜内に前記第２のコンタクトに接続
されるビット線を形成する工程とをさらに有することが
好ましい。
膜内に前記ＭＯＳ型トランジスタのソース又はドレイン
の他方に接続される第２のコンタクトを形成する工程
と、前記第３の絶縁膜内に前記第２のコンタクトに接続
されるビット線を形成する工程とをさらに有することが
好ましい。
【００３５】また、本発明は、半導体基板の主面側に素
子分離膜に囲まれたＭＯＳ型トランジスタを形成する工
程と、このＭＯＳ型トランジスタが形成された前記半導
体基板の主面側に第６の絶縁膜を形成する工程と、この
第６の絶縁膜内に前記ＭＯＳ型トランジスタのソース又
はドレインの一方と接続する第２のコンタクトを形成す
る工程と、前記第６の絶縁膜上に前記第２のコンタクト
と接続するビット線を形成する工程と、前記ビット線が
形成された前記第６の絶縁膜上に第７の絶縁膜を形成す
る工程と、前記第６の絶縁膜及び前記第７の絶縁膜を貫
通し前記ＭＯＳ型トランジスタのソース又はドレインの
他方と接続する第１のコンタクトを形成する工程と、前
記第７の絶縁膜上に第４の絶縁膜を形成する工程と、こ
の第４の絶縁膜上に第８の絶縁膜を形成する工程と、前
記第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１
のコンタクトの表面が露出する溝部を形成する工程と、
この溝部内に第４の導電体膜を形成する工程と、前記第
８の絶縁膜を除去して前記第４の絶縁膜の表面を露出さ
せる工程と、この露出した第４の絶縁膜及び前記第４の
導電体膜上に第５の絶縁膜を形成する工程と、この第５
の絶縁膜上に第５の導電体膜を形成する工程とを有する
ことを特徴とする。
子分離膜に囲まれたＭＯＳ型トランジスタを形成する工
程と、このＭＯＳ型トランジスタが形成された前記半導
体基板の主面側に第６の絶縁膜を形成する工程と、この
第６の絶縁膜内に前記ＭＯＳ型トランジスタのソース又
はドレインの一方と接続する第２のコンタクトを形成す
る工程と、前記第６の絶縁膜上に前記第２のコンタクト
と接続するビット線を形成する工程と、前記ビット線が
形成された前記第６の絶縁膜上に第７の絶縁膜を形成す
る工程と、前記第６の絶縁膜及び前記第７の絶縁膜を貫
通し前記ＭＯＳ型トランジスタのソース又はドレインの
他方と接続する第１のコンタクトを形成する工程と、前
記第７の絶縁膜上に第４の絶縁膜を形成する工程と、こ
の第４の絶縁膜上に第８の絶縁膜を形成する工程と、前
記第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１
のコンタクトの表面が露出する溝部を形成する工程と、
この溝部内に第４の導電体膜を形成する工程と、前記第
８の絶縁膜を除去して前記第４の絶縁膜の表面を露出さ
せる工程と、この露出した第４の絶縁膜及び前記第４の
導電体膜上に第５の絶縁膜を形成する工程と、この第５
の絶縁膜上に第５の導電体膜を形成する工程とを有する
ことを特徴とする。
【００３６】前記発明において、前記溝部を形成する工
程は、前記第４の絶縁膜をストッパーとして前記第８の
絶縁膜を縦方向に異方的にエッチングする工程と、この
工程の後に前記第４の絶縁膜をストッパーとして前記第
８の絶縁膜を横方向に等方的にエッチングする工程と、
この工程の後に露出した前記第４の絶縁膜をエッチング
する工程とを有することが好ましい。
程は、前記第４の絶縁膜をストッパーとして前記第８の
絶縁膜を縦方向に異方的にエッチングする工程と、この
工程の後に前記第４の絶縁膜をストッパーとして前記第
８の絶縁膜を横方向に等方的にエッチングする工程と、
この工程の後に露出した前記第４の絶縁膜をエッチング
する工程とを有することが好ましい。
【００３７】前記発明において、前記第４の絶縁膜をエ
ッチングする際に前記第８の絶縁膜をマスクとして用い
ることが好ましい。
ッチングする際に前記第８の絶縁膜をマスクとして用い
ることが好ましい。
【００３８】前記半導体装置の製造方法によれば、合わ
せずれ等によって第１のコンタクト（一般的にはストレ
ージノードコンタクト）と第４の導電体膜（一般的には
ストレージノード電極）との間にずれが生じても、この
ずれた領域には第５の絶縁膜（一般的にはキャパシタ絶
縁膜）以外に第４の絶縁膜（一般的にはエッチング工程
におけるストッパ絶縁膜）も形成されるので、このずれ
た領域に形成されるキャパシタ（第４の導電体膜と第５
の導電体膜（一般的にはプレート電極）との間に第４の
絶縁膜及び第５の絶縁膜を挟んで形成される）に起因す
る絶縁性の劣化等を抑制することができる。したがっ
て、キャパシタ全体の性能劣化を防止することができ、
信頼性の高い半導体装置（ＤＲＡＭ等）を製造すること
ができる。また、第４の導電体膜を溝部に埋め込んでい
るので、例えばウエットエッチング等の等方的なエッチ
ングによって溝部を広げるようにすれば、その分溝部に
埋め込まれる第４の導電体膜の面積を大きくすることが
できる。したがって、キャパシタ面積の増大すなわちキ
ャパシタの容量を増大させることができる。
せずれ等によって第１のコンタクト（一般的にはストレ
ージノードコンタクト）と第４の導電体膜（一般的には
ストレージノード電極）との間にずれが生じても、この
ずれた領域には第５の絶縁膜（一般的にはキャパシタ絶
縁膜）以外に第４の絶縁膜（一般的にはエッチング工程
におけるストッパ絶縁膜）も形成されるので、このずれ
た領域に形成されるキャパシタ（第４の導電体膜と第５
の導電体膜（一般的にはプレート電極）との間に第４の
絶縁膜及び第５の絶縁膜を挟んで形成される）に起因す
る絶縁性の劣化等を抑制することができる。したがっ
て、キャパシタ全体の性能劣化を防止することができ、
信頼性の高い半導体装置（ＤＲＡＭ等）を製造すること
ができる。また、第４の導電体膜を溝部に埋め込んでい
るので、例えばウエットエッチング等の等方的なエッチ
ングによって溝部を広げるようにすれば、その分溝部に
埋め込まれる第４の導電体膜の面積を大きくすることが
できる。したがって、キャパシタ面積の増大すなわちキ
ャパシタの容量を増大させることができる。
【００３９】
【発明の実施の形態】以下、本発明の実施形態につい
て、Stacked Capacitor を搭載したダイナミックＲＡＭ
に応用した場合を、図面を参照して説明する。
て、Stacked Capacitor を搭載したダイナミックＲＡＭ
に応用した場合を、図面を参照して説明する。
【００４０】まず、本発明の第１実施形態について、図
１（Ａ１）〜図４（Ａ８）に示した製造工程にしたがっ
て説明する。なお、各工程図（Ａ１）〜（Ａ８）におい
て、左側に示した部分は主としてキャパシタを有する領
域（メモリアレイ領域）を示したものであり、右側に示
した部分は主としてキャパシタを有しない領域（周辺回
路領域）を示したものであり、両者は同一の半導体基板
に形成されている（他の実施形態に係る図面でも同
様）。
１（Ａ１）〜図４（Ａ８）に示した製造工程にしたがっ
て説明する。なお、各工程図（Ａ１）〜（Ａ８）におい
て、左側に示した部分は主としてキャパシタを有する領
域（メモリアレイ領域）を示したものであり、右側に示
した部分は主としてキャパシタを有しない領域（周辺回
路領域）を示したものであり、両者は同一の半導体基板
に形成されている（他の実施形態に係る図面でも同
様）。
【００４１】まず、素子分離用絶縁膜１２が形成された
シリコン基板１１（半導体基板）上に、図示しないゲー
ト絶縁膜、ゲート配線１４が形成され、図示しないソー
ス・ドレイン拡散層がシリコン基板１１表面に形成され
て、トランジスタが複数配列される。さらに、ゲート配
線１４の周囲に絶縁膜１５を形成し、ゲート配線１４間
に層間絶縁膜１３を埋込み形成する。続いて、層間絶縁
膜１３の所定の領域にＲＩＥによってコンタクトホール
を形成する。続いて、ポリシリコン等の導電膜を堆積し
た後、この導電性層をエッチバックして、コンタクトホ
ール内にこの導電膜からなるプラグ１６を形成する（Ａ
１）。
シリコン基板１１（半導体基板）上に、図示しないゲー
ト絶縁膜、ゲート配線１４が形成され、図示しないソー
ス・ドレイン拡散層がシリコン基板１１表面に形成され
て、トランジスタが複数配列される。さらに、ゲート配
線１４の周囲に絶縁膜１５を形成し、ゲート配線１４間
に層間絶縁膜１３を埋込み形成する。続いて、層間絶縁
膜１３の所定の領域にＲＩＥによってコンタクトホール
を形成する。続いて、ポリシリコン等の導電膜を堆積し
た後、この導電性層をエッチバックして、コンタクトホ
ール内にこの導電膜からなるプラグ１６を形成する（Ａ
１）。
【００４２】つぎに、層間絶縁膜１７を堆積し、この層
間絶縁膜１７及び層間絶縁膜１３をＲＩＥ等によって選
択的に除去してコンタクトホール及び配線溝１８ａ、１
８ｂを形成する。続いて、Ｗ等の導電膜を堆積した後、
この導電膜をＲＩＥやＣＭＰ等の方法によって平坦化し
て、配線１９を形成する（Ａ２）。
間絶縁膜１７及び層間絶縁膜１３をＲＩＥ等によって選
択的に除去してコンタクトホール及び配線溝１８ａ、１
８ｂを形成する。続いて、Ｗ等の導電膜を堆積した後、
この導電膜をＲＩＥやＣＭＰ等の方法によって平坦化し
て、配線１９を形成する（Ａ２）。
【００４３】なお、配線１９は、図示していないが、図
１（Ａ２）においてＤＲＡＭセルアレイ領域のビット線
として機能しているので、このＡ２の工程において、メ
モリセルアレイのビット線を同時に形成することができ
る。すなわち、上記コンタクトホールの形成工程で、同
時にビット線コンタクトホール、ビット線配線溝を形成
することができる。また、配線１９の形成と同一工程
で、ビット線プラグやビット線を形成することができ
る。このビット線は、前記トランジスタのソース・ドレ
イン拡散層の一方に接続され、その他方には後述するキ
ャパシタが接続される。
１（Ａ２）においてＤＲＡＭセルアレイ領域のビット線
として機能しているので、このＡ２の工程において、メ
モリセルアレイのビット線を同時に形成することができ
る。すなわち、上記コンタクトホールの形成工程で、同
時にビット線コンタクトホール、ビット線配線溝を形成
することができる。また、配線１９の形成と同一工程
で、ビット線プラグやビット線を形成することができ
る。このビット線は、前記トランジスタのソース・ドレ
イン拡散層の一方に接続され、その他方には後述するキ
ャパシタが接続される。
【００４４】つぎに、層間絶縁膜２０を堆積し、この層
間絶縁膜２０及び層間絶縁膜１７をＲＩＥ等によって選
択的に除去してコンタクトホール２１を形成し、このコ
ンタクトホール２１内にプラグ１６に接続されるプラグ
２２を形成する（Ａ３）。
間絶縁膜２０及び層間絶縁膜１７をＲＩＥ等によって選
択的に除去してコンタクトホール２１を形成し、このコ
ンタクトホール２１内にプラグ１６に接続されるプラグ
２２を形成する（Ａ３）。
【００４５】つぎに、層間絶縁膜２３を堆積し、この層
間絶縁膜２３の所定の領域を除去して穴２４を形成し、
プラグ２２の表面を露出させる。続いて、この穴２４内
に導電膜を埋め込んだ後、ＲＩＥ等によって層間絶縁膜
２３の上面よりもこの導電膜の上面が低くなるように
し、プラグ２２に接続されるキャパシタ用下側電極層２
５を形成する。なお、下側電極層２５となる導電膜の構
成材料としては、Ｐｔ（プラチナ）やＲｕ（ルテニウ
ム）或いはＲｕＯ2 等を用いることができる（Ａ４）。
間絶縁膜２３の所定の領域を除去して穴２４を形成し、
プラグ２２の表面を露出させる。続いて、この穴２４内
に導電膜を埋め込んだ後、ＲＩＥ等によって層間絶縁膜
２３の上面よりもこの導電膜の上面が低くなるように
し、プラグ２２に接続されるキャパシタ用下側電極層２
５を形成する。なお、下側電極層２５となる導電膜の構
成材料としては、Ｐｔ（プラチナ）やＲｕ（ルテニウ
ム）或いはＲｕＯ2 等を用いることができる（Ａ４）。
【００４６】つぎに、キャパシタを有しない領域をレジ
ストで覆い、キャパシタを有する領域の層間絶縁膜２３
をＣＤＥ（ケミカル・ドライ・エッチング）やウエット
エッチング処理等によって除去して層間絶縁膜２０を露
出させ、キャパシタ用下側電極層２５を有する穴２６を
形成する（Ａ５）。
ストで覆い、キャパシタを有する領域の層間絶縁膜２３
をＣＤＥ（ケミカル・ドライ・エッチング）やウエット
エッチング処理等によって除去して層間絶縁膜２０を露
出させ、キャパシタ用下側電極層２５を有する穴２６を
形成する（Ａ５）。
【００４７】つぎに、キャパシタ用絶縁膜２７及びキャ
パシタ用上側電極層２８を堆積し、キャパシタを有する
領域をレジストで覆い、キャパシタを有しない領域のキ
ャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８
をエッチング除去してキャパシタを形成する。なお、キ
ャパシタ用絶縁膜２７としては、ＳｒＴｉＯ3 、Ｂａx
Ｓｒ1-x ＴｉＯ等の高誘電体薄膜を用いることができ
る。また、キャパシタ用上側電極層２８となる導電膜の
構成材料としては、下側電極層２５と同様、ＰｔやＲｕ
或いはＲｕＯ2 等を用いることができる（Ａ６）。
パシタ用上側電極層２８を堆積し、キャパシタを有する
領域をレジストで覆い、キャパシタを有しない領域のキ
ャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８
をエッチング除去してキャパシタを形成する。なお、キ
ャパシタ用絶縁膜２７としては、ＳｒＴｉＯ3 、Ｂａx
Ｓｒ1-x ＴｉＯ等の高誘電体薄膜を用いることができ
る。また、キャパシタ用上側電極層２８となる導電膜の
構成材料としては、下側電極層２５と同様、ＰｔやＲｕ
或いはＲｕＯ2 等を用いることができる（Ａ６）。
【００４８】つぎに、層間絶縁膜２３及び層間絶縁膜２
０をＲＩＥ等によって選択的に除去して、コンタクトホ
ール及び配線溝２９ａ、２９ｂを形成し、配線１９の表
面を露出する（Ａ７）。
０をＲＩＥ等によって選択的に除去して、コンタクトホ
ール及び配線溝２９ａ、２９ｂを形成し、配線１９の表
面を露出する（Ａ７）。
【００４９】続いて、Ｗ等の導電膜を堆積した後、この
導電膜をエッチバックやＣＭＰ（ケミカル・メカニカル
・ポリッシング）等の方法によって平坦化して、キャパ
シタを有する領域においてはキャパシタ用上側電極層２
８の裏打ちとなるプレート配線３０ａを穴２６内に形成
するとともに、キャパシタを有しない領域においては配
線３０ｂを穴２９ａ及び２９ｂ内に形成する（Ａ８）。
導電膜をエッチバックやＣＭＰ（ケミカル・メカニカル
・ポリッシング）等の方法によって平坦化して、キャパ
シタを有する領域においてはキャパシタ用上側電極層２
８の裏打ちとなるプレート配線３０ａを穴２６内に形成
するとともに、キャパシタを有しない領域においては配
線３０ｂを穴２９ａ及び２９ｂ内に形成する（Ａ８）。
【００５０】以上の工程によって製造されたものでは、
キャパシタ用上側電極層２８の上面とシリコン基板１１
の上面との距離が配線３０ｂの上面とシリコン基板１１
の上面との距離以下（図４では、キャパシタ用上側電極
層２８の上面とシリコン基板１１の上面との距離が、配
線３０ｂの上面とシリコン基板１１の上面との距離より
も小さい）となっており、またプレート配線３０ａ、配
線３０ｂ及び層間絶縁膜２３の各上面とシリコン基板１
１の上面との距離は全て等しくなっている。したがっ
て、キャパシタを有する領域及びキャパシタを有しない
領域相互間における平坦化を実現することができる。
キャパシタ用上側電極層２８の上面とシリコン基板１１
の上面との距離が配線３０ｂの上面とシリコン基板１１
の上面との距離以下（図４では、キャパシタ用上側電極
層２８の上面とシリコン基板１１の上面との距離が、配
線３０ｂの上面とシリコン基板１１の上面との距離より
も小さい）となっており、またプレート配線３０ａ、配
線３０ｂ及び層間絶縁膜２３の各上面とシリコン基板１
１の上面との距離は全て等しくなっている。したがっ
て、キャパシタを有する領域及びキャパシタを有しない
領域相互間における平坦化を実現することができる。
【００５１】また、以上の説明した工程では、導電膜を
穴２６及び穴２９ａ、２９ｂ内に同時に埋め込むことに
よりプレート配線３０ａ及び配線３０ｂを同時に形成す
るため、製造工程の短縮化をはかることができる。
穴２６及び穴２９ａ、２９ｂ内に同時に埋め込むことに
よりプレート配線３０ａ及び配線３０ｂを同時に形成す
るため、製造工程の短縮化をはかることができる。
【００５２】つぎに、本発明の第２実施形態について、
図５（Ｂ１）〜図７（Ｂ５）に示した製造工程にしたが
って説明する。なお、基本的な構成要素は上記第１実施
形態とほぼ同様であり、また第１実施形態と共通する製
造工程もあるため、特に示さない限りこれらについては
第１実施形態の対応する図面及び対応する説明を参照す
ることとし、説明は省略する。
図５（Ｂ１）〜図７（Ｂ５）に示した製造工程にしたが
って説明する。なお、基本的な構成要素は上記第１実施
形態とほぼ同様であり、また第１実施形態と共通する製
造工程もあるため、特に示さない限りこれらについては
第１実施形態の対応する図面及び対応する説明を参照す
ることとし、説明は省略する。
【００５３】第１実施形態における図２の工程（Ａ３）
の後、絶縁膜３１及び層間絶縁膜２３を形成する。絶縁
膜３１は後の工程で層間絶縁膜２３に穴を形成する際の
エッチングのストッパとなるものである（Ｂ１）。
の後、絶縁膜３１及び層間絶縁膜２３を形成する。絶縁
膜３１は後の工程で層間絶縁膜２３に穴を形成する際の
エッチングのストッパとなるものである（Ｂ１）。
【００５４】つぎに、層間絶縁膜２３及び絶縁膜３１の
所定の領域を除去して穴２４を形成し、プラグ２２の表
面を露出させる。続いて、この穴２４内に導電膜を埋め
込んだ後、ＲＩＥ等によって層間絶縁膜２３の上面より
もこの導電膜の上面が低くなるようにし、キャパシタ用
下側電極層２５を形成する（Ｂ２）。
所定の領域を除去して穴２４を形成し、プラグ２２の表
面を露出させる。続いて、この穴２４内に導電膜を埋め
込んだ後、ＲＩＥ等によって層間絶縁膜２３の上面より
もこの導電膜の上面が低くなるようにし、キャパシタ用
下側電極層２５を形成する（Ｂ２）。
【００５５】つぎに、キャパシタを有しない領域をレジ
ストで覆い、キャパシタを有する領域の層間絶縁膜２３
をＣＤＥやウエットエッチング処理等によって除去し、
キャパシタ用下側電極層２５を有する穴２６を形成す
る。このとき、層間絶縁膜２３の下にエッチングのスト
ッパとなる絶縁膜３１が形成されているため、層間絶縁
膜２３のエッチングを絶縁膜３１で止めることができる
（Ｂ３）。
ストで覆い、キャパシタを有する領域の層間絶縁膜２３
をＣＤＥやウエットエッチング処理等によって除去し、
キャパシタ用下側電極層２５を有する穴２６を形成す
る。このとき、層間絶縁膜２３の下にエッチングのスト
ッパとなる絶縁膜３１が形成されているため、層間絶縁
膜２３のエッチングを絶縁膜３１で止めることができる
（Ｂ３）。
【００５６】つぎに、キャパシタ用絶縁膜２７及びキャ
パシタ用上側電極層２８を堆積し、キャパシタを有する
領域をレジストで覆い、キャパシタを有しない領域のキ
ャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８
をエッチング除去してキャパシタを形成する。つぎに、
層間絶縁膜２３、絶縁膜３１及び層間絶縁膜２０をＲＩ
Ｅ等によって選択的に除去して、コンタクトホール及び
配線溝２９ａ、２９ｂを形成し、配線１９の表面を露出
する（Ｂ４）。
パシタ用上側電極層２８を堆積し、キャパシタを有する
領域をレジストで覆い、キャパシタを有しない領域のキ
ャパシタ用絶縁膜２７及びキャパシタ用上側電極層２８
をエッチング除去してキャパシタを形成する。つぎに、
層間絶縁膜２３、絶縁膜３１及び層間絶縁膜２０をＲＩ
Ｅ等によって選択的に除去して、コンタクトホール及び
配線溝２９ａ、２９ｂを形成し、配線１９の表面を露出
する（Ｂ４）。
【００５７】以後、第１実施形態における工程（Ａ８）
と同様にして、キャパシタを有する領域においてはキャ
パシタ用上側電極層２８の裏打ちとなるプレート配線３
０ａを穴２６内に形成するとともに、キャパシタを有し
ない領域においては配線３０ｂを穴２９ａ及び２９ｂ内
に形成する（Ｂ５）。
と同様にして、キャパシタを有する領域においてはキャ
パシタ用上側電極層２８の裏打ちとなるプレート配線３
０ａを穴２６内に形成するとともに、キャパシタを有し
ない領域においては配線３０ｂを穴２９ａ及び２９ｂ内
に形成する（Ｂ５）。
【００５８】以上の工程によって製造されたものにおい
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
【００５９】つぎに、本発明の第３実施形態について、
図８（Ｃ１）〜図１０（Ｃ６）に示した製造工程にした
がって説明する。なお、基本的な構成要素は上記第１実
施形態とほぼ同様であり、また第１実施形態と共通する
製造工程もあるため、特に示さない限りこれらについて
は第１実施形態の対応する図面及び対応する説明を参照
することとし、説明は省略する。
図８（Ｃ１）〜図１０（Ｃ６）に示した製造工程にした
がって説明する。なお、基本的な構成要素は上記第１実
施形態とほぼ同様であり、また第１実施形態と共通する
製造工程もあるため、特に示さない限りこれらについて
は第１実施形態の対応する図面及び対応する説明を参照
することとし、説明は省略する。
【００６０】第１実施形態における図２の工程（Ａ３）
の後、層間絶縁膜３２を堆積し、この層間絶縁膜３２の
所定の領域を除去して穴を形成する。続いて、導電膜を
堆積し、ＣＭＰ等の手法を用いて平坦化を行うことによ
ってこの導電膜を先程形成した穴に埋め込み、キャパシ
タ用下側電極層２５を形成する（Ｃ１）。
の後、層間絶縁膜３２を堆積し、この層間絶縁膜３２の
所定の領域を除去して穴を形成する。続いて、導電膜を
堆積し、ＣＭＰ等の手法を用いて平坦化を行うことによ
ってこの導電膜を先程形成した穴に埋め込み、キャパシ
タ用下側電極層２５を形成する（Ｃ１）。
【００６１】つぎに、層間絶縁膜３２上及びキャパシタ
用下側電極層２５上に層間絶縁膜３３をさらに堆積する
（Ｃ２）。
用下側電極層２５上に層間絶縁膜３３をさらに堆積する
（Ｃ２）。
【００６２】つぎに、キャパシタを有しない領域をレジ
ストで覆い、キャパシタを有する領域の層間絶縁膜３２
及び３３をＣＤＥやウエットエッチング処理等によって
除去して層間絶縁膜２０を露出させ、キャパシタ用下側
電極層２５を有する穴２６を形成する（Ｃ３）。
ストで覆い、キャパシタを有する領域の層間絶縁膜３２
及び３３をＣＤＥやウエットエッチング処理等によって
除去して層間絶縁膜２０を露出させ、キャパシタ用下側
電極層２５を有する穴２６を形成する（Ｃ３）。
【００６３】以後の工程（Ｃ４）〜（Ｃ６）は、第１実
施形態における工程（Ａ６）〜（Ａ８）とほぼ同様であ
り、図１０（Ｃ６）に示すように、キャパシタを有する
領域においてはキャパシタ用上側電極層２８の裏打ちと
なるプレート配線３０ａが穴２６内に形成されるととも
に、キャパシタを有しない領域においては配線３０ｂが
穴２９ａ及び２９ｂ内に形成される。
施形態における工程（Ａ６）〜（Ａ８）とほぼ同様であ
り、図１０（Ｃ６）に示すように、キャパシタを有する
領域においてはキャパシタ用上側電極層２８の裏打ちと
なるプレート配線３０ａが穴２６内に形成されるととも
に、キャパシタを有しない領域においては配線３０ｂが
穴２９ａ及び２９ｂ内に形成される。
【００６４】以上の工程によって製造されたものにおい
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
【００６５】つぎに、本発明の第４実施形態について、
図１１（Ｄ１）〜図１２（Ｄ４）に示した製造工程にし
たがって説明する。なお、基本的な構成要素は上記第１
実施形態とほぼ同様であり、また第１実施形態と共通す
る製造工程もあるため、特に示さない限りこれらについ
ては第１実施形態の対応する図面及び対応する説明を参
照することとし、説明は省略する。
図１１（Ｄ１）〜図１２（Ｄ４）に示した製造工程にし
たがって説明する。なお、基本的な構成要素は上記第１
実施形態とほぼ同様であり、また第１実施形態と共通す
る製造工程もあるため、特に示さない限りこれらについ
ては第１実施形態の対応する図面及び対応する説明を参
照することとし、説明は省略する。
【００６６】第１実施形態における図２の工程（Ａ３）
の後、導電膜を堆積してこれを所定の形状にパターニン
グし、キャパシタの下側電極層２５を形成する（Ｄ
１）。
の後、導電膜を堆積してこれを所定の形状にパターニン
グし、キャパシタの下側電極層２５を形成する（Ｄ
１）。
【００６７】つぎに、層間絶縁膜２０上及びキャパシタ
用下側電極層２５上に層間絶縁膜３４を、その上面がキ
ャパシタ用下側電極層２５の上面よりも高くなるように
堆積する（Ｄ２）。
用下側電極層２５上に層間絶縁膜３４を、その上面がキ
ャパシタ用下側電極層２５の上面よりも高くなるように
堆積する（Ｄ２）。
【００６８】つぎに、キャパシタを有しない領域をレジ
ストで覆い、キャパシタを有する領域の層間絶縁膜３４
をＣＤＥやウエットエッチング処理等によって除去して
層間絶縁膜２０を露出させ、キャパシタ用下側電極層２
５を有する穴２６を形成する（Ｄ３）。
ストで覆い、キャパシタを有する領域の層間絶縁膜３４
をＣＤＥやウエットエッチング処理等によって除去して
層間絶縁膜２０を露出させ、キャパシタ用下側電極層２
５を有する穴２６を形成する（Ｄ３）。
【００６９】以後、第１実施形態における工程（Ａ６）
〜（Ａ８）と同様の工程により、図１２（Ｄ４）に示す
ように、キャパシタを有する領域においてはキャパシタ
用上側電極層２８の裏打ちとなるプレート配線３０ａが
穴２６内に形成されるとともに、キャパシタを有しない
領域においては配線３０ｂが穴２９ａ及び２９ｂ内に形
成される（Ｄ４）。
〜（Ａ８）と同様の工程により、図１２（Ｄ４）に示す
ように、キャパシタを有する領域においてはキャパシタ
用上側電極層２８の裏打ちとなるプレート配線３０ａが
穴２６内に形成されるとともに、キャパシタを有しない
領域においては配線３０ｂが穴２９ａ及び２９ｂ内に形
成される（Ｄ４）。
【００７０】以上の工程によって製造されたものにおい
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
【００７１】つぎに、本発明の第５実施形態について、
図１３（Ｅ１）〜図１５（Ｅ５）に示した製造工程にし
たがって説明する。なお、基本的な構成要素は上記第１
実施形態とほぼ同様であり、また第１実施形態と共通す
る製造工程もあるため、特に示さない限りこれらについ
ては第１実施形態の対応する図面及び対応する説明を参
照することとし、説明は省略する。
図１３（Ｅ１）〜図１５（Ｅ５）に示した製造工程にし
たがって説明する。なお、基本的な構成要素は上記第１
実施形態とほぼ同様であり、また第１実施形態と共通す
る製造工程もあるため、特に示さない限りこれらについ
ては第１実施形態の対応する図面及び対応する説明を参
照することとし、説明は省略する。
【００７２】第１実施形態における図１の工程（Ａ１）
〜図３の工程（Ａ５）と同様にして、キャパシタ用下側
電極層２５を有する穴２６を形成する（Ｅ１）。なお、
第１実施形態以外の各実施形態で用いた方法によって、
図１３（Ｅ１）に示すような形状を構成するようにして
もよい。
〜図３の工程（Ａ５）と同様にして、キャパシタ用下側
電極層２５を有する穴２６を形成する（Ｅ１）。なお、
第１実施形態以外の各実施形態で用いた方法によって、
図１３（Ｅ１）に示すような形状を構成するようにして
もよい。
【００７３】つぎに、キャパシタ用絶縁膜２７及びキャ
パシタ用上側電極層２８を形成するための絶縁膜及び導
電膜を順次堆積する（Ｅ２）。
パシタ用上側電極層２８を形成するための絶縁膜及び導
電膜を順次堆積する（Ｅ２）。
【００７４】つぎに、キャパシタ用上側電極層２８、キ
ャパシタ用絶縁膜２７、層間絶縁膜２３及び層間絶縁膜
２０をＲＩＥ等によって選択的に除去して、コンタクト
ホール及び配線溝２９ａ、２９ｂを形成し、配線１９の
表面を露出する（Ｅ３）。
ャパシタ用絶縁膜２７、層間絶縁膜２３及び層間絶縁膜
２０をＲＩＥ等によって選択的に除去して、コンタクト
ホール及び配線溝２９ａ、２９ｂを形成し、配線１９の
表面を露出する（Ｅ３）。
【００７５】つぎに、Ｗ等の導電膜３０を堆積する（Ｅ
４）。
４）。
【００７６】続いて、導電膜３０、キャパシタ用上側電
極層２８、キャパシタ用絶縁膜２７をエッチバックやＣ
ＭＰ等の方法によって除去することにより平坦化を行
い、キャパシタを有する領域においてはキャパシタ用上
側電極層２８の裏打ちとなるプレート配線３０ａを穴２
６内に形成するとともに、キャパシタを有しない領域に
おいては配線３０ｂを穴２９ａ及び２９ｂ内に形成する
（Ｅ５）。
極層２８、キャパシタ用絶縁膜２７をエッチバックやＣ
ＭＰ等の方法によって除去することにより平坦化を行
い、キャパシタを有する領域においてはキャパシタ用上
側電極層２８の裏打ちとなるプレート配線３０ａを穴２
６内に形成するとともに、キャパシタを有しない領域に
おいては配線３０ｂを穴２９ａ及び２９ｂ内に形成する
（Ｅ５）。
【００７７】以上の工程によって製造されたものにおい
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
【００７８】つぎに、本発明の第６実施形態について、
図１６（Ｆ１）〜図１８（Ｆ６）に示した製造工程にし
たがって説明する。なお、基本的な構成要素は上記第１
実施形態とほぼ同様であり、また第１実施形態と共通す
る製造工程もあるため、特に示さない限りこれらについ
ては第１実施形態の対応する図面及び対応する説明を参
照することとし、説明は省略する。
図１６（Ｆ１）〜図１８（Ｆ６）に示した製造工程にし
たがって説明する。なお、基本的な構成要素は上記第１
実施形態とほぼ同様であり、また第１実施形態と共通す
る製造工程もあるため、特に示さない限りこれらについ
ては第１実施形態の対応する図面及び対応する説明を参
照することとし、説明は省略する。
【００７９】第１実施形態における図２の工程（Ａ３）
の後、導電膜を堆積してこれを所定の形状にパターニン
グし、キャパシタ用下側電極層２５を形成する（Ｆ
１）。
の後、導電膜を堆積してこれを所定の形状にパターニン
グし、キャパシタ用下側電極層２５を形成する（Ｆ
１）。
【００８０】つぎに、キャパシタ用絶縁膜２７及びキャ
パシタ用上側電極層２８を順次堆積し、これらを所定の
形状にパターニングしてキャパシタを形成する（Ｆ
２）。
パシタ用上側電極層２８を順次堆積し、これらを所定の
形状にパターニングしてキャパシタを形成する（Ｆ
２）。
【００８１】つぎに、層間絶縁膜２０上及びキャパシタ
上に層間絶縁膜３５を堆積する（Ｆ３）。
上に層間絶縁膜３５を堆積する（Ｆ３）。
【００８２】つぎに、キャパシタを有しない領域をレジ
ストで覆い、キャパシタを有する領域の層間絶縁膜３５
をＣＤＥやウエットエッチング処理等によって除去し、
キャパシタを有する穴２６を形成する（Ｆ４）。
ストで覆い、キャパシタを有する領域の層間絶縁膜３５
をＣＤＥやウエットエッチング処理等によって除去し、
キャパシタを有する穴２６を形成する（Ｆ４）。
【００８３】つぎに、層間絶縁膜３５及び層間絶縁膜２
０をＲＩＥ等によって選択的に除去して、コンタクトホ
ール及び配線溝２９ａ、２９ｂを形成し、配線１９の表
面を露出する（Ｆ５）。
０をＲＩＥ等によって選択的に除去して、コンタクトホ
ール及び配線溝２９ａ、２９ｂを形成し、配線１９の表
面を露出する（Ｆ５）。
【００８４】続いて、Ｗ等の導電膜を堆積した後、この
導電膜をエッチバックやＣＭＰ等の方法によって平坦化
して、キャパシタを有する領域においてはキャパシタ用
上側電極層２８の裏打ちとなるプレート配線３０ａを穴
２６内に形成するとともに、キャパシタを有しない領域
においては配線３０ｂを穴２９ａ及び２９ｂ内に形成す
る（Ｆ６）。
導電膜をエッチバックやＣＭＰ等の方法によって平坦化
して、キャパシタを有する領域においてはキャパシタ用
上側電極層２８の裏打ちとなるプレート配線３０ａを穴
２６内に形成するとともに、キャパシタを有しない領域
においては配線３０ｂを穴２９ａ及び２９ｂ内に形成す
る（Ｆ６）。
【００８５】以上の工程によって製造されたものにおい
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
ても、上記第１実施形態と同様の作用効果を得ることが
できる。
【００８６】以下、本発明の第７実施形態について、図
１９〜図２８を参照して詳細に説明する。
１９〜図２８を参照して詳細に説明する。
【００８７】なお、各図（ａ）は各図（ｃ）（フォトリ
ソグラフィを行う際の平面パターンに対応した図）のＡ
−Ａ´断面、各図（ｂ）は各図（ｃ）のＢ−Ｂ´断面を
示したものである。
ソグラフィを行う際の平面パターンに対応した図）のＡ
−Ａ´断面、各図（ｂ）は各図（ｃ）のＢ−Ｂ´断面を
示したものである。
【００８８】まず、シリコンを用いた半導体基板１０１
にＳＴＩ（Shallow Trench Isolation）により素子分離
領域１０２を形成し、不純物イオン注入によりＰウエル
領域を形成する（図１９）。
にＳＴＩ（Shallow Trench Isolation）により素子分離
領域１０２を形成し、不純物イオン注入によりＰウエル
領域を形成する（図１９）。
【００８９】次に、トランジスタを形成するために、半
導体基板１０１上に例えば６ｎｍのゲート酸化膜（図示
せず）を形成した後、ゲート電極１０３として約５０ｎ
ｍの多結晶シリコン膜１０３ａ、約１００ｎｍのタング
ステンシリサイド（ＷＳｉ）又はタングステン（Ｗ）膜
１０３ｂ、約１００ｎｍの窒化シリコン（ＳｉＮ）１０
３ｃ膜を堆積する。ゲート電極１０３をパターニングし
た後、ＰやＡｓなどのＮ型不純物をイオン注入し、ソー
ス／ドレイン拡散層１０４を形成する。続いて、例えば
３０ｎｍの窒化シリコン膜１０５を堆積し、エッチバッ
クすることによってゲート電極１０３にサイドウォール
を形成する。トランジスタ形成後、約２５０〜３００ｎ
ｍの絶縁膜１０６（例えば、ＢＰＳＧやプラズマＳｉＯ
2 等）を堆積する（図２０）。
導体基板１０１上に例えば６ｎｍのゲート酸化膜（図示
せず）を形成した後、ゲート電極１０３として約５０ｎ
ｍの多結晶シリコン膜１０３ａ、約１００ｎｍのタング
ステンシリサイド（ＷＳｉ）又はタングステン（Ｗ）膜
１０３ｂ、約１００ｎｍの窒化シリコン（ＳｉＮ）１０
３ｃ膜を堆積する。ゲート電極１０３をパターニングし
た後、ＰやＡｓなどのＮ型不純物をイオン注入し、ソー
ス／ドレイン拡散層１０４を形成する。続いて、例えば
３０ｎｍの窒化シリコン膜１０５を堆積し、エッチバッ
クすることによってゲート電極１０３にサイドウォール
を形成する。トランジスタ形成後、約２５０〜３００ｎ
ｍの絶縁膜１０６（例えば、ＢＰＳＧやプラズマＳｉＯ
2 等）を堆積する（図２０）。
【００９０】次に、ＳｉＮ膜１０３ｃをストッパーとし
て絶縁膜１０６をＣＭＰ（ChemicalMechanical Polishi
ng ) 法を用いて平坦化した後、レジストマスク１０７
（開口パターン）を用いて絶縁膜１０６をパターニング
し、ゲート電極１０３に対して自己整合的にコンタクト
ホールを形成する（図２１）。
て絶縁膜１０６をＣＭＰ（ChemicalMechanical Polishi
ng ) 法を用いて平坦化した後、レジストマスク１０７
（開口パターン）を用いて絶縁膜１０６をパターニング
し、ゲート電極１０３に対して自己整合的にコンタクト
ホールを形成する（図２１）。
【００９１】次に、レジストを除去し、プラグを形成す
るための導電性膜１０８、例えばＰまたはＡｓをドープ
したポリＳｉ膜を堆積する（図２２）。
るための導電性膜１０８、例えばＰまたはＡｓをドープ
したポリＳｉ膜を堆積する（図２２）。
【００９２】次に、プラグを形成するための導電性膜１
０８をＳｉＮ膜１０３ｃをストッパーとしてＣＭＰ法に
より平坦化する。続いて、１００〜２００ｎｍ程度の絶
縁膜１０９（例えばＢＰＳＧやプラズマＳｉＯ2 等）を
堆積し、これをＣＭＰ法により平坦化し、先に形成した
プラグ１０８に達するビット線コンタクト１１０を形成
する。続いて、絶縁膜１０９上に例えば２０ｎｍ程度の
Ｔｉ／ＴｉＮ及び１００ｎｍ程度のＷからなる導電性膜
１１１ａを堆積し、その上に１５０ｎｍ程度のＳｉＮ膜
１１１ｂを堆積し、これらをパターニングすることによ
りビット線１１１を形成する。さらに、３０ｎｍ程度の
ＳｉＮ膜１１２を堆積した後これをエッチングし、ビッ
ト線側壁にサイドウォールを形成する。
０８をＳｉＮ膜１０３ｃをストッパーとしてＣＭＰ法に
より平坦化する。続いて、１００〜２００ｎｍ程度の絶
縁膜１０９（例えばＢＰＳＧやプラズマＳｉＯ2 等）を
堆積し、これをＣＭＰ法により平坦化し、先に形成した
プラグ１０８に達するビット線コンタクト１１０を形成
する。続いて、絶縁膜１０９上に例えば２０ｎｍ程度の
Ｔｉ／ＴｉＮ及び１００ｎｍ程度のＷからなる導電性膜
１１１ａを堆積し、その上に１５０ｎｍ程度のＳｉＮ膜
１１１ｂを堆積し、これらをパターニングすることによ
りビット線１１１を形成する。さらに、３０ｎｍ程度の
ＳｉＮ膜１１２を堆積した後これをエッチングし、ビッ
ト線側壁にサイドウォールを形成する。
【００９３】次に、ビット線１１１を覆うように４００
ｎｍ程度の絶縁膜１１３（例えばＢＰＳＧやプラズマＳ
ｉＯ2 等）を堆積し、これをＣＭＰ法を用いて平坦化す
る。続いて、レジストマスクを用いて絶縁膜１１３をビ
ット線１１１に対して自己整合的にエッチングし、先に
形成したプラグ１０８まで達するようにコンタクト口を
開口する。続いて、レジストを除去した後、ストレージ
ノードコンタクト１１４を形成するために、コンタクト
口を導電材料、例えばバリアメタル（Ｔｉ／ＴｉＮ）及
びＷ、或いはＰをドープしたポリＳｉ等で埋め込み、平
坦化する（図２３）。
ｎｍ程度の絶縁膜１１３（例えばＢＰＳＧやプラズマＳ
ｉＯ2 等）を堆積し、これをＣＭＰ法を用いて平坦化す
る。続いて、レジストマスクを用いて絶縁膜１１３をビ
ット線１１１に対して自己整合的にエッチングし、先に
形成したプラグ１０８まで達するようにコンタクト口を
開口する。続いて、レジストを除去した後、ストレージ
ノードコンタクト１１４を形成するために、コンタクト
口を導電材料、例えばバリアメタル（Ｔｉ／ＴｉＮ）及
びＷ、或いはＰをドープしたポリＳｉ等で埋め込み、平
坦化する（図２３）。
【００９４】次に、酸化膜に対してエッチング選択比の
高い膜、例えば５０ｎｍのＳｉＮ膜１１５を均一な厚さ
で全面に、続いて３００ｎｍ程度の絶縁膜１１６（例え
ばＢＰＳＧやプラズマＳｉＯ2 等）を全面に堆積し、穴
型パタンを有するレジストマスク１２１を用いて絶縁膜
１１６及びＳｉＮ膜１１５をＲＩＥ法を用いてエッチン
グし、溝部１１７を形成する。（図２４）。
高い膜、例えば５０ｎｍのＳｉＮ膜１１５を均一な厚さ
で全面に、続いて３００ｎｍ程度の絶縁膜１１６（例え
ばＢＰＳＧやプラズマＳｉＯ2 等）を全面に堆積し、穴
型パタンを有するレジストマスク１２１を用いて絶縁膜
１１６及びＳｉＮ膜１１５をＲＩＥ法を用いてエッチン
グし、溝部１１７を形成する。（図２４）。
【００９５】次に、溝１１７が埋まるようにストレージ
ノード電極材料１１８、例えば２００ｎｍの窒化タング
ステン（Ｗ／Ｎ）、ルテニウム（Ｒｕ）又はルテニウム
オキサイド（ＲｕＯx ）をスパッタ法により堆積する
（図２５）。
ノード電極材料１１８、例えば２００ｎｍの窒化タング
ステン（Ｗ／Ｎ）、ルテニウム（Ｒｕ）又はルテニウム
オキサイド（ＲｕＯx ）をスパッタ法により堆積する
（図２５）。
【００９６】次に、ストレージノード電極材料１１８を
絶縁膜１１６の上面までＣＭＰ法により研磨して平坦化
し、ストレージノード電極を形成する。ストレージノー
ド電極１１８として用いるルテニウムやルテニウム化合
物は、チタン酸バリウムストロンチウム（ＢＳＴＯ）等
の高誘電体膜を用いたキャパシタの電極として適したも
のであるが、ＲＩＥ等を用いてエッチングすることは難
しい。そこで、本例のように、溝内にルテニウム等を埋
め込むことにより、容易にストレージノード電極１１８
を形成することができる（図２６）。
絶縁膜１１６の上面までＣＭＰ法により研磨して平坦化
し、ストレージノード電極を形成する。ストレージノー
ド電極１１８として用いるルテニウムやルテニウム化合
物は、チタン酸バリウムストロンチウム（ＢＳＴＯ）等
の高誘電体膜を用いたキャパシタの電極として適したも
のであるが、ＲＩＥ等を用いてエッチングすることは難
しい。そこで、本例のように、溝内にルテニウム等を埋
め込むことにより、容易にストレージノード電極１１８
を形成することができる（図２６）。
【００９７】次に、ストレージノード電極１１８の側面
が露出するように絶縁膜１１６をウエットエッチングに
より完全に除去する。この時、ＳｉＮ膜１１５がウエッ
トエッチングのストッパーとして作用するため、絶縁膜
１１３がエッチングされることはない。このとき露出し
たＳｉＮ膜１１５はストレージノード電極１１８が形成
されていない領域を均一な厚さで選択的に覆っている。
すなわち、ストレージノード電極１１８の側面のＳｉＮ
膜１１５の膜厚より上の領域及びストレージノード電極
１１８の上面にはＳｉＮ膜１１５は形成されていない
（図２７）。
が露出するように絶縁膜１１６をウエットエッチングに
より完全に除去する。この時、ＳｉＮ膜１１５がウエッ
トエッチングのストッパーとして作用するため、絶縁膜
１１３がエッチングされることはない。このとき露出し
たＳｉＮ膜１１５はストレージノード電極１１８が形成
されていない領域を均一な厚さで選択的に覆っている。
すなわち、ストレージノード電極１１８の側面のＳｉＮ
膜１１５の膜厚より上の領域及びストレージノード電極
１１８の上面にはＳｉＮ膜１１５は形成されていない
（図２７）。
【００９８】次に、キャパシタ誘電体膜１１９として、
例えばチタン酸バリウムストロンチウム（ＢＳＴＯ）等
をＣＶＤ法又はスパッタ法により堆積する。続いて、プ
レート電極１２０として、例えば１００ｎｍ程度の窒化
タングステン膜、ルテニウム膜又はルテニウムオキサイ
ド膜を堆積し、これをＣＭＰ法により平坦化して、キャ
パシタを形成する（図２８）。
例えばチタン酸バリウムストロンチウム（ＢＳＴＯ）等
をＣＶＤ法又はスパッタ法により堆積する。続いて、プ
レート電極１２０として、例えば１００ｎｍ程度の窒化
タングステン膜、ルテニウム膜又はルテニウムオキサイ
ド膜を堆積し、これをＣＭＰ法により平坦化して、キャ
パシタを形成する（図２８）。
【００９９】その後、通常の方法を用いて配線等を形成
することにより、ＤＲＡＭが完成する。
することにより、ＤＲＡＭが完成する。
【０１００】図２９は、ストレージノードコンタクト１
１４とストレージノード電極１１８とがずれた場合の状
態を示したものである。本実施形態では、キャパシタ誘
電体膜１１９の下にストッパー膜１１５が形成されてい
るので、このようにずれが生じたとしても、キャパシタ
特性の劣化等を防止することができる。
１４とストレージノード電極１１８とがずれた場合の状
態を示したものである。本実施形態では、キャパシタ誘
電体膜１１９の下にストッパー膜１１５が形成されてい
るので、このようにずれが生じたとしても、キャパシタ
特性の劣化等を防止することができる。
【０１０１】次に、本発明の第８実施形態について、図
３０〜図３４を参照して詳細に説明する。
３０〜図３４を参照して詳細に説明する。
【０１０２】本第８実施形態は、図１９〜図２８に示し
た第７実施形態の工程の一部を変更したものであるた
め、ここでは必要な説明のみ行い、その他については第
７実施形態の対応する説明及び対応する図面を参照する
ものとする。
た第７実施形態の工程の一部を変更したものであるた
め、ここでは必要な説明のみ行い、その他については第
７実施形態の対応する説明及び対応する図面を参照する
ものとする。
【０１０３】工程の前半は第７実施形態の工程（図１９
〜図２３の工程）と同様であるため、それ以後の工程に
ついて以下説明する。なお、以下の図３０〜図３４の工
程は、第７実施形態における図２４〜図２８の工程にほ
ぼ対応している。
〜図２３の工程）と同様であるため、それ以後の工程に
ついて以下説明する。なお、以下の図３０〜図３４の工
程は、第７実施形態における図２４〜図２８の工程にほ
ぼ対応している。
【０１０４】図２３の工程の後、酸化膜に対してエッチ
ング選択比の高い膜、例えば５０ｎｍのＳｉＮ膜１１５
を均一な厚さで全面に堆積し、続いて３００ｎｍ程度の
絶縁膜１１６（例えばＢＰＳＧやプラズマＳｉＯ2 等）
を全面に堆積する。続いて、穴型パタンを有するレジス
トマスクを用いて絶縁膜１１６をＲＩＥ法により縦方向
に異方性エッチングし、溝部１１７を形成する。このと
き、ＳｉＮ膜１１５をエッチングのストッパーとする。
続いて、ＳｉＮ膜１１５をストッパーとするウエットエ
ッチングを行い、絶縁膜１１６を２０ｎｍ程度横方向に
等方的にエッチングする。続いて、パターニングされた
絶縁膜１１６をマスクとして、ＲＩＥ法を用いて溝底部
に残されたＳｉＮ膜１１５をエッチング除去する。この
ように、絶縁膜１１６を等方的にエッチングすることに
より溝部１１７の幅が広がり（幅Ｌ２が第７実施形態
（図２４）における幅Ｌ１よりも広がる）、キャパシタ
の底面積が大きくなる（図３０）。
ング選択比の高い膜、例えば５０ｎｍのＳｉＮ膜１１５
を均一な厚さで全面に堆積し、続いて３００ｎｍ程度の
絶縁膜１１６（例えばＢＰＳＧやプラズマＳｉＯ2 等）
を全面に堆積する。続いて、穴型パタンを有するレジス
トマスクを用いて絶縁膜１１６をＲＩＥ法により縦方向
に異方性エッチングし、溝部１１７を形成する。このと
き、ＳｉＮ膜１１５をエッチングのストッパーとする。
続いて、ＳｉＮ膜１１５をストッパーとするウエットエ
ッチングを行い、絶縁膜１１６を２０ｎｍ程度横方向に
等方的にエッチングする。続いて、パターニングされた
絶縁膜１１６をマスクとして、ＲＩＥ法を用いて溝底部
に残されたＳｉＮ膜１１５をエッチング除去する。この
ように、絶縁膜１１６を等方的にエッチングすることに
より溝部１１７の幅が広がり（幅Ｌ２が第７実施形態
（図２４）における幅Ｌ１よりも広がる）、キャパシタ
の底面積が大きくなる（図３０）。
【０１０５】次に、溝１１７が埋まるようにストレージ
ノード電極材料１１８として例えば２００ｎｍ程度の窒
化タングステン（Ｗ／Ｎ）、ルテニウム（Ｒｕ）又はル
テニウムオキサイド（ＲｕＯx ）をスパッタ法により堆
積する（図３１）。
ノード電極材料１１８として例えば２００ｎｍ程度の窒
化タングステン（Ｗ／Ｎ）、ルテニウム（Ｒｕ）又はル
テニウムオキサイド（ＲｕＯx ）をスパッタ法により堆
積する（図３１）。
【０１０６】次に、ストレージノード電極材料１１８を
絶縁膜１１６の上面までＣＭＰ法により研磨して平坦化
し、ストレージノード電極を形成する（図３２）。
絶縁膜１１６の上面までＣＭＰ法により研磨して平坦化
し、ストレージノード電極を形成する（図３２）。
【０１０７】次に、ストレージノード電極１１８の側面
が露出するように絶縁膜１１６をウエットエッチングに
より完全に除去する。この時、ＳｉＮ膜１１５がウエッ
トエッチングのストッパーとして作用するため、絶縁膜
１１３がエッチングされることはない。このとき露出し
たＳｉＮ膜１１５はストレージノード電極１１８が形成
されていない領域を均一な厚さで選択的に覆っている
（図３３）。
が露出するように絶縁膜１１６をウエットエッチングに
より完全に除去する。この時、ＳｉＮ膜１１５がウエッ
トエッチングのストッパーとして作用するため、絶縁膜
１１３がエッチングされることはない。このとき露出し
たＳｉＮ膜１１５はストレージノード電極１１８が形成
されていない領域を均一な厚さで選択的に覆っている
（図３３）。
【０１０８】次に、キャパシタ誘電体膜１１９として、
例えばチタン酸バリウムストロンチウム（ＢＳＴＯ）等
をＣＶＤ法又はスパッタ法により堆積する。続いて、プ
レート電極１２０として、例えば１００ｎｍ程度の窒化
タングステン膜、ルテニウム膜又はルテニウムオキサイ
ド膜を堆積し、これをＣＭＰ法により平坦化して、キャ
パシタを形成する（図３４）。
例えばチタン酸バリウムストロンチウム（ＢＳＴＯ）等
をＣＶＤ法又はスパッタ法により堆積する。続いて、プ
レート電極１２０として、例えば１００ｎｍ程度の窒化
タングステン膜、ルテニウム膜又はルテニウムオキサイ
ド膜を堆積し、これをＣＭＰ法により平坦化して、キャ
パシタを形成する（図３４）。
【０１０９】その後、通常の方法を用いて配線等を形成
することにより、ＤＲＡＭが完成する。
することにより、ＤＲＡＭが完成する。
【０１１０】本第８実施形態でも第７実施形態と同様の
効果が得られるとともに、溝部の底面積を大きくするこ
とができるので、キャパシタの容量を増大させることが
可能となる。
効果が得られるとともに、溝部の底面積を大きくするこ
とができるので、キャパシタの容量を増大させることが
可能となる。
【０１１１】なお、本発明は上記各実施形態に限定され
るものではなく、その趣旨を逸脱しない範囲内において
種々変形して実施可能である。
るものではなく、その趣旨を逸脱しない範囲内において
種々変形して実施可能である。
【０１１２】
【発明の効果】本発明における半導体記憶装置では、低
抵抗化を実現することができるとともに、第１の穴部が
形成された領域と第２の穴部が形成された領域とにおい
て、第３の導電体膜の高さをほぼ等しくすることができ
るので、平坦化を達成することが可能となる。
抵抗化を実現することができるとともに、第１の穴部が
形成された領域と第２の穴部が形成された領域とにおい
て、第３の導電体膜の高さをほぼ等しくすることができ
るので、平坦化を達成することが可能となる。
【０１１３】また、本発明における半導体記憶装置の製
造方法では、第１の穴部と第２の穴部とに同時に第３の
導電体膜を埋め込むので、製造工程の増大なしに低抵抗
化を実現することができるとともに、第１の穴部が形成
された領域と第２の穴部が形成された領域とにおいて、
第３の導電体膜の高さをほぼ等しくすることができるの
で、平坦化を達成することが可能となり、リソグラフィ
におけるプロセスマージンを高めることができる。
造方法では、第１の穴部と第２の穴部とに同時に第３の
導電体膜を埋め込むので、製造工程の増大なしに低抵抗
化を実現することができるとともに、第１の穴部が形成
された領域と第２の穴部が形成された領域とにおいて、
第３の導電体膜の高さをほぼ等しくすることができるの
で、平坦化を達成することが可能となり、リソグラフィ
におけるプロセスマージンを高めることができる。
【０１１４】また、本発明における半導体記憶装置で
は、第１のコンタクト（一般的にはストレージノードコ
ンタクト）と第４の導電体膜（一般的にはストレージノ
ード電極）との間にずれがあっても、このずれた領域に
は第５の絶縁膜（一般的にはキャパシタ絶縁膜）以外に
第４の絶縁膜（一般的にはエッチング工程におけるスト
ッパ絶縁膜）も形成されているので、このずれた領域に
形成されるキャパシタに起因する絶縁性の劣化等を抑制
することができ、キャパシタ全体の性能劣化を防止する
ことができる。
は、第１のコンタクト（一般的にはストレージノードコ
ンタクト）と第４の導電体膜（一般的にはストレージノ
ード電極）との間にずれがあっても、このずれた領域に
は第５の絶縁膜（一般的にはキャパシタ絶縁膜）以外に
第４の絶縁膜（一般的にはエッチング工程におけるスト
ッパ絶縁膜）も形成されているので、このずれた領域に
形成されるキャパシタに起因する絶縁性の劣化等を抑制
することができ、キャパシタ全体の性能劣化を防止する
ことができる。
【０１１５】また、本発明における半導体記憶装置の製
造方法では、第１のコンタクトと第４の導電体膜と間に
ずれが生じても、このずれた領域に形成されるキャパシ
タに起因する絶縁性の劣化等を抑制することができると
ともに、第４の導電体膜を溝部に埋め込んでいるので、
等方的なエッチングによって溝部を広げるようにすれ
ば、溝部に埋め込まれる第４の導電体膜の面積を大きく
することができ、キャパシタ面積の増大すなわちキャパ
シタの容量を増大させることができる。
造方法では、第１のコンタクトと第４の導電体膜と間に
ずれが生じても、このずれた領域に形成されるキャパシ
タに起因する絶縁性の劣化等を抑制することができると
ともに、第４の導電体膜を溝部に埋め込んでいるので、
等方的なエッチングによって溝部を広げるようにすれ
ば、溝部に埋め込まれる第４の導電体膜の面積を大きく
することができ、キャパシタ面積の増大すなわちキャパ
シタの容量を増大させることができる。
【図１】本発明の第１実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図２】本発明の第１実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図３】本発明の第１実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図４】本発明の第１実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図５】本発明の第２実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図６】本発明の第２実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図７】本発明の第２実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図８】本発明の第３実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図９】本発明の第３実施形態に係る製造工程の一部を
示した断面図。
示した断面図。
【図１０】本発明の第３実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１１】本発明の第４実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１２】本発明の第４実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１３】本発明の第５実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１４】本発明の第５実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１５】本発明の第５実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１６】本発明の第６実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１７】本発明の第６実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１８】本発明の第６実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１９】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２０】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２１】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２２】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２３】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２４】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２５】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２６】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２７】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２８】本発明の第７実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図２９】図２８においてパターンがずれた場合の状態
を示した断面図。
を示した断面図。
【図３０】本発明の第８実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図３１】本発明の第８実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図３２】本発明の第８実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図３３】本発明の第８実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図３４】本発明の第８実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図３５】従来技術に係る製造工程を示した断面図。
【図３６】従来技術の問題点について示した図。
１１、１０１…半導体基板 ２３、３２、３３、３４、３５…第２の絶縁膜 ２５…第１の導電体膜 ２６…第１の穴 ２７…第１の絶縁膜 ２８…第２の導電体膜 ２９ａ、２９ｂ…第２の穴 ３０ａ、３０ｂ…第３の導電体膜 １０９…第３の絶縁膜、第６の絶縁膜 １１０…第２のコンタクト １１１…ビット線 １１３…第３の絶縁膜、第７の絶縁膜 １１４…第１のコンタクト １１５…第４の絶縁膜 １１６…第８の絶縁膜 １１８…第４の導電体膜 １１９…第５の絶縁膜 １２０…第５の導電体膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細谷 啓司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (17)
- 【請求項１】 第１の導電体膜とこの第１の導電体膜上
に形成された第１の絶縁膜とこの第１の絶縁膜上に形成
された第２の導電体膜とによって構成される記憶用のキ
ャパシタが半導体基板の主面側に形成された半導体記憶
装置において、 前記キャパシタは第２の絶縁膜の第１の凹部に形成され
ており、この第２の絶縁膜には第２の凹部が形成されて
おり、前記第１の凹部及び第２の凹部には第３の導電体
膜が埋め込まれており、前記第１の凹部に埋め込まれた
第３の導電体膜の上面と前記半導体基板の上面との距離
が前記第２の凹部に埋め込まれた第３の導電体膜の上面
と前記半導体基板の上面との距離に概略等しいことを特
徴とする半導体記憶装置。 - 【請求項２】 第１の導電体膜とこの第１の導電体膜上
に形成された第１の絶縁膜とこの第１の絶縁膜上に形成
された第２の導電体膜とによって構成される記憶用のキ
ャパシタが半導体基板の主面側に形成された半導体記憶
装置において、 前記キャパシタは第２の絶縁膜の第１の凹部に形成され
ており、この第２の絶縁膜には第２の凹部が形成されて
おり、前記第１の凹部及び第２の凹部には第３の導電体
膜が埋め込まれており、前記第１の凹部に形成された前
記キャパシタの第２の導電体膜の上面と前記半導体基板
の上面との距離が前記第２の凹部に埋め込まれた第３の
導電体膜の上面と前記半導体基板の上面との距離以下で
あることを特徴とする半導体記憶装置。 - 【請求項３】 第１の導電体膜とこの第１の導電体膜上
に形成された第１の絶縁膜とこの第１の絶縁膜上に形成
された第２の導電体膜とによって構成される記憶用のキ
ャパシタが半導体基板の主面側に形成された半導体記憶
装置の製造方法において、 第１の凹部を有する第２の絶縁膜及びこの第１の凹部に
設ける前記第１の導電体膜を形成する工程と、前記第２
の絶縁膜に第２の凹部を形成する工程と、前記第１の導
電体膜、第１の絶縁膜及び第２の導電体膜が形成された
前記第１の凹部と前記第２の凹部とに同時に第３の導電
体膜を埋め込む工程とを有することを特徴とする半導体
記憶装置の製造方法。 - 【請求項４】 第１の導電体膜とこの第１の導電体膜上
に形成された第１の絶縁膜とこの第１の絶縁膜上に形成
された第２の導電体膜とによって構成される記憶用のキ
ャパシタが半導体基板の主面側に形成された半導体記憶
装置の製造方法において、 第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選
択的に除去する工程と、前記第２の絶縁膜が選択的に除
去された部分に前記第１の導電体膜を埋込む工程と、前
記第２の絶縁膜をさらに選択的に除去して前記第１の導
電体膜を突出させる第１の凹部を形成する工程と、前記
第２の絶縁膜に第２の凹部を形成する工程と、前記第１
の導電体膜、第１の絶縁膜及び第２の導電体膜が形成さ
れた前記第１の凹部と前記第２の凹部とに同時に第３の
導電体膜を埋め込む工程とを有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項５】 請求項３において、前記第１の凹部を有
する第２の絶縁膜及びこの第１の凹部に設ける前記第１
の導電体膜を形成する工程の後、前記第１の絶縁膜及び
前記第２の導電体膜を形成する工程と、前記第２の導電
体膜、前記第１の絶縁膜及び前記第２の絶縁膜を選択的
に除去することによって前記第２の絶縁膜に第２の凹部
を形成する工程と、前記第３の導電体膜を形成した後、
この第３の導電体膜、前記第２の導電体膜及び前記第１
の絶縁膜を所定厚さ除去することによって前記第１の導
電体膜、前記第１の絶縁膜及び前記第２の導電体膜が形
成された前記第１の凹部と前記第２の凹部とに同時に前
記第３の導電体膜を埋め込む工程とを有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項６】 半導体基板の主面側に形成された第３の
絶縁膜と、この第３の絶縁膜内に形成され前記半導体基
板に接続される第１のコンタクトと、前記第３の絶縁膜
上に形成され前記第１のコンタクトと接する第４の導電
体膜と、前記第３の絶縁膜上の前記第４の導電体膜が形
成されていない領域を均一な厚さで選択的に覆う第４の
絶縁膜とを有することを特徴とする半導体記憶装置。 - 【請求項７】 半導体基板の主面側に形成された第３の
絶縁膜と、この第３の絶縁膜内に形成され前記半導体基
板に接続される第１のコンタクトと、前記第３の絶縁膜
上に形成され前記第１のコンタクトと接する第４の導電
体膜と、前記第３の絶縁膜上の前記第４の導電体膜が形
成されていない領域を均一な厚さで選択的に覆う第４の
絶縁膜と、前記第４の導電体膜及び前記第４の絶縁膜上
に形成された第５の絶縁膜と、この第５の絶縁膜上に形
成された第５の導電体膜とを有することを特徴とする半
導体記憶装置。 - 【請求項８】 請求項７に記載の半導体記憶装置におい
て、前記半導体基板の主面側に形成され素子分離膜に囲
まれたＭＯＳ型トランジスタをさらに有し、前記第１の
コンタクトは前記ＭＯＳ型トランジスタのソース又はド
レインの一方に接続されていることを特徴とする半導体
記憶装置。 - 【請求項９】 請求項８に記載の半導体記憶装置におい
て、前記第３の絶縁膜内に形成され前記ＭＯＳ型トラン
ジスタのソース又はドレインの他方に接続される第２の
コンタクトと、この第２のコンタクトに接続されるビッ
ト線とをさらに有することを特徴とする半導体記憶装
置。 - 【請求項１０】 半導体基板上に形成され素子分離膜に
囲まれたＭＯＳ型トランジスタと、このＭＯＳ型トラン
ジスタが形成された前記半導体基板の主面側に形成され
た第６の絶縁膜と、この第６の絶縁膜内に形成され前記
ＭＯＳ型トランジスタのソース又はドレインの一方に接
続された第２のコンタクトと、前記第６の絶縁膜上に形
成され前記第２のコンタクトに接続されたビット線と、
このビット線が形成された前記第６の絶縁膜上に形成さ
れた第７の絶縁膜と、前記第６の絶縁膜及び前記第７の
絶縁膜を貫通して形成され前記ＭＯＳ型トランジスタの
ソース又はドレインの他方に接続される第１のコンタク
トと、前記第７の絶縁膜上に形成され前記第１のコンタ
クトと接する第４の導電体膜と、前記第７の絶縁膜上の
前記第４の導電体膜が形成されていない領域を均一な厚
さで選択的に覆う第４の絶縁膜と、前記第４の導電体膜
及び前記第４の絶縁膜上に形成された第５の絶縁膜と、
この第５の絶縁膜上に形成された第５の導電体膜とを有
することを特徴とする半導体記憶装置。 - 【請求項１１】 半導体基板の主面側に第３の絶縁膜を
形成する工程と、この第３の絶縁膜内に前記半導体基板
に接続される第１のコンタクトを形成する工程と、前記
第３の絶縁膜上に第４の絶縁膜を形成する工程と、この
第４の絶縁膜上に第８の絶縁膜を形成する工程と、前記
第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１の
コンタクトの表面が露出する溝部を形成する工程と、こ
の溝部内に第４の導電体膜を形成する工程と、前記第８
の絶縁膜を除去する工程とを有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項１２】 半導体基板の主面側に第３の絶縁膜を
形成する工程と、この第３の絶縁膜内に前記半導体基板
に接続される第１のコンタクトを形成する工程と、前記
第３の絶縁膜上に第４の絶縁膜を形成する工程と、この
第４の絶縁膜上に第８の絶縁膜を形成する工程と、前記
第４の絶縁膜及び前記第８の絶縁膜を貫通し前記第１の
コンタクトの表面が露出する溝部を形成する工程と、こ
の溝部内に第４の導電体膜を形成する工程と、前記第８
の絶縁膜を除去して前記第４の絶縁膜の表面を露出させ
る工程と、この露出した第４の絶縁膜及び前記第４の導
電体膜上に第５の絶縁膜を形成する工程と、この第５の
絶縁膜上に第５の導電体膜を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体記憶装置の
製造方法において、前記半導体基板の主面側に素子分離
膜に囲まれたＭＯＳ型トランジスタを形成する工程をさ
らに有し、前記第１のコンタクトを前記ＭＯＳ型トラン
ジスタのソース又はドレインの一方に接続することを特
徴とする請求項１２に記載の半導体記憶装置の製造方
法。 - 【請求項１４】 請求項１３に記載の半導体記憶装置の
製造方法において、前記第３の絶縁膜内に前記ＭＯＳ型
トランジスタのソース又はドレインの他方に接続される
第２のコンタクトを形成する工程と、前記第３の絶縁膜
内に前記第２のコンタクトに接続されるビット線を形成
する工程とをさらに有することを特徴とする半導体記憶
装置の製造方法。 - 【請求項１５】 半導体基板の主面側に素子分離膜に囲
まれたＭＯＳ型トランジスタを形成する工程と、このＭ
ＯＳ型トランジスタが形成された前記半導体基板の主面
側に第６の絶縁膜を形成する工程と、この第６の絶縁膜
内に前記ＭＯＳ型トランジスタのソース又はドレインの
一方と接続する第２のコンタクトを形成する工程と、前
記第６の絶縁膜上に前記第２のコンタクトと接続するビ
ット線を形成する工程と、前記ビット線が形成された前
記第６の絶縁膜上に第７の絶縁膜を形成する工程と、前
記第６の絶縁膜及び前記第７の絶縁膜を貫通し前記ＭＯ
Ｓ型トランジスタのソース又はドレインの他方と接続す
る第１のコンタクトを形成する工程と、前記第７の絶縁
膜上に第４の絶縁膜を形成する工程と、この第４の絶縁
膜上に第８の絶縁膜を形成する工程と、前記第４の絶縁
膜及び前記第８の絶縁膜を貫通し前記第１のコンタクト
の表面が露出する溝部を形成する工程と、この溝部内に
第４の導電体膜を形成する工程と、前記第８の絶縁膜を
除去して前記第４の絶縁膜の表面を露出させる工程と、
この露出した第４の絶縁膜及び前記第４の導電体膜上に
第５の絶縁膜を形成する工程と、この第５の絶縁膜上に
第５の導電体膜を形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。 - 【請求項１６】 前記溝部を形成する工程は、前記第４
の絶縁膜をストッパーとして前記第８の絶縁膜を縦方向
に異方的にエッチングする工程と、この工程の後に前記
第４の絶縁膜をストッパーとして前記第８の絶縁膜を横
方向に等方的にエッチングする工程と、この工程の後に
露出した前記第４の絶縁膜をエッチングする工程とを有
することを特徴とする請求項１５に記載の半導体記憶装
置の製造方法。 - 【請求項１７】 前記第４の絶縁膜をエッチングする際
に前記第８の絶縁膜をマスクとして用いることを特徴と
する請求項１６に記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037421A JPH10289984A (ja) | 1996-09-18 | 1997-02-21 | 半導体記憶装置及びその製造方法 |
| US09/025,908 US6198122B1 (en) | 1997-02-21 | 1998-02-19 | Semiconductor memory and method of fabricating the same |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24629996 | 1996-09-18 | ||
| JP2771097 | 1997-02-12 | ||
| JP8-246299 | 1997-02-12 | ||
| JP9-27710 | 1997-02-12 | ||
| JP9037421A JPH10289984A (ja) | 1996-09-18 | 1997-02-21 | 半導体記憶装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004331059A Division JP3688703B2 (ja) | 1996-09-18 | 2004-11-15 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289984A true JPH10289984A (ja) | 1998-10-27 |
Family
ID=27285922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037421A Pending JPH10289984A (ja) | 1996-09-18 | 1997-02-21 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289984A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329683B2 (en) | 1999-12-28 | 2001-12-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof which make it possible to improve reliability of cell-capacitor and also to simplify the manufacturing processes |
| US6445071B1 (en) | 1999-07-12 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof |
| JP2004266282A (ja) * | 2003-03-03 | 2004-09-24 | Samsung Electronics Co Ltd | 集積回路素子及びその製造方法 |
| US7354861B1 (en) | 1998-12-03 | 2008-04-08 | Kabushiki Kaisha Toshiba | Polishing method and polishing liquid |
-
1997
- 1997-02-21 JP JP9037421A patent/JPH10289984A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354861B1 (en) | 1998-12-03 | 2008-04-08 | Kabushiki Kaisha Toshiba | Polishing method and polishing liquid |
| US6445071B1 (en) | 1999-07-12 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof |
| US6329683B2 (en) | 1999-12-28 | 2001-12-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof which make it possible to improve reliability of cell-capacitor and also to simplify the manufacturing processes |
| JP2004266282A (ja) * | 2003-03-03 | 2004-09-24 | Samsung Electronics Co Ltd | 集積回路素子及びその製造方法 |
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