JP2850694B2 - 高耐圧プレーナ型半導体装置 - Google Patents
高耐圧プレーナ型半導体装置Info
- Publication number
- JP2850694B2 JP2850694B2 JP5049005A JP4900593A JP2850694B2 JP 2850694 B2 JP2850694 B2 JP 2850694B2 JP 5049005 A JP5049005 A JP 5049005A JP 4900593 A JP4900593 A JP 4900593A JP 2850694 B2 JP2850694 B2 JP 2850694B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- insulating film
- electrode
- main surface
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 277
- 230000015556 catabolic process Effects 0.000 title claims description 65
- 238000009826 distribution Methods 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims 4
- 210000000746 body region Anatomy 0.000 claims 1
- 230000005684 electric field Effects 0.000 description 69
- 238000000034 method Methods 0.000 description 33
- 230000000670 limiting effect Effects 0.000 description 25
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000000903 blocking effect Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 16
- 230000002829 reductive effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229920003023 plastic Polymers 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000001017 electron-beam sputter deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having localised breakdown regions, e.g. built-in avalanching regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
Landscapes
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Thyristors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、高
耐圧で高信頼を有する高耐圧プレーナ型半導体装置に関
する。
耐圧で高信頼を有する高耐圧プレーナ型半導体装置に関
する。
【０００２】
【従来の技術】プレーナ型半導体装置（少なくとも１個
のｐｎ接合が主表面に露出している半導体装置）を高耐
圧化するために従来から種々の技術が提案されている。
のｐｎ接合が主表面に露出している半導体装置）を高耐
圧化するために従来から種々の技術が提案されている。
【０００３】例えば、特公平1−20549号公報に記載され
た技術が知られている。この従来技術は、プレーナ型の
主接合を環状に取り囲む複数の電界制限リング領域を設
け、電界制限リング領域と接触する電極が絶縁膜を介し
て主接合から遠いｐｎ接合表面を覆うように形成され、
これによって所謂フィールドプレート効果を電界制限リ
ング領域に与え、さらに電極を覆うよう最終絶縁保護膜
が形成された構成となっている。この従来技術は、電界
制限リング領域だけでは達成できなかった高耐圧化を、
電界制限リング領域にフィールドプレートを付加するこ
とにより半導体表面の電界を一層緩和して実現するよう
にしたものである。また、最終絶縁保護膜を形成するこ
とにより、フィールドプレート間の放電が防止でき、阻
止特性がソフト波形からハード波形に改善され、阻止特
性に関するチップ歩留りの向上が図れるものである。
た技術が知られている。この従来技術は、プレーナ型の
主接合を環状に取り囲む複数の電界制限リング領域を設
け、電界制限リング領域と接触する電極が絶縁膜を介し
て主接合から遠いｐｎ接合表面を覆うように形成され、
これによって所謂フィールドプレート効果を電界制限リ
ング領域に与え、さらに電極を覆うよう最終絶縁保護膜
が形成された構成となっている。この従来技術は、電界
制限リング領域だけでは達成できなかった高耐圧化を、
電界制限リング領域にフィールドプレートを付加するこ
とにより半導体表面の電界を一層緩和して実現するよう
にしたものである。また、最終絶縁保護膜を形成するこ
とにより、フィールドプレート間の放電が防止でき、阻
止特性がソフト波形からハード波形に改善され、阻止特
性に関するチップ歩留りの向上が図れるものである。
【０００４】また、プレーナ型半導体装置の高耐圧化に
関する他の従来技術として、特公平3−58185号公報に記
載された技術が知られている。この従来技術は、プレー
ナ型の主接合を環状に取り囲む複数の電界制限リング領
域を設け、電界制限リング領域と接触する電極が、絶縁
膜を介して主接合から近いｐｎ接合表面を覆うように形
成して、特公平1−20549号公報に記載された技術とは逆
のフィールドプレート効果を電界制限リング領域に付加
した構成となっている。この従来技術は、外部雰囲気等
の影響、例えば、プラスチックやレジン中の電荷や水分
等の影響に対する高信頼性に関して、最終保護膜上に基
板のｎ型半導体領域表面に対して負の極性を有する電荷
が蓄積されると、ｎ型半導体表面が反転し阻止特性が劣
化することに対して効果はあるとされている。
関する他の従来技術として、特公平3−58185号公報に記
載された技術が知られている。この従来技術は、プレー
ナ型の主接合を環状に取り囲む複数の電界制限リング領
域を設け、電界制限リング領域と接触する電極が、絶縁
膜を介して主接合から近いｐｎ接合表面を覆うように形
成して、特公平1−20549号公報に記載された技術とは逆
のフィールドプレート効果を電界制限リング領域に付加
した構成となっている。この従来技術は、外部雰囲気等
の影響、例えば、プラスチックやレジン中の電荷や水分
等の影響に対する高信頼性に関して、最終保護膜上に基
板のｎ型半導体領域表面に対して負の極性を有する電荷
が蓄積されると、ｎ型半導体表面が反転し阻止特性が劣
化することに対して効果はあるとされている。
【０００５】更に、プレーナ型半導体装置の高耐圧化に
関する更に他の従来技術として、特公昭52−27032 号公
報に記載された技術が知られている。この従来技術は、
特に主接合表面に絶縁膜を介して抵抗層を設け、抵抗層
を通る短絡電流により主接合表面の電界を緩和して、半
導体装置の高耐圧化を達成するものである。また、主接
合を環状に取り囲む複数の電界制限リング領域が設けら
れ、抵抗層を電界制限リング領域に接触させた（または
接触させない）構成が開示されている。
関する更に他の従来技術として、特公昭52−27032 号公
報に記載された技術が知られている。この従来技術は、
特に主接合表面に絶縁膜を介して抵抗層を設け、抵抗層
を通る短絡電流により主接合表面の電界を緩和して、半
導体装置の高耐圧化を達成するものである。また、主接
合を環状に取り囲む複数の電界制限リング領域が設けら
れ、抵抗層を電界制限リング領域に接触させた（または
接触させない）構成が開示されている。
【０００６】更にまた、プレーナ型半導体装置の高耐圧
化に関する別の従来技術として、特公平3−62309号公報
に記載された技術が知られている。この従来技術は、主
接合を環状に取り囲む複数の電界制限リング領域が設け
られ、その上に電気抵抗層が絶縁膜を介して設けられ、
主接合に近い電界制限リング領域の幅を広く、電界制限
リング領域相互の間隔を狭くし、かつ電界制御リング領
域上に位置する電気抵抗層の抵抗をその厚さを大きくし
て下げた構成が開示されている。この従来技術によれ
ば、阻止状態における半導体表面の電位と電気抵抗層の
電位をほぼ等しくできるため、高耐圧化が達成できる。
化に関する別の従来技術として、特公平3−62309号公報
に記載された技術が知られている。この従来技術は、主
接合を環状に取り囲む複数の電界制限リング領域が設け
られ、その上に電気抵抗層が絶縁膜を介して設けられ、
主接合に近い電界制限リング領域の幅を広く、電界制限
リング領域相互の間隔を狭くし、かつ電界制御リング領
域上に位置する電気抵抗層の抵抗をその厚さを大きくし
て下げた構成が開示されている。この従来技術によれ
ば、阻止状態における半導体表面の電位と電気抵抗層の
電位をほぼ等しくできるため、高耐圧化が達成できる。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
技術には次のような問題点が存在している。
技術には次のような問題点が存在している。
【０００８】即ち、特公平1−20549号公報に記載された
技術では、外部雰囲気等の影響、例えば、プラスチック
やレジン中の電荷や水分等の影響に対する高信頼性に関
して考慮されていないため、安価でしかも高信頼を達成
するためにプラスチックでモールドしたり、シリコーン
ゲル等のレジン封止が行われる通常の半導体装置は、最
終保護膜上に基板のｎ型半導体領域表面に対して負の極
性を有する電荷が蓄積されると、ｎ型半導体表面が反転
し阻止特性が劣化する問題点がある。
技術では、外部雰囲気等の影響、例えば、プラスチック
やレジン中の電荷や水分等の影響に対する高信頼性に関
して考慮されていないため、安価でしかも高信頼を達成
するためにプラスチックでモールドしたり、シリコーン
ゲル等のレジン封止が行われる通常の半導体装置は、最
終保護膜上に基板のｎ型半導体領域表面に対して負の極
性を有する電荷が蓄積されると、ｎ型半導体表面が反転
し阻止特性が劣化する問題点がある。
【０００９】また、特公平3−58185号公報に記載された
技術では、半導体基板表面の電位が外部電荷の影響を受
けるおそれがあり、高信頼化を達成するのに限界があ
る。更にこの従来技術は、電極間の絶縁膜を２層以上で
構成し、上層の導電率を下層の導電率より大きくするこ
とにより、高信頼化が達成できるとされているが、半導
体表面と上層の絶縁膜の電位差による半導体表面の電界
集中が生じ、耐圧低下のおそれがある。
技術では、半導体基板表面の電位が外部電荷の影響を受
けるおそれがあり、高信頼化を達成するのに限界があ
る。更にこの従来技術は、電極間の絶縁膜を２層以上で
構成し、上層の導電率を下層の導電率より大きくするこ
とにより、高信頼化が達成できるとされているが、半導
体表面と上層の絶縁膜の電位差による半導体表面の電界
集中が生じ、耐圧低下のおそれがある。
【００１０】更に、特公昭52−27032 号公報に記載され
た技術では、電圧上昇率の急峻な逆電圧が印加された場
合に電界緩和の効果がなくなること、及び電界制限リン
グ領域と基板の半導体表面のｐｎ接合での電界強度が抵
抗層によって高くなり、耐圧が低下する問題がある。
た技術では、電圧上昇率の急峻な逆電圧が印加された場
合に電界緩和の効果がなくなること、及び電界制限リン
グ領域と基板の半導体表面のｐｎ接合での電界強度が抵
抗層によって高くなり、耐圧が低下する問題がある。
【００１１】更にまた、特公平3−62309号公報に記載さ
れた技術でも、電圧上昇率の急峻な阻止電圧が印加され
た場合に、電界緩和の効果がなくなることと同時に、電
界制限リング領域と基板の半導体表面のｐｎ接合での電
界強度が電気抵抗層によって高くなり、耐圧が低下する
問題がある。
れた技術でも、電圧上昇率の急峻な阻止電圧が印加され
た場合に、電界緩和の効果がなくなることと同時に、電
界制限リング領域と基板の半導体表面のｐｎ接合での電
界強度が電気抵抗層によって高くなり、耐圧が低下する
問題がある。
【００１２】このように、電界制限リング領域と電界制
限リング領域に接続されたフィールドプレートを用いた
従来技術では高耐圧化と高信頼化の両立が困難であり、
更に電界制限リング領域と抵抗層を用いた場合では電圧
上昇率の急峻な阻止電圧が印加された場合に、電界緩和
の効果がなくなると同時に、電界制限リング領域と基板
の半導体表面のｐｎ接合での電界強度が電気抵抗層によ
って高くなり、耐圧が低下する問題がある。
限リング領域に接続されたフィールドプレートを用いた
従来技術では高耐圧化と高信頼化の両立が困難であり、
更に電界制限リング領域と抵抗層を用いた場合では電圧
上昇率の急峻な阻止電圧が印加された場合に、電界緩和
の効果がなくなると同時に、電界制限リング領域と基板
の半導体表面のｐｎ接合での電界強度が電気抵抗層によ
って高くなり、耐圧が低下する問題がある。
【００１３】本発明の目的は、従来構造の問題点を解決
した高耐圧，高信頼を有するプレーナ型半導体装置及び
その製造方法を提供することにある。
した高耐圧，高信頼を有するプレーナ型半導体装置及び
その製造方法を提供することにある。
【００１４】本発明の目的を具体的に言えば、電圧上昇
率の大きな阻止電圧が印加されても、高耐圧，高信頼化
を確保できる高耐圧プレーナ型半導体装置及びその製造
方法を提供することにある。
率の大きな阻止電圧が印加されても、高耐圧，高信頼化
を確保できる高耐圧プレーナ型半導体装置及びその製造
方法を提供することにある。
【００１５】本発明の他の目的は、以下の実施例の説明
から明らかとなろう。
から明らかとなろう。
【００１６】
【課題を解決するための手段】かかる目的を達成する高
耐圧プレーナ型半導体装置の特徴とするところは、主表
面を有し、主表面に隣接する第１導電型の第１半導体領
域，主表面から第１半導体領域内に延び第１半導体領域
との間に主表面に終端する主接合を形成する第２導電型
の第２半導体領域，主表面から第１半導体領域内に延び
主表面において第１半導体領域から離れて第１半導体領
域を包囲する第２導電型の第３半導体領域，主表面から
第１半導体領域内に延び主表面において第３半導体領域
から離れて第３半導体領域を包囲する第１導電型の第４
半導体領域を有する半導体基体と、半導体基体の主表面
上に形成された第１絶縁膜と、第１絶縁膜を貫通して第
２半導体領域にオーミック接触する第１電極と、第１絶
縁膜を貫通して第３半導体領域にオーミック接触すると
共に第１絶縁膜上を第３半導体領域を越えて第１半導体
領域上まで延びる第２電極と、第１絶縁膜を貫通して第
４半導体領域にオーミック接触する第３電極と、第１絶
縁膜及び第２電極上に形成された第２絶縁膜と、第２絶
縁膜上に形成され一端が第１電極に他端が第３電極にそ
れぞれ接触する半絶縁膜とを具備した構成とすることに
ある。好ましくは、半絶縁膜が第１電極から第３電極に
向かう方向にシート抵抗が変化し、半導体基体表面の電
位分布と半絶縁膜のそれとが略等しくなるようにする。
この場合、半絶縁膜のシート抵抗は連続的またはステッ
プ状に変化させれば良い。半導体装置の表面に水分やイ
オン等の影響による阻止特性の劣化を防止するために
は、半絶縁膜のシート抵抗の値を１０の１５乗オーム以
下とすればよい。
耐圧プレーナ型半導体装置の特徴とするところは、主表
面を有し、主表面に隣接する第１導電型の第１半導体領
域，主表面から第１半導体領域内に延び第１半導体領域
との間に主表面に終端する主接合を形成する第２導電型
の第２半導体領域，主表面から第１半導体領域内に延び
主表面において第１半導体領域から離れて第１半導体領
域を包囲する第２導電型の第３半導体領域，主表面から
第１半導体領域内に延び主表面において第３半導体領域
から離れて第３半導体領域を包囲する第１導電型の第４
半導体領域を有する半導体基体と、半導体基体の主表面
上に形成された第１絶縁膜と、第１絶縁膜を貫通して第
２半導体領域にオーミック接触する第１電極と、第１絶
縁膜を貫通して第３半導体領域にオーミック接触すると
共に第１絶縁膜上を第３半導体領域を越えて第１半導体
領域上まで延びる第２電極と、第１絶縁膜を貫通して第
４半導体領域にオーミック接触する第３電極と、第１絶
縁膜及び第２電極上に形成された第２絶縁膜と、第２絶
縁膜上に形成され一端が第１電極に他端が第３電極にそ
れぞれ接触する半絶縁膜とを具備した構成とすることに
ある。好ましくは、半絶縁膜が第１電極から第３電極に
向かう方向にシート抵抗が変化し、半導体基体表面の電
位分布と半絶縁膜のそれとが略等しくなるようにする。
この場合、半絶縁膜のシート抵抗は連続的またはステッ
プ状に変化させれば良い。半導体装置の表面に水分やイ
オン等の影響による阻止特性の劣化を防止するために
は、半絶縁膜のシート抵抗の値を１０の１５乗オーム以
下とすればよい。
【００１７】
【作用】本発明の高耐圧プレーナ型半導体装置によれ
ば、主表面上から見て、第１電極は第１半導体領域と第
３半導体領域から成るｎｎ接合を覆い、第２電極は第１
pn接合を覆い、第３電極は第２ｐｎ接合を覆っている構
造を有しているので、電圧上昇率の大きな阻止電圧が印
加された場合においても、レジンや水分などの外部雰囲
気による電荷が存在した場合においても、半導体基体表
面の電界が緩和でき、局所的な電界集中による耐圧の低
下が防止できる。更に主表面から第１電極及び第２電極
の一部を除き、第１電極，第２電極，第３電極及び第１
絶縁膜上に第２絶縁膜が形成され、第１電極と第２電極
を連結する半絶縁膜が第２絶縁膜上に形成され、半絶縁
膜上に第３絶縁膜が形成されているので、レジンや水分
などの外部雰囲気による電荷が存在した場合でも、これ
らの外部電荷をシールドでき、高信頼化が達成できる。
ば、主表面上から見て、第１電極は第１半導体領域と第
３半導体領域から成るｎｎ接合を覆い、第２電極は第１
pn接合を覆い、第３電極は第２ｐｎ接合を覆っている構
造を有しているので、電圧上昇率の大きな阻止電圧が印
加された場合においても、レジンや水分などの外部雰囲
気による電荷が存在した場合においても、半導体基体表
面の電界が緩和でき、局所的な電界集中による耐圧の低
下が防止できる。更に主表面から第１電極及び第２電極
の一部を除き、第１電極，第２電極，第３電極及び第１
絶縁膜上に第２絶縁膜が形成され、第１電極と第２電極
を連結する半絶縁膜が第２絶縁膜上に形成され、半絶縁
膜上に第３絶縁膜が形成されているので、レジンや水分
などの外部雰囲気による電荷が存在した場合でも、これ
らの外部電荷をシールドでき、高信頼化が達成できる。
【００１８】更に上述した本発明の高耐圧プレーナ型半
導体装置は、半絶縁膜のシート抵抗の値を１０の１５乗
オーム以下とすることによって、通常の高湿度９０％Ｒ
Ｈの雰囲気における半導体装置の表面の水分によるシー
ト抵抗の値約１０の１５乗オームより下げることができ
るので、半導体表面から離れた位置における半絶縁膜中
の電位分布は半導体装置の表面の水分によるシート抵抗
に無関係に定めることができ、外部雰囲気の影響による
阻止特性の劣化を防止できる。
導体装置は、半絶縁膜のシート抵抗の値を１０の１５乗
オーム以下とすることによって、通常の高湿度９０％Ｒ
Ｈの雰囲気における半導体装置の表面の水分によるシー
ト抵抗の値約１０の１５乗オームより下げることができ
るので、半導体表面から離れた位置における半絶縁膜中
の電位分布は半導体装置の表面の水分によるシート抵抗
に無関係に定めることができ、外部雰囲気の影響による
阻止特性の劣化を防止できる。
【００１９】
【実施例】以下、本発明を実施例として示した図面を用
いて詳細に説明する。
いて詳細に説明する。
【００２０】図１は本発明高耐圧プレーナ型半導体装置
の一実施例を示す概略断面図である。図において、１は
一対の主表面１１，１２を有する半導体基体で、一方の
主表面１１に隣接するｎ型半導体層１３，一方の主表面
１１の中央部において一方の主表面１１からｎ型半導体
層１３内に延びｎ型半導体層１３との間にプレーナ型の
第１ｐｎ接合を形成するｐ型半導体層１４，他方の主表
面１２とｎ型半導体層１３との間に形成されｎ型半導体
層１３より高不純物濃度を有するｎ+ 型半導体層１５，
一方の主表面１１の周辺部において一方の主表面１１か
らｎ型半導体層１３内に延びかつｐ型半導体層１４を取
り囲む複数個のｐ型電界制御リング領域１６、及び一方
の主表面１１からｎ型半導体層１３内に延びかつｐ型電
界制御リング領域１６を取り囲むｎ型半導体層１３より
高不純物濃度を有するｎ+ 型リング領域１７から成って
いる。２はｐ型半導体層１４とオーミック接触している
一方の主電極、３はｎ+ 型半導体層１５とオーミック接
触している他方の主電極、４は一方の主表面１１上に形
成された第１絶縁膜、５は第１絶縁膜４の開口を通して
ｐ型電界制御リング領域１６にオーミック接触しかつ第
１絶縁膜４上において各ｐ型電界制御リング領域１６を
越えてその両側のｎ型半導体層１３上に延びる複数個の
第１の補助電極、６はｎ+ 型リング領域１７にオーミッ
ク接触している第２の補助電極、７は第１絶縁膜４、一
方の主電極２，第１の補助電極５及び第２の補助電極６
の上に形成された第２絶縁膜、８は第２絶縁膜７上に形
成され両端が一方の電極２及び第２の補助電極６にコン
タクトした半絶縁膜、９は半絶縁膜８上に形成された半
導体装置の最終保護膜となる第３絶縁膜である。
の一実施例を示す概略断面図である。図において、１は
一対の主表面１１，１２を有する半導体基体で、一方の
主表面１１に隣接するｎ型半導体層１３，一方の主表面
１１の中央部において一方の主表面１１からｎ型半導体
層１３内に延びｎ型半導体層１３との間にプレーナ型の
第１ｐｎ接合を形成するｐ型半導体層１４，他方の主表
面１２とｎ型半導体層１３との間に形成されｎ型半導体
層１３より高不純物濃度を有するｎ+ 型半導体層１５，
一方の主表面１１の周辺部において一方の主表面１１か
らｎ型半導体層１３内に延びかつｐ型半導体層１４を取
り囲む複数個のｐ型電界制御リング領域１６、及び一方
の主表面１１からｎ型半導体層１３内に延びかつｐ型電
界制御リング領域１６を取り囲むｎ型半導体層１３より
高不純物濃度を有するｎ+ 型リング領域１７から成って
いる。２はｐ型半導体層１４とオーミック接触している
一方の主電極、３はｎ+ 型半導体層１５とオーミック接
触している他方の主電極、４は一方の主表面１１上に形
成された第１絶縁膜、５は第１絶縁膜４の開口を通して
ｐ型電界制御リング領域１６にオーミック接触しかつ第
１絶縁膜４上において各ｐ型電界制御リング領域１６を
越えてその両側のｎ型半導体層１３上に延びる複数個の
第１の補助電極、６はｎ+ 型リング領域１７にオーミッ
ク接触している第２の補助電極、７は第１絶縁膜４、一
方の主電極２，第１の補助電極５及び第２の補助電極６
の上に形成された第２絶縁膜、８は第２絶縁膜７上に形
成され両端が一方の電極２及び第２の補助電極６にコン
タクトした半絶縁膜、９は半絶縁膜８上に形成された半
導体装置の最終保護膜となる第３絶縁膜である。
【００２１】次に、図１に示した構成の高耐圧プレーナ
型半導体装置が高耐圧及び高信頼を有することについて
述べる。一方の主電極２が負、他方の主電極３あるいは
第２の補助電極６が正となるｐ型半導体層１４とｎ型半
導体層１３からなる第１ｐｎ接合が逆バイアスとなる電
圧が印加されると、第１ｐｎ接合から主としてｎ型半導
体層１３に空乏層が拡がる。このとき、第１ｐｎ接合の
表面を覆うように一方の主電極２が形成されているの
で、第１ｐｎ接合に形成される空乏層は一方の主電極２
による電界効果（フィールドプレート効果）の影響を受
けて、更に拡がり易くなる。即ち、空乏層が拡がること
により第１ｐｎ接合表面の電界強度が緩和されてアバラ
ンシェ降伏を起こりにくくすることができる。この効果
は、通常の高耐圧プレーナ構造としてよく知られてい
る。本発明においては電界制御リング領域１６に設けら
れた第２の補助電極６は第１ｐｎ接合に近い側と遠い側
のｐｎ接合表面を覆っている構造を有している。第１ｐ
ｎ接合に近い側を覆っている第２の補助電極６は第１ｐ
ｎ接合から延びる空乏層の拡がりを抑制する働きがあ
る。この第１ｐｎ接合に近い側を覆っている第２の補助
電極６が無い場合、特に第１絶縁膜４中や第３絶縁膜９
上に蓄積しているｎ型半導体層１３に対する負の電荷
が、第１ｐｎ接合から延びる空乏層の拡がりを加速し、
ｐ型半導体層１４と電界制御リング領域１６の間の分担
電圧を少なくする。以上述べたような現象は、その他の
電界制御リング領域１６においても生じる。即ち、ｐ型
半導体層１４から最外周の電界制御リング領域１６まで
で分担できる電圧値が少なくなり、結果的に最外周の電
界制御リング領域１６とｎ+ 型リング領域１７との間で
分担される電圧値が高くなり、特にｎ+ 型リング領域１
７に近いｎ型半導体層１３の表面での電界強度が高くな
り耐圧が低下したり、リーク電流が増大する問題が生じ
る。従って、第１ｐｎ接合あるいは電界制御リング領域
１６とｎ型半導体層１３との間の第２ｐｎ接合から延び
る空乏層を広げると、ｐｎ接合でのアバランシェ降伏は
起こりにくくなるが空乏層の終端近傍でのアバランシェ
降伏が生じやすくなる。これを抑制するために、第１ｐ
ｎ接合に近い電界制御リング領域１６とｎ型半導体層１
３との間の第２ｐｎ接合のみ覆う電極だけでは、上述の
効果とは逆に第１絶縁膜４中や第３絶縁膜９上に蓄積し
ているｎ型半導体層１３に対する正の電荷が、第１ｐｎ
接合から延びる空乏層の拡がりを減速し、ｐ型半導体層
１４と電界制御リング領域１６の間の分担電圧を高くす
る。この結果、耐圧が低下したり、阻止特性がソフト波
形になることがある。本発明による一方の主電極２，第
１の補助電極５及び第２の補助電極６はすべての第１ｐ
ｎ接合，第２ｐｎ接合さらにｎ＋型リング領域１７とｎ
型半導体層１３との間のｎｎ+ 接合の表面を覆っている
ので、高耐圧で高信頼の阻止特性を実現できる。なお、
必要によっては、部分的に上述の接合を覆わない個所を
設けても構わない。
型半導体装置が高耐圧及び高信頼を有することについて
述べる。一方の主電極２が負、他方の主電極３あるいは
第２の補助電極６が正となるｐ型半導体層１４とｎ型半
導体層１３からなる第１ｐｎ接合が逆バイアスとなる電
圧が印加されると、第１ｐｎ接合から主としてｎ型半導
体層１３に空乏層が拡がる。このとき、第１ｐｎ接合の
表面を覆うように一方の主電極２が形成されているの
で、第１ｐｎ接合に形成される空乏層は一方の主電極２
による電界効果（フィールドプレート効果）の影響を受
けて、更に拡がり易くなる。即ち、空乏層が拡がること
により第１ｐｎ接合表面の電界強度が緩和されてアバラ
ンシェ降伏を起こりにくくすることができる。この効果
は、通常の高耐圧プレーナ構造としてよく知られてい
る。本発明においては電界制御リング領域１６に設けら
れた第２の補助電極６は第１ｐｎ接合に近い側と遠い側
のｐｎ接合表面を覆っている構造を有している。第１ｐ
ｎ接合に近い側を覆っている第２の補助電極６は第１ｐ
ｎ接合から延びる空乏層の拡がりを抑制する働きがあ
る。この第１ｐｎ接合に近い側を覆っている第２の補助
電極６が無い場合、特に第１絶縁膜４中や第３絶縁膜９
上に蓄積しているｎ型半導体層１３に対する負の電荷
が、第１ｐｎ接合から延びる空乏層の拡がりを加速し、
ｐ型半導体層１４と電界制御リング領域１６の間の分担
電圧を少なくする。以上述べたような現象は、その他の
電界制御リング領域１６においても生じる。即ち、ｐ型
半導体層１４から最外周の電界制御リング領域１６まで
で分担できる電圧値が少なくなり、結果的に最外周の電
界制御リング領域１６とｎ+ 型リング領域１７との間で
分担される電圧値が高くなり、特にｎ+ 型リング領域１
７に近いｎ型半導体層１３の表面での電界強度が高くな
り耐圧が低下したり、リーク電流が増大する問題が生じ
る。従って、第１ｐｎ接合あるいは電界制御リング領域
１６とｎ型半導体層１３との間の第２ｐｎ接合から延び
る空乏層を広げると、ｐｎ接合でのアバランシェ降伏は
起こりにくくなるが空乏層の終端近傍でのアバランシェ
降伏が生じやすくなる。これを抑制するために、第１ｐ
ｎ接合に近い電界制御リング領域１６とｎ型半導体層１
３との間の第２ｐｎ接合のみ覆う電極だけでは、上述の
効果とは逆に第１絶縁膜４中や第３絶縁膜９上に蓄積し
ているｎ型半導体層１３に対する正の電荷が、第１ｐｎ
接合から延びる空乏層の拡がりを減速し、ｐ型半導体層
１４と電界制御リング領域１６の間の分担電圧を高くす
る。この結果、耐圧が低下したり、阻止特性がソフト波
形になることがある。本発明による一方の主電極２，第
１の補助電極５及び第２の補助電極６はすべての第１ｐ
ｎ接合，第２ｐｎ接合さらにｎ＋型リング領域１７とｎ
型半導体層１３との間のｎｎ+ 接合の表面を覆っている
ので、高耐圧で高信頼の阻止特性を実現できる。なお、
必要によっては、部分的に上述の接合を覆わない個所を
設けても構わない。
【００２２】本発明では、第２絶縁膜７の上に一方の主
電極２と第２の補助電極６とを連結するように半絶縁膜
８を形成している。この半絶縁膜８の効果について説明
する。一方の主電極２が負、他方の主電極３あるいは第
２の補助電極６が正となる電圧即ちｐ型半導体層１４と
ｎ型半導体層１３からなる第１ｐｎ接合が逆バイアスさ
れる電圧が印加されると、第１ｐｎ接合から主としてｎ
型半導体層１３に空乏層が拡がり、半導体基体１の一方
の主表面１１にはある任意の電位分布が形成される。第
３絶縁膜９上に正あるいは負の電荷が存在すると、この
半導体基体１の一方の主表面１１の電位が変化し、阻止
特性が変動するが、半絶縁膜８に電流を流すことによっ
て、半絶縁膜８中の電位が一定になり、外界の電荷の影
響をなくすことができる。この効果については特公昭52
−27032 号公報に記載されてはいるものの、電圧上昇率
の急峻な阻止電圧が印加された場合に、半絶縁膜のシー
ト抵抗と半絶縁膜の下の絶縁膜からなるＣＲ時定数が一
定の値を有し、半絶縁膜中の電位が瞬時的に一定になら
ないということについての認識がなく、当然のことなが
らそれに対する配慮がされていなかった。従って、電圧
上昇率の急峻な阻止電圧が印加された場合に、半導体基
体表面の電界緩和効果がなくなり、電界制御リング領域
と半導体基体との間のｐｎ接合表面での電界が高くな
り、耐圧が低下する問題があった。更に、発明者ら半絶
縁膜のシート抵抗の値が１０の１５乗オーム以上であれ
ば、半絶縁膜を使用したとしても、例えば相対湿度が９
０％以上の場合では半絶縁膜の効果がまったく無いこと
を発見した。以上説明したように、本発明によれば半絶
縁膜８のシート抵抗の値を１０の１５乗オーム以下とす
ることにより、電圧上昇率の急峻な阻止電圧が印加され
た場合にでも、高湿度雰囲気中であっても、阻止特性の
変動が無く高耐圧で高信頼の高耐圧プレーナ型半導体装
置が得られる。
電極２と第２の補助電極６とを連結するように半絶縁膜
８を形成している。この半絶縁膜８の効果について説明
する。一方の主電極２が負、他方の主電極３あるいは第
２の補助電極６が正となる電圧即ちｐ型半導体層１４と
ｎ型半導体層１３からなる第１ｐｎ接合が逆バイアスさ
れる電圧が印加されると、第１ｐｎ接合から主としてｎ
型半導体層１３に空乏層が拡がり、半導体基体１の一方
の主表面１１にはある任意の電位分布が形成される。第
３絶縁膜９上に正あるいは負の電荷が存在すると、この
半導体基体１の一方の主表面１１の電位が変化し、阻止
特性が変動するが、半絶縁膜８に電流を流すことによっ
て、半絶縁膜８中の電位が一定になり、外界の電荷の影
響をなくすことができる。この効果については特公昭52
−27032 号公報に記載されてはいるものの、電圧上昇率
の急峻な阻止電圧が印加された場合に、半絶縁膜のシー
ト抵抗と半絶縁膜の下の絶縁膜からなるＣＲ時定数が一
定の値を有し、半絶縁膜中の電位が瞬時的に一定になら
ないということについての認識がなく、当然のことなが
らそれに対する配慮がされていなかった。従って、電圧
上昇率の急峻な阻止電圧が印加された場合に、半導体基
体表面の電界緩和効果がなくなり、電界制御リング領域
と半導体基体との間のｐｎ接合表面での電界が高くな
り、耐圧が低下する問題があった。更に、発明者ら半絶
縁膜のシート抵抗の値が１０の１５乗オーム以上であれ
ば、半絶縁膜を使用したとしても、例えば相対湿度が９
０％以上の場合では半絶縁膜の効果がまったく無いこと
を発見した。以上説明したように、本発明によれば半絶
縁膜８のシート抵抗の値を１０の１５乗オーム以下とす
ることにより、電圧上昇率の急峻な阻止電圧が印加され
た場合にでも、高湿度雰囲気中であっても、阻止特性の
変動が無く高耐圧で高信頼の高耐圧プレーナ型半導体装
置が得られる。
【００２３】次に、図１に示した本発明による高耐圧プ
レーナ型半導体装置の製造方法を図２を用いて説明す
る。図において、(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)及び
(ｆ)はそれぞれ図１に示した高耐圧プレーナ型半導体装
置の製造方法の各工程を示している。(ａ)はｎ型の半導
体基体１の一方の主表面１１側に熱拡散やイオン打ち込
み法によってｐ型半導体層１４，電界制御リング領域１
６及びｎ+ 型リング領域１７を形成すると共に、電極と
接触するための開口を有する第１絶縁膜４を形成する工
程である。(ｂ)は一方の主電極２，第１の補助電極５及
び第２の補助電極６を形成する工程で、電子ビーム蒸着
やスパッタリング法によって選択的に形成して、または
全面に形成した後選択的にエッチングして形成する。
(ｃ)は各電極及び第１絶縁膜４上にＰ−ＣＶＤ法やマイ
クロ波ＣＶＤ法を用いて厚い第２絶縁膜７を全面に形成
し、通常のホトエッチングにより第１の主電極２及び第
２の補助電極６の一部を露出させる工程である。(ｄ)は
第１の主電極２及び第２の補助電極６上に半絶縁膜８を
形成する工程である。(ｅ)は半絶縁膜８上に第３絶縁膜
９を形成する工程である。(ｆ)はｎ+ 型半導体層１５に
第２の主電極３を形成する工程である。
レーナ型半導体装置の製造方法を図２を用いて説明す
る。図において、(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)及び
(ｆ)はそれぞれ図１に示した高耐圧プレーナ型半導体装
置の製造方法の各工程を示している。(ａ)はｎ型の半導
体基体１の一方の主表面１１側に熱拡散やイオン打ち込
み法によってｐ型半導体層１４，電界制御リング領域１
６及びｎ+ 型リング領域１７を形成すると共に、電極と
接触するための開口を有する第１絶縁膜４を形成する工
程である。(ｂ)は一方の主電極２，第１の補助電極５及
び第２の補助電極６を形成する工程で、電子ビーム蒸着
やスパッタリング法によって選択的に形成して、または
全面に形成した後選択的にエッチングして形成する。
(ｃ)は各電極及び第１絶縁膜４上にＰ−ＣＶＤ法やマイ
クロ波ＣＶＤ法を用いて厚い第２絶縁膜７を全面に形成
し、通常のホトエッチングにより第１の主電極２及び第
２の補助電極６の一部を露出させる工程である。(ｄ)は
第１の主電極２及び第２の補助電極６上に半絶縁膜８を
形成する工程である。(ｅ)は半絶縁膜８上に第３絶縁膜
９を形成する工程である。(ｆ)はｎ+ 型半導体層１５に
第２の主電極３を形成する工程である。
【００２４】図３は本発明による高耐圧プレーナ型半導
体装置の他の実施例を示す概略断面図である。図３の符
号のうち図１と同一のものは同一物を示す。本発明の効
果を十分に発揮しようとするには、半絶縁膜８の下部に
位置する第１絶縁膜４と第２絶縁膜７は可能な限り厚い
方が良い。即ち、上述したＣＲ時定数のうち、第１絶縁
膜４と第２絶縁膜７からなる容量Ｃを小さくすると時定
数も短くでき、さらに、第１絶縁膜４と第２絶縁膜７を
厚くすると、半導体基体１の内部から延びる電気力線が
半絶縁膜８の電位によって変動するのを防止できる。図
３はこのような趣旨に基づいて対策された実施例で、図
１の実施例とは、半導体基体１の一方の主表面１１の第
１絶縁膜４が形成される部分に凹部１１ａが形成され、
この凹部に第１絶縁膜４が設けられ、一方の主表面１１
と第１絶縁膜４とが略同一面となっている点にある。こ
れによって、一方の主電極３，第１の補助電極５及び第
２の補助電極６を薄く形成できるので、電極形成後の表
面の凹凸を軽減できる。従って、第２絶縁膜７をクラッ
ク等の破壊を生じることなく厚く形成できる。
体装置の他の実施例を示す概略断面図である。図３の符
号のうち図１と同一のものは同一物を示す。本発明の効
果を十分に発揮しようとするには、半絶縁膜８の下部に
位置する第１絶縁膜４と第２絶縁膜７は可能な限り厚い
方が良い。即ち、上述したＣＲ時定数のうち、第１絶縁
膜４と第２絶縁膜７からなる容量Ｃを小さくすると時定
数も短くでき、さらに、第１絶縁膜４と第２絶縁膜７を
厚くすると、半導体基体１の内部から延びる電気力線が
半絶縁膜８の電位によって変動するのを防止できる。図
３はこのような趣旨に基づいて対策された実施例で、図
１の実施例とは、半導体基体１の一方の主表面１１の第
１絶縁膜４が形成される部分に凹部１１ａが形成され、
この凹部に第１絶縁膜４が設けられ、一方の主表面１１
と第１絶縁膜４とが略同一面となっている点にある。こ
れによって、一方の主電極３，第１の補助電極５及び第
２の補助電極６を薄く形成できるので、電極形成後の表
面の凹凸を軽減できる。従って、第２絶縁膜７をクラッ
ク等の破壊を生じることなく厚く形成できる。
【００２５】次に、図３に示した高耐圧プレーナ型半導
体装置の製造方法を図４の工程を用いて説明する。製造
方法の詳細は図２に示したものと同様であるが、工程
(ａ)に示したように第１絶縁膜４とｎ型半導体層１３と
接触する面がｐ型半導体層１４と一方の主電極３，電界
制御リング領域１６と第１の補助電極５及びｎ+ 型リン
グ領域１７と第２の補助電極６がそれぞれオーミック接
触する面より他方の主表面１２側に位置させているとこ
ろが異なる。このようにするには、例えばＳｉ3Ｎ4膜と
ＳｉＯ2 膜との組合わせによる、所謂ＬＯＣＯＳ酸化方
法を適用すればよい。即ち、電極と接触する個所表面に
Ｓｉ3Ｎ4膜とＳｉＯ2 膜を積層させて残りの表面を酸化
し、しかる後Ｓｉ3Ｎ4膜のみを除去すること、Ｓｉ3Ｎ4
膜とＳｉＯ2膜を積層させ、第１絶縁膜を形成するとこ
ろを予め通常のホトエッチングで除去した後、酸化ある
いはＣＶＤ法にて酸化して第１絶縁膜を形成した後、Ｓ
ｉ3Ｎ4膜のみを除去することで可能である。こうするこ
とによって、表面が平坦にできるので工程(ｂ)で示すよ
うに一方の主電極２，第１の補助電極５，第２の補助電
極６を薄くできる。従って、工程(ｃ)で形成される第２
絶縁膜７をクラック等の破壊を生じることなく厚く形成
できる。以下の工程は図３の(ｄ)，(ｅ)，(ｆ)と同様で
あり説明は省略する。
体装置の製造方法を図４の工程を用いて説明する。製造
方法の詳細は図２に示したものと同様であるが、工程
(ａ)に示したように第１絶縁膜４とｎ型半導体層１３と
接触する面がｐ型半導体層１４と一方の主電極３，電界
制御リング領域１６と第１の補助電極５及びｎ+ 型リン
グ領域１７と第２の補助電極６がそれぞれオーミック接
触する面より他方の主表面１２側に位置させているとこ
ろが異なる。このようにするには、例えばＳｉ3Ｎ4膜と
ＳｉＯ2 膜との組合わせによる、所謂ＬＯＣＯＳ酸化方
法を適用すればよい。即ち、電極と接触する個所表面に
Ｓｉ3Ｎ4膜とＳｉＯ2 膜を積層させて残りの表面を酸化
し、しかる後Ｓｉ3Ｎ4膜のみを除去すること、Ｓｉ3Ｎ4
膜とＳｉＯ2膜を積層させ、第１絶縁膜を形成するとこ
ろを予め通常のホトエッチングで除去した後、酸化ある
いはＣＶＤ法にて酸化して第１絶縁膜を形成した後、Ｓ
ｉ3Ｎ4膜のみを除去することで可能である。こうするこ
とによって、表面が平坦にできるので工程(ｂ)で示すよ
うに一方の主電極２，第１の補助電極５，第２の補助電
極６を薄くできる。従って、工程(ｃ)で形成される第２
絶縁膜７をクラック等の破壊を生じることなく厚く形成
できる。以下の工程は図３の(ｄ)，(ｅ)，(ｆ)と同様で
あり説明は省略する。
【００２６】図５は本発明高耐圧プレーナ型半導体装置
の更に他の実施例を示す概略断面図である。図５の符号
のうち図１と同一のものは同一物を示す。この実施例の
特徴は、半絶縁膜８０のシート抵抗に図６の（ａ）に示
すような分布を持たせた点にある。これによって、図１
に示す高耐圧プレーナ型半導体装置よりも更に高耐圧化
が達成できる。これを図６の（ｂ）及び（ｃ）を用いて
説明する。図６の(ｂ)は第１ｐｎ接合を逆バイアスした
時における半導体基体表面の電位分布で、実線は実際の
電位分布を、点線は近似した電位分布を示す。図６の
（ｃ）において、点線は図１に示す装置の半絶縁膜８の
電位及び電界強度を、実線は図５に示す装置の半絶縁膜
８０の電位及び電界強度をそれぞれ示す。半絶縁膜８が
均一なシート抵抗を有する場合には、半絶縁膜中の電界
分布は均等であるため直線状となり、このため電位分布
も直線状となる。この電位分布は、図６の（ｂ）に示し
た半導体基体表面における電位分布と異なり、半導体基
体表面の電位はこの半絶縁膜の電位によって変形され、
局所的に電界強度が高くなり、高耐圧化を図る上で十分
ではなかった。一方、図５に示す装置の半絶縁膜８０は
図６に示すようなシート抵抗の分布を持っているため、
それに近似した半絶縁膜８０の電界分布を示し、これを
半絶縁膜８０の電位分布に換算すると、ｐ型半導体層１
４側では均一なシート抵抗を有する場合よりも低くな
り、ｎ+ 型リング領域１７側では均一なシート抵抗を有
する場合よりも高くなる分布となる。この電位分布は、
図６の(ｂ)に示した半導体基体表面における電位分布と
略一致するため、半絶縁膜中の電位が半導体基体表面の
電位を変形させることは無く、従って図１の装置より高
耐圧化が達成できる。
の更に他の実施例を示す概略断面図である。図５の符号
のうち図１と同一のものは同一物を示す。この実施例の
特徴は、半絶縁膜８０のシート抵抗に図６の（ａ）に示
すような分布を持たせた点にある。これによって、図１
に示す高耐圧プレーナ型半導体装置よりも更に高耐圧化
が達成できる。これを図６の（ｂ）及び（ｃ）を用いて
説明する。図６の(ｂ)は第１ｐｎ接合を逆バイアスした
時における半導体基体表面の電位分布で、実線は実際の
電位分布を、点線は近似した電位分布を示す。図６の
（ｃ）において、点線は図１に示す装置の半絶縁膜８の
電位及び電界強度を、実線は図５に示す装置の半絶縁膜
８０の電位及び電界強度をそれぞれ示す。半絶縁膜８が
均一なシート抵抗を有する場合には、半絶縁膜中の電界
分布は均等であるため直線状となり、このため電位分布
も直線状となる。この電位分布は、図６の（ｂ）に示し
た半導体基体表面における電位分布と異なり、半導体基
体表面の電位はこの半絶縁膜の電位によって変形され、
局所的に電界強度が高くなり、高耐圧化を図る上で十分
ではなかった。一方、図５に示す装置の半絶縁膜８０は
図６に示すようなシート抵抗の分布を持っているため、
それに近似した半絶縁膜８０の電界分布を示し、これを
半絶縁膜８０の電位分布に換算すると、ｐ型半導体層１
４側では均一なシート抵抗を有する場合よりも低くな
り、ｎ+ 型リング領域１７側では均一なシート抵抗を有
する場合よりも高くなる分布となる。この電位分布は、
図６の(ｂ)に示した半導体基体表面における電位分布と
略一致するため、半絶縁膜中の電位が半導体基体表面の
電位を変形させることは無く、従って図１の装置より高
耐圧化が達成できる。
【００２７】図７は分布したシート抵抗を有する半絶縁
膜８０を実現するための一実施例を示す概略図である。
（ａ）は均一な抵抗率を有する半絶縁膜の厚さをリニア
に変えることによって図６の（ａ）に示す分布を達成す
る例を、（ｂ）は均一な抵抗率を有する半絶縁膜の厚さ
をステップ状に変えることによって図６の（ａ）に示す
分布を達成する例を示す。
膜８０を実現するための一実施例を示す概略図である。
（ａ）は均一な抵抗率を有する半絶縁膜の厚さをリニア
に変えることによって図６の（ａ）に示す分布を達成す
る例を、（ｂ）は均一な抵抗率を有する半絶縁膜の厚さ
をステップ状に変えることによって図６の（ａ）に示す
分布を達成する例を示す。
【００２８】図８は図７の（ｂ）に示すシート抵抗分布
を有する半絶縁膜８０を実現するための製造方法を示す
実施例を示す概略工程図である。先ず、工程（ａ）に示
す一定の厚さを有する半絶縁膜８０１を準備する。半絶
縁膜８０１の表面の最も厚くすべき個所にレジスト膜８
０２を形成して、露出面を選択的ウェットエッチングあ
るいはドライエッチング（ｂ）し、次に最も薄くすべき
個所を残して他をレジスト膜８０３で被覆し、露出面を
選択的ウェットエッチングあるいはドライエッチング
（ｃ）する。しかる後、ホトエッチングに用いたレジス
ト膜をすべて除去して、所望形状を有する半絶縁膜８０
が得られる（ｄ）。
を有する半絶縁膜８０を実現するための製造方法を示す
実施例を示す概略工程図である。先ず、工程（ａ）に示
す一定の厚さを有する半絶縁膜８０１を準備する。半絶
縁膜８０１の表面の最も厚くすべき個所にレジスト膜８
０２を形成して、露出面を選択的ウェットエッチングあ
るいはドライエッチング（ｂ）し、次に最も薄くすべき
個所を残して他をレジスト膜８０３で被覆し、露出面を
選択的ウェットエッチングあるいはドライエッチング
（ｃ）する。しかる後、ホトエッチングに用いたレジス
ト膜をすべて除去して、所望形状を有する半絶縁膜８０
が得られる（ｄ）。
【００２９】図９は図７（ｂ）に示したシート抵抗分布
を有する半絶縁膜８０を実現するための製造方法の他の
実施例を示す概略工程図である。まず、一定の厚さを有
する半絶縁膜８１１を準備（ａ）し、これを（ｂ）に示
すように通常のホトエッチング技術により両端のレジス
ト８１２を塗布した部分を残して他を全てウェットエッ
チングあるいはドライエッチングする。次に、半絶縁膜
８１１の残った部分及びその間の部分に一定の厚さを有
する半絶縁膜８１３を形成し（ｃ）、これを（ｄ）に示
すように通常のホトエッチング技術により両端のレジス
ト８１４を塗布した部分を残して他を全てウェットエッ
チングあるいはドライエッチングする。この時、残す部
分は工程（ｂ）の時より多くする。しかる後、半絶縁膜
８１３の残った部分及びその間の部分に一定の厚さを有
する半絶縁膜８１５を形成して所望のシート抵抗分布を
有する半絶縁膜８０が得られる（ｅ）。
を有する半絶縁膜８０を実現するための製造方法の他の
実施例を示す概略工程図である。まず、一定の厚さを有
する半絶縁膜８１１を準備（ａ）し、これを（ｂ）に示
すように通常のホトエッチング技術により両端のレジス
ト８１２を塗布した部分を残して他を全てウェットエッ
チングあるいはドライエッチングする。次に、半絶縁膜
８１１の残った部分及びその間の部分に一定の厚さを有
する半絶縁膜８１３を形成し（ｃ）、これを（ｄ）に示
すように通常のホトエッチング技術により両端のレジス
ト８１４を塗布した部分を残して他を全てウェットエッ
チングあるいはドライエッチングする。この時、残す部
分は工程（ｂ）の時より多くする。しかる後、半絶縁膜
８１３の残った部分及びその間の部分に一定の厚さを有
する半絶縁膜８１５を形成して所望のシート抵抗分布を
有する半絶縁膜８０が得られる（ｅ）。
【００３０】図１０は図６の（ａ）に示したシート抵抗
分布を有する半絶縁膜８０を得るための製造方法を示す
実施例を示す概略工程図である。まず、シート抵抗が一
定で所定の厚さを有する半絶縁膜８２１を準備する
（ａ）。この半絶縁膜８２１の表面に両端から中央に向
かうに従って幅が次第に狭くなるように複数個のレジス
ト膜８２２を形成（ｂ）し、露出部分を所定の深さエッ
チングする（ｃ）。これによって、厚い個所から薄い個
所まで厚さが連続的に変化する半絶縁膜が形成でき、図
６の（ａ）に示したようなほぼ連続して分布するシート
抵抗を有する半絶縁膜８０を得ることができる。
分布を有する半絶縁膜８０を得るための製造方法を示す
実施例を示す概略工程図である。まず、シート抵抗が一
定で所定の厚さを有する半絶縁膜８２１を準備する
（ａ）。この半絶縁膜８２１の表面に両端から中央に向
かうに従って幅が次第に狭くなるように複数個のレジス
ト膜８２２を形成（ｂ）し、露出部分を所定の深さエッ
チングする（ｃ）。これによって、厚い個所から薄い個
所まで厚さが連続的に変化する半絶縁膜が形成でき、図
６の（ａ）に示したようなほぼ連続して分布するシート
抵抗を有する半絶縁膜８０を得ることができる。
【００３１】図１１は図６の（ａ）に示したシート抵抗
分布を有する半絶縁膜８０を得るための製造方法を示す
他の実施例を示す概略工程図である。まず、シート抵抗
が一定で所定の厚さを有する半絶縁膜８３１を準備する
（ａ）。この半絶縁膜８３１の表面に両端から中央に向
かうに従って幅が次第に狭くなるように複数個のレジス
ト膜８３２を形成し、露出部分を全てエッチングにより
除去する（ｂ）。次に、レジスト膜８３２を除去した
（ｃ）後、残っている半絶縁膜８３１上及びそれら間に
所定の厚さの半絶縁膜８３３を形成する（ｄ）。これに
よって、図１０に示したものと同様の形状を有する半絶
縁膜８０が得られる。
分布を有する半絶縁膜８０を得るための製造方法を示す
他の実施例を示す概略工程図である。まず、シート抵抗
が一定で所定の厚さを有する半絶縁膜８３１を準備する
（ａ）。この半絶縁膜８３１の表面に両端から中央に向
かうに従って幅が次第に狭くなるように複数個のレジス
ト膜８３２を形成し、露出部分を全てエッチングにより
除去する（ｂ）。次に、レジスト膜８３２を除去した
（ｃ）後、残っている半絶縁膜８３１上及びそれら間に
所定の厚さの半絶縁膜８３３を形成する（ｄ）。これに
よって、図１０に示したものと同様の形状を有する半絶
縁膜８０が得られる。
【００３２】図１２は図６の（ａ）に示したシート抵抗
分布を有する半絶縁膜８０を得るための製造方法を示す
更に他の実施例を示す概略工程図である。まず、シート
抵抗が一定で所定の厚さを有する半絶縁膜８４１を準備
する（ａ）。この半絶縁膜８４１の表面に両端から中央
に向かうに従って幅が次第に狭くなるように複数個のレ
ジスト膜８４２を形成し、露出部分に表面から所定の深
さに酸素や窒素などの元素をイオン打ち込む（ｂ）。し
かる後、レジスト膜８４２を除去して半絶縁膜８０が完
成する（ｃ）。このようにして形成された半絶縁膜８０
は、イオンが打ち込まれた領域８４３はイオンが打ち込
まれていない領域に比較して抵抗率が高くなるため、図
６の（ａ）に示した分布したシート抵抗を有する。
分布を有する半絶縁膜８０を得るための製造方法を示す
更に他の実施例を示す概略工程図である。まず、シート
抵抗が一定で所定の厚さを有する半絶縁膜８４１を準備
する（ａ）。この半絶縁膜８４１の表面に両端から中央
に向かうに従って幅が次第に狭くなるように複数個のレ
ジスト膜８４２を形成し、露出部分に表面から所定の深
さに酸素や窒素などの元素をイオン打ち込む（ｂ）。し
かる後、レジスト膜８４２を除去して半絶縁膜８０が完
成する（ｃ）。このようにして形成された半絶縁膜８０
は、イオンが打ち込まれた領域８４３はイオンが打ち込
まれていない領域に比較して抵抗率が高くなるため、図
６の（ａ）に示した分布したシート抵抗を有する。
【００３３】図１３は図７の（ｂ）に示したシート抵抗
分布を有する半絶縁膜８０を得るための製造方法を示す
更に他の実施例を示す概略工程図である。まず、シート
抵抗が一定で所定の厚さを有する半絶縁膜８５１を準備
する（ａ）。この半絶縁膜８５１の表面の最もシート抵
抗が高くなる個所を残してレジスト膜８５２を形成し、
露出部分に表面から所定の深さに酸素や窒素などの元素
をイオン打ち込む（ｂ）。次に、レジスト膜８５２の開
口部を広くした後、再度表面から酸素や窒素などの元素
をイオン打ち込む（ｃ）。しかる後、レジスト膜８５２
を除去して半絶縁膜８０が完成する（ｄ）。このように
して形成された半絶縁膜８０は、イオン打ち込みを二度
実施した領域８５３の抵抗率は一度だけ打ち込まれた領
域８５４の抵抗率より高くなり、一度だけ打ち込まれた
個所８５４の抵抗率は打ち込まれていない領域より高く
なることから、図７の（ｂ）に示したシート抵抗分布を
有する半絶縁膜８０を得ることが出来る。
分布を有する半絶縁膜８０を得るための製造方法を示す
更に他の実施例を示す概略工程図である。まず、シート
抵抗が一定で所定の厚さを有する半絶縁膜８５１を準備
する（ａ）。この半絶縁膜８５１の表面の最もシート抵
抗が高くなる個所を残してレジスト膜８５２を形成し、
露出部分に表面から所定の深さに酸素や窒素などの元素
をイオン打ち込む（ｂ）。次に、レジスト膜８５２の開
口部を広くした後、再度表面から酸素や窒素などの元素
をイオン打ち込む（ｃ）。しかる後、レジスト膜８５２
を除去して半絶縁膜８０が完成する（ｄ）。このように
して形成された半絶縁膜８０は、イオン打ち込みを二度
実施した領域８５３の抵抗率は一度だけ打ち込まれた領
域８５４の抵抗率より高くなり、一度だけ打ち込まれた
個所８５４の抵抗率は打ち込まれていない領域より高く
なることから、図７の（ｂ）に示したシート抵抗分布を
有する半絶縁膜８０を得ることが出来る。
【００３４】図１４は本発明高耐圧プレーナ型半導体装
置の異なる実施例を示す概略断面図である。この実施例
の特徴は、高耐圧化技術として知られているフィールド
プレート構造に分布したシート抵抗を有する半絶縁膜８
０を適用した点にあり、図１とは電界制限リング領域１
６及び第１の補助電極５が存在せず、一方の主電極２が
第１絶縁膜４上を第２の補助電極６側に延びている点で
相違している。同図中の上部に実線で示した半絶縁膜８
０のシート抵抗の分布はその電界分布を略半導体基体１
表面の電界分布と同一とするために実線のようにしてあ
るが、半絶縁膜８０の下に一方の主電極２が延びている
ので、点線で示したように分布したシート抵抗であって
もよい。
置の異なる実施例を示す概略断面図である。この実施例
の特徴は、高耐圧化技術として知られているフィールド
プレート構造に分布したシート抵抗を有する半絶縁膜８
０を適用した点にあり、図１とは電界制限リング領域１
６及び第１の補助電極５が存在せず、一方の主電極２が
第１絶縁膜４上を第２の補助電極６側に延びている点で
相違している。同図中の上部に実線で示した半絶縁膜８
０のシート抵抗の分布はその電界分布を略半導体基体１
表面の電界分布と同一とするために実線のようにしてあ
るが、半絶縁膜８０の下に一方の主電極２が延びている
ので、点線で示したように分布したシート抵抗であって
もよい。
【００３５】図１５は本発明高耐圧プレーナ型半導体装
置の更に異なる実施例を示す概略断面図である。この実
施例の特徴は、高耐圧化技術として知られているジャン
クション・ターミネーション・エクステンション構造
に、分布したシート抵抗を有する半絶縁膜８０を適用し
た点にあり、図１４とは一方の主電極２を第２の補助電
極６側に延ばす代わりに、ｐ型半導体層１４に接してｎ
+ 型リング領域１７側に延びるｐ- 型半導体層１８を設
けた点にある。半絶縁膜８０のシート抵抗分布は同図中
の上部に実線で示すようにして、その電界分布を半導体
基体１表面の電界分布と同一にしてある。
置の更に異なる実施例を示す概略断面図である。この実
施例の特徴は、高耐圧化技術として知られているジャン
クション・ターミネーション・エクステンション構造
に、分布したシート抵抗を有する半絶縁膜８０を適用し
た点にあり、図１４とは一方の主電極２を第２の補助電
極６側に延ばす代わりに、ｐ型半導体層１４に接してｎ
+ 型リング領域１７側に延びるｐ- 型半導体層１８を設
けた点にある。半絶縁膜８０のシート抵抗分布は同図中
の上部に実線で示すようにして、その電界分布を半導体
基体１表面の電界分布と同一にしてある。
【００３６】図１６は本発明高耐圧プレーナ型半導体装
置の別の実施例を示す概略断面図である。この実施例の
特徴は、高耐圧化技術として知られている電界制限リン
グ領域を持つ構造に、分布したシート抵抗を有する半絶
縁膜８０を適用した点にあり、図１とは第１の補助電極
５が存在しない点で相違している。半絶縁膜８０のシー
ト抵抗分布は同図中の上部に実線で示すようにして、そ
の電界分布を半導体基体１表面の電界分布と同一にして
ある。
置の別の実施例を示す概略断面図である。この実施例の
特徴は、高耐圧化技術として知られている電界制限リン
グ領域を持つ構造に、分布したシート抵抗を有する半絶
縁膜８０を適用した点にあり、図１とは第１の補助電極
５が存在しない点で相違している。半絶縁膜８０のシー
ト抵抗分布は同図中の上部に実線で示すようにして、そ
の電界分布を半導体基体１表面の電界分布と同一にして
ある。
【００３７】図１７は本発明高耐圧プレーナ型半導体装
置の更に別の実施例を示す概略断面図である。この実施
例の特徴は、高耐圧化技術として知られている電界制限
リング領域を持つ構造に、分布したシート抵抗を有する
半絶縁膜８０を適用した点にあり、図１６とは半絶縁膜
８０のシート抵抗分布の点で相違している。即ち、半絶
縁膜８０のシート抵抗分布は同図中の上部に実線で示す
ようにしてある。本実施例では、電界制限リング領域１
６が高不純物濃度の領域１６１とそれを包囲しそれより
低不純物濃度を有する領域１６２の２層構造となってい
るのが特徴である。この構造によれば、空乏層が電界制
限リング領域１６に到達したとき、型半導体層１３に接
する低不純物濃度の領域１６２で空乏層が拡がり、高不
純物濃度の領域１６１で広がりを止まる働きをする。こ
のため、電界制限リング領域１６の表面電位は低不純物
濃度の領域１６２では勾配を持ち、高不純物濃度の領域
１６１では等電位となる。電界制限リング領域１６を２
層構造とすることにより、等電位分布領域を小さくで
き、半導体基体１の表面電位の変化を滑らかにできる。
これにより、半導体基体１の上部にある半絶縁膜８０の
シート抵抗の分布の調整は比較的容易になる。
置の更に別の実施例を示す概略断面図である。この実施
例の特徴は、高耐圧化技術として知られている電界制限
リング領域を持つ構造に、分布したシート抵抗を有する
半絶縁膜８０を適用した点にあり、図１６とは半絶縁膜
８０のシート抵抗分布の点で相違している。即ち、半絶
縁膜８０のシート抵抗分布は同図中の上部に実線で示す
ようにしてある。本実施例では、電界制限リング領域１
６が高不純物濃度の領域１６１とそれを包囲しそれより
低不純物濃度を有する領域１６２の２層構造となってい
るのが特徴である。この構造によれば、空乏層が電界制
限リング領域１６に到達したとき、型半導体層１３に接
する低不純物濃度の領域１６２で空乏層が拡がり、高不
純物濃度の領域１６１で広がりを止まる働きをする。こ
のため、電界制限リング領域１６の表面電位は低不純物
濃度の領域１６２では勾配を持ち、高不純物濃度の領域
１６１では等電位となる。電界制限リング領域１６を２
層構造とすることにより、等電位分布領域を小さくで
き、半導体基体１の表面電位の変化を滑らかにできる。
これにより、半導体基体１の上部にある半絶縁膜８０の
シート抵抗の分布の調整は比較的容易になる。
【００３８】図１８は本発明高耐圧プレーナ型半導体装
置の更にまた別の実施例を示す概略断面図である。この
実施例の特徴は、高耐圧化技術として知られているジャ
ンクション・ターミネーション・エクステンション構造
に、分布したシート抵抗を有する半絶縁膜８０を適用し
た点にあり、図１７とは電界制限リング領域１６の代わ
りにｐ型半導体層１４に接してｎ+ 型リング領域１７側
に延びる順次不純物濃度及び深さが減少する複数個のｐ
型半導体領域１８１，１８２，１８３を設けた点にあ
る。半絶縁膜８０のシート抵抗分布は、同図中の上部に
実線で示すようにしてある。本実施例では半導体基体１
の表面部分のｐ型半導体層１４の不純物濃度が比較的穏
やかに変化するため、半導体基体１の表面上の電位の変
化も穏やかなものとなり、やはり半絶縁膜８０のシート
抵抗分布の調整が比較的容易となる。
置の更にまた別の実施例を示す概略断面図である。この
実施例の特徴は、高耐圧化技術として知られているジャ
ンクション・ターミネーション・エクステンション構造
に、分布したシート抵抗を有する半絶縁膜８０を適用し
た点にあり、図１７とは電界制限リング領域１６の代わ
りにｐ型半導体層１４に接してｎ+ 型リング領域１７側
に延びる順次不純物濃度及び深さが減少する複数個のｐ
型半導体領域１８１，１８２，１８３を設けた点にあ
る。半絶縁膜８０のシート抵抗分布は、同図中の上部に
実線で示すようにしてある。本実施例では半導体基体１
の表面部分のｐ型半導体層１４の不純物濃度が比較的穏
やかに変化するため、半導体基体１の表面上の電位の変
化も穏やかなものとなり、やはり半絶縁膜８０のシート
抵抗分布の調整が比較的容易となる。
【００３９】
【発明の効果】以上詳述したように、本発明によれば、
レジンで封止した場合においてもレジン中の電荷や水分
による悪影響を受けない高信頼性を有し、しかも電圧上
昇率の大きな電圧が印加された場合においても破壊を防
止できる優れた高耐圧プレーナ型半導体装置が実現でき
る。
レジンで封止した場合においてもレジン中の電荷や水分
による悪影響を受けない高信頼性を有し、しかも電圧上
昇率の大きな電圧が印加された場合においても破壊を防
止できる優れた高耐圧プレーナ型半導体装置が実現でき
る。
【図１】本発明高耐圧プレーナ型半導体装置の一実施例
を示す概略断面図である。
を示す概略断面図である。
【図２】図１の高耐圧プレーナ型半導体装置の製造方法
の一例を示す工程図である。
の一例を示す工程図である。
【図３】本発明高耐圧プレーナ型半導体装置の他の実施
例を示す概略断面図である。
例を示す概略断面図である。
【図４】図３の高耐圧プレーナ型半導体装置の製造方法
の一例を示す工程図である。
の一例を示す工程図である。
【図５】本発明高耐圧プレーナ型半導体装置の更に他の
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図６】図５の高耐圧プレーナ型半導体装置の作用効果
を説明するための半絶縁膜のシート抵抗，半導体基体表
面電位，半絶縁膜中の電位分布及び電界分布を示す図で
ある。
を説明するための半絶縁膜のシート抵抗，半導体基体表
面電位，半絶縁膜中の電位分布及び電界分布を示す図で
ある。
【図７】本発明高耐圧プレーナ型半導体装置に使用する
半絶縁膜のシート抵抗の分布を示す図である。
半絶縁膜のシート抵抗の分布を示す図である。
【図８】図７の（ｂ）に示す半絶縁膜の製造方法の一例
を示す工程図である。
を示す工程図である。
【図９】図７の（ｂ）に示す半絶縁膜の製造方法の他の
例を示す工程図である。
例を示す工程図である。
【図１０】図６の（ａ）に示す半絶縁膜の製造方法の一
例を示す工程図である。
例を示す工程図である。
【図１１】図６の（ａ）に示す半絶縁膜の製造方法の他
の例を示す工程図である。
の例を示す工程図である。
【図１２】図６の（ａ）に示す半絶縁膜の製造方法の更
に他の例を示す工程図である。
に他の例を示す工程図である。
【図１３】図７の（ｂ）に示す半絶縁膜の製造方法の他
の例を示す工程図である。
の例を示す工程図である。
【図１４】本発明高耐圧プレーナ型半導体装置の異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図１５】本発明高耐圧プレーナ型半導体装置の更に異
なる実施例を示す概略断面図である。
なる実施例を示す概略断面図である。
【図１６】本発明高耐圧プレーナ型半導体装置の別の実
施例を示す概略断面図である。
施例を示す概略断面図である。
【図１７】本発明高耐圧プレーナ型半導体装置の更に別
の実施例を示す概略断面図である。
の実施例を示す概略断面図である。
【図１８】本発明高耐圧プレーナ型半導体装置の更にま
た別の実施例を示す概略断面図である。
た別の実施例を示す概略断面図である。
１…半導体基体、１３…ｎ型半導体層、１４…ｐ型半導
体層、１５…ｎ+ 型半導体層、１６…ｐ型電界制御リン
グ領域、１７…ｎ+ 型リング領域、２…一方の主電極、
３…他方の主電極、４…第１絶縁膜、５…第１の補助電
極、６…第２の補助電極、７…第２絶縁膜、８，８０…
半絶縁膜、９…第３絶縁膜。
体層、１５…ｎ+ 型半導体層、１６…ｐ型電界制御リン
グ領域、１７…ｎ+ 型リング領域、２…一方の主電極、
３…他方の主電極、４…第１絶縁膜、５…第１の補助電
極、６…第２の補助電極、７…第２絶縁膜、８，８０…
半絶縁膜、９…第３絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅原 良孝 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭63−209161（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/00 - 29/96
Claims (11)
- 【請求項１】主表面を有し、主表面に隣接する第１導電
型の第１半導体領域，主表面から第１半導体領域内に延
び第１半導体領域との間に主表面に終端する主接合を形
成する第２導電型の第２半導体領域，主表面から第１半
導体領域内に延び主表面において第２半導体領域から離
れて第２半導体領域を包囲する第２導電型の第３半導体
領域，主表面から第１半導体領域内に延び主表面におい
て第３半導体領域から離れて第３半導体領域を包囲する
第１導電型の第４半導体領域を有する半導体基体と、 半導体基体の主表面上に形成された第１絶縁膜と、 第１絶縁膜を貫通して第２半導体領域にオーミック接触
する第１電極と、 第１絶縁膜を貫通して第３半導体領域にオーミック接触
すると共に第１絶縁膜上を第３半導体領域を越えて第１
半導体領域上まで延びる第２電極と、 第１絶縁膜を貫通して第４半導体領域にオーミック接触
する第３電極と、 第１絶縁膜及び第２電極上に形成された第２絶縁膜と、 第２絶縁膜上に形成され一端が第１電極に他端が第３電
極にそれぞれ接触する半絶縁膜とを具備することを特徴
とする高耐圧プレーナ型半導体装置。 - 【請求項２】請求項１において、第３半導体領域が複数
個の環状領域で構成され、各環状領域毎に第２電極がオ
ーミック接触していることを特徴とする高耐圧プレーナ
型半導体装置。 - 【請求項３】一対の主表面を有し、一方の主表面に隣接
する第１導電型の第１半導体領域，一方の主表面から第
１半導体領域内に延び第１半導体領域との間に一方の主
表面に終端する主接合を形成する第２導電型の第２半導
体領域，一方の主表面から第１半導体領域内に延び一方
の主表面において第２半導体領域から離れて第２半導体
領域を包囲する第２導電型の第３半導体領域，一方の主
表面から第１半導体領域内に延び一方の主表面において
第３半導体領域から離れて第３半導体領域を包囲する第
１導電型の第４半導体領域を有する半導体基体と、 半導体基体の一方の主表面上に形成された第１絶縁膜
と、 第１絶縁膜を貫通して第２半導体領域にオーミック接触
する第１電極と、 第１絶縁膜を貫通して第３半導体領域にオーミック接触
すると共に第１絶縁膜上を第３半導体領域を越えて第１
半導体領域上まで延びる第２電極と、 第１絶縁膜を貫通して第４半導体領域にオーミック接触
する第３電極と、 第１絶縁膜及び第２電極上に形成された第２絶縁膜と、 第２絶縁膜上に形成され一端が第１電極に他端が第３電
極にそれぞれ接触する半絶縁膜と、 半導体基体の他方の主表面上に形成された第４電極とを
具備することを特徴とする高耐圧プレーナ型半導体装
置。 - 【請求項４】請求項３において、第３半導体領域が複数
個の環状領域で構成され、各環状領域毎に第２電極がオ
ーミック接触していることを特徴とする高耐圧プレーナ
型半導体装置。 - 【請求項５】主表面を有し、主表面に隣接する第１導電
型の第１半導体領域，主表面から第１半導体領域内に延
び第１半導体領域との間に主表面に終端する主接合を形
成する第２導電型の第２半導体領域，主表面から第１半
導体領域内に延び主表面において第２半導体領域から離
れて第２半導体領域を包囲する第２導電型の第３半導体
領域，主表面から第１半導体領域内に延び主表面におい
て第３半導体領域から離れて第３半導体領域を包囲する
第１導電型の第４半導体領域を有する半導体基体と、 半導体基体の主表面上に形成された第１絶縁膜と、 第１絶縁膜を貫通して第２半導体領域にオーミック接触
する第１電極と、 第１絶縁膜を貫通して第３半導体領域にオーミック接触
すると共に第１絶縁膜上を第３半導体領域を越えて第１
半導体領域上まで延びる第２電極と、 第１絶縁膜を貫通して第４半導体領域にオーミック接触
する第３電極と、 第１絶縁膜及び第２電極上に形成された第２絶縁膜と、 第２絶縁膜上に形成され一端が第１電極に他端が第３電
極にそれぞれ接触する半絶縁膜とを具備し、 半絶縁膜のシート抵抗が、第１電極から第３電極に向か
う方向に、半導体基体表面の電位分布と半絶縁膜の電位
分布が略一致するように変化している ことを特徴とする
高耐圧プレーナ型半導体装置。 - 【請求項６】請求項５において、半絶縁膜のシート抵抗
が第１電極から第３電極に向かう方向に連続的に変化し
ていることを特徴とする高耐圧プレーナ型半導体装置。 - 【請求項７】請求項５において、半絶縁膜のシート抵抗
が第１電極から第３電極に向かう方向にステップ状に変
化していることを特徴とする高耐圧プレーナ型半導体装
置。 - 【請求項８】主表面を有し、主表面に隣接する第１導電
型の第１半導体領域，主表面から第１半導体領域内に延
び第１半導体領域との間に主表面に終端する主接合を形
成する第２導電型の第２半導体領域，主表面から第１半
導体領域内に延び主表面において第２半導体領域から離
れて第２半導体領域を包囲する第２導電型の第３半導体
領域，主表面から第１半導体領域内に延び主表面におい
て第３半導体領域から離れて第３半導体領域を包囲する
第１導電型の第４半導体領域を有する半導体基体と、 半導体基体の主表面上に形成された第１絶縁膜と、 第１絶縁膜を貫通して第２半導体領域にオーミック接触
する第１電極と、 第１絶縁膜を貫通して第４半導体領域にオーミック接触
する第２電極と、 第１絶縁膜上に形成された第２絶縁膜と、 第２絶縁膜上に形成され一端が第１電極に他端が第２電
極にそれぞれ接触する半絶縁膜とを具備し、 半絶縁膜のシート抵抗が、第１電極から第２電極に向か
う方向に、半導体基体表面の電位分布と半絶縁膜の電位
分布が略一致するように変化している ことを特徴とする
高耐圧プレーナ型半導体装置。 - 【請求項９】請求項８において、第３半導体領域が第１
半導体領域に隣接する第１の部分と 第１の部分に包囲さ
れ第１の部分より高不純物濃度を有する第２の部分から
構成されていることを特徴とする高耐圧プレーナ型半導
体装置。 - 【請求項１０】主表面を有し、主表面に隣接する第１導
電型の第１半導体領域，主表面から第１半導体領域内に
延び第１半導体領域との間に主表面に終端する主接合を
形成する第２導電型の第２半導体領域，主表面から第１
半導体領域内に延び主表面において第２半導体領域から
離れて第２半導体領域を包囲する第１導電型の第３半導
体領域を有する半導体基体と、 半導体基体の主表面上に形成された第１絶縁膜と、 第１絶縁膜を貫通して第２半導体領域にオーミック接触
すると共に第１絶縁膜上を第２半導体領域を越えて第１
半導体領域上まで延びる第１電極と、 第１絶縁膜を貫通して第３半導体領域にオーミック接触
すると共に第１絶縁膜上を第３半導体領域を越えて第１
半導体領域上まで延びる第２電極と、 第１絶縁膜及び第１電極上に形成された第２絶縁膜と、 第２絶縁膜上に形成され一端が第１電極に他端が第２電
極にそれぞれ接触する半絶縁膜とを具備し、 半絶縁膜のシート抵抗が、第１電極から第２電極に向か
う方向に、半導体基体表面の電位分布と半絶縁膜の電位
分布が略一致するように変化している ことを特徴とする
高耐圧プレーナ型半導体装置。 - 【請求項１１】主表面を有し、主表面に隣接する第１導
電型の第１半導体領域，主表面から第１半導体領域内に
延びる第２導電型の第２半導体領域，主表面から第１半
導体領域内に延び、主表面において第２半導体領域に接
してそれを包囲し、第２半導体領域より低不純物濃度で
浅い深さを有する第２導電型の第３半導体領域，主表面
から第１半導体領域内に延び主表面において第３半導体
領域から離れて第３半導体領域を包囲する第１導電型の
第４半導体領域を有する半導体基体と、 半導体基体の主表面上に形成された第１絶縁膜と、 第１絶縁膜を貫通して第２半導体領域にオーミック接触
する第１電極と、 第１絶縁膜を貫通して第４半導体領域にオーミック接触
すると共に第１絶縁膜 上を第４半導体領域を越えて第１
半導体領域上まで延びる第２電極と、 第１絶縁膜上に形成された第２絶縁膜と、 第２絶縁膜上に形成され一端が第１電極に他端が第２電
極にそれぞれ接触する半絶縁膜とを具備し、 半絶縁膜のシート抵抗が、第１電極から第２電極に向か
う方向に、半導体基体表面の電位分布と半絶縁膜の電位
分布が略一致するように変化している ことを特徴とする
高耐圧プレーナ型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049005A JP2850694B2 (ja) | 1993-03-10 | 1993-03-10 | 高耐圧プレーナ型半導体装置 |
| DE69403251T DE69403251T2 (de) | 1993-03-10 | 1994-02-24 | Halbleiterbauelement mit semi-isolierender Schicht für hohe Durchbruchspannungen |
| EP94301317A EP0615291B1 (en) | 1993-03-10 | 1994-02-24 | A high breakdown voltage semiconductor device having a semi-insulating layer |
| US08/208,138 US5552625A (en) | 1993-03-10 | 1994-03-09 | Semiconductor device having a semi-insulating layer |
| KR1019940004636A KR100330847B1 (ko) | 1993-03-10 | 1994-03-10 | 반절연층을갖는반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049005A JP2850694B2 (ja) | 1993-03-10 | 1993-03-10 | 高耐圧プレーナ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268198A JPH06268198A (ja) | 1994-09-22 |
| JP2850694B2 true JP2850694B2 (ja) | 1999-01-27 |
Family
ID=12819063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049005A Expired - Fee Related JP2850694B2 (ja) | 1993-03-10 | 1993-03-10 | 高耐圧プレーナ型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5552625A (ja) |
| EP (1) | EP0615291B1 (ja) |
| JP (1) | JP2850694B2 (ja) |
| KR (1) | KR100330847B1 (ja) |
| DE (1) | DE69403251T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11043554B2 (en) | 2019-09-18 | 2021-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3111827B2 (ja) | 1994-09-20 | 2000-11-27 | 株式会社日立製作所 | 半導体装置及びそれを使った電力変換装置 |
| JP3581447B2 (ja) * | 1995-08-22 | 2004-10-27 | 三菱電機株式会社 | 高耐圧半導体装置 |
| US5880513A (en) * | 1996-04-18 | 1999-03-09 | Harris Corporation | Asymmetric snubber resistor |
| KR100415189B1 (ko) * | 1997-01-10 | 2004-03-19 | 페어차일드코리아반도체 주식회사 | 전계제한환을 가지는 바이폴라트랜지스터 |
| GB9700923D0 (en) * | 1997-01-17 | 1997-03-05 | Philips Electronics Nv | Semiconductor devices |
| SE9700156D0 (sv) * | 1997-01-21 | 1997-01-21 | Abb Research Ltd | Junction termination for Si C Schottky diode |
| GB2330452A (en) * | 1997-10-16 | 1999-04-21 | Plessey Semiconductors Ltd | Arrangement for inhibiting dielectric polarisation in high voltage devices |
| JP3175923B2 (ja) * | 1997-11-05 | 2001-06-11 | 松下電子工業株式会社 | 半導体装置 |
| JP2974003B2 (ja) * | 1998-04-22 | 1999-11-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP4017258B2 (ja) * | 1998-07-29 | 2007-12-05 | 三菱電機株式会社 | 半導体装置 |
| JP2003501837A (ja) * | 1999-06-03 | 2003-01-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高圧回路素子を含む半導体装置 |
| JP4024990B2 (ja) * | 2000-04-28 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6261874B1 (en) * | 2000-06-14 | 2001-07-17 | International Rectifier Corp. | Fast recovery diode and method for its manufacture |
| US20020195613A1 (en) * | 2001-04-02 | 2002-12-26 | International Rectifier Corp. | Low cost fast recovery diode and process of its manufacture |
| DE10250608B4 (de) * | 2002-10-30 | 2005-09-29 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristorbauelement mit verbessertem Sperrverhalten in Rückwärtsrichtung |
| JP4944460B2 (ja) * | 2005-03-30 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| DE102005023668B3 (de) * | 2005-05-23 | 2006-11-09 | Infineon Technologies Ag | Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich |
| US7768092B2 (en) | 2005-07-20 | 2010-08-03 | Cree Sweden Ab | Semiconductor device comprising a junction having a plurality of rings |
| JP4982082B2 (ja) * | 2005-12-26 | 2012-07-25 | 株式会社豊田中央研究所 | 窒化物半導体装置 |
| JP4935192B2 (ja) * | 2006-05-31 | 2012-05-23 | 三菱電機株式会社 | 半導体装置 |
| JP2008085186A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008085187A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 半導体装置 |
| JP5129943B2 (ja) * | 2006-10-19 | 2013-01-30 | 株式会社豊田中央研究所 | 半導体装置 |
| CN101345254A (zh) | 2007-07-12 | 2009-01-14 | 富士电机电子技术株式会社 | 半导体器件 |
| JP4767265B2 (ja) * | 2008-01-15 | 2011-09-07 | 三菱電機株式会社 | 高耐圧半導体装置 |
| US8564088B2 (en) * | 2008-08-19 | 2013-10-22 | Infineon Technologies Austria Ag | Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region |
| JP5195186B2 (ja) * | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2010118548A (ja) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
| JP5515922B2 (ja) * | 2010-03-24 | 2014-06-11 | 富士電機株式会社 | 半導体装置 |
| JP5697665B2 (ja) * | 2010-05-10 | 2015-04-08 | 株式会社日立製作所 | 半導体装置 |
| JP2012175021A (ja) * | 2011-02-24 | 2012-09-10 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US9337268B2 (en) | 2011-05-16 | 2016-05-10 | Cree, Inc. | SiC devices with high blocking voltage terminated by a negative bevel |
| US9349797B2 (en) | 2011-05-16 | 2016-05-24 | Cree, Inc. | SiC devices with high blocking voltage terminated by a negative bevel |
| US9373619B2 (en) * | 2011-08-01 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage resistor with high voltage junction termination |
| JP2013168549A (ja) * | 2012-02-16 | 2013-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| FR2987938A1 (fr) * | 2012-03-12 | 2013-09-13 | St Microelectronics Sa | Dispositif electronique de protection contre les decharges electrostatiques, a structure concentrique |
| WO2014125626A1 (ja) * | 2013-02-15 | 2014-08-21 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| WO2014155565A1 (ja) * | 2013-03-27 | 2014-10-02 | トヨタ自動車株式会社 | 縦型半導体装置 |
| JP2014241367A (ja) * | 2013-06-12 | 2014-12-25 | 三菱電機株式会社 | 半導体素子、半導体素子の製造方法 |
| US9425265B2 (en) * | 2013-08-16 | 2016-08-23 | Cree, Inc. | Edge termination technique for high voltage power devices having a negative feature for an improved edge termination structure |
| CN103531465B (zh) * | 2013-09-13 | 2018-04-06 | 上海集成电路研发中心有限公司 | 快恢复二极管制备方法 |
| WO2015104900A1 (ja) * | 2014-01-10 | 2015-07-16 | 三菱電機株式会社 | 半導体装置 |
| JP2018098254A (ja) * | 2016-12-08 | 2018-06-21 | 株式会社デンソー | 半導体装置 |
| CN111092123A (zh) * | 2019-12-10 | 2020-05-01 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管及其制造方法 |
| JP7541898B2 (ja) | 2020-11-04 | 2024-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2023007650A1 (ja) * | 2021-07-29 | 2023-02-02 | 三菱電機株式会社 | 半導体装置、電力変換装置および半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1260618A (en) * | 1969-08-09 | 1972-01-19 | Soc Gen Semiconduttori Spa | Planar junctions with integrated resistor, for high voltages |
| JPS5227032A (en) * | 1975-08-28 | 1977-03-01 | Kurita Industrial Co Ltd | Anticorrosive for metals |
| US4803528A (en) * | 1980-07-28 | 1989-02-07 | General Electric Company | Insulating film having electrically conducting portions |
| US4580156A (en) * | 1983-12-30 | 1986-04-01 | At&T Bell Laboratories | Structured resistive field shields for low-leakage high voltage devices |
| GB2167229B (en) * | 1984-11-21 | 1988-07-20 | Philips Electronic Associated | Semiconductor devices |
| JPS6338259A (ja) * | 1986-08-01 | 1988-02-18 | Fujitsu Ltd | 半導体装置 |
| JP2585331B2 (ja) * | 1986-12-26 | 1997-02-26 | 株式会社東芝 | 高耐圧プレーナ素子 |
| DE58907758D1 (de) * | 1988-09-20 | 1994-07-07 | Siemens Ag | Planarer pn-Übergang hoher Spannungsfestigkeit. |
| US5107323A (en) * | 1988-12-22 | 1992-04-21 | At&T Bell Laboratories | Protective layer for high voltage devices |
| JPH03171774A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 高耐圧プレーナ素子 |
| JP2513874B2 (ja) * | 1989-12-28 | 1996-07-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-03-10 JP JP5049005A patent/JP2850694B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-24 EP EP94301317A patent/EP0615291B1/en not_active Expired - Lifetime
- 1994-02-24 DE DE69403251T patent/DE69403251T2/de not_active Expired - Fee Related
- 1994-03-09 US US08/208,138 patent/US5552625A/en not_active Expired - Lifetime
- 1994-03-10 KR KR1019940004636A patent/KR100330847B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11043554B2 (en) | 2019-09-18 | 2021-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69403251T2 (de) | 1997-11-27 |
| EP0615291B1 (en) | 1997-05-21 |
| KR940022884A (ko) | 1994-10-21 |
| JPH06268198A (ja) | 1994-09-22 |
| EP0615291A1 (en) | 1994-09-14 |
| US5552625A (en) | 1996-09-03 |
| DE69403251D1 (de) | 1997-06-26 |
| KR100330847B1 (ko) | 2002-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2850694B2 (ja) | 高耐圧プレーナ型半導体装置 | |
| JP3167457B2 (ja) | 半導体装置 | |
| US6246101B1 (en) | Isolation structure and semiconductor device including the isolation structure | |
| US5710442A (en) | Semiconductor device and method of manufacturing same | |
| JPS6338867B2 (ja) | ||
| US4949142A (en) | Integrated N-channel power MOS bridge circuit | |
| JPH08153775A (ja) | 半導体装置およびその製造方法 | |
| JP3582890B2 (ja) | 半導体装置 | |
| US5691555A (en) | Integrated structure current sensing resistor for power devices particularly for overload self-protected power MOS devices | |
| US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| JP3827954B2 (ja) | Ｐｎ分離層をもつｉｇｂｔ | |
| JP2814079B2 (ja) | 半導体集積回路とその製造方法 | |
| JP2808871B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| EP0510966B1 (en) | MOS semiconductor device and fabrication method of the same | |
| US5420457A (en) | Lateral high-voltage PNP transistor | |
| JP4275763B2 (ja) | フィールドプレートを採用した電力用半導体素子及びその製造方法 | |
| JP3943322B2 (ja) | 半導体装置 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP3312683B2 (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPS5923115B2 (ja) | メサ型半導体装置 | |
| US4892838A (en) | Method of manufacturing an insulated gate field effect transistor | |
| JPH0328836B2 (ja) | ||
| JP3152290B2 (ja) | 容量素子を含む半導体装置の製造方法 | |
| US5883410A (en) | Edge wrap-around protective extension for covering and protecting edges of thick oxide layer | |
| JP3285131B2 (ja) | 埋込ゲート形静電誘導半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071113 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091113 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101113 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101113 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111113 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111113 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |