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TWI609487B - 半導體裝置 - Google Patents

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TWI609487B
TWI609487B TW105144153A TW105144153A TWI609487B TW I609487 B TWI609487 B TW I609487B TW 105144153 A TW105144153 A TW 105144153A TW 105144153 A TW105144153 A TW 105144153A TW I609487 B TWI609487 B TW I609487B
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isolation
doped
potential
doping
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TW105144153A
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Inventor
牧 伊
陳柏安
Original Assignee
新唐科技股份有限公司
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Publication date
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Priority to CN201710211321.XA priority patent/CN108269761B/zh
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Priority to US15/859,042 priority patent/US10510834B2/en
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Description

半導體裝置
本發明實施例係有關於一種半導體裝置，特別是有關於一種高壓半導體裝置。
高壓積體電路(HVIC)因具有符合成本效益且易相容於其它製程等優點，因而已廣泛應用於發光二極體(LED)、顯示器驅動積體電路元件、電源供應器、電力管理、通訊、車用電子的電源控制系統中。然而，習知的高壓積體電路會因為閉鎖效應(latch up)、低擊穿電壓、低元件切換速度及較大的元件面積等問題而無法進一步的改善。
因此，在此技術領域中，有需要一種高壓半導體裝置，以改善上述缺點。
本發明之一實施例係提供一種半導體裝置。上述半導體裝置包括一基板結構，上述基板結構包括一高電位區、一低電位區、一電位轉換區以及一隔離區，上述低電位區與上述高電位區彼此隔開，上述電位轉換區和上述隔離區設置於上述高電位區與上述低電位區之間，其中上述隔離區將上述電位轉換區與上述高電位區彼此隔開；以及一隔離摻雜區，具有一第一導電類型，位於上述隔離區中，其中上述隔離摻雜區包括 一第一摻雜部分，上述第一摻雜部分的一深度沿著上述隔離區朝向上述電位轉換區的一第一方向呈線性遞減；以及一第二摻雜部分，鄰接上述第一摻雜部分，上述第二摻雜部分的一深度沿著上述隔離區朝向上述高電位區的一第二方向呈線性遞減。
本發明之另一實施例係提供一種半導體裝置。上述半導體裝置包括一基板結構，上述基板結構包括一高電位區、一低電位區、一電位轉換區以及一隔離區，上述低電位區與上述高電位區彼此隔開，上述電位轉換區和上述隔離區設置於上述高電位區與上述低電位區之間，其中上述隔離區將上述電位轉換區與上述高電位區彼此隔開；以及一隔離摻雜區，具有一第一導電類型，位於上述隔離區中，其中上述隔離摻雜區的一深度從接近上述隔離摻雜區的一中心區域至接近上述隔離摻雜區的一外圍區域呈線性遞減。
本發明之又一實施例係提供一種半導體裝置。上述半導體裝置包括一基板結構，上述基板結構包括一高電位區、一低電位區、一電位轉換區以及一隔離區，上述低電位區與上述高電位區彼此隔開，上述電位轉換區和上述隔離區設置於上述高電位區與上述低電位區之間，其中上述隔離區將上述電位轉換區與上述高電位區彼此隔開；以及一隔離摻雜區，具有一第一導電類型，位於上述隔離區中，且從上述基板結構的一頂面延伸至部分上述基板結構中，其中於一剖面圖中，上述隔離摻雜區接近於上述基板結構的上述頂面的一第一寬度大於接近於上述基板結構的一底面的一第二寬度。
500a、500b‧‧‧半導體裝置
200‧‧‧半導體基板
202‧‧‧低電位區
204‧‧‧電位轉換區
206‧‧‧隔離區
208‧‧‧高電位區
211、221‧‧‧頂面
212‧‧‧第二導電類型埋藏摻雜層
213‧‧‧底面
220‧‧‧磊晶層
222‧‧‧高壓第一導電類型井區
226‧‧‧第一導電類型井區
227‧‧‧第二導電類型緩衝摻雜區
228‧‧‧第二導電類型漂移摻雜區
229‧‧‧第二導電類型漂移摻雜區
230‧‧‧第一導電類型漂移摻雜區
231‧‧‧高壓第二導電類型井區
234‧‧‧第一導電類型接線摻雜區
236‧‧‧第二導電類型接線摻雜區
240‧‧‧隔絕結構
242‧‧‧第一摻雜部分
242a‧‧‧第一側壁
242b‧‧‧第二側壁
242c‧‧‧第一底面
244‧‧‧第二摻雜部分
244a‧‧‧第三側壁
244b‧‧‧第四側壁
244c‧‧‧第二底面
246‧‧‧隔離摻雜區
247‧‧‧底面
246a~246f‧‧‧隔離摻雜次區
248‧‧‧遮罩圖案
248a~248f‧‧‧開口
Wa~Wf‧‧‧寛度
250‧‧‧閘極結構
252‧‧‧第一方向
254‧‧‧第二方向
260‧‧‧交界處
270‧‧‧橫向擴散金屬氧化物半導體
300‧‧‧基板結構
A1‧‧‧第一距離
A2‧‧‧第二距離
W1‧‧‧第一寬度
W2‧‧‧第二寬度
S‧‧‧源極
D‧‧‧汲極
θ1‧‧‧第一夾角
θ2‧‧‧第二夾角
第1~2圖顯示本發明一些實施例之半導體裝置之剖面示意圖。
第3圖為顯示形成隔離區中的隔離摻雜區的的部分製程步驟。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
本發明實施例係提供用於高壓積體電路(HVIC)的一種半導體裝置。上述半導體裝置在用以電性隔絕高電位區和低電位區的隔離區內的基板中設置一隔絕摻雜區，上述隔絕摻雜區的深度及/或摻質濃度從接近該隔離摻雜區的一中心區域至接近該隔離摻雜區的一外圍區域呈線性遞減，因而可提升高壓積體電路的的崩潰電壓，且可進一步抑制橫向漏電現象。
第1圖顯示本發明一些實施例之半導體裝置500a之剖面示意圖，其也可用於說明半導體裝置500a之製造方法。請參考第1圖，首先提供半導體基板200，上述半導體基板200係摻雜摻質以具有第一導電類型。舉例來說，當第一導電類型 為P型時，上述半導體基板200可為一P型基板。在本發明一些實施例中，半導體基板200的摻雜濃度可為約1x1011-1x1015/cm3，因而半導體基板200可視為一輕摻雜P型半導體基板200。此處的「輕摻雜」意指摻雜濃度小於1x1015/cm3。在本發明一些實施例中，上述半導體基板200可為矽基板。在本發明其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)，或其他常用之半導體基板做為半導體基板200。
如第1圖所示，半導體基板200包括一低電位區(low side region)202、一高電位區(high side region)208、及設於與低電位區202和高電位區208之間的一電位轉換區(level shift region)204和一隔離區206。上述隔離區206位於將電位轉換區204與高電位區208之間，以將電位轉換區204與高電位區208彼此隔開。在如第1圖所示的一些實施例中，上述低電位區202、電位轉換區204、隔離區206和高電位區208沿平行於半導體基板200的一頂面211的一方向由左至右依序配置。
在本發明一些實施例中，上述低電位區202係用以提供低壓積體電路元件(操作電壓例如低於20V)形成於其上，上述高電位區208係用以提供高壓積體電路元件(操作電壓例如大於等於600V)形成於其上。並且，上述電位轉換區204可包括橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor，以下簡稱LDMOS)元件270形成於其上。而隔離區206係用以在橫向擴散金屬氧化物半導體之閘極設於關閉狀 態時，電性隔離上述低電位區202和高電位區208。
上述電位轉換區204的LDMOS元件270的源極S可電性耦接至低電位區202中的低壓積體電路元件。並且，上述電位轉換區204的LDMOS元件270的汲極D可藉由跨越隔離區206的金屬內連線(圖未顯示)電性耦接至高電位區208中的高壓積體電路元件，當上述LDMOS元件之閘極係設於開通狀態時，可用以將低電位區202的低電壓位準轉換成高電位區208的高電壓位準。
請參考第1圖，可進行一離子植入製程(圖未顯示)，於接近隔離區206的高電位區208的部分半導體基板200內，以及接近隔離區206和電位轉換區204之間的部分半導體基板200內植入具第二導電類型的摻質(例如磷(P)、砷(As)的第VA族摻質)以形成第二導電類型埋藏摻雜層212。上述第二導電類型埋藏摻雜層212具有一第二導電類型，且第二導電類型不同於第一導電類型。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，且第二導電類型埋藏摻雜層212可視為一N型埋藏摻雜層。進行上述離子植入製程之後，可進行一退火製程以活化摻質且使上述第二導電類型埋藏摻雜層212之摻雜濃度分佈均勻。
接著，進行一磊晶成長(epitaxial growth)製程，以於半導體基板200的頂面211上全面性形成一磊晶層220，如第1圖所示。上述磊晶成長製程可包括例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣 相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法。在本發明一些實施例中，可於進行磊晶成長製程時，於反應氣體中加入磷化氫(phosphine)或砷化三氫(arsine)進行原位(in-situ)摻雜以形成上述磊晶層220。本發明一些實施例中，可先磊晶成長未摻雜之磊晶層(圖未顯示)，之後再以磷離子或砷離子摻雜上述未摻雜之磊晶層以形成磊晶層220。
上述磊晶層220的材質可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述磊晶層220具有第二導電類型，且第二導電類型不同於第一導電類型。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，且磊晶層220可視為一N型磊晶層220。在本發明一些實施例中，磊晶層220可具有例如磷(P)之摻質，且磊晶層220的厚度範圍可為1μm至8μm。經過上述製程之後，半導體基板200和位於其上的磊晶層220可一起視為一基板結構300。
在進行上述磊晶成長製程以形成磊晶層220的期間，上述第二導電類型埋藏摻雜層212係擴散延伸進入磊晶層220中。意即形成磊晶層220之後，第二導電類型埋藏摻雜層212的一頂面可位於半導體基板200的頂面211上方。
接著，如第1圖所示，進行數道離子植入製程，以分別於低電位區202和電位轉換區204內的磊晶層220中植入不同的摻質，以於低電位區202和電位轉換區204的磊晶層220中形成高壓第一導電類型井區222。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，上述高壓第一導電類型井 區222可視為高壓P型井區(HVPW)222。在本發明一些實施例中，上述高壓第一導電類型井區222的底面可位於磊晶層220內，或可對齊於半導體基板200和磊晶層220的交界處260(位置同半導體基板200的頂面211)。
接著，如第1圖所示，進行數道離子植入製程，以分別於低電位區202、電位轉換區204、隔離區206和高電位區208內的磊晶層220中植入不同的摻質，以於低電位區202的磊晶層220中形成第一導電類型漂移摻雜區230，且於低電位區202、電位轉換區204和高電位區208中的磊晶層220內形成一第二導電類型漂移摻雜區228。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，上述第一導電類型漂移摻雜區230可視為P型漂移摻雜區(P-drift doped region)230，上述第二導電類型漂移摻雜區228可視為N型漂移摻雜區(N-drift doped region)228。
接著，如第1圖所示，進行一或多道離子植入製程，以分別於低電位區202和電位轉換區204內的磊晶層220中植入不同的摻質，以於P型漂移摻雜區230上形成第一導電類型井區226。並且，於N型漂移摻雜區228上形成第二導電類型緩衝摻雜區227。舉例來說，當第一導電類型為P型時，上述第二導電類型為N型，上述第一導電類型井區226可視為P型井區226，上述第二導電類型緩衝摻雜區227可視為N型緩衝摻雜區227。
在本發明一些實施例中，上述高壓第一導電類型井區222的摻雜濃度低於上述第一導電類型漂移摻雜區230的摻雜濃度，且上述第一導電類型漂移摻雜區230的摻雜濃度低 於第一導電類型井區226的摻雜濃度。上述磊晶層220的摻雜濃度低於上述第二導電類型漂移摻雜區228，且上述第二導電類型漂移摻雜區228摻雜濃度低於上述第二導電類型緩衝摻雜區227。
接下來利用第1、3圖說明本發明一些實施例之隔離摻雜區246的形成方式。第3圖為第1圖所示之半導體裝置的隔離區206的局部放大圖，並顯示形成隔離區206中的隔離摻雜區的的部分製程步驟。上述製程於形成第1圖所示的隔絕結構240之前進行，因而隔絕結構240在此不予顯示。並且為了方便說明起見，第二導電類型埋藏摻雜層212在此不予顯示。
如第3圖所示，可進行一微影製程，於隔離區206中的磊晶層220的頂面221上形成一遮罩圖案248。上述遮罩圖案248可具有複數個開口248a~248f，暴露出隔離區206中的部分磊晶層220。其中，為清楚繪示起見，此處是以11個開口來舉例，但不以此為限，在其他實施例中，也可視需要設置開口的數目。在第3圖所示的一些實施例中，遮罩圖案248的開口248a係設置位於接近隔離區206的一中心區域，且從隔離區206的中心區域朝隔離區206的一外圍區域(例如接近隔離區206與電位轉換區204的交界處和隔離區206與高電位區208的交界處，如第1圖所示)依序設置開口248b~248f。並且，分別設計上述遮罩圖案248的開口248a~248f的寛度Wa~Wf依序從接近隔離區206的中心區域至接近隔離區206的一外圍區域呈線性遞減。上述遮罩圖案248的開口248a~248f中任意相鄰的其中兩個開口中，較接近隔離區206的中心區域大於相對遠離隔離區206的中 心區域的開口寛度。舉例來說，上述遮罩圖案248相鄰的兩個開口248a、248b，接近隔離區206的中心區域的開口248a的寛度大於相對遠離隔離區206的中心區域的開口248b的寛度。上述遮罩圖案248之其他相鄰兩個開口的寛度關係可依上述關係類推。
然後，如第3圖所示，利用上述遮罩圖案248做為一遮罩進行一離子植入製程，以於開口248a~248f暴露出的隔離區206中的部分磊晶層220中形成複數個隔離摻雜次區246a~246f。由於上述遮罩圖案248的開口248a~248f的寛度Wa~Wf依序從接近隔離區206的中心區域至外圍區域呈線性遞減，因此形成的隔離摻雜次區246a~246f的深度及/或摻質濃度從接近從隔離區206的中心區域朝隔離區206的外圍區域(例如接近隔離區206與電位轉換區204的交界處和隔離區206與高電位區208的交界處)呈線性遞減。隔離摻雜次區246a~246f中任意相鄰的其中兩個隔離摻雜次區中，接近隔離區206的中心區域的隔離摻雜次區的深度及/或摻質濃度可大於相對遠離隔離區206的中心區域的另一個隔離摻雜次區的深度及/或摻質濃度。舉例來說，就相鄰的兩個隔離摻雜次區246a、246b而言，接近隔離區206的中心區域的隔離摻雜次區246a的深度及/或摻質濃度可大於相對遠離隔離區206的中心區域的隔離摻雜次區246b的深度及/或摻質濃度。其他相鄰兩個隔離摻雜次區的深度關係可依上述關係類推。在本發明一些其他實施例中，相鄰的兩個隔離摻雜次區係彼此部分重疊。之後，移除遮罩圖案248。
接著，進行一退火製程，使第3圖所示之隔離摻雜次區246a~246f內的摻質均勻擴散以形成一隔離摻雜區246，如第1圖所示。在進行上述退火製程之後，隔離摻雜區246的深度及/或摻質濃度從接近隔離區206的中心區域至遠離隔離區206的中心區域呈線性遞減。換句話說，隔離摻雜區246的深度及/或摻質濃度從接近隔離摻雜區246的一中心區域(大體上位於第3圖所示之隔離摻雜次區246a)至接近隔離摻雜區246的一外圍區域(大體上位於第3圖所示之隔離摻雜次區246f)呈線性遞減。因此，於第1圖所示的剖面圖中，隔離摻雜區246接近於基板結構300的的一頂面(位置相同於磊晶層220的頂面221)的一第一寬度W1大於接近於基板結構300的一底面213的一第二寬度W2。並且，隔離摻雜區246的兩相對側壁(例如後述的第一側壁242a和第三側壁244a)具有連續且平滑的輸廓。而且，隔離摻雜區246的底面247對齊於磊晶層220的一底面(位置相同於半導體基板200的頂面211)。
請再參考第1圖，形成隔離摻雜區246之後，可於磊晶層220的頂面221上形成多個隔絕結構240。如第1圖所示，上述多個分別隔絕結構240覆蓋低電位區202、電位轉換區204、隔離區206和高電位區208中的半導體基板200的部分頂面221，以定義出低電位區202、電位轉換區204、隔離區206和高電位區208中的多個主動區域。舉例來說，隔絕結構240定義出上述低電位區202中之接線摻雜區(pick-up doped region)的形成位置，電位轉換區204的LDMOS元件的閘極、源極摻雜區、汲極摻雜區的形成位置，以及高電位區208中之接線摻雜區的形成 位置。
然後，如第1圖所示，於電位轉換區204內的磊晶層220的頂面221上形成一閘極結構250，上述閘極結構250覆蓋位於高壓第一導電類型井區222和磊晶層220上的部分隔絕結構240，且覆蓋高壓第一導電類型井區222和其上的第二導電類型漂移摻雜區228(低電位區202和閘極結構250之間)。上述閘極結構250藉由另一個隔絕結構240(閘極結構250和高電位區208之間)與其中另一個第二導電類型漂移摻雜區228相隔一距離。形成上述閘極結構250的方式包括進行例如化學氣相沉積法(CVD)或原子層沉積法(ALD)之一薄膜沉積製程，於磊晶層220的頂面221上順應性形成一閘極絕緣材料(圖未顯示)。接著，進行包括物理氣相沉積法(PVD)、化學氣相沉積法(CVD)或原子層沉積法(ALD)或其他類似方式之一薄膜沉積製程，於上述閘極絕緣材料上全面性形成一閘極導電材料。然後，進行一圖案化製程，移除部分閘極導電材料和閘極絕緣材料，以形成上述閘極結構250。
接著，如第1圖所示，再進行數道離子植入製程，以分別於低電位區202、電位轉換區204和高電位區208內的磊晶層220中植入不同的摻質，以於低電位區202中的磊晶層220內的第一導電類型井區226上形成第一導電類型接線摻雜區(pick-up doped region)234，且於電位轉換區204和高電位區208中的磊晶層220內的不同的第二導電類型緩衝摻雜區227上分別形成第二導電類型接線摻雜區236。舉例來說，當第一導電類型為P型時，第二導電類型為N型，上述第一導電類型接線摻 雜區234可視為P型接線摻雜區234，上述第二導電類型接線摻雜區236可視為N型接線摻雜區236。
在本發明一些實施例中，上述第一導電類型接線摻雜區234的摻雜濃度大於第一導電類型井區226的摻雜濃度。上述第二導電類型接線摻雜區236的摻雜濃度大於第二導電類型緩衝摻雜區227的摻雜濃度。
經過上述製程之後，於電位轉換區204中形成一橫向擴散金屬氧化物半導體(LDMOS)元件270。LDMOS元件270具有閘極結構250，源極摻雜區和汲極摻雜區。低電位區202和閘極結構250之間的上述第二導電類型漂移摻雜區228、第二導電類型緩衝摻雜區227和第二導電類型接線摻雜區236做為LDMOS元件270的源極摻雜區，而閘極結構250和高電位區208之間的上述第二導電類型漂移摻雜區228、第二導電類型緩衝摻雜區227和第二導電類型接線摻雜區236做為LDMOS元件270的汲極摻雜區。並且，經過上述製程之後，可完成本發明一些實施例中的半導體裝置500a。
在如第1圖所示的實施例中，半導體裝置500a的隔離摻雜區246可包括彼此鄰接的一第一摻雜部分242和一第二摻雜部分244。第一摻雜部分242的位置接近電位轉換區204，且第二摻雜部分244的位置接近高電位區208。如前所述，可設計隔離摻雜區246的深度及/或摻質濃度從接近隔離摻雜區246的一中心區域至接近隔離摻雜區246的一外圍區域呈線性遞減。換句話說，隔離摻雜區246的第一摻雜部分242的深度及/或摻質濃度沿著隔離區206朝向電位轉換區204的一第一方向252呈 線性遞減。因此，第一摻雜部分242接近電位轉換區204的一第一側壁242a和遠離電位轉換區204的一第二側壁242b彼此不平行。類似地，第二摻雜部分244的深度及/或摻質濃度沿著隔離區206朝向高電位區208的一第二方向254呈線性遞減。因此，第二摻雜部分244接近高電位區208的一第三側壁244a和遠離高電位區208的一第四側壁244b彼此不平行。
在如第1圖所示的實施例中，隔離摻雜區246的第一摻雜部分242的第一側壁242a與基板結構300的一頂面(位置相同於磊晶層220的頂面221)的一法線方向形成一第一夾角θ1，隔離摻雜區246的第二摻雜部分244的第三側壁244a與基板結構300的頂面的一法線方向形成一第二夾角θ2。第一夾角θ1和第二夾角θ2小於90度。換句話說，第一摻雜部分242的第一側壁242a和隔離摻雜區246的第二摻雜部分244的第三側壁244a可視為隔離摻雜區246的兩個相對側壁。隔離摻雜區246的兩個相對側壁具有一連續且平滑的輪廓且彼此不平行。
在如第1圖所示的實施例中，隔離摻雜區246的第一摻雜部分242的第二側壁242b與第二摻雜部分244的第四側壁244b重合，且設計位於隔離摻雜區246的中心區域。因此，第一摻雜部分242的第二側壁242b(或第二摻雜部分244的第四側壁244b)與電位轉換區204相距的一第一距離A1等於第二側壁(或第二摻雜部分244的第四側壁244b)與高電位區208相距的一第二距離A2。第一摻雜部分242與第二摻雜部分242可為鏡像對稱。在如第1圖所示的實施例中，第一夾角θ1等於第二夾角θ2。然而，在本發明一些其他實施例中，第一夾角θ1不等於第二夾 角θ2。第一摻雜部分242的一第一底面242c鄰接第二摻雜部分244的一第二底面244c，且第一底面242c和第二底面244c皆對齊於磊晶層220的底面(位置相同於半導體基板200的頂面211)。在本發明一些其他實施例中，隔離摻雜區246的第一摻雜部分242與第二摻雜部分244可以不接觸到半導體基板200的頂面211。
第2圖係顯示本發明一些其他實施例之半導體裝置500b之剖面示意圖。上述圖式中的各元件如有與第1圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。
在本發明一些其他實施例中，隔離摻雜區246的中心區域可設計與隔離區206的一中心區域不重合。因此，半導體裝置500b的第一摻雜部分242的第二側壁242b(或第二摻雜部分244的第四側壁244b)與電位轉換區204相距的第一距離A1不等於第二側壁242b(或第二摻雜部分244的第四側壁244b)與高電位區208相距的第二距離A2，如第2圖所示。
如第2圖所示，半導體裝置500b的高電位區208中之摻雜區中可包括由下而上依序設置於磊晶層220中的高壓第二導電類型井區231、第二導電類型漂移摻雜區229和第二導電類型接線摻雜區236。舉例來說，當第一導電類型為P型時，第二導電類型為N型，上述高壓第二導電類型井區231可視為高壓N型井區(HVNW region)231，上述第二導電類型漂移摻雜區229可視為N型井區/N型漂移摻雜區(NW/N-drift doped region)229，且上述第二導電類型接線摻雜區236可視為N型接線摻雜區 236。
在本發明一些實施例中，上述磊晶層220的摻雜濃度低於述高壓第二導電類型井區231的摻雜濃度，上述高壓第二導電類型井區231的摻雜濃度低於上述第二導電類型漂移摻雜區229的摻雜濃度，且上述第二導電類型漂移摻雜區229的摻雜濃度低於第二導電類型接線摻雜區236的摻雜濃度。在本發明一些實施例中，第二導電類型漂移摻雜區228和第二導電類型漂移摻雜區229可於同一製程步驟形成，或於不同製程步驟形成。
本發明實施例的半導體裝置係提供用於高壓積體電路的一種高壓半導體裝置。上述半導體裝置在用以電性隔絕高電位區和低電位區的隔離區內的基板結構(磊晶層)中設置一隔絕摻雜區，上述隔絕摻雜區的深度及/或摻質濃度從接近隔離摻雜區的一中心區域至接近隔離摻雜區的一外圍區域呈線性遞減，可使隔絕摻雜區成為完全空乏(fully depleted)達到電荷平衡，且可使高壓半導體的表面電場均勻分佈，因而可提升高壓積體電路的的崩潰電壓(breakdown voltage，BVD)。另外，上述隔離摻雜區的設計使其接近於基板結構頂面的寬度大於其接近於基板結構底面的寬度。因此，上述隔離摻雜區可在提升崩潰電壓要求的同時增加其在高電位區和低電位區的有效寬度，所以可具有足夠濃的表面摻質濃度，進一步抑制橫向漏電現象(lateral punch-through leakage current)。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和 範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500a‧‧‧半導體裝置
200‧‧‧半導體基板
202‧‧‧低電位區
204‧‧‧電位轉換區
206‧‧‧隔離區
208‧‧‧高電位區
211、221‧‧‧頂面
212‧‧‧第二導電類型埋藏摻雜層
213‧‧‧底面
220‧‧‧磊晶層
222‧‧‧高壓第一導電類型井區
226‧‧‧第一導電類型井區
227‧‧‧第二導電類型緩衝摻雜區
228‧‧‧第二導電類型漂移摻雜區
230‧‧‧第一導電類型漂移摻雜區
234‧‧‧第一導電類型接線摻雜區
236‧‧‧第二導電類型接線摻雜區
240‧‧‧隔絕結構
242‧‧‧第一摻雜部分
242a‧‧‧第一側壁
242b‧‧‧第二側壁
242c‧‧‧第一底面
244‧‧‧第二摻雜部分
244a‧‧‧第三側壁
244b‧‧‧第四側壁
244c‧‧‧第二底面
246‧‧‧隔離摻雜區
247‧‧‧底面
250‧‧‧閘極結構
252‧‧‧第一方向
254‧‧‧第二方向
260‧‧‧交界處
270‧‧‧橫向擴散金屬氧化物半導體
300‧‧‧基板結構
A1‧‧‧第一距離
A2‧‧‧第二距離
W1‧‧‧第一寬度
W2‧‧‧第二寬度
S‧‧‧源極
D‧‧‧汲極
θ1‧‧‧第一夾角
θ2‧‧‧第二夾角

Claims (10)

  1. 一種半導體裝置，包括：一基板結構，包括：一高電位區；一低電位區，其與該高電位區彼此隔開；以及一電位轉換區和一隔離區，設置於該高電位區與該低電位區之間，其中該隔離區將該電位轉換區與該高電位區彼此隔開；以及一隔離摻雜區，具有一第一導電類型，位於該隔離區中，其中該隔離摻雜區包括：一第一摻雜部分，該第一摻雜部分的一深度沿著該隔離區朝向該電位轉換區的一第一方向呈線性遞減；以及一第二摻雜部分，鄰接該第一摻雜部分，該第二摻雜部分的一深度沿著該隔離區朝向該高電位區的一第二方向呈線性遞減。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜部分具有一第一摻質濃度，該第一摻質濃度沿著該第一方向呈線性遞減。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該基板結構包括：一半導體基板，具有一第一導電類型；一磊晶層，設於該半導體基板上，其中該磊晶層具有一第二導電類型，且該第一導電類型與該第二導電類型不同。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該隔離摻雜區位於該磊晶層中。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜部分接近該電位轉換區的一第一側壁和遠離該電位轉換區的一第二側壁彼此不平行。
  6. 一種半導體裝置，包括：一基板結構，包括：一高電位區；一低電位區，其與該高電位區彼此隔開；以及一電位轉換區和一隔離區，設置於該高電位區與該低電位區之間，其中該隔離區將該電位轉換區與該高電位區彼此隔開；以及一隔離摻雜區，具有一第一導電類型，位於該隔離區中，其中該隔離摻雜區的一深度從接近該隔離摻雜區的一中心區域至接近該隔離摻雜區的一外圍區域呈線性遞減。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該隔離摻雜區的該中心區域與該隔離區的一中心區域不重合。
  8. 一種半導體裝置，包括：一基板結構，包括：一高電位區；一低電位區，其與該高電位區彼此隔開；以及一電位轉換區和一隔離區，設置於該高電位區與該低電位區之間，其中該隔離區將該電位轉換區與該高電位區彼此隔開；以及 一隔離摻雜區，具有一第一導電類型，位於該隔離區中，且從該基板結構的一頂面延伸至部分該基板結構中，其中於一剖面圖中，該隔離摻雜區接近於該基板結構的該頂面的一第一寬度大於接近於該基板結構的一底面的一第二寬度。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該隔離摻雜區的一側壁與該基板結構的該頂面的一法線方向形成的一夾角小於90度。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該隔離摻雜區的一深度從接近該隔離摻雜區的一中心區域至接近該隔離摻雜區的一外圍區域呈線性遞減。
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