[go: up one dir, main page]

KR20150030799A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20150030799A
KR20150030799A KR20130109440A KR20130109440A KR20150030799A KR 20150030799 A KR20150030799 A KR 20150030799A KR 20130109440 A KR20130109440 A KR 20130109440A KR 20130109440 A KR20130109440 A KR 20130109440A KR 20150030799 A KR20150030799 A KR 20150030799A
Authority
KR
South Korea
Prior art keywords
region
gate
poly electrode
center
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR20130109440A
Other languages
English (en)
Inventor
김영재
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR20130109440A priority Critical patent/KR20150030799A/ko
Priority to US14/219,874 priority patent/US9825137B2/en
Priority to CN201410332343.8A priority patent/CN104465764B/zh
Publication of KR20150030799A publication Critical patent/KR20150030799A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

본 발명은 트리플 폴리 구조의 반도체 소자 및 그 제조 방법에 관한 것으로, 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 포함하고, 상기 액티브 영역의 상기 다수 트렌치는 트렌치 중앙에 위치한 센터 폴리 전극, 상기 센터 폴리 전극 상부 측면에 위치한 적어도 2개의 게이트 폴리 전극, 상기 다수의 트렌치 사이에 위치한 p-바디 영역 및 상기 p-바디 영역 상부 및 상기 게이트 폴리 전극 측면에 위치한 소스 영역으로 이루어진 반도체 소자를 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Fabricating Method Thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 트리플 폴리 구조(Triple Poly Structure)의 반도체 소자 및 그 제조 방법에 관한 것이다.
하나의 트렌치(Trench) 내에 복수개의 게이트 폴리(Gate Poly) 및 센터 폴리(Center Poly)를 갖는 트리플 폴리 구조의 반도체 소자가 개시된 바 있다.
이와 같은 종래의 반도체 소자 및 그 제조 방법은, 센터 폴리 상부의 컨택 에치(Contact Etch) 공정과 p-바디 상부의 컨택 에치 공정시 각각 별도의 마스크를 이용하여 비아홀을 형성한 후, 톱 메탈(Top Metal)과 연결시켜야 하기 때문에 전체 공정이 복잡해지는 문제점이 있었다.
또한, 종래와 같이 별도의 마스크를 통해 상부 메탈과 컨택을 진행할 경우에는 그로 인한 심한 메탈 단차가 발생하여 후속 공정 진행에 많은 어려움이 존재하게 되는 문제점도 있었다.
미국 등록특허공보 제5,126,807호
본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 센터 폴리 및 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 상기 절연막에 다수의 비아홀을 동시에 형성하는 반도체 소자 및 그 제조 방법을 제공하는 데에 목적이 있다.
또한, 상기 다수의 비아홀을 통해 상기 센터 폴리 전극과 연결되는 소스 메탈 및 상기 게이트 폴리 전극과 연결되는 게이트 메탈을 동일 평면상에 형성하는 반도체 소자 및 그 제조 방법을 제공하는 데에 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따른 반도체 소자는, 기판; 상기 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 포함하고, 상기 액티브 영역의 상기 다수 트렌치는 트렌치 중앙에 위치한 센터 폴리 전극, 상기 센터 폴리 전극 상부 측면에 위치한 적어도 2개의 게이트 폴리 전극, 상기 다수의 트렌치 사이에 위치한 p-바디 영역 및 상기 p-바디 영역 상부 및 상기 게이트 폴리 전극 측면에 위치한 소스 영역으로 이루어진다.
또한, 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법은, 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 형성하는 반도체 소자의 제조 방법에 있어서, 상기 다수의 트렌치를 포함하는 액티브 영역은 상기 액티브 영역에 형성된 각 트렌치의 중심부에 센터 폴리 전극을 형성하는 단계; 상기 센터 폴리 전극 양 측면 상부에 게이트 폴리 전극을 형성하는 단계; 상기 센터 폴리 전극 및 게이트 폴리 전극이 형성된 상부에 절연막을 형성하는 단계; 상기 센터 폴리 및 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 상기 절연막에 다수의 비아홀을 동시에 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면, 하나의 트렌치 내에 2개의 게이트 폴리와 1개의 센터 폴리를 갖는 트리플 폴리 구조의 반도체 소자를 제공하며, 센터 폴리 상부의 컨택 에치 공정과 동시에 p-바디 컨택 에치 공정을 진행하여 즉, 비아홀을 동시에 형성하여 톱 메탈과 연결시킴으로써 센터 폴리 연결 마스크 공정을 생략하여 전체 공정을 단순화할 수 있다.
또한, RESURF 효과로 인하여 저항이 낮은 에피텍셜 웨이퍼(Epi Wafer)에서도 동일 정격 전압을 확보할 수 있기 때문에 기존 보다 더 낮은 턴온 저항(Radon)을 갖게 되며, 또한 센터 폴리 전극으로 Qgd를 최대한 억제한 낮은 Qg를 가진 고속 스위칭(High Speed Switching) MOSFET 제품 구현이 가능한 효과가 있다.
또한, 동일한 평면상에서 다수의 비아홀을 동시에 형성함으로써 향후 상기 비아홀을 통해 연결되는 메탈층 또한 같은 평면에 존재하여 향후 단차가 거의 없는 공정진행으로 인한 수율 향상에 지대한 역할을 하게 되는 효과도 있다.
도 1 내지 도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 소자 및 그 의 제조 방법을 순차적으로 나타낸 단면도,
도 11은 도 10의 트렌치 상단부분을 상세하게 나타낸 확대 단면도,
도 12는 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 평면도,
도 13은 도 12의 A-A'선 단면도로서, 트렌치의 수평면을 나타낸 도면,
도 14는 도 12의 B-B'선 단면도로서, 게이트 폴리의 수직면을 나타낸 도면,
도 15는 도 12의 C-C'선 단면도로서, 센터 폴리의 수직면을 나타낸 도면,
도 16은 도 12의 D-D'선 단면도로서, 액티브 영역 이외의 p-바디 영역의 수직면을 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이고, 도 11은 도 10의 트렌치 상단부분을 상세하게 나타낸 확대 단면도이다.
도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 반도체 소자는, 기판(10); 상기 기판(10)에 형성된 다수의 트렌치(11)를 포함하는 액티브 영역(100); 상기 액티브 영역(100) 이외의 터미네이션 영역(200); 상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 적어도 하나의 트렌치(11)를 포함하는 트랜지언트 영역(300);을 포함하고, 상기 액티브 영역(100)의 상기 다수 트렌치(11)는 트렌치 중앙에 형성된 센터 폴리 전극(13), 상기 센터 폴리 전극(13) 상부 측면에 형성된 적어도 2개의 게이트 폴리 전극(16), 상기 다수의 트렌치(11) 사이에 형성된 p-바디 영역(18) 및 상기 p-바디 영역(18) 상부에 위치하며 상기 게이트 폴리 전극(16) 측면에 형성된 소스 영역(22) 및 상기 센터 폴리 전극(13) 및 소스 영역(22)을 전기적으로 연결해 주기 위한 다수의 비아홀(23c)이 형성된다. 또한, 상기 터미네이션 영역(200)으로 확장된 확장 게이트 폴리 전극(20)을 포함한다.
상기 센터 폴리 전극(13)과 소스 영역(22)을 전기적으로 연결해주는 소스 메탈(24c)과, 상기 확장된 게이트 폴리 전극(20)과 전기적으로 연결해주는 게이트 메탈(24b)이 동일 평면상에 형성된다.
상기 소스 메탈(24c)은 상기 다수의 비아홀(23c)을 통하여 상기 센터 폴리 전극(13)과 소스 영역(22)을 전기적으로 연결한다.
상기 소스 메탈(24c) 및 상기 비아홀(23c)은 각각 알루미늄(Al) 및 텅스텐(W)으로 이루어져 있으며, 상기 소스 메탈(24c) 및 상기 비아홀(23c) 측면 및 하부에 Ti/TiN(티타늄/질화티타늄)을 포함하는 베리어 메탈이 존재한다.
상기 p-바디 영역(18) 하부가 상기 게이트 폴리 전극(16) 하부와 상기 센터 폴리 전극(13) 하부 사이에 존재한다.
상기 비아홀(23c) 하부에 p+ 영역이 존재한다.
상기 터미네이션 영역(200) 외각에 등전위링(EQR) 메탈(24a)이 상기 소스 메탈(24c) 및 게이트 메탈(24b)과 동일한 평면상에 형성된다.
상기 확장 게이트 폴리 전극(20) 하부에 산화층(12)이 존재한다.
상기 산화층(12)은 상기 액티브 영역(100)에 형성된 다수의 상기 트렌치(11) 표면에서부터 상기 터미네이션 영역(200)으로 확장된 것이 바람직하다.
상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역(300)의 트렌치(11) 내부에는 상기 센터 폴리 전극(13)이 존재하며, 상기 센터 폴리 전극(13)을 중심으로 비 대칭적 구조로 상기 액티브 영역(100)과 가까운 상기 트렌치(11) 내부 상부 측면에 상기 게이트 폴리 전극(16)이 형성된다.
상기 소스 메탈(24c), 게이트 메탈(24b) 및 등전위링 메탈(24a) 상부에 보호층(25)이 형성된다. 상기 보호층(25)은 질화막을 포함한다.
도 11에 도시된 트렌치 상단부분의 확대 단면도와 같이, 상기 트렌치(11) 측면과 상기 게이트 폴리 전극(16) 사이 및 상기 게이트 폴리 전극(16) 사이와 상기 센터 폴리 전극(13) 사이에 상기 게이트 절연막(27a, 27b)이 존재하며, 상기 게이트 폴리 전극(16)과 상기 센터 폴리 전극(13) 사이의 상기 게이트 절연막(27a)의 폭(A)이 상기 트렌치(11) 측면과 상기 게이트 폴리 전극(16) 사이의 상기 게이트 절연막(27b)의 폭(B)보다 더 두꺼운 것이 바람직하다.
상기 비대칭적 구조로 형성된 상기 게이트 폴리 전극(16)과 공유되는 상기 p-바디 영역(18)에는 상기 소스 영역(22)이 존재하지 않은 것이 바람직하다.
상기 등전위링 메탈(24a) 하부의 상기 기판(10) 표면에 채널 스탑퍼 영역(26)이 존재하는 것이 더욱 바람직하다.
상기 등전위 링 메탈(24a)은 상기 채널 스탑퍼 영역(26)과 접하는 비아홀(23d)을 통해 기판(10)과 연결되어 등전위를 이룬다.
상기 비아홀(23d)은 상기 채널 스탑퍼 영역(26)을 통과하여 기판과 연결될 수도 있으며, 상기 비아홀(23d) 하부 기판과의 컨택 저항을 줄이기 위해 P+ 이온을 추가 주입할 수도 있다.
상기 p-바디 영역(18) 하부가 상기 게이트 폴리 전극(16) 하부 위에 존재한다.
상기 채널 스탑퍼 영역(26)은 N+ 영역이다.
상기 센터 폴리 전극(13) 및 상기 게이트 폴리 전극(16) 상부는 상기 기판(10) 표면과 동일 평면상(substantially coplanar)에 존재한다.
상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 상기 트렌치(11)의 깊이가 상기 액티브 영역(100)에 형성된 상기 트렌치(11) 깊이보다 더 깊게 형성될 수도 있다.
상기 게이트 폴리 전극(16) 하부는 센터 폴리 전극(13)을 중심으로 경사를 이루도록 형성될 수 있으며, 더 구체적으로는 상기 센터 폴리 전극(13)과 가까운 상기 게이트 폴리 전극(16) 하부가 먼 쪽의 게이트 폴리 전극(16) 하부보다 더 깊게 형성될 수 있다.(도 11 참조).
본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법은, 기판(10)에 형성된 다수의 트렌치(11)를 포함하는 액티브 영역(100); 상기 액티브 영역(100) 이외의 터미네이션 영역(200); 상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역(300);을 형성하는 반도체 소자의 제조 방법에 있어서, 상기 다수의 트렌치(11)를 포함하는 액티브 영역(100)은 상기 액티브 영역(100)에 형성된 각 트렌치(11)의 중심부에 센터 폴리 전극(13)을 형성하는 단계; 상기 센터 폴리 전극(13) 양 측면 상부에 게이트 폴리 전극(16)을 형성하는 단계; 상기 센터 폴리 전극(13) 및 게이트 폴리 전극(16)이 형성된 상부에 절연막(23)을 형성하는 단계; 상기 센터 폴리 및 게이트 폴리 전극(13)(16) 각각을 전기적으로 연결하기 위하여 상기 절연막(23)에 다수의 비아홀(23a,23b,23c,23d)을 동시에 형성하는 단계를 포함한다.
또한, 상기 게이트 폴리 전극(16)을 형성하는 단계는 상기 다수의 트렌치(11) 측면 및 센터 폴리 전극(13) 상부에 불순물을 주입하는 단계; 상기 불순물이 주입된 트렌치(11) 측면 및 센터 폴리 전극(13)을 산화시켜 게이트 절연막(27a,27b)을 형성하는 단계 및 상기 게이트 절연막(27a,27b) 상부에 게이트 폴리를 증착한 후 식각하는 단계를 포함한다.
상기 다수의 비아홀(23a,23b,23c,23d) 측면 및 하부에 Ti/TiN을 포함하는 베리어 메탈을 형성하는 단계를 더 포함한다.
상기 다수의 비아홀(23a,23b,23c,23d)을 통해 상기 센터 폴리 전극(13)과 연결되는 소스 메탈(24c) 및 상기 게이트 폴리 전극(16)과 연결되는 게이트 메탈(24b)을 동일 평면상에 형성하는 단계를 더 포함한다.
상기 센터 폴리 전극(13) 및 게이트 폴리 전극(16)을 형성하는 단계는 상기 센터 폴리 전극(13) 상부, 상기 게이트 폴리 전극(16) 상부가 상기 기판(10) 표면과 동일 평면상(Substantially coplanar) 존재하도록 형성한다.
상기 절연막(23)은 HLD 산화막 및 BPSG막을 포함한다.
도 1 내지 도 10을 참조하여 상기와 같이 구성된 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 설명하면 다음과 같다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 일측의 액티브 영역(100)에 트렌치(11)를 형성한다.
더욱 구체적으로는, N-Epi Wafer 기판(10)을 준비하고, 기판(10) 위에 딥 트렌치 하드 마스킹(Deep Trench Hard Masking)을 수행한다. 이때, 딥 트렌치 에치(Etch)시 PR(Photo Resistor) 만으로는 건식 식각(Dry Etch)를 견디지 못하므로 NIT와 Oxide를 이중으로 올려서 식각 공정을 진행한다.
이후, 딥 트렌치 포토(Deep Trench PHOTO) 및 트렌치 식각을 수행하여 다수개의 트렌치(11)를 형성한다. 트렌치 식각 방식은 비등방성 건식 식각인 것이 바람직하다.
이후, 기판(10)을 희생 산화막으로 산화시킨다. 이때, 희생 산화막으로 SAC1 Ox의 경우 트렌치 에치 진행 시 발생되는 Si 기판(10) 표면 즉, 트렌치(11) 내측면의 트렌치 에치 시 야기된 플라즈마 손상(Plasma Damage) 영역을 산화시킨 후 식각 제거하여 트렌치(11) 표면의 플라즈마 손상 영역을 제거한다.
이후, 도 2에 도시된 바와 같이, 산화층(12) 및 센터 폴리 전극(13)을 형성한다.
상기 산화층(12)은 SAC2 Ox, RESULF OX 또는 Field Ox를 포함한다. 기판(10) 표면을 산화할 경우 상기 산화층(12)으로 인하여 E-Field가 분배되어 보다 높은 정격 전압(BVDSS)을 구현할 수 있다. 상기 산회막(12)은 트렌치 사이에서의 E-필드를 충분하게 지지를 해주는 역할을 하여(RESURF 효과)보다 높은 E-필드 형성이 가능하게 되어 보다 높은 정격 (BVDSS)을 구현할 수 있다.
센터 폴리 전극(13)의 형성은 도핑 폴리 형성, 폴리 산화, 폴리 에치백(Poly Etch-Back) 순으로 수행된다. 센터 폴리 전극(13)은 최종 공정 이후 한 개의 트렌치(11) 내에 형성되는 3개의 게이트 폴리(Gate Poly) 전극중 가운데 있는 전극으로, 이후 공정에 의하여 다른 좌/우측 2개의 폴리 전극과는 다르게 소스(Source) Metal을 통하여 소스(Source)와 접촉되는 폴리 전극이다.
상기 도핑 폴리 형성 시, 불순물이 도핑된 즉, 폴리 전극의 전도도를 높이기 위하여 도펀트 도핑된 센터 폴리 전극(13)을 형성한다.
상기 폴리 산화 시, 트렌치(11) 내에 센터 폴리 전극(13)이 형성되면 트렌치 구조에 의하여 센터 폴리 전극(13)의 중앙 부위가 가운데로 들어간 형태가 되어 이 부분을 평탄화하기 위하여 폴리 상부를 산화시킨다.
폴리 에치백 시, 센터 폴리 전극(13)을 산화층(12) 상부까지 식각한다.
이후, 폴리 에치 시 센터 폴리 전극(13) 상부에 발생된 플라즈마 손상 영역을 산화하여 제거한다. 상기 공정을 통하여 센터 폴리 전극(13)으로부터의 누설 전류 (Leakage Current) 형성을 사전에 제거하게 된다. 이로 인하여 디바이스(Device)의 신뢰성을 향상 시키게 된다.
이후, 도 3에 도시된 바와 같이, 포토 PR 마스크(14)를 이용하여 터미네이션 영역중 채널 스탑퍼 영역(26) 및 액티브 영역(100)의 산화층(12)만을 식각하여 상기 스탑퍼 영역(26)과 액티브 영역(100) 기판(10) 상부 및 액티브 영역(100) 트렌치(11) 측면에 형성된 상기 산화층(12)을 제거한다. 이후, 도 4에 도시된 바와 같이, 상기 일부 산화층(12) 제거후 포토 PR 마스크를 제거하고 나서 기판(10) 전면에 게이트 폴리를 증착한다. 상기 게이트 폴리 증착 전 게이트 절연막(27a, 27b) 형성 단계를 더 포함한다. 도 11에 도시된 바와 같이, 상기 게이트 절연막(27a, 27b) 형성시 트렌치(11) 측면과 향후 형성될 게이트 폴리 전극(16) 사이의 게이트 절연막(27b) 두께(B)보다 게이트 폴리 전극(16)과 센터 폴리 전극(13) 사이의 게이트 절연막(27a) 두께(A)가 더 두꺼워 지도록 마스크 제거후 상기 게이트 절연막(27a, 27b) 형성 전 전면에 불순물 이온을 주입하는 단계를 더 포함할 수도 있다. 상기와 같이 게이트 폴리 전극(16)과 센터 폴리 전극(13)과의 기생 캐패시턴스(Capacitance)를 줄임으로써 고속 스위칭을 가능하게 할 수 있다.
이후, 도 5에 도시된 바와 같이, P-바디 마스크를 이용하여 트렌치(11) 사이에 P-바디(18)를 형성한다. 상기 P-바디(18)는 N-Epi 웨이퍼 기판(10) 내에 P형 도펀트의 임플란트 및 확산을 통하여 P-웰로 형성된다.
이후, 도 6에 도시된 바와 같이, 폴리 마스크를 통해 상기 게이트 폴리 전극(16)을 선택적으로 식각하여 터미네이션 영역(200)에 등전위링 전극(19) 및 확장 게이트 폴리 전극(20)을 형성하고, 액티브 영역(100) 트렌치(11) 내부 측면에 게이트 폴리 전극(16)을 형성한다.
이후, 도 7에 도시된 바와 같이, 소스 마스크를 통해 상기 P-바디(18) 상부에 소스 영역(22)을 형성함과 동시에 터미네이션 영역(200)에는 채널 스탑퍼 영역(26)을 형성한다. 상기 소스 영역(22)은 N형 도펀트의 임플란트를 통하여 상기 P-바디(18) 내의 상부에 형성되는 것이 바람직하다.
상기 등전위 링 메탈(24a)은 상기 채널 스탑퍼 영역(26)과 비아홀(23d)을 통해 연결되어 등전위를 이룬다. 또한, 상기 채널 스탑퍼 영역(26)과 연결되는 비아홀(23d)이 상기 채널 스탑퍼 영역(26)을 통과하여 기판(10)과 연결됨으로써 등전위를 이룰 수도 있다. 상기 채널 스탑퍼 영역(26)은 N+ 영역인 것이 바람직하다.
상기 채널 스탑퍼 영역(26)은 P-N 역 바이어스(Reverse Bias) 인가시 공핍층(Depletion Layer)이 확장되는데, 이에 따라 칩 에지(Chip Edge)까지 상기 공핍층이 확장되지 않도록 N+ 또는 P+ 도핑하여 더 이상의 공핍층이 확장되는 것을 방지하는 역할을 한다.
이후, 도 8에 도시된 바와 같이, 소스 영역(22) 형성후 기판 전면에 절연막 영역(23)을 형성한다. 상기 절연막(23)은 HLD 산화막 및 BPSG막의 이중층으로 형성될 수 있으며, 상기 절연막 영역(23)을 식각하여 등전위링 전극(19), 확장 게이트 폴리 전극(20), 게이트 폴리 전극(16), 센터 폴리 전극(13) 및 P-바디(18) 상부에 각각의 비아홀(23a)(23b)(23c)(23d)을 형성시킨다.
상기 절연막 영역(23)은 ILD(Inter Level Dielectic)로 게이트 전극과 다음 공정에 수행될 톱 메탈(Top Metal)을 절연시킨다. 이때, 컨택 포토 및 식각 공정으로 상기 절연막 영역(23)을 식각하여 각각의 등전위링 전극(19), 확장 게이트 폴리 전극(20), 게이트 폴리 전극(16), 센터 폴리 전극(13) 및 P-바디(18)에 대응하는 부분에 각각의 비아홀(23a)(23b)(23c)(23d)이 형성된다.
상기 각각의 비아홀(23a)(23b)(23c)(23d)을 통해 P-바디(18) 내에 P형 도펀트를 임플란트 및 어닐링하여 P+ 을 형성한다. 이는, 역 전류 패스(Reverse Current Pass)시 P-바디(18) 내의 기생 NPN TR의 Rb(Base 저항)을 낮추어 쉽게 턴-온(Turn-On)되는 것을 억제함으로써 래치-업(Latch-Up)을 예방할 수 있다.
이후, 도 9에 도시된 바와 같이, 상기 절연막 영역(23) 상부에 각각의 등전위링 메탈, 게이트 메탈 및 소스 메탈층(24a, 24b, 24c)을 형성한다.
상기 메탈층(24a, 24b, 24c)들은 각각의 비아홀(23a)(23b)(23c)(23d)을 통하여 상기 등전위링 전극(19), 게이트 폴리 전극(20), 센터 폴리 전극(13) 및 P-바디(18)에 대응하는 부분에 형성된다. 따라서, 상기 메탈층(24a, 24b, 24c)들은 등전위링 메탈층(24a), 게이트 메탈층(24b) 및 소스 메탈층(24c)으로 이루어진다.
상기 절연막 영역(23)은 알루미늄 스파크(Al Spike)를 막기 위하여 베리어 메탈 스퍼터(Barrier Metal Sputter) 방식이 적용된다. 상기 베리어 메탈은 Ti/TiN으로 구성되며 이후, 컨택 영역(여기서는 비아홀)을 W-Plug로 채운 후 Al Sputter을 통하여 메탈층을 형성하여 등전위링 메탈층(24a), 게이트 메탈층(24b) 및 소스 메탈층(24c)을 형성한다.
이후, 도 10에 도시된 바와 같이, 상기 각각의 메탈층(24a, 24b, 24c) 상부에 보호층(25)을 형성함으로써, 본 발명의 바람직한 일 실시예에 따른 반도체 소자를 제조할 수 있다. 이때, 상기 보호층(25)은 상기 각각의 메탈층(24a, 24b, 24c) 위에 칩(Chip) 보호를 위하여 질화막이 포함된 물질로 형성한다.
도 12는 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 평면도, 도 13는 도 12의 A-A'선 단면도로서, 트렌치의 수평면을 나타낸 도면이고, 도 14는 도 12의 B-B'선 단면도로서, 게이트 폴리의 수직면을 나타낸 도면이고, 도 15는 도 12의 C-C'선 단면도로서, 센터 폴리의 수직면을 나타낸 도면이고, 도 16는 도 12의 D-D'선 단면도로서, 액티브 영역 이외의 p-바디 영역의 수직면을 나타낸 도면이다.
도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 반도체 소자는, 게이트 폴리 전극(16)을 칩 내에서 한 방향으로만 설계하여 중앙의 센터 폴리 전극(13)을 등전위링 메탈층, 게이트 메탈층 및 소스 메탈층(24a, 24b, 24c)과 연결시킨다.
따라서, 하나의 트렌치(11) 내에 2개의 게이트 폴리 전극(16)과 1개의 센터 폴리 전극(13)을 갖는 트리플 폴리 구조의 반도체 소자를 제공하며, 센터 폴리 전극(13) 상부의 컨택 에치 공정과 동시에 p-바디 영역(18)의 컨택 에치 공정을 진행함으로써 비아홀을 동시에 형성하여 톱 메탈층들(24a, 24b, 24c)과 연결시켜 별도의 센터 폴리 연결 마스크 공정을 생략하고 전체 공정을 단순화할 수 있게 된다.
본 명세서에 기재된 본 발명의 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 관한 것이고, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. 따라서 본 발명은 상술한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 권리범위 내에 있게 된다.
10 : 기판 11 : 트렌치
12 : 산화층 13 : 센터 폴리 전극
16 : 게이트 폴리 전극 18 : p-바디 영역
20 : 확장 게이트 폴리 전극 22 : 소스 영역
23 : 절연막 영역 23a,23b,23c,23d : 비아홀
24a : 등전위링 메탈 24b : 게이트 메탈
24c : 소스 메탈 25 : 보호층
26 : 채널 스탑퍼 영역 27a, 27b : 게이트 절연막
100 : 액티브 영역 200 : 터미네이션 영역
300 : 트랜지언트 영역

Claims (29)

  1. 기판;
    상기 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역;
    상기 액티브 영역 이외의 터미네이션 영역;
    상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 포함하고,
    상기 액티브 영역의 상기 다수 트렌치는 트렌치 중앙에 위치한 센터 폴리 전극, 상기 센터 폴리 전극 상부 측면에 위치한 적어도 2개의 게이트 폴리 전극, 상기 다수의 트렌치 사이에 위치한 p-바디 영역 및 상기 p-바디 영역 상부 및 상기 게이트 폴리 전극 측면에 위치한 소스 영역으로 이루어진 반도체 소자.
  2. 제 1항에 있어서,
    상기 터미네이션 영역으로 확장된 확장 게이트 폴리 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 센터 폴리 전극과 소스 영역을 전기적으로 연결 시켜주는 소스 메탈과,
    상기 확장된 게이트 폴리 전극을 전기적으로 연결 시켜주는 게이트 메탈이 동일 평면상에 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 소스 메탈은 상기 다수의 비아홀을 통하여 상기 센터 폴리 전극과 소스 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 소스 메탈 및 상기 비아홀은 각각 알루미늄 및 텅스텐으로 이루어져 있으며, 상기 소스 메탈 및 상기 비아홀 하부에 Ti/TiN을 포함하는 베리어 메탈이 존재함을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 다수의 비아홀 사이에 HLD 산화막 및 BPSG의 이중층으로 이루어진 절연막이 존재함을 특징으로 하는 반도체 소자.
  7. 제 3항에 있어서,
    상기 터미네이션 영역 외각에 등전위링 메탈이 상기 소스 메탈 및 게이트 메탈과 동일한 평면상에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 등전위링 메탈 하부의 상기 기판 표면에 채널 스탑퍼 영역이 존재하는 것을 특징으로 하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 등전위 링 메탈은 상기 채널 스탑퍼 영역을 통과하는 비아홀을 통해 기판과 연결되어 등전위를 이루는 것을 특징으로 하는 반도체 소자.
  10. 제 8항에 있어서,
    상기 채널 스탑퍼 영역은 N+ 영역임을 특징으로 하는 반도체 소자.
  11. 제 2항에 있어서,
    상기 확장 게이트 폴리 전극 하부에 산화층이 존재하는 것을 특징으로 하는 반도체 소자.
  12. 제 11항에 있어서,
    상기 산화층은 상기 액티브 영역에 형성된 다수의 상기 트렌치 표면에서부터 상기 터미네이션 영역으로 확장된 것임을 특징으로 하는 반도체 소자.
  13. 제 1항에 있어서,
    상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 상기 트랜지언트 영역의 트렌치 내부에는 상기 센터 폴리 전극이 존재하며, 상기 센터 폴리 전극을 중심으로 비 대칭적 구조로 상기 액티브 영역과 가까운 상기 트랜지언트 영역의 트렌치 내부에 상기 게이트 폴리 전극이 형성된 것을 특징으로 하는 반도체 소자.
  14. 제 13항에 있어서,
    상기 비대칭적 구조로 형성된 상기 게이트 폴리 전극과 공유되는 상기 p-바디 영역에는 상기 소스 영역이 존재하지 않은 것을 특징으로 하는 반도체 소자.
  15. 제 1항에 있어서,
    상기 비아홀 하부에 p+ 영역이 존재하는 것을 특징으로 하는 반도체 소자.
  16. 제 15항에 있어서,
    상기 소스 메탈, 게이트 메탈 및 등전위링 메탈 상부에 보호층이 있는 것을 특징으로 하는 반도체 소자.
  17. 제 16항에 있어서,
    상기 보호층은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제 1항에 있어서,
    상기 트렌치 측면과 상기 게이트 폴리 전극 사이 및 상기 게이트 폴리 전극 사이와 상기 센터 폴리 전극 사이에 상기 게이트 절연막이 존재하며, 상기 게이트 폴리 전극과 상기 센터 폴리 전극 사이의 상기 게이트 절연막이 상기 트렌치 측면과 상기 게이트 폴리 전극 사이의 상기 게이트 절연막보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
  19. 제 1항에 있어서,
    상기 p-바디 영역 하부가 상기 게이트 폴리 전극 하부 위에 존재함을 특징으로 하는 반도체 소자.
  20. 제 1항에 있어서,
    상기 센터 폴리 전극 및 상기 게이트 폴리 전극 상부는 상기 기판 표면과 동일 평면상(substantially coplanar)에 존재하는 것을 특징으로 하는 반도체 소자.
  21. 제 1항에 있어서,
    상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 상기 트렌치의 깊이가 상기 액티브 영역에 형성된 상기 트렌치 깊이보다 더 깊은 것을 특징으로 하는 반도체 소자.
  22. 제1항에 있어서,
    상기 게이트 폴리 전극 하부는 센터 폴리 전극을 중심으로 경사를 이루는 것을 특징으로 하는 반도체 소자.
  23. 제1항 또는 제 22항에 있어서,
    상기 센터 폴리 전극과 가까운 상기 게이트 폴리 전극 하부가 먼 쪽의 게이트 폴리 전극 하부보다 더 깊은 것을 특징으로 하는 반도체 소자.
  24. 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 형성하는 반도체 소자의 제조 방법에 있어서,
    상기 다수의 트렌치를 포함하는 액티브 영역은
    상기 액티브 영역에 형성된 각 트렌치의 중심부에 센터 폴리 전극을 형성하는 단계;
    상기 센터 폴리 전극 양 측면 상부에 게이트 폴리 전극을 형성하는 단계;
    상기 센터 폴리 전극 및 게이트 폴리 전극이 형성된 상부에 절연막을 형성하는 단계;
    상기 센터 폴리 및 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 상기 절연막에 다수의 비아홀을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제 24항에 있어서,
    상기 게이트 폴리 전극 형성 단계는
    상기 다수의 트렌치 측면 및 센터 폴리 전극 상부에 불순물을 주입하는 단계;
    상기 불순물이 주입된 트렌치 측면 및 센터 폴리 전극을 산화시켜 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상부에 게이트 폴리를 증착한 후 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 24항 또는 25항 중 어느 한 항에 있어서,
    상기 다수의 비아홀 측면 및 하부에 Ti/TiN을 포함하는 베리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 제 26항에 있어서,
    상기 다수의 비아홀을 통해 상기 센터 폴리 전극과 연결되는 소스 메탈 및 상기 게이트 폴리 전극과 연결되는 게이트 메탈을 동일 평면상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  28. 제 24항에 있어서,
    상기 센터 폴리 전극 및 게이트 폴리 전극 형성 단계는 상기 센터 폴리 전극 상부, 상기 게이트 폴리 전극 상부가 상기 기판 표면과 동일 평면상(Substantially coplanar) 존재하도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  29. 제 24항에 있어서,
    상기 절연막은 HLD 산화막 및 BPSG막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR20130109440A 2013-09-12 2013-09-12 반도체 소자 및 그 제조 방법 Ceased KR20150030799A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20130109440A KR20150030799A (ko) 2013-09-12 2013-09-12 반도체 소자 및 그 제조 방법
US14/219,874 US9825137B2 (en) 2013-09-12 2014-03-19 Semiconductor element and method for producing the same
CN201410332343.8A CN104465764B (zh) 2013-09-12 2014-07-11 半导体元件及制造半导体元件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130109440A KR20150030799A (ko) 2013-09-12 2013-09-12 반도체 소자 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020190173981A Division KR102154451B1 (ko) 2019-12-24 2019-12-24 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150030799A true KR20150030799A (ko) 2015-03-23

Family

ID=52624758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130109440A Ceased KR20150030799A (ko) 2013-09-12 2013-09-12 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US9825137B2 (ko)
KR (1) KR20150030799A (ko)
CN (1) CN104465764B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015041025A1 (ja) * 2013-09-20 2015-03-26 サンケン電気株式会社 半導体装置
KR102114501B1 (ko) * 2014-03-11 2020-05-25 매그나칩 반도체 유한회사 반도체 소자
JP2017028056A (ja) * 2015-07-21 2017-02-02 トヨタ自動車株式会社 半導体装置の製造方法
JP6730078B2 (ja) * 2016-04-27 2020-07-29 ローム株式会社 半導体装置
CN109686782B (zh) * 2018-12-18 2021-11-12 吉林华微电子股份有限公司 半导体器件及其制作方法
US11222858B1 (en) * 2020-06-19 2022-01-11 Alpha And Omega Semiconductor International Lp Semiconductor package having enlarged gate pad and method of making the same
KR102500888B1 (ko) 2021-05-31 2023-02-17 주식회사 키파운드리 분할 게이트 전력 모스펫 및 제조 방법

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305877B1 (ko) * 1993-08-19 2001-12-15 김영환 반도체박막트랜지스터(tft)제조방법
US6870220B2 (en) 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US7091573B2 (en) 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
US6865093B2 (en) * 2003-05-27 2005-03-08 Power Integrations, Inc. Electronic circuit control element with tap element
AT504289A2 (de) 2005-05-26 2008-04-15 Fairchild Semiconductor Trench-gate-feldeffekttransistoren und verfahren zum bilden derselben
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7579650B2 (en) * 2006-08-09 2009-08-25 International Rectifier Corporation Termination design for deep source electrode MOSFET
JP2009088345A (ja) * 2007-10-01 2009-04-23 Toshiba Corp 半導体装置
US7674678B2 (en) * 2008-05-05 2010-03-09 Infineon Technologies Austria Ag Method for producing a transistor component having a field plate
JP2010056380A (ja) * 2008-08-29 2010-03-11 Panasonic Corp 半導体装置及びその製造方法
US7964912B2 (en) * 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
US7897462B2 (en) * 2008-11-14 2011-03-01 Semiconductor Components Industries, L.L.C. Method of manufacturing semiconductor component with gate and shield electrodes in trenches
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8101993B2 (en) * 2009-03-18 2012-01-24 Force Mos Technology Co., Ltd. MSD integrated circuits with shallow trench
US8969954B2 (en) * 2009-08-28 2015-03-03 Sanken Electric Co., Ltd. Semiconductor device having plurality of peripheral trenches in peripheral region around cell region
US8525255B2 (en) * 2009-11-20 2013-09-03 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
US8564052B2 (en) * 2009-11-20 2013-10-22 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates in termination
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
US8487370B2 (en) * 2010-07-30 2013-07-16 Infineon Technologies Austria Ag Trench semiconductor device and method of manufacturing
JP2012054378A (ja) * 2010-09-01 2012-03-15 Renesas Electronics Corp 半導体装置
US8587054B2 (en) * 2011-12-30 2013-11-19 Force Mos Technology Co., Ltd. Trench MOSFET with resurf stepped oxide and diffused drift region
CN104040720B (zh) * 2012-01-12 2016-12-14 丰田自动车株式会社 半导体装置及其制造方法
JP5724945B2 (ja) * 2012-05-18 2015-05-27 株式会社デンソー 炭化珪素半導体装置の製造方法
US8975662B2 (en) * 2012-06-14 2015-03-10 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using an impurity source containing a metallic recombination element and semiconductor device
US8558308B1 (en) * 2012-06-14 2013-10-15 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor
ITMI20121123A1 (it) * 2012-06-26 2013-12-27 St Microelectronics Srl Transistore mos a gate verticale con accesso ad armatura di campo
US9018700B2 (en) * 2013-03-14 2015-04-28 Fairchild Semiconductor Corporation Direct-drain trench FET with source and drain isolation

Also Published As

Publication number Publication date
US9825137B2 (en) 2017-11-21
US20150069536A1 (en) 2015-03-12
CN104465764B (zh) 2019-09-13
CN104465764A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
JP6881463B2 (ja) Ｒｃ−ｉｇｂｔおよびその製造方法
US9502554B2 (en) High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US11515303B2 (en) Shielded gate trench MOSFET with ESD diode manufactured using two poly-silicon layers process
US9653568B2 (en) Method of manufacturing an insulated gate bipolar transistor with mesa sections between cell trench structures
TWI394284B (zh) 具懸浮島之通道阻障蕭特基（ｊｂｓ）二極體
TWI518803B (zh) 用於負載開關和直流－直流器件的高密度ｍｏｓｆｅｔ的器件結構及其制備方法
US20140213026A1 (en) Trench metal oxide semiconductor field effect transistor with embedded schottky rectifier using reduced masks process
US20180026129A1 (en) Trench Edge Termination Structure for Power Semiconductor Devices
KR20150030799A (ko) 반도체 소자 및 그 제조 방법
CN107564908A (zh) 具有背对背场效应晶体管的双向开关
WO2016175152A1 (ja) 半導体装置および半導体装置の製造方法
US20220045184A1 (en) Shielded gate trench mosfet with esd diode manufactured using two poly-silicon layers process
CN208127215U (zh) 包括终止结构的电子设备
TWI633674B (zh) 半導體裝置以及半導體裝置的製造方法
KR20180111534A (ko) 반도체 장치 및 그 제조 방법
KR102154451B1 (ko) 반도체 소자 및 그 제조 방법
CN111200009A (zh) 超结器件及其制造方法
JP6188205B2 (ja) 高降伏電圧を有するバイポーラトランジスタ
CN109980009B (zh) 一种半导体器件的制造方法和集成半导体器件
JP2011171420A (ja) 半導体装置及びその製造方法
KR101483721B1 (ko) 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법
CN116722027A (zh) 一种具有载流子存储层的超结igbt器件及其制造方法
CN117317010A (zh) 一种沟槽型功率器件及其制作方法
KR20160092337A (ko) 초접합 구조체 및 트렌치 게이트를 포함하는 전력 모스형 다이오드의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130912

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180425

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130912

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190328

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20190927

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20190328

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20190927

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20190521

Comment text: Amendment to Specification, etc.

PX0601 Decision of rejection after re-examination

Comment text: Decision to Refuse Application

Patent event code: PX06014S01D

Patent event date: 20191128

Comment text: Amendment to Specification, etc.

Patent event code: PX06012R01I

Patent event date: 20191028

Comment text: Decision to Refuse Application

Patent event code: PX06011S01I

Patent event date: 20190927

Comment text: Amendment to Specification, etc.

Patent event code: PX06012R01I

Patent event date: 20190521

Comment text: Notification of reason for refusal

Patent event code: PX06013S01I

Patent event date: 20190328

PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20191224

Patent event code: PA01071R01D