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TWI634658B - 半導體裝置 - Google Patents

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TWI634658B
TWI634658B TW106146498A TW106146498A TWI634658B TW I634658 B TWI634658 B TW I634658B TW 106146498 A TW106146498 A TW 106146498A TW 106146498 A TW106146498 A TW 106146498A TW I634658 B TWI634658 B TW I634658B
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牧 伊
陳柏安
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新唐科技股份有限公司
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Abstract

本發明的一些實施例提供一種半導體裝置，包括：一基板結構；一閘極結構；一漂移區；一汲極區，位於基板結構中；兩隔離結構，分別位於漂移區之兩側，其中漂移區具有第一寬度，第一隔離結構具有第二寬度，第一寬度對第二寬度的比值為1至4；以及一超接面摻雜結構，位於漂移區內，且包括彼此交錯設置之多個第一導電型摻雜次區及多個第二導電型摻雜次區，其中上述多個第一導電型摻雜次區的寬度自閘極結構至汲極區遞減，其中上述多個第二導電型摻雜次區的寬度自閘極結構至汲極區遞減。

Description

半導體裝置
本發明的一些實施例係有關於半導體裝置，且特別係有關於一種具有超接面摻雜結構之半導體裝置。
功率管理積體電路(PMIC)因具有符合成本效益且易相容於其它製程等優點，因而已廣泛應用於發光二極體(LED)、顯示器驅動積體電路元件、電源供應器、電力管理、通訊、車用電子的電源控制系統中。然而，習知的功率管理積體電路會因為閉鎖效應(latch up)、低擊穿電壓、低元件切換速度及較大的元件面積等問題而無法進一步的改善。
因此，在此技術領域中，有需要一種高壓半導體裝置，以改善高壓半導體裝置，例如降低高壓半導體裝置之導通電阻。
本發明之一些實施例提供一種半導體裝置，包括：一基板結構；一閘極結構，位於基板結構上，且具有互為相反側之一第一側與一第二側；一漂移區，位於第一側之基板結構中，且具有互為相反側之一第三側與一第四側；一源極區，位於第二側之基板結構中；一汲極區，位於第一側之基板結構中，其中閘極結構與汲極區之連線方向為第一方向，漂移區之第三側與第四側之連線方向為第二方向，其中第一方向垂 直於第二方向；兩隔離結構，分別位於漂移區之第三側與第四側，其中漂移區於第二方向具有一第一寬度，其中第一隔離結構於第二方向具有一第二寬度，其中第一寬度對第二寬度的比值為1至4；以及一超接面摻雜結構，位於漂移區內，且位於閘極結構與汲極區之間，且包括：多個第一導電型摻雜次區，沿一第三方向延伸，且沿第一方向設置，且具有一第一導電型；及多個第二導電型摻雜次區，沿第三方向延伸，且沿第一方向設置，且具有一第二導電型，其中第一導電型與第二導電型不同，其中上述多個第一導電型摻雜次區與上述多個第二導電型摻雜次區彼此交錯設置，其中上述多個第一導電型摻雜次區沿第一方向的寬度自閘極結構至汲極區遞減，其中上述多個第二導電型摻雜次區沿第一方向的寬度自閘極結構至汲極區遞減。
本發明之一些實施例更提供一種半導體裝置，包括：一基板結構；一閘極結構，位於基板結構上，且具有互為相反側之一第一側與一第二側；一漂移區，位於第一側之基板結構中，且具有互為相反側之一第三側與一第四側；一源極區，位於第二側之基板結構中；一汲極區，位於第一側之基板結構中，其中閘極結構與汲極區之連線方向為第一方向，漂移區之第三側與第四側之連線方向為第二方向，其中第一方向垂直於第二方向；兩隔離結構，分別位於漂移區之第三側與第四側，其中漂移區於第二方向具有一第一寬度，其中第一隔離結構於第二方向具有一第二寬度，其中第一寬度對第二寬度的比值為1至4；以及一超接面摻雜結構陣列，位於漂移區內，且位於閘極結構與汲極區之間，且包括：相鄰之一第一超接面摻雜 結構列及一第二超接面摻雜結構列，其中第一超接面摻雜結構列及第二超接面摻雜結構列各自獨立地包括：多個第一導電型摻雜次區，沿一第三方向延伸，且沿第一方向設置，且具有一第一導電型；及多個第二導電型摻雜次區，沿第三方向延伸，且沿第一方向設置，且具有一第二導電型，其中第一導電型與第二導電型不同，其中上述多個第一導電型摻雜次區與上述多個第二導電型摻雜次區彼此交錯設置，其中第一超接面摻雜結構列之第一導電型摻雜次區接觸第二超接面摻雜結構列之第二導電型摻雜次區，其中第一超接面摻雜結構列之第二導電型摻雜次區接觸第二超接面摻雜結構列之第一導電型摻雜次區。
為讓本發明的一些實施例之特徵、和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧半導體裝置
102‧‧‧半導體基板
104‧‧‧磊晶層
104A‧‧‧頂面
106‧‧‧基板結構
108‧‧‧主體區
110‧‧‧隔離結構
112‧‧‧超接面摻雜結構
114A‧‧‧第一導電型摻雜次區
114B‧‧‧第一導電型摻雜次區
114C‧‧‧第一導電型摻雜次區
114D‧‧‧第一導電型摻雜次區
116A‧‧‧第二導電型摻雜次區
116B‧‧‧第二導電型摻雜次區
116C‧‧‧第二導電型摻雜次區
116D‧‧‧第二導電型摻雜次區
118‧‧‧閘極結構
120‧‧‧閘極介電層
122‧‧‧閘極電極
124‧‧‧側壁間隔物
126‧‧‧源極區
126A‧‧‧第二導電型源極區
126B‧‧‧第一導電型源極區
128‧‧‧汲極區
130‧‧‧漂移區
200‧‧‧遮罩圖案
202A‧‧‧開口
202B‧‧‧開口
202C‧‧‧開口
202D‧‧‧開口
204‧‧‧遮罩圖案
206A‧‧‧開口
206B‧‧‧開口
206C‧‧‧開口
206D‧‧‧開口
300‧‧‧半導體裝置
312‧‧‧超接面摻雜結構
314A‧‧‧第一導電型摻雜次區
314B‧‧‧第一導電型摻雜次區
314C‧‧‧第一導電型摻雜次區
314D‧‧‧第一導電型摻雜次區
316A‧‧‧第二導電型摻雜次區
316B‧‧‧第二導電型摻雜次區
316C‧‧‧第二導電型摻雜次區
316D‧‧‧第二導電型摻雜次區
400‧‧‧半導體裝置
412‧‧‧超接面摻雜結構陣列
412A‧‧‧第一超接面摻雜結構列
412B‧‧‧第二超接面摻雜結構列
414‧‧‧第一導電型摻雜次區
416‧‧‧第二導電型摻雜次區
500‧‧‧半導體裝置
512‧‧‧超接面摻雜結構
512A‧‧‧第一超接面摻雜結構列
512B‧‧‧第二超接面摻雜結構列
514A‧‧‧第一導電型摻雜次區
514B‧‧‧第一導電型摻雜次區
514C‧‧‧第一導電型摻雜次區
514D‧‧‧第一導電型摻雜次區
516A‧‧‧第二導電型摻雜次區
516B‧‧‧第二導電型摻雜次區
516C‧‧‧第二導電型摻雜次區
516D‧‧‧第二導電型摻雜次區
S1‧‧‧第一側
S2‧‧‧第二側
S3‧‧‧第三側
S4‧‧‧第四側
1B-1B‧‧‧線段
3B-3B‧‧‧線段
4B-4B‧‧‧線段
5B-5B‧‧‧線段
Wa‧‧‧第一寬度
Wb‧‧‧第二寬度
A1‧‧‧第一方向
A2‧‧‧第二方向
A3‧‧‧第三方向
W1A‧‧‧寬度
W1B‧‧‧寬度
W1C‧‧‧寬度
W1D‧‧‧寬度
W2A‧‧‧寬度
W2B‧‧‧寬度
W2C‧‧‧寬度
W2D‧‧‧寬度
W4A‧‧‧寬度
W4B‧‧‧寬度
W4C‧‧‧寬度
W6A‧‧‧寬度
W6B‧‧‧寬度
W6C‧‧‧寬度
第1A圖係根據本發明一些實施例之半導體裝置之上視圖。
第1B圖係沿著第1A圖之線段1B-1B所繪製之剖面圖。
第2A-2B圖係本發明一些實施例之半導體裝置在其製造方法中各階段的剖面圖。
第3A圖係根據本發明一些實施例之半導體裝置之上視圖。
第3B圖係沿著第3A圖之線段3B-3B所繪製之剖面圖。
第4A圖係根據本發明一些實施例之半導體裝置之上視圖。
第4B圖係沿著第4A圖之線段4B-4B所繪製之剖面圖。
第5A圖係根據本發明一些實施例之半導體裝置之上視圖。
第5B圖係沿著第5A圖之線段5B-5B所繪製之剖面圖。
以下針對本發明一些實施例之半導體裝置作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本發明一些實施例。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，例如是10%之內，且例如是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」的情況下，仍可隱含「約」、「大約」之含義。
在此，「大抵」、「實質上」之用語通常表示在一給 定值或範圍的90%之內，且例如是95%之內，或98%之內，或99%之內。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本發明一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇發明所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明的一些實施例有特別定義。
本發明一些實施例可配合圖式一併理解，本發明的一些實施例之圖式亦被視為發明說明之一部分。需了解的是，本發明的一些實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本發明的一些實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本發明的一些實施例之特徵。
在本發明一些實施例中，相對性的用語例如 「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
值得注意的是，在後文中「基板」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基板表示之。此外，「基板表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。
本發明之一些實施例係利用具有特定寬度比例之隔離結構與漂移區，以降低半導體裝置之導通電阻。另外，在本發明之一些實施例中，利用具有特定配置方式以及特定寬度、深度及/或摻質濃度變化之超接面摻雜結構，可更進一步降低半導體裝置之導通電阻。或者，在本發明之一些實施例中，利用具有特定配置方式之超接面摻雜結構陣列，可更進一步降低半導體裝置之導通電阻。
首先，參見第1A-1B圖，第1A圖係根據本發明一些實施例之半導體裝置之上視圖。第1B圖係沿著第1A圖之線段1B-1B所繪製之剖面圖。如第1A-1B圖所示，根據本發明一些 實施例，提供提供半導體基板102。半導體基板102可為矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，半導體基板102也可以是絕緣層上覆半導體(semiconductor on insulator)。
在一些實施例中，此半導體基板102可具有第一導電型。例如，在本發明之一些實施例中，半導體基板102為P型半導體基板。
接著，形成磊晶層104於半導體基板102上。磊晶層104可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。此磊晶層104可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法形成。
此磊晶層104具有第二導電型。例如，當此第二導電型為N型時，磊晶層104為N型磊晶層，其可藉由在沈積磊晶 層104時，於反應氣體中加入磷化氫(phosphine)或砷化三氫(arsine)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層104後，再以磷離子或砷離子進行離子佈植。在本發明之一些實施例中，第一導電型與第二導電型不同。
在本發明其它一些實施例中，第二導電型為P型時，磊晶層104為P型磊晶層，其可藉由在沈積磊晶層104時，於反應氣體中加入硼烷(BH3)或三溴化硼(BBr3)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層104後，再以硼離子或銦離子進行離子佈植。
在本發明之一些實施例中，此半導體基板102與磊晶層104合稱為基板結構106。
繼續參見第1A-1B圖，根據本發明一些實施例，於磊晶層104中形成主體區108。在本發明之一些實施例中，此主體區108具有第一導電型。
此主體區108可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成主體區108之區域佈植硼離子、銦離子或二氟化硼離子(BF2 +)以形成主體區108。或者，在本發明其它一些實施例中，當此第一導電型為N型時，可於預定形成主體區108之區域佈植磷離子或砷離子以形成主體區108。
繼續參見第1A圖，根據本發明一些實施例，形成至少兩個隔離結構110於基板結構106中。在一些實施例中，隔離結構110可為淺溝槽隔離。
在本發明之一些實施例中，隔離結構110可藉由以 下製程步驟形成。首先，於預定形成隔離結構110之區域形成溝槽。在一些實施例中，此溝槽可藉由蝕刻步驟形成。此蝕刻步驟包括乾蝕刻、濕蝕刻或上述之組合。此濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體之組合或其它任何適合的氣體。在一些實施例中，此乾蝕刻步驟使用的氣體包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述氣體之組合或其它任何適合的氣體。
接著，於此溝槽中填入絕緣材料以形成隔離結構110。在一些實施例中，此絕緣材料可填滿溝槽。此絕緣材料可為使用化學氣相沉積(CVD)法形成之氧化矽、氮化矽、氮氧化矽、其它任何適合之絕緣材料、或上述之組合。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。
繼續參見第1A-1B圖，根據本發明一些實施例，於 磊晶層104中未形成有主體區108之區域形成超接面摻雜結構112。如第1A-1B圖所示，根據本發明一些實施例，此超接面摻雜結構112至少包括一或多個第一導電型摻雜次區及一或多個第二導電型摻雜次區，例如第一導電型摻雜次區114A、114B、114C及114D與第二導電型摻雜次區116A、116B、116C及116D。
在本發明之一些實施例中，第一方向A1係為平行於後續形成之閘極結構與汲極區之連線方向之方向，而第三方向A3為平行於基板結構106的頂面的法線方向。如第1A-1B圖所示，根據本發明一些實施例，第三方向A3與第一方向A1垂直。
如第1A-1B圖所示，根據本發明一些實施例，此多個第一導電型摻雜次區114A、114B、114C及114D係沿上述第三方向A3延伸，且此多個第一導電型摻雜次區114A、114B、114C及114D沿著第一方向A1依序設置。在本發明之一些實施例中，此第一導電型摻雜次區114A、114B、114C及114D具有第一導電型。
如第1A-1B圖所示，根據本發明一些實施例，此多個第二導電型摻雜次區116A、116B、116C及116D係沿上述第三方向A3延伸，且此多個第二導電型摻雜次區116A、116B、116C及116D沿著第一方向A1依序設置。在本發明之一些實施例中，此第二導電型摻雜次區116A、116B、116C及116D具有第二導電型。
繼續參見第1A-1B圖，根據本發明一些實施例，上述多個第一導電型摻雜次區114A、114B、114C及114D與上述 多個第二導電型摻雜次區116A、116B、116C及116D沿著第一方向A1彼此交錯設置。
在本發明之一些實施例中，此超接面摻雜結構112可藉由後文之第2A-2B圖之佈植步驟形成，此部分將於後文詳細敘述。
繼續參見第1A-1B圖，根據本發明一些實施例，形成閘極結構118於基板結構106上，此閘極結構118具有互為相反側之第一側S1與第二側S2。此閘極結構118包括閘極介電層120與閘極電極122。
如第1A-1B圖所示，根據本發明一些實施例，形成閘極介電層120於基板結構106上，並形成閘極電極122於閘極介電層120上。在一些實施例中，可先依序毯覆性沈積一介電材料層(未繪示)及位於其上之導電材料層(未繪示)於基板結構106上，再將此介電材料層及導電材料層經微影與蝕刻製程分別圖案化以形成閘極介電層120及閘極電極122。
上述介電材料層(用以形成閘極介電層120)可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、 HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它適當材料之其它高介電常數介電材料、或上述組合。此介電材料層可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。
前述導電材料層之材料(亦即閘極電極122之材料)可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一些實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。
繼續參見第1A-1B圖，根據本發明一些實施例，於閘極結構118之側壁之上形成側壁間隔物124。在一些實施例中，側壁間隔物124係由氮化矽、氮氧化矽、碳化矽、其它適合的材料、或前述之組合所製成。
在一些實施例中，於閘極結構118上沉積間隔層。間隔層可藉著使用化學氣相沉積製程、物理氣相沉積製程、旋塗製程、其它可應用製程、或前述之組合而沉積。之後，進行蝕刻製程(例如，非等向性蝕刻)以部分移除間隔層。因此，間隔層之在閘極結構118之側壁上的餘留部分形成了側壁間隔物124。
繼續參見第1A-1B圖，根據本發明一些實施例，形成源極區126與汲極區128，以形成半導體裝置100。此源極區126位於第二側S2之基板結構106中，而此汲極區128位於第一側S1之基板結構106中。
在本發明之一些實施例中，此源極區126包括相鄰之第二導電型源極區126A與第一導電型源極區126B。此第二導電型源極區126A與第一導電型源極區126B皆位於主體區108內。另外，在本發明之一些實施例中，汲極區128具有第二導電型。
此第一導電型源極區126B可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成第一導電型源極區126B之區域佈植硼離子、銦離子或二氟化硼離子(BF2+)以形成第一導電型源極區126B。
此第二導電型源極區126A與汲極區128可藉由離 子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型源極區126A與汲極區128之區域佈植磷離子或砷離子以形成第二導電型源極區126A與汲極區128。
在本發明之一些實施例中，此第二導電型源極區126A、第一導電型源極區126B與汲極區128為重摻雜區。在所述實施例中，“重摻雜”意指超過約1019/cm3的摻質濃度，例如為約1019/cm3至約1021/cm3的摻質濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當可視技術內容重新評估，而不受限於在此所舉之實施例。
在本發明之一些實施例中，此第二導電型源極區126A、第一導電型源極區126B與汲極區128之摻質濃度大於半導體基板102之摻質濃度。在本發明之一些實施例中，半導體基板102之摻質濃度大於超接面摻雜結構112之第一導電型摻雜次區114A、114B、114C及114D之摻質濃度與第二導電型摻雜次區116A、116B、116C及116D之摻質濃度。
在本發明之一些實施例中，第一導電型摻雜次區114A、114B、114C及114D之摻質濃度與第二導電型摻雜次區116A、116B、116C及116D之摻質濃度大於主體區108之摻質濃度以及磊晶層104之摻質濃度。在本發明之一些實施例中，主體區108之摻質濃度與磊晶層104之摻質濃度大抵相同。
在此，「大抵」、「實質上」之用語通常表示在一給定值或範圍的90%之內，且例如是95%之內，或98%之內，或99%之內。
此外，如第1A-1B圖所示，根據本發明一些實施例，磊晶層104中位於兩個隔離結構110之間，且位於閘極結構118與汲極區128之間的區域為漂移區130。此漂移區130位於第一側S1之基板結構106中。此漂移區130具有互為相反側之第三側S3與第四側S4。
繼續參見第1A-1B圖，根據本發明一些實施例，閘極結構118與汲極區128之連線方向為第一方向A1，而漂移區130之第三側S3與第四側S4之連線方向為第二方向A2，平行於基板結構106的頂面的法線方向為第三方向A3。此第一方向A1垂直於第二方向A2，第二方向A2垂直於第三方向A3，第三方向A3垂直於第一方向A1。
繼續參見第1A-1B圖，根據本發明一些實施例，汲極區128位於第一側S1之磊晶層104中，而兩隔離結構110分別位於漂移區130之第三側S3與第四側S4。
繼續參見第1A-1B圖，根據本發明一些實施例，漂移區130於第二方向A2具有第一寬度Wa，而其中一個第一隔離結構110於第二方向A2具有第二寬度Wb，此第一寬度Wa對第二寬度Wb的比值為約1至約4，例如為約2.33至約2.6。
在本發明之一些實施例中，藉由使漂移區130於第二方向A2上之第一寬度Wa與第一隔離結構110於第二方向A2之第二寬度Wb具有特定之比值關係，可增加裝置之空乏區，並降低裝置之導通電阻，藉此提升裝置性能。
繼續參見第1A-1B圖，根據本發明一些實施例，超接面摻雜結構112係位於漂移區130內，且位於閘極結構118與 汲極區128之間。如第1A-1B圖所示，根據本發明一些實施例，多個第一導電型摻雜次區114A、114B、114C及114D沿第一方向A1的寬度自閘極結構118至汲極區128遞減。如第1A-1B圖所示，根據本發明一些實施例，多個第二導電型摻雜次區116A、116B、116C及116D沿第一方向A1的寬度自閘極結構118至汲極區128遞減。
此外，在本發明之一些實施例中，對於兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區114A及114B(或稱第一導電型第一摻雜次區114A以及第一導電型第二摻雜次區114B)，此第一導電型第一摻雜次區114A較靠近閘極結構118，且於第一方向A1上具有寬度W4A。而此第一導電型第二摻雜次區114B較靠近汲極區128，且於第一方向A1上具有寬度W4B，寬度W4B為寬度W4A之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區114B及114C(或稱第一導電型第二摻雜次區114B以及第一導電型第三摻雜次區114C)，此第一導電型第二摻雜次區114B較靠近閘極結構118，且於第一方向A1上具有寬度W4B。而此第一導電型第三摻雜次區114C較靠近汲極區128，且於第一方向A1上具有寬度W4C，寬度W4C為寬度W4B之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第一導電型摻雜次區114C及114D之寬度亦具有相同或相似之比值關係，在此 不多加贅述。
此外，在本發明之一些實施例中，對於兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區116A及116B(或稱第二導電型第一摻雜次區116A以及第二導電型第二摻雜次區116B)，此第二導電型第一摻雜次區116A較靠近閘極結構118，且於第一方向A1上具有寬度W6A。而此第二導電型第二摻雜次區116B較靠近汲極區128，且於第一方向A1上具有寬度W6B，寬度W6B為寬度W6A之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區116B及116C(或稱第二導電型第二摻雜次區116B以及第二導電型第三摻雜次區116C)，此第二導電型第二摻雜次區116B較靠近閘極結構118，且於第一方向A1上具有寬度W6B。而此第二導電型第三摻雜次區116C較靠近汲極區128，且於第一方向A1上具有寬度W6C，寬度W6C為寬度W6B之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第二導電型摻雜次區116C及116D之寬度亦具有相同或相似之比值關係，在此不多加贅述。
再者，如第1A-1B圖所示，根據本發明一些實施例，第一導電型摻雜次區114A於第一方向A1上之寬度W4A與第二導電型摻雜次區116A於第一方向A1上之寬度W6A大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114B 於第一方向A1上之寬度W4B與第二導電型摻雜次區116B於第一方向A1上之寬度W6B大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114C於第一方向A1上之寬度W4C與第二導電型摻雜次區116C於第一方向A1上之寬度W6C大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114D於第一方向A1上之寬度與第二導電型摻雜次區116D於第一方向A1上之寬度大抵相同。
繼續參見第1A-1B圖，根據本發明一些實施例，多個第一導電型摻雜次區114A、114B、114C及114D沿第三方向A3的深度自閘極結構118至汲極區128遞減。繼續參見第1A-1B圖，根據本發明一些實施例，多個第二導電型摻雜次區116A、116B、116C及116D沿第三方向A3的深度自閘極結構118至汲極區128遞減。
在本發明之一些實施例中，對於兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區114A及114B(或稱第一導電型第一摻雜次區114A以及第一導電型第二摻雜次區114B)，此第一導電型第一摻雜次區114A較靠近閘極結構118，此第一導電型第二摻雜次區114B較靠近汲極區128，且此第一導電型第二摻雜次區114B沿第三方向A3的深度為第一導電型第一摻雜次區114A沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區114B及114C(或稱第一導電型第二摻雜次區114B以及第一導電型第 三摻雜次區114C)，此第一導電型第二摻雜次區114B較靠近閘極結構118，而此第一導電型第三摻雜次區114C較靠近汲極區128，且此第一導電型第三摻雜次區114C沿第三方向A3的深度為第一導電型第二摻雜次區114B沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第一導電型摻雜次區114C及114D沿第三方向A3的深度亦具有相同或相似之比值關係，在此不多加贅述。
在本發明之一些實施例中，對於兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區116A及116B(或稱第二導電型第一摻雜次區116A以及第二導電型第二摻雜次區116B)，此第二導電型第一摻雜次區116A較靠近閘極結構118，此第二導電型第二摻雜次區116B較靠近汲極區128，且此第二導電型第二摻雜次區116B沿第三方向A3的深度為第二導電型第一摻雜次區116A沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區116B及116C(或稱第二導電型第二摻雜次區116B以及第二導電型第三摻雜次區116C)，此第二導電型第二摻雜次區116B較靠近閘極結構118，而此第二導電型第三摻雜次區116C較靠近汲極區128，且此第二導電型第三摻雜次區116C沿第三方向A3的深度為第二導電型第二摻雜次區116B沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第二導電型摻雜次區116C及116D沿第三方向A3的深度亦具有相同或相似之比值關係，在此不多加贅述。
再者，如第1A-1B圖所示，根據本發明一些實施例，第一導電型摻雜次區114A沿第三方向A3的深度與第二導電型摻雜次區116A沿第三方向A3的深度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114B沿第三方向A3的深度與第二導電型摻雜次區116B沿第三方向A3的深度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114C沿第三方向A3的深度與第二導電型摻雜次區116C沿第三方向A3的深度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114D沿第三方向A3的深度與第二導電型摻雜次區116D沿第三方向A3的深度大抵相同。
繼續參見第1A-1B圖，根據本發明一些實施例，多個第一導電型摻雜次區114A、114B、114C及114D之摻質濃度自閘極結構118至汲極區128遞減。繼續參見第1A-1B圖，根據本發明一些實施例，多個第二導電型摻雜次區116A、116B、116C及116D之摻質濃度自閘極結構118至汲極區128遞減。
在本發明之一些實施例中，對於兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區114A及114B(或稱第一導電型第一摻雜次區114A以及第一導電型第二摻雜次區114B)，此第一導電型第一摻雜次區114A較靠近閘極結構118，此第一導電型第二摻雜次區114B較靠近汲極區128，且此第一導電型第二摻雜次區114B之摻質濃度為第一導電型第一 摻雜次區114A之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區114B及114C(或稱第一導電型第二摻雜次區114B以及第一導電型第三摻雜次區114C)，此第一導電型第二摻雜次區114B較靠近閘極結構118，而此第一導電型第三摻雜次區114C較靠近汲極區128，且此第一導電型第三摻雜次區114C之摻質濃度為第一導電型第二摻雜次區114B之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第一導電型摻雜次區114C及114D之摻質濃度亦具有相同或相似之比值關係，在此不多加贅述。
在本發明之一些實施例中，對於兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區116A及116B(或稱第二導電型第一摻雜次區116A以及第二導電型第二摻雜次區116B)，此第二導電型第一摻雜次區116A較靠近閘極結構118，此第二導電型第二摻雜次區116B較靠近汲極區128，且此第二導電型第二摻雜次區116B之摻質濃度為第二導電型第一摻雜次區116A之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區116B及116C(或稱第二導電型第二摻雜次區116B以及第二導電型第 三摻雜次區116C)，此第二導電型第二摻雜次區116B較靠近閘極結構118，而此第二導電型第三摻雜次區116C較靠近汲極區128，且此第二導電型第三摻雜次區116C之摻質濃度為第二導電型第二摻雜次區116B之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第二導電型摻雜次區116C及116D之摻質濃度亦具有相同或相似之比值關係，在此不多加贅述。
再者，如第1A-1B圖所示，根據本發明一些實施例，第一導電型摻雜次區114A之摻質濃度與第二導電型摻雜次區116A之摻質濃度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114B之摻質濃度與第二導電型摻雜次區116B之摻質濃度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114C之摻質濃度與第二導電型摻雜次區116C之摻質濃度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區114D之摻質濃度與第二導電型摻雜次區116D之摻質濃度大抵相同。
在本發明之一些實施例中，利用此具有特定配置方式以及特定寬度、深度及/或摻質濃度變化之超接面摻雜結構112，可更進一步降低半導體裝置100之導通電阻。
第2A-2B圖係本發明一些實施例之半導體裝置在形成超接面摻雜結構112之製造方法中各階段的剖面圖。如第2A圖所示，可進行一微影製程，於漂移區130中的磊晶層104的頂面104A上形成一遮罩圖案200。上述遮罩圖案200可具有複 數個開口202A、202B、202C、202D，暴露出漂移區130。其中，為清楚繪示起見，此處是以4個開口(開口202A、202B、202C、202D)來舉例，但不以此為限，在其它實施例中，也可視需要設置開口的數目。在第2A圖所示的一些實施例中，遮罩圖案200的開口202A係設置位於接近閘極結構118，而其餘開口係從閘極結構118朝汲極區128依序設置開口202B、202C、202D。在本實施例中，分別將上述遮罩圖案200的開口202A、202B、202C、202D的寛度W1A、W1B、W1C、W1D設計為依序從閘極結構118朝汲極區128遞減。上述遮罩圖案200的開口202A、202B、202C、202D中任意相鄰的其中兩個開口中，較接近閘極結構118的開口寛度大於相對遠離閘極結構118的開口寛度。舉例來說，對上述遮罩圖案200相鄰的兩個開口202A、202B而言，接近閘極結構118的開口202A的寛度W1A大於相對遠離閘極結構118的開口202B的寛度W1B。上述遮罩圖案200之其它相鄰兩個開口的寛度關係可依上述關係類推。
然後，請再參考第2A圖，利用上述遮罩圖案200做為一遮罩進行一離子植入製程植入第一導電型摻質，以於開口202A、202B、202C、202D暴露出的漂移區130中形成複數個第一導電型摻雜次區114A、114B、114C、114D。由於上述遮罩圖案200的開口202A、202B、202C、202D的寛度W1A~W1D依序沿第一方向A1(從閘極結構118至汲極區128)遞減，因此形成的第一導電型摻雜次區114A、114B、114C、114D的寬度、深度及/或摻質濃度沿第一方向A1遞減。第一導電型摻雜次區114A、114B、114C、114D中任意相鄰的其中兩個隔離之摻雜 次區中，接近閘極結構118的中心區域的第一導電型摻雜次區的寬度、深度及/或摻質濃度可大於相對遠離閘極結構118的另一個第一導電型摻雜次區的寬度、深度及/或摻質濃度。舉例來說，就相鄰的兩個第一導電型摻雜次區114A、114B而言，接近閘極結構118的第一導電型摻雜次區114A的寬度、深度及/或摻質濃度可大於相對遠離閘極結構118的第一導電型摻雜次區114B的寬度、深度及/或摻質濃度。其它相鄰兩個第一導電型摻雜次區的深度關係可依上述關係類推。之後，移除遮罩圖案200。
接著，請參考第2B圖，可進行另一道微影製程，於漂移區130中的磊晶層104的頂面104A上形成一遮罩圖案204。上述遮罩圖案204可具有複數個開口206A、206B、206C、206D，暴露出漂移區130。其中，為清楚繪示起見，此處是以4個開口(開口206A、206B、206C、206D)來舉例，但不以此為限，在其它實施例中，也可視需要設置開口的數目。在第2B圖所示的一些實施例中，遮罩圖案204的開口206A、206B、206C、206D的寛度W2A~W2D大小關係可類似於上述遮罩圖案200的開口202A、202B、202C、202D，在此不做重複說明。
在其它實施例中，也可設計遮罩圖案204的開口具有其它的寬度，僅須符合開口寬度從閘極結構118朝汲極區128遞減的條件即可。
然後，請再參考第2B圖，利用上述遮罩圖案204做為一遮罩進行一離子植入製程植入第二導電型摻質，以於開口206A、206B、206C、206D暴露出的漂移區130中形成複數個第 二導電型摻雜次區116A、116B、116C、116D。第二導電型摻雜次區116A、116B、116C、116D會分別相鄰第一導電型摻雜次區114A、114B、114C、114D。第二導電型摻雜次區116A、116B、116C、116D的寬度、深度及/或摻質濃度關係可類似於第一導電型摻雜次區114A、114B、114C、114D，在此不做重複說明。之後，移除遮罩圖案204。
接著，進行一退火製程，使第2B圖所示的第一導電型摻雜次區114A、114B、114C、114D和第二導電型摻雜次區116A、116B、116C、116D的摻質均勻擴散以形成具有複數個PN接面的超接面摻雜結構112，如第1A-1B圖所示。
應注意的是，第1A-1B圖所示之實施例僅為說明之用，本發明一些實施例之範圍並不以此為限。除上述第1A-1B圖所示之實施例以外，本發明一些實施例之超接面摻雜結構亦可有其它圖案，如第3A-3B圖之實施例所示，此部分將於後文詳細說明。故本發明一些實施例之範圍並不以第1A-1B圖所示之實施例為限。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
參見第3A-3B圖，第3A圖係根據本發明一些實施例之半導體裝置300之上視圖。第3B圖係沿著第3A圖之線段3B-3B所繪製之剖面圖。第3A-3B圖所示之實施例與前述第1A-1B圖之實施例之差別在於超接面摻雜結構312之第二導電型摻雜次區316A比第一導電型摻雜次區314A更接近閘極結構 118。在本發明之一些實施例中，第二導電型摻雜次區316B比第一導電型摻雜次區314B更接近閘極結構118。在本發明之一些實施例中，第二導電型摻雜次區316C比第一導電型摻雜次區314C更接近閘極結構118。在本發明之一些實施例中，第二導電型摻雜次區316D比第一導電型摻雜次區314D更接近閘極結構118。
應注意的是，第1A-3B圖所示之實施例僅為說明之用，本發明一些實施例之範圍並不以此為限。除上述第1A-3B圖所示之實施例以外，本發明一些實施例可形成超接面摻雜結構陣列，如第4A-5B圖之實施例所示，此部分將於後文詳細說明。故本發明一些實施例之範圍並不以第1A-3B圖所示之實施例為限。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
第4A圖係根據本發明一些實施例之半導體裝置400之上視圖。第4B圖係沿著第4A圖之線段4B-4B所繪製之剖面圖。如第4A-4B圖所示，根據本發明一些實施例，形成一超接面摻雜結構陣列412於漂移區130內，且位於閘極結構118與汲極區128之間。
如第4A-4B圖所示，根據本發明一些實施例，超接面摻雜結構陣列412包括相鄰之第一超接面摻雜結構列412A及第二超接面摻雜結構列412B。在本發明之一些實施例中，此第一超接面摻雜結構列412A及第二超接面摻雜結構列412B各自 獨立地包括多個第一導電型摻雜次區414以及多個第二導電型摻雜次區416。此多個第一導電型摻雜次區414沿第三方向A3延伸，且沿第一方向A1設置，且具有第一導電型。此多個第二導電型摻雜次區416沿第三方向A3延伸，且沿第一方向A1設置，且具有第二導電型。在本發明之一些實施例中，此第一導電型與第二導電型不同。
在本發明之一些實施例中，在第一超接面摻雜結構列412A及第二超接面摻雜結構列412B中，上述多個第一導電型摻雜次區414與上述多個第二導電型摻雜次區416彼此交錯設置。
在本發明之一些實施例中，雖然第4A-4B圖僅繪示兩列第一超接面摻雜結構列412A及兩列第二超接面摻雜結構列412B，然而本發明實施例並不限於此。在本發明其它一些實施例中，超接面摻雜結構陣列412可包括更多或更少列之第一超接面摻雜結構列412A及第二超接面摻雜結構列412B。
在本發明之一些實施例中，此第一導電型摻雜次區414可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成第一導電型摻雜次區414之區域佈植硼離子、銦離子或二氟化硼離子(BF2 +)以形成第一導電型摻雜次區414。
在本發明之一些實施例中，此第二導電型摻雜次區416可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型摻雜次區416之區域佈植磷離子或砷離子以形成第二導電型摻雜次區416。藉由上述兩道離 子佈植步驟，可形成超接面摻雜結構陣列412。
繼續參見第4A-4B圖，根據本發明一些實施例，第一超接面摻雜結構列412A之第一導電型摻雜次區414接觸第二超接面摻雜結構列412B之第二導電型摻雜次區416。在本發明之一些實施例中，此第一超接面摻雜結構列412A之第一導電型摻雜次區414對準第二超接面摻雜結構列412B之第二導電型摻雜次區416設置。
繼續參見第4A-4B圖，根據本發明一些實施例，第一超接面摻雜結構列412A之第二導電型摻雜次區416接觸第二超接面摻雜結構列412B之第一導電型摻雜次區414。在本發明之一些實施例中，第一超接面摻雜結構列412A之第二導電型摻雜次區416對準第二超接面摻雜結構列412B之第一導電型摻雜次區414設置。
繼續參見第4A-4B圖，根據本發明一些實施例，第一超接面摻雜結構列412A中的多個第一導電型摻雜次區414之寬度、深度及/或摻質濃度與多個第二導電型摻雜次區416之寬度、深度及/或摻質濃度大抵相同。
繼續參見第4A-4B圖，根據本發明一些實施例，第二超接面摻雜結構列412B中的多個第一導電型摻雜次區414之寬度、深度及/或摻質濃度與多個第二導電型摻雜次區416之寬度、深度及/或摻質濃度大抵相同。
在本發明之一些實施例中，利用此具有特定配置方式之超接面摻雜結構陣列412，可更進一步降低半導體裝置400之導通電阻。
應注意的是，第4A-4B圖所示之實施例僅為說明之用，本發明一些實施例之範圍並不以此為限。除上述第4A-4B圖所示之實施例以外，本發明一些實施例之超接面摻雜結構陣列可具有其它配置，如第5A-5B圖之實施例所示，此部分將於後文詳細說明。故本發明一些實施例之範圍並不以第4A-4B圖所示之實施例為限。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
第5A圖係根據本發明一些實施例之半導體裝置500之上視圖。第5B圖係沿著第5A圖之線段5B-5B所繪製之剖面圖。如第5A-5B圖所示，根據本發明一些實施例，超接面摻雜結構512包括一或多列第一超接面摻雜結構列512A及一或多列第二超接面摻雜結構列512B。第5A-5B圖所示之實施例與前述第4A-4B圖之實施例之差別在於，根據本發明一些實施例，第一超接面摻雜結構列512A之多個第一導電型摻雜次區514A、514B、514C及514D沿第一方向A1的寬度自閘極結構118至汲極區128遞減。如第5A-5B圖所示，根據本發明一些實施例，第一超接面摻雜結構列512A之多個第二導電型摻雜次區516A、516B、516C及516D沿第一方向A1的寬度自閘極結構118至汲極區128遞減。
此外，在本發明之一些實施例中，對於第一超接面摻雜結構列512A中的兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區514A及514B(或稱第一導電型第一摻雜 次區514A以及第一導電型第二摻雜次區514B)，此第一導電型第一摻雜次區514A較靠近閘極結構118，且於第一方向A1上具有寬度W4A。而此第一導電型第二摻雜次區514B較靠近汲極區128，且於第一方向A1上具有寬度W4B，寬度W4B為寬度W4A之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區514B及514C(或稱第一導電型第二摻雜次區514B以及第一導電型第三摻雜次區514C)，此第一導電型第二摻雜次區514B較靠近閘極結構118，且於第一方向A1上具有寬度W4B。而此第一導電型第三摻雜次區514C較靠近汲極區128，且於第一方向A1上具有寬度W4C，寬度W4C為寬度W4B之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第一導電型摻雜次區514C及514D之寬度亦具有相同或相似之比值關係，在此不多加贅述。
此外，在本發明之一些實施例中，對於兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區516A及516B(或稱第二導電型第一摻雜次區516A以及第二導電型第二摻雜次區516B)，此第二導電型第一摻雜次區516A較靠近閘極結構118，且於第一方向A1上具有寬度W6A。而此第二導電型第二摻雜次區516B較靠近汲極區128，且於第一方向A1上具有寬度W6B，寬度W6B為寬度W6A之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區516B及516C(或稱第二導電型第二摻雜次區516B以及第二導電型第三摻雜次區516C)，此第二導電型第二摻雜次區516B較靠近閘極結構118，且於第一方向A1上具有寬度W6B。而此第二導電型第三摻雜次區516C較靠近汲極區128，且於第一方向A1上具有寬度W6C，寬度W6C為寬度W6B之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第二導電型摻雜次區516C及516D之寬度亦具有相同或相似之比值關係，在此不多加贅述。
再者，如第5A-5B圖所示，根據本發明一些實施例，第一導電型摻雜次區514A於第一方向A1上之寬度W4A與第二導電型摻雜次區516A於第一方向A1上之寬度W6A大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514B於第一方向A1上之寬度W4B與第二導電型摻雜次區516B於第一方向A1上之寬度W6B大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514C於第一方向A1上之寬度W4C與第二導電型摻雜次區516C於第一方向A1上之寬度W6C大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514D於第一方向A1上之寬度與第二導電型摻雜次區516D於第一方向A1上之寬度大抵相同。
繼續參見第5A-5B圖，根據本發明一些實施例，第一超接面摻雜結構列512A中多個第一導電型摻雜次區514A、 514B、514C及514D沿第三方向A3的深度自閘極結構118至汲極區128遞減。繼續參見第5A-5B圖，根據本發明一些實施例，多個第二導電型摻雜次區516A、516B、516C及516D沿第三方向A3的深度自閘極結構118至汲極區128遞減。
在本發明之一些實施例中，對於第一超接面摻雜結構列512A中的兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區514A及514B(或稱第一導電型第一摻雜次區514A以及第一導電型第二摻雜次區514B)，此第一導電型第一摻雜次區514A較靠近閘極結構118，此第一導電型第二摻雜次區514B較靠近汲極區128，且此第一導電型第二摻雜次區514B沿第三方向A3的深度為第一導電型第一摻雜次區514A沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區514B及514C(或稱第一導電型第二摻雜次區514B以及第一導電型第三摻雜次區514C)，此第一導電型第二摻雜次區514B較靠近閘極結構118，而此第一導電型第三摻雜次區514C較靠近汲極區128，且此第一導電型第三摻雜次區514C沿第三方向A3的深度為第一導電型第二摻雜次區514B沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第一導電型摻雜次區514C及514D沿第三方向A3的深度亦具有相同或相似之比值關係，在此不多加贅述。
在本發明之一些實施例中，對於第一超接面摻雜結構列512A中兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區516A及516B(或稱第二導電型第一摻雜次區516A以及第二導電型第二摻雜次區516B)，此第二導電型第一摻雜次區516A較靠近閘極結構118，此第二導電型第二摻雜次區516B較靠近汲極區128，且此第二導電型第二摻雜次區516B沿第三方向A3的深度為第二導電型第一摻雜次區516A沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區516B及516C(或稱第二導電型第二摻雜次區516B以及第二導電型第三摻雜次區516C)，此第二導電型第二摻雜次區516B較靠近閘極結構118，而此第二導電型第三摻雜次區516C較靠近汲極區128，且此第二導電型第三摻雜次區516C沿第三方向A3的深度為第二導電型第二摻雜次區516B沿第三方向A3的深度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第二導電型摻雜次區516C及516D沿第三方向A3的深度亦具有相同或相似之比值關係，在此不多加贅述。
再者，如第5A-5B圖所示，根據本發明一些實施例，第一導電型摻雜次區514A沿第三方向A3的深度與第二導電型摻雜次區516A沿第三方向A3的深度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514B沿第三方向 A3的深度與第二導電型摻雜次區516B沿第三方向A3的深度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514C沿第三方向A3的深度與第二導電型摻雜次區516C沿第三方向A3的深度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514D沿第三方向A3的深度與第二導電型摻雜次區516D沿第三方向A3的深度大抵相同。
繼續參見第5A-5B圖，根據本發明一些實施例，第一超接面摻雜結構列512A中多個第一導電型摻雜次區514A、514B、514C及514D之摻質濃度自閘極結構118至汲極區128遞減。繼續參見第5A-5B圖，根據本發明一些實施例，多個第二導電型摻雜次區516A、516B、516C及516D之摻質濃度自閘極結構118至汲極區128遞減。
在本發明之一些實施例中，對於第一超接面摻雜結構列512A中兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區514A及514B(或稱第一導電型第一摻雜次區514A以及第一導電型第二摻雜次區514B)，此第一導電型第一摻雜次區514A較靠近閘極結構118，此第一導電型第二摻雜次區514B較靠近汲極區128，且此第一導電型第二摻雜次區514B之摻質濃度為第一導電型第一摻雜次區514A之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第一導電型摻雜次區，例如為第一導電型摻雜次區514B及514C(或稱第一導電型第二摻雜次區514B以及第一導電型第三摻雜次區514C)，此第一導電型第二摻雜次區514B較靠近閘 極結構118，而此第一導電型第三摻雜次區514C較靠近汲極區128，且此第一導電型第三摻雜次區514C之摻質濃度為第一導電型第二摻雜次區514B之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第一導電型摻雜次區514C及514D之摻質濃度亦具有相同或相似之比值關係，在此不多加贅述。
在本發明之一些實施例中，對於第一超接面摻雜結構列512A中的兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區516A及516B(或稱第二導電型第一摻雜次區516A以及第二導電型第二摻雜次區516B)，此第二導電型第一摻雜次區516A較靠近閘極結構118，此第二導電型第二摻雜次區516B較靠近汲極區128，且此第二導電型第二摻雜次區516B之摻質濃度為第二導電型第一摻雜次區516A之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
此外，在本發明之一些實施例中，對於另外兩個相近之第二導電型摻雜次區，例如為第二導電型摻雜次區516B及516C(或稱第二導電型第二摻雜次區516B以及第二導電型第三摻雜次區516C)，此第二導電型第二摻雜次區516B較靠近閘極結構118，而此第二導電型第三摻雜次區516C較靠近汲極區128，且此第二導電型第三摻雜次區516C之摻質濃度為第二導電型第二摻雜次區516B之摻質濃度之約0.9倍至約0.7倍，例如為約0.8倍至約0.75倍。
再者，在本發明之一些實施例中，第二導電型摻 雜次區516C及516D之摻質濃度亦具有相同或相似之比值關係，在此不多加贅述。
再者，如第5A-5B圖所示，根據本發明一些實施例，第一導電型摻雜次區514A之摻質濃度與第二導電型摻雜次區516A之摻質濃度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514B之摻質濃度與第二導電型摻雜次區516B之摻質濃度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514C之摻質濃度與第二導電型摻雜次區516C之摻質濃度大抵相同。再者，根據本發明一些實施例，第一導電型摻雜次區514D之摻質濃度與第二導電型摻雜次區516D之摻質濃度大抵相同。
在本發明之一些實施例中，第二超接面摻雜結構列512B之多個第一導電型摻雜次區514A、514B、514C及514D與多個第二導電型摻雜次區516A、516B、516C及516D之寬度、深度及/或摻質濃度亦具有與第一超接面摻雜結構列512A之多個第一導電型摻雜次區514A、514B、514C及514D與多個第二導電型摻雜次區516A、516B、516C及516D之寬度、深度及/或摻質濃度相同或相似之關係，故在此不加贅述。
此外，在本發明之一些實施例中，此超接面摻雜結構陣列512之形成方法類似前述之超接面摻雜結構112之形成方法，故在此不加贅述。
在本發明之一些實施例中，利用此具有特定配置方式之超接面摻雜結構陣列512，可更進一步降低半導體裝置500之導通電阻。
綜上所述，本發明之一些實施例係利用具有特定寬度比例之隔離結構與漂移區，以降低半導體裝置之導通電阻。另外，在本發明之一些實施例中，利用具有特定配置方式以及特定寬度、深度及/或摻質濃度變化之超接面摻雜結構，可更進一步降低半導體裝置之導通電阻。或者，在本發明之一些實施例中，利用具有特定配置方式之超接面摻雜結構陣列，可更進一步降低半導體裝置之導通電阻。在本發明之一些實施例中，本發明之一些實施例可將導通電阻降低約20%至約60%。
此外，值得注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。
此外，值得注意的是，熟習本技術領域之人士均深知，本發明之實施例所述之汲極與源極可互換，因其定義係與本身所連接的電壓位準有關。
值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本發明之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本發明之實施例之半導體裝置並不僅限於第1A-5B圖所圖示之狀態。本發明一些實施例可以僅包括第1A-5B圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本發明一些實施例之半導體裝置中。
此外，雖然前文舉出各個摻雜區於一些實施例之摻質濃度。然而，本領域具有通常知識者可瞭解的是，各個摻 雜區之摻質濃度可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，各個摻雜區之摻質濃度可依照技術內容重新評估，而不受限於在此所舉之實施例。
本發明之一些實施例可以應用於具有平面場效電晶體及/或鰭式場效電晶體的半導體裝置結構。再者，本發明之一些實施例並不受限且可以應用於任何適合的科技世代，例如7奈米、5奈米或或其它適合的節點。
雖然本發明的一些實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離上述本發明的一些實施例之精神和範圍內，當可作更動、替代與潤飾。此外，上述本發明的一些實施例之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明的一些實施例揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明的一些實施例使用。因此，本發明的一些實施例之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明的一些實施例之保護範圍也包括各個申請專利範圍及實施例的組合。

Claims (9)

  1. 一種半導體裝置，包括：一基板結構；一主體區，位於該基板結構中，且具有一第一導電型；一閘極結構，位於該基板結構上，且具有互為相反側之一第一側與一第二側；一漂移區，位於該第一側之該基板結構中，且具有互為相反側之一第三側與一第四側；一源極區，位於該第二側之該主體區中；一汲極區，位於該第一側之該基板結構中，且具有一第二導電型，其中該第一導電型與該第二導電型不同，其中該閘極結構與該汲極區之連線方向為第一方向，該漂移區之該第三側與該第四側之連線方向為第二方向，其中該第一方向垂直於該第二方向；兩隔離結構，分別位於該漂移區之該第三側與該第四側，其中該漂移區於該第二方向具有一第一寬度，其中一個該隔離結構於該第二方向具有一第二寬度，其中該第一寬度對該第二寬度的比值為1至4；以及一超接面摻雜結構，位於漂移區內，且位於該閘極結構與該汲極區之間，且包括：複數個第一導電型摻雜次區，沿一第三方向延伸，且沿該第一方向設置，且具有該第一導電型；及複數個第二導電型摻雜次區，沿該第三方向延伸，且沿該第一方向設置，且具有該第二導電型，其中該些第一導電型摻雜次區與該些第二導電型摻雜次區彼此交錯設置；其中該些第一導電型摻雜次區沿該第一方向的寬度自該閘極結構至該汲極區遞減，其中該些第二導電型摻雜次區沿該第一方向的寬度自該閘極結構至該汲極區遞減。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第三方向平行於該基板結構的一頂面的一法線方向。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該基板結構包括：一半導體基板，具有該第一導電型；及一磊晶層，設於該半導體基板上，且具有該第二導電型。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該些第一導電型摻雜次區至少包括彼此相近之一第一導電型第一摻雜次區以及一第一導電型第二摻雜次區；其中該第一導電型第一摻雜次區較靠近該閘極結構，且於該第一方向上具有一第三寬度；其中該第一導電型第二摻雜次區較靠近該汲極區，且於該第一方向上具有一第四寬度；其中該第四寬度為該第三寬度之0.9倍至0.7倍。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該些第二導電型摻雜次區至少包括彼此相近之一第二導電型第一摻雜次區以及一第二導電型第二摻雜次區；其中該第二導電型第一摻雜次區較靠近該閘極結構，且於該第一方向上具有一第五寬度；其中該第二導電型第二摻雜次區較靠近該汲極區，且於該第一方向上具有一第六寬度；其中該第六寬度為該第五寬度之0.9倍至0.7倍。
  6. 一種半導體裝置，包括：一基板結構；一主體區，位於該基板結構中，且具有一第一導電型；一閘極結構，位於該基板結構上，且具有互為相反側之一第一側與一第二側；一漂移區，位於該第一側之該基板結構中，且具有互為相反側之一第三側與一第四側；一源極區，位於該第二側之該主體區中；一汲極區，位於該第一側之該基板結構中，且具有一第二導電型，其中該第一導電型與該第二導電型不同，其中該閘極結構與該汲極區之連線方向為第一方向，該漂移區之該第三側與該第四側之連線方向為第二方向，其中該第一方向垂直於該第二方向；兩隔離結構，分別位於該漂移區之該第三側與該第四側，其中該漂移區於該第二方向具有一第一寬度，其中一個該隔離結構於該第二方向具有一第二寬度，其中該第一寬度對該第二寬度的比值為1至4；以及一超接面摻雜結構陣列，位於漂移區內，且位於該閘極結構與該汲極區之間，且包括：相鄰之一第一超接面摻雜結構列及一第二超接面摻雜結構列，其中該第一超接面摻雜結構列及該第二超接面摻雜結構列各自獨立地包括：複數個第一導電型摻雜次區，沿一第三方向延伸，且沿該第一方向設置，且具有該第一導電型；及複數個第二導電型摻雜次區，沿該第三方向延伸，且沿該第一方向設置，且具有該第二導電型，其中該些第一導電型摻雜次區與該些第二導電型摻雜次區彼此交錯設置；其中該第一超接面摻雜結構列之該第一導電型摻雜次區接觸該第二超接面摻雜結構列之該第二導電型摻雜次區；其中該第一超接面摻雜結構列之該第二導電型摻雜次區接觸該第二超接面摻雜結構列之該第一導電型摻雜次區。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該些第一導電型摻雜次區沿該第一方向的寬度自該閘極結構至該汲極區遞減，其中該些第二導電型摻雜次區沿該第一方向的寬度自該閘極結構至該汲極區遞減。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該第一超接面摻雜結構列及/或該第二超接面摻雜結構列之該些第一導電型摻雜次區至少包括彼此相近之一第一導電型第一摻雜次區以及一第一導電型第二摻雜次區；其中該第一導電型第一摻雜次區較靠近該閘極結構，且於該第一方向上具有一第三寬度；其中該第一導電型第二摻雜次區較靠近該汲極區，且於該第一方向上具有一第四寬度；其中該第四寬度為該第三寬度之0.9倍至0.7倍。
  9. 如申請專利範圍第6項所述之半導體裝置，其中該閘極結構包括：一閘極介電層，位於該基板結構上；以及一閘極電極，位於該閘極介電層上。
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