JP4792689B2

JP4792689B2 - 半導体素子

Info

Publication number: JP4792689B2
Application number: JP2003146521A
Authority: JP
Inventors: 正行花岡
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2003-05-23
Filing date: 2003-05-23
Publication date: 2011-10-12
Anticipated expiration: 2023-05-23
Also published as: JP2004349556A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子及び半導体素子の製造方法に関する。
【０００２】
【従来の技術】
パワー絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体素子では、素子の高耐圧を実現するために、リサーフ領域が設けられる場合がある。
【０００３】
リサーフ領域は、例えば、半導体基板が有するｎ型半導体領域の表面領域に形成されたｐ型半導体領域を包囲し、ｐ型半導体領域よりも低い不純物濃度を有する１つのｐ型半導体領域から構成される。
【０００４】
上記リサーフ領域を有する半導体素子の耐圧は、リサーフ領域の表面不純物濃度に大きく依存する。即ち、リサーフ領域の表面不純物濃度が僅かに変化しただけでも、半導体素子の耐圧が大きく低下する場合がある。このため、所望の耐圧を実現するためには、リサーフ領域の表面不純物濃度を高い精度で制御しなければならなかった。
【０００５】
そこで、従来は、製造工程中に半導体素子に混入した電荷等によって変化した上記表面不純物濃度を補正するために、リサーフ領域の表面に補正用電荷を導入している（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平８−２５５９１９号公報（要約）
【０００７】
【発明が解決しようとする課題】
しかし、リサーフ領域の表面に補正用電荷を導入する方法は、極めて煩雑である。
また、上記したように、半導体素子の耐圧は、リサーフ領域の表面不純物濃度に大きく依存するため、補正用電荷の導入量も高い精度で制御しなければならず、実用化するのは困難であるという問題があった。
【０００８】
従って、本発明は、高い耐圧を容易に実現可能な半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体素子は、少なくとも一面に、第１導電型の第１半導体領域を有する半導体基板と、前記第１半導体領域の表面領域の所定部分に形成される第２導電型の第２半導体領域と、前記第１半導体領域の表面領域に形成され、前記第２半導体領域を包囲するリサーフ領域と、を備え、前記リサーフ領域は、前記第２半導体領域よりも低い不純物濃度を有する、第２導電型の複数の第３半導体領域から構成され、前記第２半導体領域を複数重に包囲し、前記複数の第２導電型の第３の半導体領域は、前記第１導電型の第１半導体領域を介してそれぞれ分離して配置されている、ことを特徴とする。
【００１０】
前記複数の第３半導体領域のうち、最も内側に形成される第３半導体領域は、前記第２半導体領域の少なくとも一部に隣接していてもよい。
【００１１】
前記第２半導体領域は、所定の形成領域内に複数形成されており、複数の前記第２半導体領域のうち、前記形成領域の外側に面して形成される第２半導体領域は、該形成領域の境界に隣接しており、前記複数の第３半導体領域のうち、最も内側に形成される第３半導体領域は、前記形成領域の境界に隣接して形成され、複数の前記第２半導体領域を包囲してもよい。
【００１２】
前記第３半導体領域が有する不純物濃度は、前記第１半導体領域と前記第２半導体領域との界面に所定の大きさの逆方向電圧を印加した場合に、該第３半導体領域が空乏層によって埋め尽くされる濃度に設定されてもよい。
【００１３】
前記第１半導体領域の表面領域に形成され、前記リサーフ領域を包囲する、少なくとも１つの第２導電型の第４半導体領域から構成されるフローティングリミッティングリングをさらに備えてもよい。
【００１４】
前記第４半導体領域が有する不純物濃度は、前記第１半導体領域と前記第２半導体領域との界面に所定の大きさの逆方向電圧を印加した場合に、該第４半導体領域が空乏層によって埋め尽くされない濃度に設定されてもよい。
【００１５】
前記半導体素子は、絶縁ゲート型電界効果トランジスタであってもよい。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態にかかる半導体素子について図面を参照して説明する。なお、以下では、本発明を電力用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に適用した場合を例に取って説明する。
【００１７】
図１（ａ）及び１（ｂ）は、本発明の実施の形態にかかる電力用のＭＯＳＦＥＴ１の構成を示す図である。なお、図１（ｂ）は、図１（ａ）のＡ−Ａ’線における断面の構成を示している。
【００１８】
ＭＯＳＦＥＴ１は、図１（ａ）に示すように、ＭＯＳＦＥＴ１を構成する複数のＭＯＳＦＥＴセルが形成されるセル領域１ａと、セル領域１ａを包囲する周辺領域１ｂと、を有する。ＭＯＳＦＥＴ１の高耐圧化を実現するための高耐圧化構造は、周辺領域１ｂ内に形成される、
【００１９】
図１（ｂ）に示すように、上記ＭＯＳＦＥＴ１は、半導体基板１１と、半導体基板１１の一面上に形成されたセル電極１２、ストッパ電極１３、及び、絶縁膜１４と、半導体基板１１の他面上に形成された、アルミニウム等から形成されるドレイン電極１５と、から構成される。
【００２０】
半導体基板１１は、例えば、略方形のシリコン単結晶基板から構成される。半導体基板１１は、半導体基板１１の一面を構成するｎ型の半導体領域から構成されるドリフト領域１１ａと、半導体基板１１の他面を構成し、ドリフト領域１１ａよりも高い不純物濃度を有するｎ型の半導体領域から構成されるドレイン領域１１ｂと、を有する。
【００２１】
ドリフト領域１１ａの表面領域のうち、上記セル領域１ａには、複数のＭＯＳＦＥＴセルを構成する複数の半導体領域が形成されている。具体的には、ｐ型の半導体領域から構成されるベース領域、及び、ベース領域内に形成されたｎ型の半導体領域から構成されるソース領域などが形成されている。
【００２２】
なお、図１（ｂ）中では、セル領域１ａ内に形成される複数のＭＯＳＦＥＴセルのうち、セル領域１ａの外側に面しているＭＯＳＦＥＴセル（言い換えると、セル領域１ａの境界に隣接して形成されているＭＯＳＦＥＴセル）を構成するベース領域の一部がセル半導体領域２１として示されている。
【００２３】
また、半導体基板１１の一面上のうち、上記セル領域１ａには、複数のＭＯＳＦＥＴセルを構成する、アルミニウム等から形成される複数の電極が形成されている。具体的には、ゲート電極やソース電極などの複数の電極が形成され、セル領域１ａ内に形成された所定の半導体領域に電気的に接続されている。
【００２４】
なお、図１（ｂ）中では、セル領域１ａ内に形成される複数の電極のうち、セル領域１ａの境界に隣接するＭＯＳＦＥＴセルを構成するセル半導体領域（ベース領域）２１上に形成された電極の一部がセル電極１２として示されている。
【００２５】
一方、ドリフト領域１１ａの表面領域のうち、上記周辺領域１ｂには、第１リサーフ領域２２、第２リサーフ領域２３、第１ＦＬＲ（フローティングリミッティングリング）２４、第２ＦＬＲ２５、及び、ストッパ層２６が形成されている。
【００２６】
後述するように、複数のリサーフ領域（第１リサーフ領域２２及び第２リサーフ領域２３）を設けることにより、ＭＯＳＦＥＴ１の高い耐圧を容易に実現することができる。
【００２７】
第１リサーフ領域２２及び第２リサーフ領域２３は、セル半導体領域（ベース領域）２１よりも低い不純物濃度を有し、セル半導体領域２１よりも浅いｐ型の半導体領域から構成される。なお、第１リサーフ領域２２及び第２リサーフ領域２３の不純物濃度は、上記したドリフト領域１１ａとセル半導体領域（ベース領域）２１との界面に形成されるＰＮ接合（主接合）に所定の大きさの逆方向電圧を印加した場合に、第１リサーフ領域２２及び第２リサーフ領域２３が空乏層によって埋め尽くされるように設定される。このような不純物濃度は、理論計算や実験等によって予め求められる。また、第１リサーフ領域２２と第２リサーフ領域２３の不純物濃度及び深さは、互いに実質的に等しく設定される。また、第２リサーフ領域２３の幅は、第１リサーフ領域２２の幅よりも狭く設定されている。
【００２８】
上記第１リサーフ領域２２及び第２リサーフ領域２３は、セル領域１ａを２重に包囲するように環状に形成されている。具体的には、第１リサーフ領域２２は、セル領域１ａに隣接し、セル領域１ａを包囲するように形成されている。より具体的には、第１リサーフ領域２２は、セル領域１ａ内に形成された複数のＭＯＳＦＥＴセルのうち、セル領域１ａの境界に隣接して形成された複数のＭＯＳＦＥＴセルを構成する複数のセル半導体領域（ベース領域）２１に隣接し、セル領域１ａを包囲するように形成されている。また、第２リサーフ領域２３は、第１リサーフ領域２２と所定間隔を隔てて、第１リサーフ領域２２を包囲するように形成されている。
【００２９】
第１ＦＬＲ２４及び第２ＦＬＲ２５は、空乏層の形状を滑らかにし、電界集中を緩和するために設けられている。第１ＦＬＲ２４及び第２ＦＬＲ２５は、第１リサーフ領域２２及び第２リサーフ領域２３よりも深いｐ型の半導体領域から構成されている。また、第１ＦＬＲ２４及び第２ＦＬＲ２５の不純物濃度は、第１リサーフ領域２２及び第２リサーフ領域２３の不純物濃度よりも高く設定されている。
【００３０】
具体的には、上記したドリフト領域１１ａとセル半導体領域（ベース領域）２１との界面に形成されるＰＮ接合（主接合）に所定の大きさの逆方向電圧を印加した場合に、第１ＦＬＲ２４及び第２ＦＬＲ２５が空乏層によって埋め尽くされないように設定される。このような不純物濃度は、理論計算や実験等によって予め求められる。
【００３１】
上記第１ＦＬＲ２４及び第２ＦＬＲ２５は、第２リサーフ領域２３を２重に包囲するように環状に形成されている。具体的には、第１ＦＬＲ２４は、第２リサーフ領域２３と所定間隔を隔てて、第２リサーフ領域２３を包囲するように形成され、第２ＦＬＲ２５は、第１ＦＬＲ２４と所定間隔を隔てて、第１ＦＬＲ２４を包囲するように形成されている。
【００３２】
ストッパ層２６は、ドリフト領域１１ａよりも高い不純物濃度を有し、第１リサーフ領域２２及び第２リサーフ領域２３よりも浅いｎ型の半導体領域から構成されている。ストッパ層２６は、半導体基板１１の一面の表面電位を固定するために、第２ＦＬＲ２５と所定間隔を隔てて、第２ＦＬＲ２５を包囲するように、半導体基板１１の縁に沿って形成されている。
【００３３】
また、ストッパ層２６上には、上記ストッパ電極１３が形成されている。ストッパ電極１３は、アルミニウム等から形成され、ストッパ層２６に電気的に接続されている。
【００３４】
絶縁膜１４は、例えばシリコン酸化膜から構成され、半導体基板１１の一面上に形成され、セル電極１２及びストッパ電極１３を含む、半導体基板１１の一面上に形成される複数の電極間を電気的に絶縁する。
【００３５】
以上の構成において、ドリフト領域１１ａとセル半導体領域２１との界面に形成されるＰＮ接合（主接合）に所定の大きさの逆方向電圧を印加すると、第１リサーフ領域２２に形成される空乏層と第２リサーフ領域２３に形成される空乏層は、それぞれ第１リサーフ領域２２及び第２リサーフ領域２３を埋め尽くし、その周囲にも広がる。これにより、主接合から広がる空乏層と、第１リサーフ領域２２から広がる空乏層と、第２リサーフ領域２３から広がる空乏層とが、互いに一体的に連続し、電界集中を良好に緩和する空乏層が形成される。その結果、素子周辺における降伏電圧が向上し、素子の高耐圧化が実現される。
【００３６】
また、以上の構成では、複数のリサーフ領域（第１リサーフ領域２２及び第２リサーフ領域２３）が設けられている。これにより、リサーフ領域の表面不純物濃度を従来ほど高い精度で制御しなくても、ＭＯＳＦＥＴ１の高い耐圧を実現することが可能になる。言い換えると、高い耐圧を有するＭＯＳＦＥＴ１を容易に製造することができる。
【００３７】
次に、上記した構成を有するＭＯＳＦＥＴ１の製造方法について説明する。
初めに、相対的に低い不純物濃度を有するｎ型の半導体領域（ドリフト領域１１ａ）を一面に備え、相対的に高い不純物濃度を有するｎ型の半導体領域（ドレイン領域１１ｂ）を他面に備えた半導体基板１１を用意する。
【００３８】
まず、図２（ａ）に示すように、半導体基板１１の一面上に、例えばＣＶＤ（Chemical Vapor Deposition）法などによって、シリコン酸化膜から構成される絶縁膜３１が形成される。
【００３９】
続いて、図２（ａ）に示すように、フォトリソグラフィ及びエッチングなどによって、絶縁膜３１の所定部分（具体的には、セル半導体領域２１の形成領域に対応する部分）に、開口３１ａが形成される。
【００４０】
そして、イオン注入などにより、開口３１ａが形成された絶縁膜３１をマスクとして、ｐ型不純物（例えばホウ素）を所定のドーズ量で、半導体基板１１（ドリフト領域１１ａ）の表面領域に注入し、アニール処理を施す。これにより、図２（ｂ）に示すように、セル半導体領域２１が形成される。なお、セル領域１ａ内に形成される他の半導体領域も、上記と同様に形成される。
【００４１】
その後、半導体基板１１上の絶縁膜３１が除去され、図２（ｃ）に示すように、半導体基板１１の一面上に、例えばＣＶＤ法などによって、シリコン酸化膜から構成される新たな絶縁膜３２が形成される。
【００４２】
続いて、図２（ｃ）に示すように、フォトリソグラフィ及びエッチングなどによって、絶縁膜３２の所定部分（具体的には、第１リサーフ領域２２及び第２リサーフ領域２３の形成領域に対応する部分）に、開口３２ａが形成される。
【００４３】
そして、上記と同様に、開口３２ａが形成された絶縁膜３２をマスクとして、ｐ型不純物（例えばホウ素）を所定のドーズ量で注入し、アニール処理を施す。これにより、図３（ａ）に示すように、第１リサーフ領域２２及び第２リサーフ領域２３が形成される。
【００４４】
その後、図３（ｂ）に示すように、上記と同様の方法により、ドリフト領域１１ａの表面領域に、第１ＦＬＲ２４、第２ＦＬＲ２５、及び、ストッパ層２６が形成される。なお、ｎ型の半導体領域から構成されるストッパ層２６を形成する際には、ｎ型不純物（例えばリン）が、ドリフト領域１１ａの表面領域に拡散される。
【００４５】
なお、同一導電型のセル半導体領域２１、第１リサーフ領域２２、第２リサーフ領域２３、第１ＦＬＲ２４、及び、第２ＦＬＲ２５は、同一工程で形成されてもよく、それぞれ異なる工程で個別に形成されてもよい。
【００４６】
以上のようにしてドリフト領域１１ａの表面領域に所定の半導体領域が形成された後、図３（ｃ）に示すように、半導体基板１１の一面上の全面に、ＣＶＤ法などによって、シリコン酸化膜から構成される絶縁膜１４が形成される。
【００４７】
そして、図３（ｃ）に示すように、フォトリソグラフィ及びエッチング等によって、絶縁膜１４の所定部分（セル電極１２及びストッパ電極１３を含む複数の電極の形成領域に対応する部分）に開口１４ａが形成される。
【００４８】
その後、図４（ａ）に示すように、開口１４ａが形成された絶縁膜１４上の全面に、ＣＶＤ法などによって、アルミニウム等から形成される金属膜３３が形成される。
【００４９】
そして、図４（ｂ）に示すように、フォトリソグラフィ及びエッチング等によって、金属膜３３をパターニングすることにより、上記したセル電極１２及びストッパ電極１３が形成される。
【００５０】
また、図４（ｃ）に示すように、ＣＶＤ法などによって、半導体基板１１の他面上に、アルミニウム等から形成されるドレイン電極１５が形成され、上記した構成のＭＯＳＦＥＴ１が完成する。
【００５１】
図５（ａ）は、所望の耐圧を実現可能な、リサーフ領域の表面不純物濃度を、本発明を適用したＭＯＳＦＥＴと本発明を適用していないＭＯＳＦＥＴのそれぞれについて示したものである。
【００５２】
なお、図５（ｂ）は、図５（ａ）の測定で用いた、本発明を適用したＭＯＳＦＥＴ、即ち、複数のリサーフ領域を有するＭＯＳＦＥＴの構成を概略的に示している。また、図５（ｃ）は、図５（ａ）の測定で用いた、本発明を適用していないＭＯＳＦＥＴ、具体的には、幅の狭いリサーフ領域を１つだけ備えるＭＯＳＦＥＴ（第１例）の構成を概略的に示している。また、図５（ｄ）は、図５（ａ）の測定に用いた、本発明を適用していないＭＯＳＦＥＴ、具体的には、幅の広いリサーフ領域を１つだけ備えるＭＯＳＦＥＴ（第２例）の構成を概略的に示している。
【００５３】
図５（ａ）の測定結果から明らかなように、本発明を適用した場合には、他の２つの例に比べて、所望の耐圧を実現可能な、リサーフ領域の表面不純物濃度の範囲が広い。言い換えると、リサーフ領域における表面不純物濃度のばらつきによる耐圧変動（耐圧低下）が小さい。このため、本発明を適用した場合には、従来ほど、リサーフ領域の不純物濃度を厳格に制御しなくても、所望の耐圧を有するＭＯＳＦＥＴを実現することができる。その結果、製造されるＭＯＳＦＥＴの高い歩留まりを実現することができる。
【００５４】
なお、上記実施の形態では、２つのリサーフ領域を示したが、リサーフ領域は３つ以上形成されて、３重以上でセル領域１ａを包囲するようにしてもよい。
【００５５】
また、上記実施の形態では、セル領域１ａ内に複数のＭＯＳＦＥＴセルが形成される場合を例として示した。しかし、セル領域１ａ内に形成されるセルの数は、半導体素子の構成に応じて決定される。言い換えると、セル領域１ａ内に形成されるセルの数は、１つであってもよく、複数であってもよい。
【００５６】
また、上記実施の形態では、第１ＦＬＲ２４と第２ＦＬＲ２５とが、第２リサーフ領域２３を２重に包囲するように環状に形成されているが、このようなＦＬＲを形成しなくてもよい。上記実施の形態で示した構成によれば、ドリフト領域１１ａとセル半導体領域２１との界面に形成されるＰＮ接合（主接合）に所定の大きさの逆方向電圧を印加した場合に、リサーフ領域（第１リサーフ領域２２及び第２リサーフ領域２３）は空乏層によって埋め尽くされるが、第１ＦＬＲ２４及び第２ＦＬＲ２５は空乏層によって埋め尽くされない。このため、このようなＦＬＲを設けない方が、耐圧設計が容易になる。また、ＦＬＲを形成しないことにより、小さいチップサイズを実現することができる。
【００５７】
また、上記実施の形態で示したＭＯＳＦＥＴ１を構成する半導体領域の導電型（ｐ型、ｎ型）は、上記と逆であってもよい。
【００５８】
また、上記実施の形態では、本発明を電力用のＭＯＳＦＥＴに適用した場合を例に取って説明した。しかし、本発明は、ダイオード、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、サイリスタ、高耐圧ＩＣ（Integrated Circuit）等の他の半導体素子にも適用可能である。
【００５９】
【発明の効果】
以上の説明から明らかなように、本発明によって、高い耐圧を容易に実現可能な半導体素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの構成図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】本発明を適用したＭＯＳＦＥＴと本発明を適用していないＭＯＳＦＥＴとの比較結果を示す図である。
【符号の説明】
１ＭＯＳＦＥＴ
１ａセル領域
１ｂ周辺領域
１１半導体基板
１１ａドリフト領域
１１ｂドレイン領域
１２セル電極
１３ストッパ電極
１４絶縁膜
２１セル半導体領域
２２第１リサーフ領域
２３第２リサーフ領域
２４第１ＦＬＲ
２５第２ＦＬＲ
２６ストッパ層

Claims

少なくとも一面に、第１導電型の第１半導体領域を有する半導体基板と、
前記第１半導体領域の表面領域の所定部分に形成される第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に形成され、前記第２半導体領域を包囲するリサーフ領域と、
を備え、
前記リサーフ領域は、前記第２半導体領域よりも低い不純物濃度を有する、第２導電型の複数の第３半導体領域から構成され、前記第２半導体領域を複数重に包囲し、
前記複数の第２導電型の第３の半導体領域は、前記第１導電型の第１半導体領域を介してそれぞれ分離して配置されている、
ことを特徴とする半導体素子。
前記複数の第３半導体領域のうち、最も内側に形成される第３半導体領域は、前記第２半導体領域の少なくとも一部に隣接している、ことを特徴とする請求項１に記載の半導体素子。
前記第２半導体領域は、所定の形成領域内に複数形成されており、
複数の前記第２半導体領域のうち、前記形成領域の外側に面して形成される第２半導体領域は、該形成領域の境界に隣接しており、
前記複数の第３半導体領域のうち、最も内側に形成される第３半導体領域は、前記形成領域の境界に隣接して形成され、複数の前記第２半導体領域を包囲する、
ことを特徴とする請求項１又は２に記載の半導体素子。
前記第３半導体領域が有する不純物濃度は、前記第１半導体領域と前記第２半導体領域との界面に所定の大きさの逆方向電圧を印加した場合に、該第３半導体領域が空乏層によって埋め尽くされる濃度に設定される、ことを特徴とする請求項１乃至３の何れか１項に記載の半導体素子。
前記第１半導体領域の表面領域に形成され、前記リサーフ領域を包囲する、少なくとも１つの第２導電型の第４半導体領域から構成されるフローティングリミッティングリングをさらに備える、ことを特徴とする請求項１乃至４の何れか１項に記載の半導体素子。
前記第４半導体領域が有する不純物濃度は、前記第１半導体領域と前記第２半導体領域との界面に所定の大きさの逆方向電圧を印加した場合に、該第４半導体領域が空乏層によって埋め尽くされない濃度に設定される、ことを特徴とする請求項５に記載の半導体素子。
前記半導体素子は、絶縁ゲート型電界効果トランジスタである、ことを特徴とする請求項１乃至６の何れか１項に記載の半導体素子。