JP4231387B2 - 半導体装置とその製造方法 - Google Patents

Description

本発明は、半導体装置とその製造方法に関し、特に、ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）装置等の半導体装置とその製造方法に関するものである。

比較的大電流を制御するスイッチング半導体素子としてパワーデバイスが知られている。パワーデバイスにはパワートランジスタやパワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等があり、このうちＩＧＢＴは、電圧駆動による駆動の容易性と伝導度変調効果による低損失性の長所を持つデバイスとして電動車両のインバータ等に用いられている。

図１７は、従来のＩＧＢＴの製造工程を示すフローチャートである。また、図１８と図１９は従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（Ｓ１０１）とデバイス形成工程（Ｓ１０２）から成っている。

ＩＧＢＴ基板形成工程（Ｓ１０１）では、まず、比較的低抵抗のＰ^＋型シリコン基板１００を準備する（図１８（ａ））。このＰ^＋型シリコン基板１００上に比較的低抵抗のＮ^＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１８（ｂ））。このＮ^＋型半導体バッファ層１０１上に比較的高抵抗のＮ⁻型半導体層１０２をエピタキシャル成長させる（図１８（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。

デバイス形成工程（Ｓ１０２）では、まず、エピタキシャル成長させたＮ⁻型半導体層１０２の表面にＰ型の不純物を選択的に添加してＰ型ベース領域１０３とガードリング部１０４を形成する（図１９（ａ））。Ｐ型ベース領域１０３の表面にＮ型の不純物を選択的に添加してＮ^＋型エミッタ領域１０５を形成する（図１９（ｂ））。Ｎ^＋型エミッタ領域１０５とＮ⁻型半導体層１０２とによって挟まれるＰ型ベース領域１０３の表面部分がチャネル領域１０６となる。

次に、各チャネル領域１０６上にゲート酸化膜１０７を介してゲート電極１０８を形成し、また、各Ｎ^＋型エミッタ領域１０５とＰ型ベース領域１０３との一部にかけてエミッタ電極１０９を形成し（図１９（ｃ））、さらに、Ｐ^＋型シリコン基板１００の裏面にコレクタ電極１１０を形成する（図１９（ｄ）。

図２０は、特許文献１に記載される従来のＩＧＢＴのセル領域およびその外側に配置される高耐圧化手段としてのガードリング部の断面積である。従来のＩＧＢＴ２００は、Ｐ^＋型半導体層２０１（コレクタ層）上に高抵抗のｎ⁻型半導体層２０２が形成されており、１〜６ミクロンの深さにＰ型半導体層２０３（ベース層）、Ｐ型半導体層２０４およびＰ型半導体層２０５（ガードリング部）が形成されている。そして、また、Ｎ^＋型半導体層２０６（エミッタ層）が形成されている。Ｎ⁻型半導体層２０２の表面を酸化して形成されたゲート絶縁膜としてのゲート酸化膜２０７の上に形成されたゲート電極２０８が形成されている。また、層間絶縁膜２０９を形成して、Ｐ型半導体層２０３およびＮ^＋型半導体層２０６およびＰ型半導体層２０４にオーミック接触が形成されたエミッタ電極２１０、ゲート電極引き回し線２１１、エミッタ電極引き回し線２１０ａが形成されている。また、Ｐ^＋型半導体層２０１の裏面に金属膜が蒸着されたコレクタ電極２１２が形成されている。

従来のＩＧＢＴは、その特性上、ラッチアップによる破壊が問題となっている。上記のように素子の耐圧向上のためにガードリング部を備えたＩＧＢＴにおいては、ガードリング部直下のコレクタ層より、大量の正孔が注入され、それに伴う大量の電流が最外周のセルに集中し、ラッチアップによる破壊を起こす。

このラッチアップのメカニズムは、特許文献１によると次のようなものである。すなわち、上記構成において、ゲート電極２０８への電圧印加によるチャネルの形成にてコレクタ電極２１２とエミッタ電極２１０の間に電流路が形成される。このような通常の動作に対し、コレクタ電極２１２とエミッタ電極２１０の間に通常使用電圧以上のサージ電圧が印加されることがある。このような場合、高抵抗のｎ⁻型半導体層２０２に空乏層が広がる。ここでＡ領域においては隣り合うベース領域２０３およびその間に位置するＮ⁻型半導体層２０２に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域２０３の底部のｐｎ接合部で最大の電界値ＥＡをとる。

一方、ベース領域２０３の終端部より外側には、Ｐ型半導体２０４が形成され、このＰ型半導体層２０４の終端部よりＮ⁻型半導体層２０２の終端部に至る領域（Ｂ領域）では上記電界緩和効果がなくなり、Ｐ型半導体層２０４の外周部ないしその近傍のＮ⁻半導体層２０２表面で最大電界値ＥＢをとる。ＥＢ値を減少させ、ＥＡ値に近づけＢ領域の耐圧を向上するために、繰り返し配置されたガードリング部２０５を設け、Ｂ領域の最大電界ＥＢを小さくし、素子の耐圧を向上させるようにしている。

このガードリング領域での電界値ＥＣは、コレクタ電極２１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部２０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極２１０あるいはエミッタ電極引き回し線２１０ａに流れ出し、電子はＰ^＋型半導体層基板２０１に流れ、新たな正孔が注入される。この時電流は図２０中の矢印で示される流れを発生する。このうち正孔電流ａは、Ｐ型半導体層２０４に沿って引き回される細いエミッタ電極引き回し線２１０ａを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極２１０に直接流れる電流ｂに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。

この結果、ガードリング曲線パターン部近傍のセル領域のＰ型半導体層２０３を大電流ａが流れ、電圧降下の発生によりＮ^＋半導体層２０６−ｐ型半導体層２０３間のｐｎ接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。

そのため、このラッチアップによる破壊を回避するために、セル領域とガードリング部との間のＮ⁻半導体層表面にｐ型半導体層を形成し、セル領域におけるエミッタ電極を外周に延在させてＰ型半導体層２０３に接触させるようにし、サージ電圧が印加されたときにガードリング部近傍に発生する電流集中をＰ型半導体層２０３に接触したエミッタ電極２１０にバイパスする技術が開発されている（例えば、特許文献１参照）。

しかしながら、ＩＧＢＴにおいてラッチアップ耐性を持たせるため、特許文献１記載の技術を用いた場合、ガードリング部とセル領域との間に幅の広いＰ型半導体層を設けるため、全体のセル面積が大きくなる問題があった。

また、ラッチアップ耐性についても、まだ十分ではなく、より効果的なラッチアップ対策が求められていた。
特開平７−２４９７６５号公報

本発明の課題は、ＩＧＢＴにおいて、ラッチアップ耐性を持たせるために問題となる全体のセル面積が大きくなるということを解消させた効果的なラッチアップ対策を行うことにある。

本発明の目的は、上記の課題を鑑み、全体セル面積が大きくならずにラッチアップ対策を設けた半導体装置とその製造方法を提供することにある。

本発明に係る半導体装置とその製造方法は、上記の目的を達成するために、次のように構成される。

第１の半導体装置（請求項１に対応）は、第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、ガードリング部の直下以外の第１導電型のバッファ層の下面に形成される第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極と、ガードリング部の直下に形成された絶縁層または第１導電型のバッファ層の下面に形成される絶縁層とを備えたことで特徴づけられる。

第１の半導体装置の製造方法（請求項２に対応）は、第１半導体基板に高濃度の不純物を含む第１導電型層を形成する工程と、第１半導体基板に形成された第１導電型層の上に、
第２導電型の半導体領域と絶縁体領域を含む層を形成する工程と、第２半導体基板の表面に酸化膜を形成し、第１半導体基板の第２導電型の半導体領域と絶縁体領域が形成された層と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を所定の厚さに研磨する工程と、第１半導体基板に第２導電型のベース領域と、ガードリング部と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極をガードリング部が絶縁体領域の直上に位置するように形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、マスクを用いるとともに、酸化膜をストップ層として、第２半導体基板を除去する工程と、マスクおよび露出している酸化膜を除去する工程と、封止を取り除く工程と、第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程と、を具備することで特徴づけられる。

第２の半導体装置の製造方法（請求項３に対応）は、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程と、第１半導体基板に形成した第１導電型の層と、第２半導体基板の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を所定の厚さに研磨する工程と、第１半導体基板に第２導電型のベース領域とガードリング部と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、マスクを用いるとともに、酸化膜をストップ層として、第２半導体基板を除去する工程と、マスクおよび露出している酸化膜を除去する工程と、封止を取り除く工程と、マスクおよび露出している酸化膜を除去する工程により露出した第１半導体基板の不純物濃度よりも高抵抗の不純物を含む第１導電型の層に、第２導電型の半導体領域と絶縁体領域を、絶縁体領域がガードリング部の直下に位置するように形成する工程と、第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程と、を具備することで特徴づけられる。

本発明によれば、第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、ガードリング部の直下以外の第１導電型のバッファ層の下面に形成される第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極と、ガードリング部の直下に形成された絶縁層または第１導電型のバッファ層の下面に形成される絶縁層とを備えたため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。

また、本発明によれば、第１半導体基板に高濃度の不純物を含む第１導電型層を形成し、第１半導体基板に形成された第１導電型層の上に、第２導電型の半導体領域と絶縁体領域を含む層を形成する工程と、第２半導体基板の表面に酸化膜を形成し、第１半導体基板の第２導電型の半導体領域と絶縁体領域が形成された層と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を所定の厚さに研磨する工程と、第１半導体基板に第２導電型のベース領域と、ガードリング部と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極をガードリング部が絶縁体領域の直上に位置するように形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、マスクを用いるとともに、酸化膜をストップ層として、第２半導体基板を除去する工程と、マスクおよび露出している酸化膜を除去する工程と、封止を取り除く工程と、第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程と、を具備するため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させた半導体装置を製造することができる。

さらに、本発明によれば、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程と、第１半導体基板に形成した第１導電型の層と、第２半導体基板の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を所定の厚さに研磨する工程と、第１半導体基板に第２導電型のベース領域とガードリング部と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、マスクを用いるとともに、酸化膜をストップ層として、第２半導体基板を除去する工程と、マスクおよび露出している酸化膜を除去する工程と、封止を取り除く工程と、マスクおよび露出している酸化膜を除去する工程により露出した第１半導体基板の不純物濃度よりも高抵抗の不純物を含む第１導電型の層に、第２導電型の半導体領域と絶縁体領域を、絶縁体領域がガードリング部の直下に位置するように形成する工程と、第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程と、を具備するため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させた半導体装置を製造することができる。

以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。

図１は、本実施形態に係るＩＧＢＴの一部の断面図である。ＩＧＢＴ１０は第１導電型の高抵抗層（Ｎ⁻型半導体層）１１とその下部に位置する第１導電型のバッファ層（Ｎ^＋型半導体層）１２と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層（Ｐ型半導体層）１３と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域（Ｎ^＋型半導体層）１５と、エミッタ領域１５に接続されるエミッタ電極１６と、第２導電型のベース層１３のチャネル領域１７上に絶縁して形成されたゲート電極１８と、エミッタ領域周囲の拡散を深くしたガードリング部１９と、第１導電型のバッファ層１２の下面に形成される第２導電型のコレクタ層（Ｐ^＋型半導体層）２０と、ガードリング部の直下に形成された酸化膜等の絶縁層２１と、コレクタ層２０に接続されるコレクタ電極２２とを備えた。

上記構成において、ゲート電極１８への電圧印加によるチャネルの形成にてコレクタ電極２２とエミッタ電極１６の間に電流路が形成される。このような通常の動作に対し、コレクタ電極２２とエミッタ電極１６の間に通常使用電圧以上のサージ電圧が印加されると、高抵抗のＮ⁻型半導体層１１に空乏層が広がる。ここでＡ領域においては隣り合うベース領域１３およびその間に位置するＮ⁻型半導体層１１に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域１３の底部のｐｎ接合部で最大の電界値ＥＡをとる。

一方、ベース領域１３の終端部より外側の領域（Ｂ領域）では上記電界緩和効果がなくなり、ベース領域１３の終端部より外側のＮ⁻型半導体層１１表面で最大電界値ＥＢをとる。ここで一般にＥＡ＜ＥＢとなる。ＥＢ値を減少させ、ＥＡ値に近づけＢ領域の耐圧を向上するために、繰り返し配置されたガードリング部１９を設け、Ｂ領域の最大電界ＥＢを小さくし、素子の耐圧を向上させるようにしている。

このガードリング領域での電界値ＥＣは、図２０で示した従来の構造では、コレクタ電極２１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部２０５の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部２０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極２１０あるいはエミッタ電極引き回し線２１０ａに流れ出し、電子はＰ^＋型半導体層基板２０１に流れ、新たな正孔が注入される。しかしながら、このとき、本発明の構造では図１に示すように、ガードリング部直下には酸化膜等の絶縁層２１が設けられているため、正孔の注入がなくなる。その結果、電流集中が緩和され、ラッチアップ破壊を防止する。

なお、本実施形態では、酸化膜等の絶縁層をＮ^＋型半導体層（バッファ層）の下に形成しているが、Ｎ^＋型半導体層を除去して、直接Ｎ⁻型半導体層の下に酸化膜等の絶縁層を形成しても良い。

図２は、ガードリング下の酸化膜（絶縁層）構造の比較を示す図である。図２（ａ）は、従来のガードリング部の構造であり、図２（ｂ）は、本発明のガードリング部の構造であり、図２（ｃ）は、本発明の別のガードリング部の構造である。図２（ａ）の従来のガードリング部の構造では、Ｎ⁻型半導体層２３に形成されたガードリング部２４の直下には、Ｎ^＋型半導体層２５、Ｐ^＋型半導体層２６が形成されており、矢印２７に示すようにＰ^＋型半導体層２６から正孔２８がＮ⁻型半導体層２３に注入され、正孔２８が蓄積されやすく、最外周ＩＧＢＴセルでラッチアップ発生し易い。図２（ｂ）で示す本発明の構造では、Ｎ⁻型半導体層２９に形成されたガードリング部３０の直下にはＮ^＋型半導体層３１とその下に酸化膜等の絶縁層３２が形成されている。この構造では、ガードリング部３０の直下が従来と異なり、Ｐ^＋型半導体層ではなく、酸化膜等の絶縁層３２であるため、ガードリング部３０下より注入される正孔がなくなり、最外周セルのラッチアップを防止することができる。また、図２（ｃ）で示す本発明の別の構造では、Ｎ⁻型半導体層３３に形成されたガードリング部３４の直下には、酸化膜等の絶縁層３５が形成されている。このときにも、やはり、ガードリング部３４下からの正孔の注入がなくなり、最外周セルのラッチアップを防止することができる。

図３は、デバイスシミュレーションドリフト拡散モデルによるラッチアップ特性を示すグラフである。横軸はコレクタ−エミッタ電圧であり、縦軸は、コレクタ電流を示す。曲線Ｃ１４は従来構造を示し、曲線Ｃ１５は図２（ｂ）で示した構造、曲線Ｃ１６は図２（ｃ）で示した構造を示す。ゲート電圧Ｖｇが１５Ｖのときを示し、従来構造では、コレクタ−エミッタ電圧が約２８０Ｖまで増加したとき、コレクタ電流は、４２００Ａとなり、負性抵抗を示し、ラッチアップが生じていることが分かる。一方、本発明の構造では、コレクタ−エミッタ電圧が従来の構造でラッチアップを起こした約２８０Ｖでもラッチアップは生じず、約４５０Ｖまでラッチアップは生じていないことが分かる。このように、本発明の構造ではラッチアップ耐量が約６０％向上していることが分かる。

以上のように、本発明によれば、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。

図４と図５は、本発明の第１実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（Ｓ１０）とエミッタ・ゲート電極面側形成工程（Ｓ２０）とコレクタ電極面側形成工程（Ｓ３０）から成っている。

ＩＧＢＴ基板形成工程（Ｓ１０）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に高濃度の不純物を含む第１導電型の層を形成し、第１半導体基板に第２導電型の半導体領域と絶縁体領域を形成する工程（Ｓ１１）と、第２半導体基板の表面に酸化膜を形成し、第１半導体基板の第２導電型の半導体領域と絶縁体領域を形成した層と第２半導体基板を酸化膜を介して接合する工程（Ｓ１２）と、第１半導体基板を所定の厚さに研磨する工程（Ｓ１３）から成っている。

エミッタ・ゲート電極面側形成工程（Ｓ２０）は、第１半導体基板に絶縁膜を介するゲート電極を形成する工程（Ｓ２１）と、第１半導体基板に第２導電型のベース領域とガードリング部を形成する工程（Ｓ２２）と、ベース領域の表面に第１導電型のエミッタ領域を形成する工程（Ｓ２３）、エミッタ電極を形成する工程（Ｓ２４）から成っている。

コレクタ電極面側形成工程（Ｓ３０）は、第２半導体基板の表面に選択的にマスクを形成する工程（Ｓ３１）と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を部分的に除去する工程（Ｓ３２）と、マスクおよび露出している酸化膜を除去する工程（Ｓ３３）と、封止を取り除く工程（Ｓ３４）と、第２導電型の半導体領域と絶縁体領域を形成した層の表面に電極を形成する工程（Ｓ３５）とから成っている。

ＩＧＢＴ基板形成工程（Ｓ１０）は、次のように行われる。図６は、ＩＧＢＴ基板形成工程（Ｓ１０）の各工程での半導体基板の断面図である。まず、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第２導電型の半導体領域と絶縁体領域を形成する工程（Ｓ１１）では、図６（ａ）において、第１半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、リン（Ｐ）濃度１０^１４ｃｍ^−３以下のＮ⁻型単結晶シリコン基板４０−１と第２半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、任意の不純物濃度で任意の導電型の単結晶シリコン基板４１をダミー基板として準備する。次に、図６（ａ−１）において、Ｎ⁻型単結晶シリコン基板４０−１に、Ｎ⁻型単結晶シリコン基板４０−１のリン濃度より高い濃度、例えば、リン濃度１０^１６〜１０^１８ｃｍ^−３の第１導電型の層であるＮ^＋型シリコン層４０−２をエピタキシャル成長法により５〜２０μｍの厚さに形成する。そして、図６（ｂ）に示すように、Ｎ⁻型単結晶シリコン基板４０−１にアライメントマーク用にトレンチ４２を形成する。なお、裏面アライメント装置がない場合は、トレンチ貫通させる。

次に、図６（ｃ）において、Ｎ^＋型シリコン層４０−２の表面からイオン注入によりボロン（Ｂ）を注入し、その後、アニールをすることにより、ボロン濃度が１０^１８ｃｍ^−３以上の第２導電型の層であるＰ^＋型シリコン層４３を形成する。

このイオン注入では、イオン注入装置の試料台にＮ⁻型単結晶シリコン基板４０−１を設置し、３０〜６０ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。

なお、ここでは、Ｐ^＋型シリコン層４３は、イオン注入法で形成させたが、エピタキシャル成長法により形成させても良い。

次に、Ｐ^＋型シリコン層４３をフォトレジスト４４によりマスクをし（図６（ｄ））、部分的にＰ^＋型シリコン層４３をエッチングする。その後、化学気相堆積法（ＣＶＤ）により、酸化膜等の絶縁膜４５を堆積させ、Ｐ^＋型シリコン層４３の部分的に除去された領域に酸化膜等の絶縁膜４５を形成し、その面を研磨することにより平坦化する（図６（ｅ））。

次に、第２半導体基板の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（Ｓ１２）は、酸化膜を形成する工程と接合する工程から成る。酸化膜を形成する工程は、例えば、図６（ｆ）において、第２半導体基板である単結晶シリコン基板４１の表面に熱酸化により酸化膜４６を形成する。

この熱酸化では、単結晶シリコン基板４１をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を１０００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．３μｍ程度の酸化膜が形成される。

その後、接合する工程では、図６（ｇ）において、Ｐ^＋型シリコン領域４３と絶縁体領域４５を形成したＮ⁻型単結晶シリコン基板４０−１と酸化膜４６を形成した単結晶シリコン基板４１を純水に付けた後、Ｎ⁻型単結晶シリコン基板４０−１と単結晶シリコン基板４１をＰ^＋型シリコン層４３と絶縁体領域４５の表面と酸化膜４６の表面で貼り合わせ、その貼り合わせたウエハ（貼り合わせ基板）を電気炉内で１０００℃以上に加熱して熱処理する。これにより、貼り合わせシリコン基板４７が形成される。

第１半導体基板を所定の厚さに研磨する工程（Ｓ１３）では、図６（ｈ）において、貼り合わせ基板４７の第１半導体基板であるＮ⁻型単結晶シリコン基板４０−１を所定の厚さに研磨する。このとき、オン抵抗や耐圧などのデバイス特性を確保するために第１半導体基板であるＮ⁻型単結晶シリコン基板４０−１の厚み寸法を決め、研磨する。

この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたものを介し、Ｎ⁻型単結晶シリコン基板４０−１の面を研磨し、Ｎ⁻型単結晶シリコン基板４０−１の表面から単結晶シリコン基板４１のＳｉＯ_２の界面までの厚さを約５０〜１００μｍになるようにする。このＮ⁻型単結晶シリコン基板４０−１の厚さは薄い方がオン電圧が小さいが、あまり薄いと耐圧が保てない。耐圧を６００Ｖ〜１２００Ｖにするには、この程度の厚さが適当である。

エミッタ・ゲート電極面側形成工程（Ｓ２０）は、次のように行われる。図７と図８は、エミッタ・ゲート電極面側形成工程（Ｓ２０）の各工程での図６（ｈ）の点線Ａで示した部分を拡大した半導体基板の断面図である。

第１半導体基板に絶縁膜を介するゲート電極を形成する工程（Ｓ２１）では、図７（ａ）において、まず、Ｎ⁻型単結晶シリコン基板４０−１の表面（研磨面）を熱酸化し、酸化膜４８を形成する。

この熱酸化では、貼り合わせ基板４７をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を９００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．１μｍ程度の酸化膜が形成される。

図７（ｂ）において、ゲート電極材の多結晶シリコンを堆積し、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、多結晶シリコンをエッチングして、ゲート電極４９を形成する。

第１半導体基板に第２導電型のベース領域とガードリング部を形成する工程（Ｓ２２）では、図７（ｃ）において、第１半導体基板であるＮ⁻型単結晶シリコン基板４０−１の酸化膜４８の下に第２導電型のＰ型導電領域をベース領域５１とガードリング部５２として、形成する。

例えば、ゲート電極４９が形成されたＮ⁻型単結晶シリコン基板４０−１の酸化膜４８の表面にガードリング部を形成するためのマスク５０も形成し、表面からイオン注入法によりボロンを注入し、その後、アニールして拡散することにより、ボロン濃度が１０^１８ｃｍ^−３以上の第２導電型の領域であるＰ型導電領域（ベース領域）５１とガードリング部５２を形成する。その後、ガードリング部５２を形成するために用いたマスク５０を除去する。

このイオン注入では、イオン注入装置の試料台に貼り合わせ基板４７を設置し、３０〜６０ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。

ベース領域の表面に第１導電型のエミッタ領域を形成する工程（Ｓ２３）は、図７（ｄ）において、ベース領域５１の一部に第１導電型であるＮ^＋型の導電領域をエミッタ領域５３として形成する。

例えば、エミッタ領域を形成する領域を開口としてもつようにフォトレジストを塗布し、マスクとしたＮ⁻型単結晶シリコン基板４０−１の酸化膜４８の表面からイオン注入法によりヒ素を注入し、その後、アニールをすることにより、ヒ素濃度が１０^１８ｃｍ^−３以上で厚さ約０．５μｍの第１導電型の領域であるＮ^＋型導電領域（エミッタ領域）５３を形成する。

このイオン注入では、イオン注入装置の試料台に貼り合わせ基板４７を設置し、８０〜１００ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でヒ素を注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。

エミッタ電極を形成する工程（Ｓ２４）では、図８（ａ）において、まず、Ｎ⁻型単結晶シリコン基板上の酸化膜４８とゲート電極４９を覆うように絶縁膜を堆積し層間絶縁膜５４を形成する。この層間絶縁膜５４は、例えば、化学気相堆積法（ＣＶＤ法）やプラズマを利用して堆積したシリコン酸化膜やシリコン窒化膜などの電気的な絶縁性が高いものである。

次に、図８（ｂ）において、フォトレジストにより、ゲート電極４９周辺の領域以外の部分を開口とするマスクを用い、ドライエッチングにより層間絶縁膜５４と酸化膜４８を部分的に除去する。その後、アルミニウムなどの電極材料を蒸着などして堆積し、エミッタ電極５５を形成する。（図８（ｃ））

コレクタ電極面側形成工程（Ｓ３０）は、次のように行われる。図９と図１０は、コレクタ電極面側形成工程（Ｓ３０）の各工程での半導体基板の断面図である。

コレクタ電極面側形成工程（Ｓ３０）では、まず、貼り合わせ基板４７の第２半導体基板である単結晶シリコン基板４１を所定厚に研磨する（図９（ａ））。これにより、設備のハンドリングが可能な厚さ、熱処理時の反りが少ない厚さを確保し、余分な部分を削り、後工程のエッチング時間削減、エッチング液削減を行うことができる。このとき、単結晶シリコン基板の厚さが１００μｍであり、貼り合わせ基板全体の厚さとして約２００μｍになるようにする。また、図９と図１０においては、図８で示したエミッタ・ゲート電極面側の構造部は５６と符号を付け詳細な構造は省略して示してある。

第２半導体基板の表面に選択的にマスクを形成する工程（Ｓ３１）では、マスクとして化学気相堆積法（ＣＶＤ法）による酸化膜や窒化膜があり、ここでは酸化膜を例として用い、まず、図９（ｂ）において、貼り合わせ基板４７の単結晶シリコン基板４１に化学気相堆積法（ＣＶＤ法）により、３０００オングストロームの膜厚のＳｉＯ_２膜（ＣＶＤ膜）５７を成膜する。ＣＶＤ法は３００℃程度の温度で行うため、先に形成されたゲート電極側の構造の熱的破壊を起こらないようにすることができる。

次に、図９（ｃ）において、フォトレジストによりＣＶＤ膜をパターニングする。少なくともチップを形成する部分のＣＶＤ膜を除去する。貼り合わせ基板４７の単結晶シリコン基板４１上に堆積したＣＶＤ膜であるＳｉＯ_２膜５７の上にレジスト５８をスピンコータなどにより、均一に塗布する。次に、ＣＶＤ膜を除去する部分が光を通すようになっているマスクを貼り合わせ基板４７のＳｉＯ_２膜５７上のレジスト５８に密着させ、レジスト５８が反応する波長の光により露光し、その後、現像液に浸けることによりレジストの露光された部分が溶け、開口５９を形成する。そして、リンス液により現像液を洗浄する。

その後、レジスト５８中に存在する現像液あるいはリンス液を除き、レジスト５８とＳｉＯ_２膜５７との接着性を増すため、ポストベークを行う。

次に、図９（ｄ）において、反応性イオンエッチング（ＲＩＥ）により、レジスト５８の開口部５９のＳｉＯ_２をエッチングする。

次に、第１半導体に形成するゲート電極とエミッタ電極側の面を封止し、ＣＶＤ膜をマスクにするとともに、酸化膜をストップ層として、第２半導体基板を除去する工程（Ｓ３２）では、図１０（ａ）において、貼り合わせ基板４７の第１半導体基板であるＮ⁻型単結晶シリコン基板４０−１に形成したゲート電極４９などを有する構造部５６の面を保護剤（ワックス）６０を介してガラス基板６１にホットプレート上で加熱して貼り付ける。これにより、貼り合わせ基板４７のゲート電極とエミッタ電極側の構造部５６の面が封止され、後工程で用いるエッチング薬液から保護することができる。

図１０（ｂ）において、ＣＶＤ膜５７をマスクとして、また、酸化膜４６をストップ層として、エッチング液により第２半導体基板である単結晶シリコン基板４１を部分的に除去する。

その後、ＣＶＤ膜５７および露出している酸化膜４６を除去する工程（Ｓ３３）では、図１０（ｃ）において、フッ酸などに浸けることにより除去する。

封止を取り除く工程（Ｓ３４）では、図１０（ｂ）で示すガラス付き貼り合わせ基板４７をホットプレートなどで加熱し、ガラス６１をスライドさせながら取り去る。また、ワックスは、有機溶剤液で除去する。

第２導電型の半導体領域と絶縁体領域を形成した層の表面に電極を形成する工程（Ｓ３５）では、図１０（ｄ）において、第２導電型の半導体層であるＰ^＋型シリコン層４３と絶縁体ｒの領域４５を有する層の表面にアルミニウムなどの電極材料６２をスパッタリングなどにより形成する。

このようにして得られたウエハからダイシングすることにより、チップが形成される。

なお、このコレクタ電極面側形成工程（Ｓ３０）では、まず、貼り合わせ基板４７の第２半導体基板である単結晶シリコン基板４１を所定厚に研磨してから行ったが、研磨しないでそのまま、この工程を行っても良い。そのときには、後工程でのエッチング時間は長くなり、エッチング液は削減できなくなるが、研磨工程を省略することができる。

以上のように、本発明によれば、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させた半導体装置を製造することができる。

図１１と図１２は、本発明の第２実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（Ｓ４０）とエミッタ・ゲート電極面側形成工程（Ｓ５０）とコレクタ電極面側形成工程（Ｓ６０）から成っている。

ＩＧＢＴ基板形成工程（Ｓ４０）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程（Ｓ４１）と第１半導体基板に形成した第１導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（Ｓ４２）と、第１半導体基板を所定の厚さに研磨する工程（Ｓ４３）から成っている。

エミッタ・ゲート電極面側形成工程（Ｓ５０）は、第１半導体基板に絶縁膜を介するゲート電極を形成する工程（Ｓ５１）と、第１半導体基板に第２導電型のベース領域とガードリング部を形成する工程（Ｓ５２）と、ベース領域の表面に第１導電型のエミッタ領域を形成する工程（Ｓ５３）、エミッタ電極を形成する工程（Ｓ５４）から成っている。

コレクタ電極面側形成工程（Ｓ６０）は、第２半導体基板の表面に選択的にマスクを形成する工程（Ｓ６１）と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を部分的に除去する工程（Ｓ６２）と、マスクおよび露出している酸化膜を除去する工程（Ｓ６３）と、封止を取り除く工程（Ｓ６４）と、第２導電型の半導体領域と絶縁体領域を形成する工程（Ｓ６５）と、第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程（Ｓ６６）とから成っている。

ＩＧＢＴ基板形成工程（Ｓ４０）は、次のように行われる。図１３は、ＩＧＢＴ基板形成工程（Ｓ４０）の各工程での半導体基板の断面図である。まず、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程（Ｓ４１）では、図１３（ａ）において、第１半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、リン（Ｐ）濃度１０^１４ｃｍ^−３以下のＮ⁻型単結晶シリコン基板７０と第２半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、任意の不純物濃度で任意の導電型の単結晶シリコン基板７１をダミー基板として準備する。次に、図１３（ｂ）において、Ｎ⁻型単結晶シリコン基板７０に、Ｎ⁻型単結晶シリコン基板７０のリン濃度よりも高い濃度、例えば、リン濃度１０^１６〜１０^１８ｃｍ^−３の第１導電型の層であるＮ^＋型シリコン層７２をエピタキシャル成長法により５〜２０μｍの厚さに形成する。

次に、第１半導体基板に形成した第１導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（Ｓ４２）は、酸化膜を形成する工程と接合する工程から成る。酸化膜を形成する工程は、例えば、図１３（ｃ）において、第１半導体基板であるＮ⁻型単結晶シリコン基板７０のＮ^＋型シリコン層７２の表面に熱酸化により酸化膜７３を形成する。また、図１３（ｄ）において、第２半導体基板である単結晶シリコン基板７１の表面に熱酸化により酸化膜７４を形成する。

この熱酸化では、Ｎ^＋型シリコン層７２を形成したＮ⁻型単結晶シリコン基板７０あるいは、単結晶シリコン基板７１をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を１０００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．３μｍ程度の酸化膜が形成される。

その後、接合する工程では、図１３（ｅ）において、Ｎ^＋型シリコン層７２と酸化膜７３を形成したＮ⁻型単結晶シリコン基板７０と酸化膜７４を形成した単結晶シリコン基板７１を純水に付けた後、Ｎ⁻型単結晶シリコン基板７０と単結晶シリコン基板７１を酸化膜７３の表面と酸化膜７４の表面で貼り合わせ、その貼り合わせたウエハ（貼り合わせ基板）を電気炉内で１０００℃以上に加熱して熱処理する。これにより、貼り合わせシリコン基板７５が形成される。

なお、この工程（Ｓ４２）では、酸化膜をＮ⁻型単結晶シリコン基板７０のＮ^＋型シリコン層７２の表面上に形成し、また、単結晶シリコン基板７１にも酸化膜を形成して接合したが、Ｎ⁻型単結晶シリコン基板７０と単結晶シリコン基板７１のどちらか一方の基板に酸化膜を形成し、Ｎ⁻型単結晶シリコン基板７０と単結晶シリコン基板７１を接合しても良い。

第１半導体基板を所定の厚さに研磨する工程（Ｓ４３）では、図１３（ｆ）において、貼り合わせ基板７５の第１半導体基板であるＮ⁻型単結晶シリコン基板７０を所定の厚さに研磨する。このとき、オン抵抗や耐圧などのデバイス特性を確保するために第１半導体基板であるＮ⁻型単結晶シリコン基板７０の厚み寸法を決め、研磨する。

この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたものを介し、Ｎ⁻型単結晶シリコン基板７０の面を研磨し、Ｎ⁻型単結晶シリコン基板７０の表面から単結晶シリコン基板７１のＳｉＯ_２の界面までの厚さを約５０〜１００μｍになるようにする。このＮ⁻型単結晶シリコン基板７０の厚さは薄い方がオン電圧が小さいが、あまり薄いと耐圧が保てない。耐圧を６００Ｖ〜１２００Ｖにするには、この程度の厚さが適当である。

エミッタ・ゲート電極面側形成工程（Ｓ５０）は、第１の実施形態と同様であるので説明を省略する。

コレクタ電極面側形成工程（Ｓ６０）は、次のように行われる。図１４〜図１６は、コレクタ電極面側形成工程（Ｓ６０）の各工程での半導体基板の断面図である。

コレクタ電極面側形成工程（Ｓ６０）では、まず、貼り合わせ基板７５の第２半導体基板である単結晶シリコン基板７１を所定厚に研磨する。これにより、設備のハンドリングが可能な厚さ、熱処理時の反りが少ない厚さを確保し、余分な部分を削り、後工程のエッチング時間削減、エッチング液削減を行うことができる。このとき、単結晶シリコン基板の厚さが１００μｍであり、貼り合わせ基板全体の厚さとして約２００μｍになるようにする。また、図１４〜図１６においては、エミッタ・ゲート電極面側の構造部は７６で符合し、詳細な構造は省略して示してある。

第２半導体基板の表面に選択的にマスクを形成する工程（Ｓ６１）では、マスクとして化学気相堆積法（ＣＶＤ法）による酸化膜や窒化膜があり、ここでは酸化膜を例として用い、まず、図１４（ｂ）において、貼り合わせ基板７５の単結晶シリコン基板７１に化学気相堆積法（ＣＶＤ法）により、３０００オングストロームの膜厚のＳｉＯ_２膜（ＣＶＤ膜）７７を成膜する。ＣＶＤ法は３００℃程度の温度で行うため、先に形成されたゲート電極側の構造の熱的破壊を起こらないようにすることができる。

次に、図１４（ｃ）において、フォトレジストによりＣＶＤ膜をパターニングする。少なくともチップを形成する部分のＣＶＤ膜を除去する。貼り合わせ基板７５の単結晶シリコン基板７１上に堆積したＣＶＤ膜であるＳｉＯ_２膜７７の上にレジスト７８をスピンコータなどにより、均一に塗布する。次に、ＣＶＤ膜を除去する部分が光を通すようになっているマスクを貼り合わせ基板７５のＳｉＯ_２膜７７上のレジスト７８に密着させ、レジスト７８が反応する波長の光により露光し、その後、現像液に浸けることによりレジストの露光された部分が溶け、開口７９を形成する。そして、リンス液により現像液を洗浄する。

その後、レジスト７８中に存在する現像液あるいはリンス液を除き、レジスト７８とＳｉＯ_２膜７７との接着性を増すため、ポストベークを行う。

次に、図１４（ｄ）において、反応性イオンエッチング（ＲＩＥ）により、レジスト７８の開口部７９のＳｉＯ_２をエッチングし、レジスト７８を剥離する。

次に、第１半導体に形成するゲート電極とエミッタ電極側の面を封止し、ＣＶＤ膜をマスクにするとともに、酸化膜をストップ層として、第２半導体基板を除去する工程（Ｓ６２）では、図１５（ａ）において、貼り合わせ基板７５の第１半導体基板であるＮ⁻型単結晶シリコン基板７０に形成したゲート電極などを有する構造部７６の面を保護剤（ワックス）８０を介してガラス基板８１にホットプレート上で加熱して貼り付ける。これにより、貼り合わせ基板７５のゲート電極とエミッタ電極側の構造部７６の面が封止され、後工程で用いるエッチング薬液から保護することができる。

図１５（ｂ）において、ＣＶＤ膜７７をマスクとして、また、酸化膜７４をストップ層として、エッチング液により第２半導体基板である単結晶シリコン基板７１を部分的に除去する。

その後、ＣＶＤ膜７７および露出している酸化膜７４を除去する工程（Ｓ６３）では、図１５（ｃ）において、フッ酸などに浸けることにより除去する。

封止を取り除く工程（Ｓ６４）では、図１５（ｃ）で示すガラス付き貼り合わせ基板８２をホットプレートなどで加熱し、ガラスをスライドさせながら取り去る。また、ワックスは、有機溶剤液で除去する。

次に、図１６（ａ）において、酸化膜を除去することによって露出されたＮ^＋型シリコン層７２の表面からイオン注入によりボロン（Ｂ）を注入し、その後、アニールをすることにより、ボロン濃度が１０^１８ｃｍ^−３以上の第２導電型の層であるＰ^＋型シリコン層８３を形成する。

このイオン注入では、イオン注入装置の試料台にＮ^＋型シリコン層７２を堆積したＮ⁻型単結晶シリコン基板７０を設置し、３０〜６０ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でボロンを注入し、その後、アニール炉内で９００℃以下で３０分から１時間、アニールを行う。

次に、Ｐ^＋型シリコン層８３をフォトレジスト８４によりマスクをし（図１６（ｂ））、部分的にＰ^＋型シリコン層８３をエッチングする。その後、化学気相堆積法（ＣＶＤ）により、酸化膜等を堆積させ、Ｐ^＋型シリコン層８３の部分的に除去された領域に酸化膜等の絶縁膜８５を形成し、その面を研磨することにより平坦化する（図１６（ｃ））。

第２導電型の半導体領域と絶縁体領域を形成した層の表面に電極を形成する工程（ＳＴ３５）では、図１６（ｄ）において、第２導電型の層であるＰ^＋型シリコン層８３の表面にアルミニウムなどの電極材料８６をスパッタリングなどにより形成する。

このようにして得られたウエハからダイシングすることにより、チップが形成される。

なお、このコレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板７５の第２半導体基板である単結晶シリコン基板７１を所定厚に研磨してから行ったが、研磨しないでそのまま、この工程を行っても良い。そのときには、後工程でのエッチング時間は長くなり、エッチング液は削減できなくなるが、研磨工程を省略することができる。

以上のように、本発明によれば、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させた半導体装置を製造することができる。

なお、本実施形態においては、工程説明中のＰとＮの極性を逆にした逆極性タイプのものでも良い。

本発明は、ラッチアップ耐性を増加させた絶縁ゲート型バイポーラトランジスタを製造するために利用することができる。

本発明の実施形態に係る絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の一部の断面図である。 ガードリング下の酸化膜（絶縁層）構造の比較を示す図である。（ａ）は、従来のガードリング部の構造であり、（ｂ）は、本発明のガードリング部の構造であり、（ｃ）は、本発明の別のガードリング部の構造である。 デバイスシミュレーションドリフト拡散モデルによるラッチアップ特性を示すグラフである。 本発明の第１実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。 本発明の第１実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 本発明の第２実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。 本発明の第２実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 従来の半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。 各工程での半導体基板の断面図である。 各工程での半導体基板の断面図である。 従来の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の一部の断面図である。

符号の説明

１０ ＩＧＢＴ
１１ Ｎ⁻型半導体層
１２ Ｎ^＋型半導体層
１３ Ｐ型半導体層（ベース領域）
１５ エミッタ領域
１６ エミッタ電極
１７ チャネル領域
１８ ゲート電極
１９ ガードリング部
２０ コレクタ層
２１ 絶縁層
２２ コレクタ電極

Claims (3)

1. 第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、
   前記第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、
   前記第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、
   前記エミッタ領域に接続されるエミッタ電極と、
   前記第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、
   セル領域周囲の拡散を深くしたガードリング部と、
   前記ガードリング部の直下以外の前記第１導電型のバッファ層の下面に形成される第２導電型のコレクタ層と、
   前記コレクタ層に接続されるコレクタ電極と、
   前記ガードリング部の直下または第１導電型のバッファ層の下面に形成される絶縁層とを備えたことを特徴とする半導体装置。
2. 第１半導体基板に高濃度の不純物を含む第１導電型層を形成する工程と、
   前記第１半導体基板に形成された前記第１導電型層の上に、第２導電型の半導体領域と絶縁体領域を含む層を形成する工程と、
   第２半導体基板の表面に酸化膜を形成し、前記第１半導体基板の第２導電型の半導体領域と絶縁体領域が形成された層と前記第２半導体基板を前記酸化膜を介して接合する工程と、
   前記第１半導体基板を所定の厚さに研磨する工程と、
   前記第１半導体基板に第２導電型のベース領域と、ガードリング部と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を前記ガードリング部が前記絶縁体領域の直上に位置するように形成する工程と、
   前記第２半導体基板の表面に選択的にマスクを形成する工程と、
   前記第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、前記マスクを用いるとともに、前記酸化膜をストップ層として、前記第２半導体基板を除去する工程と、
   前記マスクおよび露出している酸化膜を除去する工程と、
   前記封止を取り除く工程と、
   前記第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。
3. 第１半導体基板に前記第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程と、
   前記第１半導体基板に形成した前記第１導電型の層と、前記第２半導体基板の表面に酸化膜を形成し、前記第１半導体基板と前記第２半導体基板を前記酸化膜を介して接合する工程と、
   前記第１半導体基板を所定の厚さに研磨する工程と、
   前記第１半導体基板に第２導電型のベース領域とガードリング部と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、
   前記第２半導体基板の表面に選択的にマスクを形成する工程と、
   前記第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、前記マスクを用いるとともに、前記酸化膜をストップ層として、前記第２半導体基板を除去する工程と、
   前記マスクおよび露出している酸化膜を除去する工程と、
   前記封止を取り除く工程と、
   前記マスクおよび露出している酸化膜を除去する工程により露出した前記第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層に、第２導電型の半導体領域と絶縁体領域を、前記絶縁体領域が前記ガードリング部の直下に位置するように形成する工程と、
   前記第２導電型の半導体領域と絶縁体領域が形成された層の表面に電極を形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。

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