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JP3921764B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、例えばDMOS構造を有する縦型あるいは横型(アップドレイン)のMOSFETやIGBT等の製造方法、及びその単体又は電力用半導体素子を組み込んだMOSIC等の製造方法に適用して好適である。
【0002】
【従来の技術】
図1に、従来における縦型パワーMOSFETの断面図を示し、この縦型パワーMOSFETについて説明する。
図1において、ウェハ21は、例えば不純物濃度が1020cm-3程度で厚さ600μm程度のn+ 型シリコンから成る半導体基板1上に、不純物濃度が1016cm-3程度で厚さ8.5μm程度のn+ 型エピタキシャル層2が構成されたものであり、このウェハ21の主表面に所定のユニットセルが形成される。
【0003】
ウェハ21の主表面に12μm程度のユニットセル寸法でU溝50を形成するために、厚さ1μm程度の選択酸化膜が形成され、この選択酸化膜をマスクとして自己整合的な二重拡散により接合深さが1μm程度のp型ベース層16と接合深さが0.5μm程度のn+ 型ソース層4とが形成されており、それによりU溝50の側壁部51にチャネル5が設定される。
【0004】
p型ベース層16の接合深さはU溝50の底辺のエッジ部12でブレークダウンによる破壊が生じない程度に設定されており、p型ベース層16の中央部(チャネル5から離れる領域)の接合深さが周囲よりも深くなるようにして、予めp型ベース層16の底面の中央部でブレークダウンが起こるようになっている。
また、二重拡散後にこの拡散用のマスク及びU溝50の形成用として使用した選択酸化膜は除去されて、U溝50の内壁には厚さが60nm程度のゲート酸化膜8が形成され、さらにその上に厚さが440nm程度のポリシリコンからなるゲート電極9、厚さが1μm程度のBPSGからなる層間絶縁膜18が形成されている。
【0005】
さらに、p型ベース層16の中央部表面に接合深さが0.5μm程度のp+ 型ベースコンタクト層17が形成され、層間絶縁膜18の上に形成された電極19とn+ 型ソース層4及びp+ 型ベースコンタクト層17がコンタクトホールを介してオーミック接触している。また、半導体基板1の裏面にオーミック接触するようにドレイン電極20が形成されている。なお、6はドレイン層である。
【0006】
次に、この縦型パワーMOSFETの製造方法を図2〜図4に示す工程図に基づいて説明する。
〔図2(a)に示す工程〕
まず、n+ 型シリコンからなる半導体基板1の一表面に、n- 型のエピタキシャル層2を成長させ、このエピタキシャル層2の表面を主表面とするウェハ21を用意する。このウェハ21の主表面を熱酸化して、厚さ680nm程度のフィールド酸化膜60を形成する。このとき、ウェハ21の裏面(半導体基板1の裏面)にも同時に酸化膜601が形成される。
【0007】
〔図2(b)に示す工程〕
フォトリソ工程にて、フィールド酸化膜60のうちセル形成予定領域の中央部に相当する部分と半導体基板1の裏面に形成された酸化膜601をエッチング除去する。
〔図2(c)に示す工程〕
熱酸化により、フィールド酸化膜60が除去された部分に厚さ45nm程度の酸化膜602を形成する。このとき、ウェハ21の裏面にも酸化膜603が形成される。
【0008】
引き続き、フィールド酸化膜60をマスクにしつつ、薄い酸化膜602を透過させてボロン(B+ )を、加速電圧60keV、ドーズ量9×1013cm-2でイオン注入する。
〔図2(d)に示す工程〕
2 ガス雰囲気で1170℃、60分程度の熱処理を行い、注入されたイオンを熱拡散させて所定の接合深さを有するp型拡散層(ディープWELL層)62を形成する。このp型拡散層62は最終的にはp+ 型ベース層16の一部となり、ドレイン・ソース間に高電圧が印加されたときには、このp型拡散層62の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【0009】
〔図2(e)に示す工程〕
フィールド酸化膜60及び酸化膜602、603をエッチング除去し、熱酸化によって再び厚さ45nm程度の酸化膜604、605を形成する。
〔図3(a)に示す工程〕
ウェハ21の主表面にデポジションにより厚さ150nm程度の窒化シリコン(Si3 4 )膜63を形成する。このとき、ウェハ21の裏面にも窒化シリコン膜631が形成される。
【0010】
〔図3(b)に示す工程〕
窒化シリコン膜63及び酸化膜604をパターニングして所定のピッチ幅で開口する格子状の開口パターンを形成する。なお、この開口パターンは、上述のp型拡散層62がそのピッチ間隔の中央部に位置するようにマスク合わせしている。その後、窒化シリコン膜63及び酸化膜604をマスクとして、n- 型エピタキシャル層2をCDE(Chemical Dry Etching)法により例えば深さ0.6μm程度エッチングして、溝64を形成する。
【0011】
〔図3(c)に示す工程〕
窒化シリコン膜63及び酸化膜604をマスクとして、溝64の部分を熱酸化する。これはLOCOS(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化により選択酸化膜(すなわち、LOCOS膜)65が形成され、同時に選択酸化膜65によって食われたn- 型エピタキシャル層2の表面にU溝50が形成され、かつU溝50の形状が確定する。なお、このLOCOS酸化によって酸化膜604は選択酸化膜65と一体となる。
【0012】
〔図3(d)に示す工程〕
加熱したリン酸液に浸す等のウェットエッチングにより、窒化シリコン膜63、631を除去する。
その後、選択酸化膜65をマスクとしつつ、薄い酸化膜604を透過させてp型ベース層16を形成するためのボロンをイオン注入する。このとき、選択酸化膜65と酸化膜604の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【0013】
引き続き、注入させたボロンのイオンを熱拡散させる。この熱拡散により形成されたボロンの拡散層が、図2(d)に示す工程で形成されたp型拡散層62と一体となって、p型ベース層16を形成する。また、p型ベース層16の領域の両端面はU溝50の側壁の位置で自己整合的に規定される。
〔図4(a)に示す工程〕
フォトリソ工程により、n+ 型ソース層4を形成するためのイオン注入を行ったのち、注入されたイオンを熱拡散させてn+ 型ソース層4を形成する。これによりチャネル5が設定される。この熱拡散において、n+ 型ソース層4の領域のU溝50に接した端面は、U溝50の側壁部51の位置で自己整合的に規定される。このように、n+ 型ソース層4及び図3(d)に示すp型ベース層16は、これら双方を拡散させた二重拡散により形成される。
【0014】
さらに、フォトリソ工程により、p+ 型ベースコンタクト層17を形成するためのイオン注入を行ったのち、注入されたイオンを熱拡散させてp+ 型ベースコンタクト層17を形成する。
〔図4(b)に示す工程〕
ウェットエッチングにより選択酸化膜65を除去してU溝50の内壁を露出させたのち、熱酸化により厚さ60nm程度のゲート酸化膜8を形成する。このとき、ウェハ21の裏面にも酸化膜606が形成される。
【0015】
〔図4(c)に示す工程〕
ウェハ21の主表面にCVD法を用いて厚さ440nm程度のポリシリコン膜を堆積したのち、パターニングしてゲート電極を形成する。
〔図4(d)に示す工程〕
ウェハ21の主表面にBPSGからなる層間絶縁膜18を形成したのち、フォトリソ工程にて層間絶縁膜18及びゲート酸化膜8の一部にコンタクトホールを形成して、p+ 型ベースコンタクト層17とn+ 型ソース層4を露出させる。なお、このとき酸化膜606も同時に除去する。
【0016】
さらに、アルミニウム膜からなるソース電極19を形成し、コンタクトホールを介してp+ 型ベースコンタクト層17とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマCVD法等によりなるパッシベーション膜(図示せず)を形成する。
この後、ウェハ21の裏面を研磨し、半導体基板1を露出させ、Ti/Ni/Auの3層膜からなるドレイン電極20を形成し、n+ 型半導体基板1にオーミック接触をとる。これにより縦型パワーMOSFETが完成する。
【0017】
【発明が解決しようとする課題】
基板シリコンにU溝を形成し、ここにチャネルを形成する縦型MOSFETにおいて、U溝形成までの熱処理等の工程でOSF(Oxidation Induced Stacking Fault)と呼ばれる結晶欠陥が基板に作り込まれると、U溝形成時に結晶欠陥部のエッチング速度が正常なシリコン部に比べて以上に速いために、形成されたU溝の内壁の所々にエッチピットが形成される。
【0018】
このU溝の内壁に形成されたエッチピットは、後に形成されるゲート酸化膜8にも影響を与え、その結果エッチピット上に形成されたゲート酸化膜8の耐圧が低くなるという問題がある。
本発明は上記点に鑑みて成され、U溝の内壁にエッチピット(凹部)が形成されるのを抑制し、ゲート絶縁膜の耐圧を向上させることを目的とする。
【0019】
【課題を解決するための手段】
上記目的を達成するため、以下に示す技術的手段を採用する。
請求項1乃至7に記載の発明においては、半導体基板(1)の一表面に形成した第1導電型の半導体層(2)の表面の所定領域をエッチングする工程の前に、半導体層内に熱処理による拡散層(62)を形成する工程を有しており、かつこの工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴としている。
【0020】
このように、半導体層の表面の所定領域をエッチングする工程の前に、半導体層内に熱処理による拡散層を形成する工程を有している場合に、この工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成すれば、拡散層形成における熱処理時に、結晶欠陥発生の主原因と考えられる半導体層内の汚染不純物金属原子等をゲッタリング層によって捕獲することができる。このため、拡散層形成における熱処理において、汚染不純物金属原子が減少し、この汚染不純物金属原子を源とする結晶欠陥の発生を抑制することができる。これにより、エッチング工程の際に結晶欠陥を起因とするエッチピットの発生を抑制することができ、その結果ゲート絶縁膜(8)の耐圧を向上させることができる。
【0021】
なお、請求項2に示すように、選択酸化膜(65)を形成する工程の後に、ベース層(16)やソース層(4)を形成する工程を行うことができる。この場合、ベース層やソース層を形成するために熱拡散処理を行ったとしても、選択酸化膜を形成するためのエッチング工程が終了したあとであるため、エッチピットが発生することはなく、ゲート絶縁膜の耐圧に影響はない。
【0022】
具体的な拡散層としては、請求項に示すように、ベース層のうちチャネル(6)から離れた領域として、該ベース層のうち接合深さが前記チャネル近傍の領域よりも接合深さが深くなるように形成される部分、つまりディープWELL層(62)が該当する。また、具体的なゲッタリング層の形成は、請求項に示すように、半導体基板のうちドレイン電極が形成される側に、リンのデポジションを行ったのち、このリンを半導体基板に熱拡散させることによって行うことができる。
【0023】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本実施形態における縦型パワーMOSFETの構造は図1に示すものと同様である。本実施形態における縦型パワーMOSFETの製造方法について従来と異なるため、以下、縦型パワーMOSFETの製造方法を、図5の工程図に基づいて説明する。なお、縦型パワーMOSFETの製造方法において、従来と同様の部分についてはその旨を明示して説明を省略する。
【0024】
まず、図2(a)に示す工程を施したウェハ21を用意する。つまり、半導体基板1の表面にn- 型エピタキシャル層2が形成されたものをウェハ21として、ウェハ21の主表面にフィールド酸化膜60、裏面に酸化膜601が形成されたものを用意する。その後、以下に示す図5(a)〜図5(c)の工程を行う。
〔図5(a)に示す工程〕
フィールド酸化膜60をレジストで覆ったのち、ウェハ21の裏面の酸化膜601をエッチング除去する。
【0025】
〔図5(b)に示す工程〕
ウェハ21の主表面及び裏面にリンをデポジションする。このリンのデポジションは、N2 が25l/min、O2 が40cc/min、POClが800cc/minの雰囲気で温度を980℃程度として、約51分間かけて行う。これにより、ウェハ21の主表面及び裏面にリンガラス100、101が形成されると共に、半導体基板1の下層部表面にリンが高濃度に拡散され、半導体基板1の下層部にダメージ層(図中の斜線部分)が形成される。
【0026】
〔図5(c)に示す工程〕
ウェハ21の両面に形成されたリンガラスを除去する。これにより、半導体基板1の下層部に形成されたダメージ層のみ残される。この半導体基板1の下層部に残されたダメージ層が、後にゲッタリングシンク(EGシンク)として働く。この後、図2(b)〜図2(e)、図3(a)〜図3(d)、及び図4(a)〜図4(d) に示す工程を行っていき、縦型パワーMOSFETを完成させる。
【0027】
この縦型パワーMOSFETを製造するに際し、従来と同様に、図3(a)に示されるp型拡散層62を形成するための熱拡散工程がある。上述したように、従来ではp型拡散層62を形成するときの熱拡散の際に、汚染不純物金属原子が源となってOSFと呼ばれる結晶欠陥が発生していた。
しかしながら、本実施形態では、p型拡散層62を形成する前にダメージ層を形成しているため、結晶欠陥の源となる汚染不純物金属原子は、p型拡散層62を形成する際の熱処理時に、ゲッタリングシンクとして働くダメージ層に向かってウェハ21の裏面(半導体基板1の下層部)まで拡散されると共にダメージ層に捕獲され、n- 型エピタキシャル層中から排除される(「半導体結晶工学」 志村 史夫著;丸善(株)参照)。
【0028】
このため、結晶欠陥発生の源となる汚染不純物金属原子が減少し、p型拡散層62の形成工程時に結晶欠陥が発生するのを抑制することができると共に、結晶欠陥を起因とする結晶性の乱れの発生を抑制することができる。従って、U溝50の内壁にエッチピットが形成されるのを抑制することができ、ゲート酸化膜8はエッチピットの影響を受けない良好なものとして形成することができる。これにより、ゲート酸化膜8の耐圧を向上させることができる。
【0029】
なお、ゲッタリングシンクとして形成したダメージ層は、ドレイン電極20を形成する際の前工程における半導体基板1の裏面の研削あるいは研磨によって除去され、最終的には縦型パワーMOSFETに残らないため、本実施形態における縦型パワーMOSFETは図1の構造となる。
本実施形態では、p型拡散層(ディープWELL層)62を形成する前に、ゲッタリングシンクとして働くダメージ層をウェハ21の裏面に形成しているが、p型拡散層62に限らず熱処理による拡散工程にて拡散層を形成するような場合の前に同様のダメージ層を形成すると上記と同様の効果を得ることができる。
【0030】
例えば、上記したパワーMOSFETと同一チップ内に過電流あるいは加熱保護素子を集積化する場合、これらの集積回路とパワーMOSFET部からアイソレーションするためのWELLを形成する場合、さらにゲートあるいはソースのパッド下に電極シールド用の拡散層を設ける場合等において、上記ダメージ層を形成すると有効である。
【図面の簡単な説明】
【図1】縦型パワーMOSFETの構成を説明するための断面図である。
【図2】縦型パワーMOSFETの製造工程を示す説明図である。
【図3】図2に続く縦型パワーMOSFETの製造工程を示す説明図である。
【図4】図3に続く縦型パワーMOSFETの製造工程を示す説明図である。
【図5】本実施形態の特徴部分に係る縦型パワーMOSFETの製造工程を示す説明図である。
【符号の説明】
1…半導体基板、2…n- 型エピタキシャル層、4…n+ 型ソース層、
5…チャネル、8…ゲート酸化膜、9…ゲート電極、16…p型ベース層、
19…ソース電極、20…ドレイン電極、50…U溝、62…p型拡散層、
65…選択酸化膜、100、101…リンガラス。

Claims (8)

  1. 第1導電型の半導体層(2)を有する半導体基板(1)の該半導体層の表面の所定領域をエッチングする工程と、
    前記エッチングが成された前記所定領域を選択酸化することにより、選択酸化膜(65)を形成する工程とを含む半導体装置の製造方法において、
    前記半導体層の所定領域をエッチングする工程の前に、前記半導体層内に熱処理による拡散層(62)を形成する工程を有しており、かつこの拡散層を形成する工程の前に、前記半導体基板のうち前記半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴とする半導体装置の製造方法。
  2. 前記選択酸化膜の側面に接する前記半導体層表面にチャネル(5)を形成すべく、前記選択酸化膜をマスクにして第2導電型のベース層(16)と第1導電型のソース層(4)を二重拡散により形成する工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法
  3. 前記拡散層を形成する工程は、
    第2導電型の層であり、前記ベース層と重なる位置に配置するようにされた拡散層で形成する工程であることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記選択酸化膜を除去して前記半導体層の表面に溝(50)を形成する工程と、
    前記チャネルとなる部分を含む前記溝の内壁にゲート絶縁膜(8)を形成すると共に、このゲート絶縁膜上にゲート電極(9)を形成する工程とを備えることを特徴とする請求項2又は3に記載の半導体装置の製造方法。
  5. 半導体基板(1)の一表面に配された第1導電型の半導体層(2)の表面の所定領域をエッチングする工程と、
    前記エッチングが成された前記所定領域を選択酸化することにより、選択酸化膜(65)を形成する工程と、
    前記選択酸化膜の側面に接する前記半導体層表面にチャネル(5)を形成すべく、前記選択酸化膜をマスクにして第2導電型のベース層(16)と第1導電型のソース層(4)を二重拡散により形成する工程と、
    前記選択酸化膜を除去して前記半導体層の表面に溝(50)を形成する工程と、
    前記チャネルとなる部分を含む前記溝の内壁にゲート絶縁膜(8)を形成すると共に、このゲート絶縁膜上にゲート電極(9)を形成する工程と、
    前記ソース層及び前記ベース層に電気的に接触するソース電極(19)と、前記半導体基板のうち前記主表面の反対側面に電気的に接触するドレイン電極(20)とを形成する工程とを含み、
    前記半導体層の所定領域をエッチングする工程の前に、前記半導体層内に熱処理による拡散層(62)を形成する工程を有しており、かつこの工程の前に、前記半導体基板のうち前記半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴とする半導体装置の製造方法。
  6. 前記選択酸化膜を形成する工程は、LOCOS酸化により行うことを特徴とする請求項1乃至5のいずれか1つに記載の半導体装置の製造方法
  7. 前記拡散層は、前記ベース層のうち前記チャネルから離れた領域として、該ベース層のうち前記チャネル近傍の領域よりも接合深さが深くなるように形成されるディープWELL層(62)であることを特徴とする請求項2乃至5のいずれか1つに記載の半導体装置の製造方法。
  8. 前記ゲッタリング層を形成する工程は、前記半導体基板のうち前記ドレイン電極が形成される側に、リンのデポジションを行ったのち、前記リンを前記半導体基板に熱拡散させる工程であることを特徴とする請求項1乃至7のいずれか1つに記載の半導体装置の製造方法。
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