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CN108063159B - 半导体功率器件的终端结构、半导体功率器件及其制作方法 - Google Patents

半导体功率器件的终端结构、半导体功率器件及其制作方法 Download PDF

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CN108063159B CN201711299151.1A CN201711299151A CN108063159B CN 108063159 B CN108063159 B CN 108063159B CN 201711299151 A CN201711299151 A CN 201711299151A CN 108063159 B CN108063159 B CN 108063159B
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Abstract

本发明提供一种半导体功率器件、半导体功率器件的终端结构及其制作方法。所述半导体功率器件的终端结构包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延表面的第一P型注入区、形成于所述第一层N型外延及所述第一P型注入区上的第二层N型外延、形成于所述第二层N型外延表面与所述第一P型注入区对应的第二P型注入区、形成于所述第二层N型外延层表面的第三P型注入区、贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽、形成于所述沟槽表面的P型扩散层、及形成所述P型扩散层表面且所述沟槽中的多晶硅，其中，所述第二P型注入区的深度大于所述第三P型注入区。

Description

半导体功率器件的终端结构、半导体功率器件及其制作方法
【技术领域】
本发明涉及半导体功率器件制造技术领域，特别地，涉及一种半导体功率器件的终端结构、半导体功率器件及其制作方法。
【背景技术】
目前，半导体功率器件已经越来越广泛的使用。举例来说，沟槽型垂直双扩散场效应晶体管(VDMOS)，其漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。超结MOSFET则是利用复合缓冲层里面交替的N柱和P柱进行电荷补偿,使P区和N区相互耗尽,形成理想的平顶电场分布和均匀的电势分布,从而达到提高击穿电压并降低导通电阻的目的半导体功率器件。
对于以上半导体功率器件，要达到理想的效果,其前提条件就是器件的电荷平衡。因此,制作半导体功率器件的终端结构的超结技术从诞生开始,它的制造工艺就是围绕如何制造电荷平衡的N柱和P柱进行的。目前使用的制造技术主要有：多次外延和注入技术，深槽刻蚀和填槽等技术。
具体来说，半导体功率器件的最重要性能就是阻断高压，器件经过设计可以在PN结，金属-半导体接触，MOS界面的耗尽层上承受高压，随着外加电压的增大，耗尽层电场强度也会增大，最终超过材料极限出现雪崩击穿。在器件边缘耗尽区电场曲率增大，会导致电场强度比管芯内部大，在电压升高的过程中管芯边缘会早于管芯内部出现雪崩击穿，为了最大化器件的性能，需要在器件边缘设计分压结构，减少有源区(也称为元胞区)边缘PN结的曲率，使耗尽层横向延伸，增强水平方向的耐压能力，使器件的边缘和内部同时发生击穿。特别是，半导体功率器件的截止环在终端结构的分压区域和划片道之间，分布在器件的外围，为实现器件的高可靠性要求，其在半导体功率器件上是不可缺少的。
然而，目前的半导体功率器件的终端结构可能存在的缺点是：表面氧化层的界面电荷会对器件表面电势产生很大影响，影响分压效果，使击穿电压降低。同时反向时PN结反偏形成耗尽区面积较大，随之而来寄生电容会增加器件的开关损耗。
【发明内容】
针对现有方法的不足，本发明提出了一种半导体功率器件的终端结构、半导体功率器件及其制作方法。
一种半导体功率器件的终端结构，其包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延表面的第一P型注入区、形成于所述第一层N型外延及所述第一P型注入区上的第二层N型外延、形成于所述第二层N型外延表面与所述第一P型注入区对应的第二P型注入区、形成于所述第二层N型外延层表面的第三P型注入区、贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽、形成于所述沟槽表面的P型扩散层、及形成所述P型扩散层表面且所述沟槽中的多晶硅，其中，所述第二P型注入区的深度大于所述第三P型注入区。
在一种实施方式中，所述第三P型注入区的数量为至少两个，所述至少两个第三P型注入区位于所述第一P型注入区的同一侧，所述至少两个第三P型注入区的深度沿着远离所述第二P型注入区的方向逐渐减小。
在一种实施方式中，所述终端结构还包括形成于所述第二层N型外延上、所述第二及第三P型注入区上的氧化硅层，所述氧化硅层包括对应所述第二P型注入区的第一通孔、对应所述第三P型注入区的第二通孔、形成于所述第一及第二通孔孔壁的介质材料、形成于所述介质材料表面且位于所述第一及第二通孔中并延伸至所述第一通孔上、所述介质材料及氧化硅层表面的多晶硅。
在一种实施方式中，所述终端结构还包括形成于所述氧化硅层、介质材料及所述第一通孔上的多晶硅上的金属层，所述金属层还通过邻近所述第二P型注入区的一第三P型注入区对应的第二通孔连接所述第三P型注入区。
在一种实施方式中，所述至少两个第三P型注入区中，远离所述第二P型注入区的第三P型注入区对应的第二通孔中填充满所述介质材料。
一种半导体功率器件，其包括有源区季位于所述有源区外围的终端结构，所述终端结构采用上述任意一种终端结构。
一种半导体功率器件的终端结构的制作方法，其包括如下步骤：
提供N型衬底的第一层N型外延，使用第一光刻胶作为掩膜在所述第一层N型外延表面形成第一P型注入区；
去除所述第一光刻胶，在所述第一层N型外延及所述第一P型注入区上依序形成第二层N型外延及氧化硅层；
在所述第二层N型外延上形成具有多个开口的第二光刻胶；
使用所述第二光刻胶作为掩膜刻蚀所述氧化硅层，形成贯穿所述氧化硅层的第一通孔及第二通孔，所述第一通孔的位置还正对所述第一P型注入区，所述第一通孔的宽度大于所述第二通孔的宽度；
利用所述第一及第二通孔对所述第二层N型外延进行P型离子注入从而在所述第二层N型外延表面形成对应所述第一通孔的第二P型注入区及对应所述第二通孔的第三P型注入区；
在所述第一通孔及第二通孔孔壁形成介质材料，其中所述第二通孔被填满所述介质材料；
利用所述第一通孔刻蚀所述第二P型注入区从而形成贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽；
进行P型扩散从而在所述沟槽表面形成P型扩散层；及
在所述P型扩散层表面的所述沟槽中形成多晶硅。
在一种实施方式中，所述方法还包括：在所述第一通孔中及所述介质材料及氧化硅层上形成多晶硅，去除所述介质材料及所述氧化硅层上的部分多晶硅。
在一种实施方式中，所述方法还包括：去除邻近所述第一通孔的所述第二通孔中的部分介质材料，在所述氧化硅层、介质材料及所述第一通孔上的多晶硅上形成金属层，使得所述金属层还通过所述去除部分介质材料的第二通孔连接所述第三P型注入区。
在一种实施方式中，所述第二通孔和所述第三P型注入区的数量均为三个，所述三个通孔的宽度沿着远离所述第二P型注入区的方向逐渐减小，在所述第一及第二通孔孔壁形成介质材料的步骤包括：
在所述第一通孔及邻近所述第一通孔的两个第二通孔孔壁及下方的第二及第三P型注入区上、所述氧化硅层上形成介质材料及在远离所述第一通孔的一个第二通孔中填满介质材料；
去除所述第一通孔底部、邻近所述第一通孔的两个第二通孔底部、及所述氧化硅层上方的介质材料；
通过所述第一通孔及邻近所述第一通孔的两个第二通孔进行P型离子注入；
在所述第一通孔及邻近所述第一通孔的一个第二通孔孔壁的介质材料表面及下方的第二及第三P型注入区上、所述氧化硅层上继续形成介质材料及在位于中间的一个第二通孔中填满介质材料；
去除所述第一通孔、邻近所述第一通孔的一个第二通孔底部、及所述氧化硅层上方的介质材料；
通过所述第一通孔及邻近所述第一通孔的一个第二通孔进行P型离子注入；
在所述第一通孔中的介质材料表面、所述第一P型注入区表面、所述氧化硅层表面再次形成介质材料；及
去除所述第一通孔底部的部分介质材料及所述氧化硅层表面的介质材料。
本发明的半导体功率器件及其终端结构具有高性能渐变掺杂耐压结构，适用于IGBT，VDMOS和高压晶闸管等功率器件。特别是通过氧化硅层进行沟槽刻蚀以及对介质材料的使用，能够在仅光刻两次的前提下，使分压区域形成结深和浓度渐变的结终端结构。和传统结构相比，工艺简单，结深和浓度可以通过介质材料厚度控制，生产成本低。结深和浓度渐变能够最大化分压能力，减少器件面积，降低器件成本，提升性能。同时多晶硅层和第一P型注入区连接，形成新的寄生电容，两个寄生电容并联，降低了寄生电容的大小。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明半导体功率器件的平面结构示意图。
图2是图1所示半导体功率器件的终端结构的剖面结构示意图。
图3是图2所示半导体功率器件的终端结构的制作方法的流程图。
图4-图17是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
半导体功率器件100；步骤S1-S10
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明半导体功率器件100的平面结构示意图，所述半导体功率器件100包括有源区、位于所述有源区外围的终端结构。所述终端结构包括邻近所述有源区的分压区域、位于所述分压区域外围的截止环、及位于所述截止环外围的划片道。
请参阅图2，图2是图1所示半导体功率器件100的终端结构的剖面结构示意图。所述半导体功率器件100的所述终端结构包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延表面的第一P型注入区、形成于所述第一层N型外延及所述第一P型注入区上的第二层N型外延、形成于所述第二层N型外延表面与所述第一P型注入区对应的第二P型注入区、形成于所述第二层N型外延层表面的第三P型注入区、贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽、形成于所述沟槽表面的P型扩散层、形成所述P型扩散层表面且所述沟槽中的多晶硅、形成于所述第二层N型外延上、所述第二及第三P型注入区上的氧化硅层、及金属层。
其中，所述第二P型注入区的深度大于所述第三P型注入区。所述第三P型注入区的数量为至少两个，所述至少两个第三P型注入区位于所述第一P型注入区的同一侧，所述至少两个第三P型注入区的深度沿着远离所述第二P型注入区的方向逐渐减小。
所述氧化硅层包括对应所述第二P型注入区的第一通孔、对应所述第三P型注入区的第二通孔、形成于所述第一及第二通孔孔壁的介质材料、形成于所述介质材料表面且位于所述第一及第二通孔中并延伸至所述第一通孔上、所述介质材料及氧化硅层表面的多晶硅。所述至少两个第三P型注入区中，远离所述第二P型注入区的第三P型注入区对应的第二通孔中填充满所述介质材料。
所述金属层形成于所述氧化硅层、介质材料及所述第一通孔上的多晶硅上，所述金属层还通过邻近所述第二P型注入区的一第三P型注入区对应的第二通孔连接所述第三P型注入区。
请参阅图3-图11，图3是图2所示半导体功率器件100的终端结构的制作方法的流程图，图4-图11是图3所示制作方法的各步骤的结构示意图。
所述半导体功率器件100的终端结构的制作方法包括如下步骤S1-S10。
步骤S1，请参阅图4，提供N型衬底的第一层N型外延，使用第一光刻胶作为掩膜在所述第一层N型外延表面形成第一P型注入区。
步骤S2，请参阅图5，去除所述第一光刻胶，在所述第一层N型外延及所述第一P型注入区上依序形成第二层N型外延及氧化硅层。
步骤S3，请参阅图6，在所述第二层N型外延上形成具有多个开口的第二光刻胶。
步骤S4，请参阅图7，使用所述第二光刻胶作为掩膜刻蚀所述氧化硅层，形成贯穿所述氧化硅层的第一通孔及第二通孔，所述第一通孔的位置还正对所述第一P型注入区，所述第一通孔的宽度大于所述第二通孔的宽度。
步骤S5，请参阅图8，利用所述第一及第二通孔对所述第二层N型外延进行P型离子注入从而在所述第二层N型外延表面形成对应所述第一通孔的第二P型注入区及对应所述第二通孔的第三P型注入区。
步骤S6，请参阅图9-图14，在所述第一通孔及第二通孔孔壁形成介质材料，其中所述第二通孔被填满所述介质材料。
步骤S7，请参阅图15，利用所述第一通孔刻蚀所述第二P型注入区从而形成贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽。
步骤S8，请参阅图16，进行P型扩散从而在所述沟槽表面形成P型扩散层。
步骤S9，请参阅图17，在所述P型扩散层表面的所述沟槽中、所述第一通孔中及所述介质材料及氧化硅层上形成多晶硅，去除所述介质材料及所述氧化硅层上的部分多晶硅。
步骤S10，请参阅图1，去除邻近所述第一通孔的所述第二通孔中的部分介质材料，在所述氧化硅层、介质材料及所述第一通孔上的多晶硅上形成金属层，使得所述金属层还通过所述去除部分介质材料的第二通孔连接所述第三P型注入区。
所述步骤S6中，所述第二通孔和所述第三P型注入区的数量均为三个，所述三个通孔的宽度沿着远离所述第二P型注入区的方向逐渐减小，所述步骤S6具体包括以下步骤S61-：
步骤S61，请参阅图9，在所述第一通孔及邻近所述第一通孔的两个第二通孔孔壁及下方的第二及第三P型注入区上、所述氧化硅层上形成介质材料及在远离所述第一通孔的一个第二通孔中填满介质材料。
步骤S62，请参阅图10，去除所述第一通孔底部、邻近所述第一通孔的两个第二通孔底部、及所述氧化硅层上方的介质材料。
步骤S63，请参阅图11，通过所述第一通孔及邻近所述第一通孔的两个第二通孔进行P型离子注入。
步骤S64，请参阅图12，在所述第一通孔及邻近所述第一通孔的一个第二通孔孔壁的介质材料表面及下方的第二及第三P型注入区上、所述氧化硅层上继续形成介质材料及在位于中间的一个第二通孔中填满介质材料。
步骤S65，请参阅图13，去除所述第一通孔、邻近所述第一通孔的一个第二通孔底部、及所述氧化硅层上方的介质材料，通过所述第一通孔及邻近所述第一通孔的一个第二通孔进行P型离子注入。
步骤S66，请参阅图14，在所述第一通孔中的介质材料表面、所述第一P型注入区表面、所述氧化硅层表面再次形成介质材料，去除所述第一通孔底部的部分介质材料及所述氧化硅层表面的介质材料。
本发明的半导体功率器件及其终端结构具有高性能渐变掺杂耐压结构，适用于IGBT，VDMOS和高压晶闸管等功率器件。特别是通过氧化硅层进行沟槽刻蚀以及对介质材料的使用，能够在仅光刻两次的前提下，使分压区域形成结深和浓度渐变的结终端结构。和传统结构相比，工艺简单，结深和浓度可以通过介质材料厚度控制，生产成本低。结深和浓度渐变能够最大化分压能力，减少器件面积，降低器件成本，提升性能。同时多晶硅层和第一P型注入区连接，形成新的寄生电容，两个寄生电容并联，降低了寄生电容的大小。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (6)

1.一种半导体功率器件的终端结构，其特征在于：所述终端结构包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延表面的第一P型注入区、形成于所述第一层N型外延及所述第一P型注入区上的第二层N型外延、形成于所述第二层N型外延表面与所述第一P型注入区对应的第二P型注入区、形成于所述第二层N型外延层表面的第三P型注入区、贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽、形成于所述沟槽表面的P型扩散层、及形成所述P型扩散层表面且所述沟槽中的多晶硅，其中，所述第二P型注入区的深度大于所述第三P型注入区；
所述终端结构还包括形成于所述第二层N型外延上、所述第二及第三P型注入区上的氧化硅层，所述氧化硅层包括对应所述第二P型注入区的第一通孔、对应所述第三P型注入区的第二通孔、形成于所述第一及第二通孔孔壁的介质材料、形成于所述介质材料表面且位于所述第一通孔中并延伸至所述第一通孔上、所述介质材料及氧化硅层表面的多晶硅；
所述终端结构还包括形成于所述氧化硅层、介质材料及所述第一通孔上的多晶硅上的金属层，所述金属层还通过邻近所述第二P型注入区的一第三P型注入区对应的第二通孔连接所述第三P型注入区；所述第三P型注入区中，远离所述第二P型注入区的第三P型注入区对应的第二通孔中填充满所述介质材料。
2.如权利要求1所述的半导体功率器件的终端结构，其特征在于：所述第三P型注入区的数量为至少两个，所述至少两个第三P型注入区位于所述第一P型注入区的同一侧，所述至少两个第三P型注入区的深度沿着远离所述第二P型注入区的方向逐渐减小。
3.一种半导体功率器件，其包括有源区季位于所述有源区外围的终端结构，其特征在于：所述终端结构采用如权利要求1-2项任意一项所述的终端结构。
4.一种半导体功率器件的终端结构的制作方法，其包括如下步骤：
提供N型衬底，形成所述N型衬底上第一层N型外延，使用第一光刻胶作为掩膜在所述第一层N型外延表面形成第一P型注入区；
去除所述第一光刻胶，在所述第一层N型外延及所述第一P型注入区上依序形成第二层N型外延及氧化硅层；
在所述第二层N型外延上形成具有多个开口的第二光刻胶；
使用所述第二光刻胶作为掩膜刻蚀所述氧化硅层，形成贯穿所述氧化硅层的第一通孔及第二通孔，所述第一通孔的位置还正对所述第一P型注入区，所述第一通孔的宽度大于所述第二通孔的宽度；
利用所述第一及第二通孔对所述第二层N型外延进行P型离子注入从而在所述第二层N型外延表面形成对应所述第一通孔的第二P型注入区及对应所述第二通孔的第三P型注入区；
在所述第一通孔及第二通孔孔壁形成介质材料，其中所述第二通孔被填满所述介质材料；
利用所述第一通孔刻蚀所述第二P型注入区从而形成贯穿所述第二P型注入区及其下方的第二层N型外延并延伸至所述第一P型注入区中的沟槽；
进行P型扩散从而在所述沟槽表面形成P型扩散层；及
在所述P型扩散层表面的所述沟槽中形成多晶硅；
所述第二通孔和所述第三P型注入区的数量均为三个，所述三个通孔的宽度沿着远离所述第二P型注入区的方向逐渐减小，在所述第一及第二通孔孔壁形成介质材料的步骤包括：
在所述第一通孔及邻近所述第一通孔的两个第二通孔孔壁及下方的第二及第三P型注入区上、所述氧化硅层上形成介质材料及在远离所述第一通孔的一个第二通孔中填满介质材料；
去除所述第一通孔底部、邻近所述第一通孔的两个第二通孔底部、及所述氧化硅层上方的介质材料；
通过所述第一通孔及邻近所述第一通孔的两个第二通孔进行P型离子注入；
在所述第一通孔及邻近所述第一通孔的一个第二通孔孔壁的介质材料表面及下方的第二及第三P型注入区上、所述氧化硅层上继续形成介质材料及在位于中间的一个第二通孔中填满介质材料；
去除所述第一通孔、邻近所述第一通孔的一个第二通孔底部、及所述氧化硅层上方的介质材料；
通过所述第一通孔及邻近所述第一通孔的一个第二通孔进行P型离子注入；
在所述第一通孔中的介质材料表面、所述第一P型注入区表面、所述氧化硅层表面再次形成介质材料；及
去除所述第一通孔底部的部分介质材料及所述氧化硅层表面的介质材料。
5.如权利要求4所述的半导体功率器件的终端结构的制作方法，其特征在于：所述方法还包括：在所述第一通孔中及所述介质材料及氧化硅层上形成多晶硅，去除所述介质材料及所述氧化硅层上的部分多晶硅。
6.如权利要求5所述的半导体功率器件的终端结构的制作方法，其特征在于：所述方法还包括：去除邻近所述第一通孔的所述第二通孔中的部分介质材料，在所述氧化硅层、介质材料及所述第一通孔上的多晶硅上形成金属层，使得所述金属层还通过所述去除部分介质材料的第二通孔连接所述第三P型注入区。
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* Cited by examiner, † Cited by third party
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CN111463292A (zh) * 2019-01-21 2020-07-28 徐州市晨创电子科技有限公司 隔离式双向tvs二极管及其制备方法
CN110444596B (zh) * 2019-07-26 2023-06-20 浙江里阳半导体有限公司 一种可控硅芯片及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716192A (zh) * 2015-03-31 2015-06-17 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN106298866A (zh) * 2015-05-19 2017-01-04 北大方正集团有限公司 超结mosfet器件及其制造方法
CN106298479A (zh) * 2015-06-11 2017-01-04 北大方正集团有限公司 一种功率器件的结终端扩展结构及其制造方法
CN107359116A (zh) * 2017-07-12 2017-11-17 张正宇 一种埋层外延超结二极管及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716192A (zh) * 2015-03-31 2015-06-17 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN106298866A (zh) * 2015-05-19 2017-01-04 北大方正集团有限公司 超结mosfet器件及其制造方法
CN106298479A (zh) * 2015-06-11 2017-01-04 北大方正集团有限公司 一种功率器件的结终端扩展结构及其制造方法
CN107359116A (zh) * 2017-07-12 2017-11-17 张正宇 一种埋层外延超结二极管及其制作方法

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