CN1075668C - 绝缘栅双极晶体管 - Google Patents
绝缘栅双极晶体管 Download PDFInfo
- Publication number
- CN1075668C CN1075668C CN96123089A CN96123089A CN1075668C CN 1075668 C CN1075668 C CN 1075668C CN 96123089 A CN96123089 A CN 96123089A CN 96123089 A CN96123089 A CN 96123089A CN 1075668 C CN1075668 C CN 1075668C
- Authority
- CN
- China
- Prior art keywords
- region
- conductivity type
- emitter
- well
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 26
- 239000000969 carrier Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明的绝缘栅双极晶体管具有第一和第二发射区。在第二导电类型的第一发射区内形成第一导电类型的扩散区。第二发射区具有其浓度高于第二发射区的其余部位的区。该高浓度区与扩散区相邻,并朝向第一导电类型阱的中心定位。此外,高浓度区的结深度与扩散区相同。
Description
本发明涉及功率晶体管,特别涉及开关性能得以改善的绝缘栅双极晶体管(以下称为IGBT)。
通常,IGBT是用于有效地降低传统的功率MOSFET(金属氧化物半导体场效应晶体管)的导电损耗的功率半导体器件。
由于IGBT具有MOS栅结构,可通过调节施于栅极的电压来控制,其输出特性与双极晶体管相同。
图1是N沟道IGBT的剖面图。
N沟道IGBT具有垂直双扩散MOS(VDMOS)结构与垂直PNP晶体管的组合,具有位于P型衬底之上的N型外延层和形成于其上的双扩散MOS(DMOS)单元。
如图1所示,在传统的N沟道绝缘栅双极晶体管中,在P+型半导体衬底110上形成N+型缓冲层120,在缓冲层120上形成N型外延层130。在外延层130中形成P型阱140,在阱140中相互分开地形成两个N+型发射区142。阱140具有高浓度区和低浓度区。在阱140的部分和外延层130的表面上形成栅氧化物膜150,在栅氧化物膜150上形成由绝缘膜170包围的栅极160。发射区142和阱140通过发射极180相互电连接。在衬底110的另一表面上形成收集极电极182。
通常,外延层130较厚并具有低的浓度,以便提供高的IGBT的击穿电压特性。当晶体管导通时,衬底110把载流子注入外延层130。
当把超过器件阈值电压的正电压加在栅极160时,靠近位于栅氧化物膜150之下的P型阱140的表面产生反向层。如果收集极182与发射极180之间的偏置电压是正的,则电子从发射极区142通过反向层移向外延层130。
此电子流动成为由P+型衬底110、N型外延层130和P型阱140组成的PNP双极晶体管的基极电流。此时,由于空穴从衬底110通过缓冲层120被注入外延层130,所以器件导通。这些空穴,亦即从衬底110注入外延层140的过量载流子,导致外延层130的电导率增大到高电平的注入状态。当IGBT导通时,空穴对正向压降的影响极小。
部分过量空穴与通过外延层130中的反向层进入的电子复合,其余过量空穴通过阱140的反向偏压结和外延层130流进发射极电极180。
另一方面,未与外延层130内的空穴复合的电子被注入衬底110,从而流入收集极182。
根据此原理,当IGBT导通时,同时存在电子电流和空穴电流,此双极输出特性优于例如MOSFET的单极器件。
另一方面,为了使IGBT截止,栅极150或是与发射极180短路或是被施加负电压,以使电子流受到限制。
然后,反向层消失,以致电子不能移动。因此,外延层130内的部分电子与空穴复合,其余注入衬底110。总之,电子消失因而电流快速地降低至电子流的程度。
另一方面,虽然外延层130内的空穴与电子复合,但由于它们是少数载流子,所以缓慢地减少。部分空穴通过阱140流入发射极180,并在截止时作为尾电流成分而保留。
IGBT截止时,收集极电流下降,电源电压偏置加于收集极182和发射极180。所以,加在器件的电压快速上升。
加在收集极182和发射极180的上升电压引起在外延层130与阱140的结上的反向偏置,由此产生的耗尽层随着偏置电压增大而变宽。因此,外延层130中的过量空穴被耗尽层的强电场扫入发射极180。
如上所述,IGBT的开关损耗大于MOSFET的损耗,因为截止时由过量空穴产生了剩余电流。为解决此问题,提出了一种能在截止时形成用于空穴的通道的结构。
以下结合附图,详细说明此种现有结构。
图2是传统半导体的剖面图,其结构具有形成于IGBT段I的IGBT元件单元和形成于M段的MOS控制晶闸管(以下称为MCT)元件单元。
如图2所示,P+型衬底210具有第一表面和与第一表面相反的第二表面。在衬底210的第一表面上形成N型外延层230,在MCT段M和IGBT段I的外延层230中分别形成相互分离的P型深阱244和P型浅阱240。浅阱240从下段区到上段区其浓度从高向低变化。
在深阱244中形成N+阱246,在N+阱246内形成相互分离的多个P+扩散区248。在浅阱240形成相互分离的发射极区242。在相邻的扩散区248与N型发射极242之间的表面上形成栅极氧化物膜250,在栅极氧化物膜250上形成由绝缘膜270覆盖的栅极260。在衬底210的整个第一表面上形成阴极280,在其第二表面上形成阳极282。
在此传统半导体器件中,空穴,亦即外延层230内的过量载流子,在截止时在加在栅极260的负偏置电压的作用下,通过形成于MCT单元的N+阱246的P沟道,流入阳极电极280。
然而,由于在MCT段M和IGBT段I分别形成同一深度的不同导电类型的阱246和240,除了IGBT工艺之外,还需要附加的掩模工艺。此外,由于MCT元件单元的基区或深阱244的结深度应比IGBT元件单元的基区或浅阱240的结深度更深,所以外延层230应厚于通常的外延层,以便获得相同的击穿电压。在这种情况,存在导通状态下的电阻在截止时增大,而且开关损耗因电流通道的增多而增大的问题。
另外,由其结深度决定的深阱244的N沟道长度变得比普通的IGBT更长。因此,增长的沟道也使导通电阻增大。由于独立地设置MCT元件单元和IGBT元件单元,所以难以在截止时有效地去除电流汇集。所以,很难获取大的安全工作面积(SOA)。另外,由于MCT单元产生的大电流被晶闸管的闭锁特性所感应,所以除非电流能有效地被消散,否则截止时IGBT将产生闭锁现象从而击穿器件。
本发明的目的是有效地减少截止时因过量的少数载流子而引起的开关损耗。
为实现上述目的,本发明一方面提供一种绝缘栅双极晶体管,包括:
一个第一导电类型的半导体衬底;
一个形成于该衬底上的第二导电类型的半导体层;
一个形成于该半导体层内的该第一导电类型的阱;
一个形成于该阱内的该第二导电类型的第一发射区;
一个形成于该阱内并与该第一发射区分离的该第二导电类型的第二发射区;
一个形成于第二发射区内的该第一导电类型的扩散区;
一个形成于该第一发射区与该半导体层之间的阱表面上以及该半导体层表面上的第一栅极;和
一个形成于该第二发射区表面上、该半导体层表面上和该第二发射区与该半导体层之间的阱表面上的第二栅极,
其中,该第二发射区具有其浓度高于第二发射区其余区的高浓度区,该区与该第一导电类型的扩散区相邻地形成。
根据本发明的另一方面,提供一种绝缘栅双极晶体管,包括:
一个第一导电类型的半导体衬底;
一个在该半导体衬底上形成的第二导电类型的半导体层;
一个在该半导体层内形成的第一导电类型的阱;
一个在该第一导电类型阱内形成的第二导电类型的第一发射区;
一个在该第一导电类型阱内形成的并与第一发射区分离的第二导电类型的第二发射区;
一个在该第一发射极区上形成的并与该第二发射区分离的第三发射区;
一个在该第二发射区上形成的并与该第一发射区分离的第四发射区;
分别在该第三和第四发射区内形成的第一导电类型的扩散区;
一个在该第三发射区表面上、该第三与该第一发射区与该半导体层之间的第一导电类型阱表面上和该半导体层表面上形成的第一栅极;
一个在该第四发射区表面上、该半导体层表面上、该第二发射区与该半导体层之间的第一导电类型阱的表面上形成的第二栅极,
其中,该第三和第四发射区具有第二导电类型,该第三和第四发射区朝向该第一导电类型阱的中心的部位,具有比该第三和第四发射区其余部位高的浓度,
并且其中,该第一发射区基本上与该第二发射区平行,该第三发射区对应于该半导体层与该第四发射区相对。
根据本发明的绝缘栅双极晶体管具有第一和第二发射区。在第二导电类型的第一发射区内形成第一导电类型的扩散区。
最好是,第二发射区具有其浓度高于第二发射区的其余部分的区。该高浓度区与扩散区相邻,并朝向第一导电类型阱的中心而定位。此外,该高浓度区的结深度小于扩散区。
通过以下的说明及仅作为示意性给出的附图,将使本发明更为明了,但并不对本发明有任何限制。附图中:
图1是传统的N沟道绝缘栅双极晶体管的剖面图;
图2是传统的由IGBT元件单元和MCT元件单元组成的半导体器件的剖面图;
图3是根据本发明的实施例的绝缘栅双极晶体管结构的剖面图;
图4是根据本发明的实施例的绝缘栅双极晶体管的平面图;
图5是沿图4的线A-A的剖面图;
图6是根据本发明的实施例的IGBT在截止状态下空穴流的剖面示意图。
以下结合附图详细地说明作为根据本发明的实施例的IGBT。
图3是根据本发明实施例的IGBT结构的剖面图。本实施例的IGBT的基本结构与传统的IGBT相同。但是,它具有改进的N型发射区结构,以便改进开关特性,而且具有双沟道结构。
如图3所示,P+半导体衬底10具有第一表面和与第一表面相反的第二表面。在衬底10的第一表面上形成一个N+缓冲层20,在缓冲层20上形成一个N-外延层30。在外延层30内形成一个P+阱40,在阱40内相互分离地形成N型发射区42和N+发射极区44。N型发射区44比N+发射区42更深,并在其上部包含有N+区46。在N型发射区44形成一个P+扩散区48。在外延层30、N型发射区44和P+阱40的表面上形成一个栅氧化物膜50。该栅氧化物膜也形成在外延层30、P+阱40和N+发射区42的表面上。在栅氧化物膜50上形成一个栅极60,并用绝缘膜70覆盖。发射极电极(未示出)将形成在整个表面上,收集极电极(未示出)将形成在衬底10的第二表面上。
图4是根据本发明实施例的绝缘栅双极晶体管的平面图,其具有点对称的结构。如果图3所示结构在水平面内旋转180度,而且如果此旋转结构的前面附着于图3的结构的背面,则此组合结构对应于图4所示结构。
如图4所示,在IGBT P+的阱40形成的N型发射区42纵向延伸形成另一个IGBT的N型发射区44的N+区46。所以,N型发射区44和N+区46的结深度不同。
图4中的标号Ln表示导通状态产生的N沟道长度,标号Lp是截止状态的P沟道长度。
如图5所示,该图是沿图4的线A-A的剖面图,N型发射区44的结深度Dn1比N+发射区44或者N+区46的结深度Dn2要深。图5中的各箭头表示之后将描述的空穴流。
图6是根据本发明的实施例的IGBT的剖面图。
如图6所示,顺序布置多个图3所示的元件。图6所示结构相应于栅极60对称。栅极60之下的外延层30的部分称为JFET(结型场发射晶体管)区。
下面参照图5和6说明IGBT的特性。
在导通状态,电子围绕P+扩散区48运动,并沿P+阱40内产生的N沟道(导通沟道)流动。在截止状态,外延层30内的空穴沿N型发射区44内产生的P沟道(截止沟道)流入发射极电极。由于空穴沿P沟道流动,短时间内大量空穴流出,因而缩短了开关时间。
相邻N+发射区42之间的JFET区不产生截止沟道,因此JFET区具有浓度高于其它部分的区32。围绕区32形成一个势垒,并对空穴的运动加以限制。因此,空穴绕过此区,流进截止沟道,以致易于在截止状态下消失。
此外,由于高浓度的N区32降低了导通态的JFET电阻,所以电导率得以改善。
接着,结合图3说明此实施例的IGBT的制造方法。
在P+衬底10上形成厚5~30μm、浓度为5×1016~5×1017/cm3的缓冲层20,在缓冲层20上生长电阻大于20欧姆的外延层30,直至其厚度大于40μm。
在外延层30表面上生长厚度为600~1500埃的栅氧化物膜50。在其上淀积多晶硅层,并构图形成栅极60。由于栅极60的面积是IGBT的电流-电压特性的一个主要因素,所以把栅极60设计成其面积宽于传统的IGBT。否则,由于N型发射区44包含有P沟道和N沟道两者的N+区46,所以JFET面积变窄。之后,不是采用自对准方法而是采用分立掩模工艺,以低浓度注入P型离子。通过以高浓度注入P型离子并使其扩散,形成有源P+阱40。此时,P+阱40的两侧部位的沟道长度对应于截止沟道来说是不同的。P+阱40的结深度由导电损耗和击穿电压决定,而其适合的范围是4~10μm。
形成一个N型发射区44。其浓度应在考虑截止时的负偏置电压的条件下来确定,以便形成足够的P沟道。结深度应在允许的限制下尽可能地低,以便改善IGBT闭锁特性。
以高浓度把P型离子注入形成截止沟道的N型发射区44,然后以高浓度注入N型离子。最后,由扩散工艺在N型发射区44形成N+区46和P+扩散区48。
在由上述方法制造的双沟道IGBT中,当超过阈值电压的偏置电压加在栅极60,而且正向偏压加在收集极与发射极之间时,电子流通过在P+阱40产生的N沟道流动,空穴从衬底10注入N型外延层30。
尽管发射区42、44的尺寸大于传统的IGBT,但通过有效地设置截止沟道而消除了闭锁。在N-N型发射极,由于N+区46的结深度比整个结深度要浅,而且在此深度的P型离子的浓度较高,因此导通状态下空穴通过N+区46之下的短路电流通道运动。由于靠近截止沟道的N沟道变得长于其它侧的其它N沟道,所以沟道电阻增大,因而电子和空穴流减少,以致闭锁被限制。应注意N沟道(导通沟道)与P沟道(截止沟道)的比例是由电子流与空穴流的比例来确定的。因此,由于IGBT的增益小于1,所以截止沟道与导通沟道的比例最好小于1。
因此,根据本发明的IGBT保持IGBT的正向偏置电压特性,并通过形成截止时的P沟道来产生空穴流的通道。所以,截止时空穴快速地消失,从而使开关性能得以改善。
至此已对本发明做了说明,很明显,本发明可以按许多方式变化。这种变化并不被认为是脱离了本发明的精髓和范围,所有这些改型对于本领域的普通技术人员均是显而易见的,均将包含于本申请的权利要求书中。
Claims (13)
1、一种绝缘栅双极晶体管,包括:
一个第一导电类型的半导体衬底;
一个形成于该衬底上的第二导电类型的半导体层;
一个形成于该半导体层内的该第一导电类型的阱;
一个形成于该阱内的该第二导电类型的第一发射区;
一个形成于该阱内并与该第一发射区分离的该第二导电类型的第二发射区;
一个形成于第二发射区内的该第一导电类型的扩散区;
一个形成于该第一发射区与该半导体层之间的阱表面上以及该半导体层表面上的第一栅极;和
一个形成于该第二发射区表面上、该半导体层表面上和该第二发射区与该半导体层之间的阱表面上的第二栅极,
其中,该第二发射区具有其浓度高于第二发射区其余区的高浓度区,该区与该第一导电类型的扩散区相邻地形成。
2、根据权利要求1所述的绝缘栅双极晶体管,还包括一个在该半导体衬底与该半导体层之间形成的该第二导电型的缓中层,并具有比该半导体层高的浓度。
3、根据权利要求2所述的绝缘栅双极晶体管,其中,该缓冲层厚度是5-30μm。
4、根据权利要求2所述的绝缘栅双极晶体管,其中,该缓冲层的浓度是5×1016~2×1017/cm3。
5、根据权利要求1所述的绝缘栅双极晶体管,其中,该半导体层的厚度大于40μm。
6、根据权利要求5所述的绝缘栅双极晶体管,其中,该半导体层的电阻大于20欧姆。
7、根据权利要求1所述的绝缘栅双极晶体管,其中,该阱的上部具有比该阱的下部低的浓度。
8、根据权利要求1所述的绝缘栅双极晶体管,其中,该第二发射区的结深度比该第一发射区的结深度要小。
9、一种绝缘栅双极晶体管,包括:
一个第一导电类型的半导体衬底;
一个在该半导体衬底上形成的第二导电类型的半导体层;
一个在该半导体层内形成的第一导电类型的阱;
一个在该第一导电类型阱内形成的第二导电类型的第一发射区;
一个在该第一导电类型阱内形成的并与第一发射区分离的第二导电类型的第二发射区;
一个在该第一发射极区上形成的并与该第二发射区分离的第三发射区:
一个在该第二发射区上形成的并与该第一发射区分离的第四发射区;
分别在该第三和第四发射区内形成的第一导电类型的扩散区;
一个在该第三发射区表面上、该第三与该第一发射区与该半导体层之间的第一导电类型阱表面上和该半导体层表面上形成的第一栅极;
一个在该第四发射区表面上、该半导体层表面上、该第二发射区与该半导体层之间的第一导电类型阱的表面上形成的第二栅极,
其中,该第三和第四发射区具有第二导电类型,该第三和第四发射区朝向该第一导电类型阱的中心的部位,具有比该第三和第四发射区其余部位高的浓度,
并且其中,该第一发射区基本上与该第二发射区平行,该第三发射区对应于该半导体层与该第四发射区相对。
10、根据权利要求9所述的绝缘栅双极晶体管,其中,该第一和第二发射区具有第二导电类型,并与该第三和第四发射区的高浓度部位连接。
11、根据权利要求9所述的绝缘栅双极晶体管,其中,该第三和第四发射区的结深度比该第一和第二发射极区的结深度深。
12、根据权利要求9所述的绝缘栅双极晶体管,其中,该第一发射区基本上与该第四发射区平行,该第二发射区对应于该半导体层与该第三发射区相对。
13、根据权利要求9所述的绝缘栅双极晶体管,其中,该第一与第二发射区之间的半导体层部位具有高浓度的第二导电类型。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950046784A KR100194668B1 (ko) | 1995-12-05 | 1995-12-05 | 전력용 절연 게이트 바이폴라 트랜지스터 |
KR46784/95 | 1995-12-05 | ||
KR46784/1995 | 1995-12-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1156905A CN1156905A (zh) | 1997-08-13 |
CN1075668C true CN1075668C (zh) | 2001-11-28 |
Family
ID=19437821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN96123089A Expired - Fee Related CN1075668C (zh) | 1995-12-05 | 1996-12-05 | 绝缘栅双极晶体管 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5861638A (zh) |
JP (1) | JPH09186323A (zh) |
KR (1) | KR100194668B1 (zh) |
CN (1) | CN1075668C (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100486347B1 (ko) * | 1997-08-20 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 절연게이트양극성트랜지스터 |
KR100486348B1 (ko) * | 1997-09-30 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 펀치스루우형절연게이트바이폴라트랜지스터 |
JP3102783B2 (ja) * | 1998-02-11 | 2000-10-23 | 三星電子株式会社 | 外部電界を利用して電子放出を活性化させた冷陰極電子放出素子 |
JP3586193B2 (ja) | 1998-04-27 | 2004-11-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US6137122A (en) * | 1999-12-02 | 2000-10-24 | Analog And Power Electronics Corp. | Latch-up controllable insulated gate bipolar transistor |
EP1429391A1 (en) * | 2002-12-10 | 2004-06-16 | ABB Schweiz AG | Insulated gate semiconductor device and method of making the same |
JP2007194575A (ja) * | 2005-12-21 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置 |
CN101515583B (zh) * | 2005-12-21 | 2011-01-05 | 三菱电机株式会社 | 半导体装置 |
JP2007207862A (ja) | 2006-01-31 | 2007-08-16 | Mitsubishi Electric Corp | 半導体装置 |
DE102007018367B4 (de) * | 2007-04-18 | 2013-09-05 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
US7968940B2 (en) * | 2007-07-05 | 2011-06-28 | Anpec Electronics Corporation | Insulated gate bipolar transistor device comprising a depletion-mode MOSFET |
US7880200B2 (en) * | 2007-09-28 | 2011-02-01 | Infineon Technologies Austria Ag | Semiconductor device including a free wheeling diode |
CN104241346B (zh) * | 2013-06-21 | 2017-03-15 | 上海北车永电电子科技有限公司 | 绝缘栅双极晶体管及其制备方法 |
US9793386B2 (en) * | 2015-10-14 | 2017-10-17 | Ford Global Technologies, Llc | Multiple zone power semiconductor device |
KR101998850B1 (ko) * | 2017-05-30 | 2019-07-10 | 파워큐브세미(주) | 열 배출 성능이 향상된 하부 금속층을 가진 반도체 |
KR102683788B1 (ko) * | 2018-03-15 | 2024-07-10 | 한국전자통신연구원 | 실리콘 포토멀티플라이어 |
KR102455275B1 (ko) | 2021-03-17 | 2022-10-14 | 김조권 | 팬 플루트용 음계관 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1036666A (zh) * | 1988-02-22 | 1989-10-25 | 亚瑞亚·勃朗·勃威力有限公司 | 场效应控制的双极型功率半导体器件及其制造方法 |
JPH05283676A (ja) * | 1992-02-03 | 1993-10-29 | Fuji Electric Co Ltd | 半導体装置 |
-
1995
- 1995-12-05 KR KR1019950046784A patent/KR100194668B1/ko not_active IP Right Cessation
-
1996
- 1996-12-03 JP JP8323051A patent/JPH09186323A/ja active Pending
- 1996-12-05 US US08/760,255 patent/US5861638A/en not_active Expired - Lifetime
- 1996-12-05 CN CN96123089A patent/CN1075668C/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1036666A (zh) * | 1988-02-22 | 1989-10-25 | 亚瑞亚·勃朗·勃威力有限公司 | 场效应控制的双极型功率半导体器件及其制造方法 |
JPH05283676A (ja) * | 1992-02-03 | 1993-10-29 | Fuji Electric Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN1156905A (zh) | 1997-08-13 |
KR100194668B1 (ko) | 1999-07-01 |
US5861638A (en) | 1999-01-19 |
JPH09186323A (ja) | 1997-07-15 |
KR970054375A (ko) | 1997-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1075668C (zh) | 绝缘栅双极晶体管 | |
CN1227744C (zh) | 双极金属氧化物半导体场效应晶体管器件 | |
CN1215570C (zh) | Mos晶体管组件 | |
CN1468449A (zh) | 内含沟道型肖特基整流器的沟道型dmos晶体管 | |
JPH05243561A (ja) | 電力用半導体素子 | |
CN1879222A (zh) | 沟槽栅极场效应器件 | |
CN1520616A (zh) | 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法 | |
CN1331495A (zh) | 横向半导体器件 | |
CN1499645A (zh) | 场效应半导体装置 | |
CN105122458A (zh) | 半导体装置及其制造方法 | |
JPH1074959A (ja) | 電力用半導体素子 | |
CN1525575A (zh) | 高耐电压场效应型半导体设备 | |
CN112563321B (zh) | 半导体装置及其制造方法 | |
CN102171800A (zh) | 半导体装置及其制造方法 | |
US9153678B2 (en) | Power semiconductor device and method of manufacturing the same | |
US20150144989A1 (en) | Power semiconductor device and method of manufacturing the same | |
CN1366349A (zh) | 半导体装置及其制造方法 | |
JP2004247593A (ja) | 半導体装置及びその製造方法 | |
CN1412855A (zh) | 绝缘栅型半导体器件 | |
JP4415767B2 (ja) | 絶縁ゲート型半導体素子、及びその製造方法 | |
KR100533687B1 (ko) | 이중 게이트 트랜지스터 | |
JP5292157B2 (ja) | 横型絶縁ゲートバイポーラトランジスタおよびその製造方法 | |
KR20150076716A (ko) | 전력 반도체 소자 | |
CN1366348A (zh) | 半导体装置及其制造方法 | |
WO2015107614A1 (ja) | 電力用半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
ASS | Succession or assignment of patent right |
Owner name: FAST (COREA) SEMICONDUCTORS CO., LTD. Free format text: FORMER OWNER: SAMSUNG ELECTRONICS CO., LTD Effective date: 20011123 |
|
C41 | Transfer of patent application or patent right or utility model | ||
TR01 | Transfer of patent right |
Effective date of registration: 20011123 Patentee after: Quick Korea Semiconductor Co., Ltd. Patentee before: Samsung Electronics Co., Ltd. |
|
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20011128 Termination date: 20131205 |