[go: up one dir, main page]

CN1215570C - Mos晶体管组件 - Google Patents

Mos晶体管组件 Download PDF

Info

Publication number
CN1215570C
CN1215570C CNB031060803A CN03106080A CN1215570C CN 1215570 C CN1215570 C CN 1215570C CN B031060803 A CNB031060803 A CN B031060803A CN 03106080 A CN03106080 A CN 03106080A CN 1215570 C CN1215570 C CN 1215570C
Authority
CN
China
Prior art keywords
region
mos transistor
semiconductor
assembly
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB031060803A
Other languages
English (en)
Other versions
CN1442907A (zh
Inventor
M·曾德尔
F·赫勒
R·兰蒂尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1442907A publication Critical patent/CN1442907A/zh
Application granted granted Critical
Publication of CN1215570C publication Critical patent/CN1215570C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

为了尽可能的降低MOS晶体管组件(10)的接通电阻，应使雪崩击穿区A形成于沟槽结构(30)的终端区(30u)。另外一种可行的方法或此外，是在位于源极区S及漏极区D之间与背对栅电极G的栅绝缘GOX相邻的区域形成第一种导电类型的局部最大掺杂物质浓度区K。

Description

MOS晶体管组件
技术领域
本发明为MOS晶体管组件。
背景技术
对现代化的MOS晶体管(尤其是在大功率半导体的领域)而言，MOS晶体管组件的接通电阻是评价MOS晶体管功能的一个重要标准。
现代化晶体管技术的发展经常将降低接通电阻设定为目标，以降静态低损耗功率和达到较大的电流密度，进而缩小芯片的体积，使制造成本得以降低。
现有已知被用来降低MOS晶体管的接通电阻的措施是以沟槽晶格取代平面晶格结构，在此种沟槽晶格中，MOS晶体管系形成于栅电极和栅极连接线所在的沟槽或沟槽结构范围内。此外，使用更深的沟槽或沟槽结构还可以进一步降低漂移线路中的电阻。采用特定的掺杂措施也可以再进一步降低漂移线路电阻。
发明内容
本发明的任务是提出一种接通电阻非常低，而且功能又十分可靠的MOS晶体管组件。
上述任务的技术解决方案在于一种具沟槽结构(30)的沟槽类型的MOS晶体管组件，其在半导体区(20)内沿所述沟槽结构(30)长度的第一方向伸展，其中：所述MOS晶体管组件(10)的雪崩击穿区(A)形成于沟槽结构(30)的终端区(30u)、下方区(30u)或是次区(30b)，以此方式降低所述MOS晶体管组件(10)的接通电阻。
本发明的第一种解决方案提出的是一种沟槽结构类型或沟槽类型的MOS晶体管组件，这种MOS晶体管组件具有一个在一半导体区内朝第一方向伸展的沟槽结构。
本发明的第一种解决方案提出的MOS晶体管组件的特征是，MOS晶体管组件的雪崩击穿区形成于沟槽结构的终端区或下方区(尤其是次区)，此形成方式形成或可以形成一特别低的MOS晶体管组件的接通电阻。
本发明的第一种解决方案的基本构想是在沟槽结构的终端区形成MOS晶体管组件的雪崩击穿区。对一个具有垂直之沟槽结构或沟槽的垂直的MOS晶体管组件而言，所谓的终端区指的就是沟槽结构或沟槽的下方区，尤其是次区。将雪崩击穿区的位置移到沟槽结构或沟槽的终端区或下方区会造成MOS晶体管组件的雪崩强度及/或击穿电压的升高。利用将雪崩击穿区的位置移到沟槽结构或沟槽的终端区或下方区升高击穿电压的方式，可以将相应的周围掺杂(尤其是外延区的周围掺杂)的浓度升高一些。过一段时间后，升高后的击穿电压会降低一些，不过这是可以接受的，因为操作时使用的击穿电压低于升高后的击穿电压。接着经由升高周围掺杂(尤其是外延区的周围掺杂)的浓度就可以按照所希望的方式和程度使MOS晶体管的接通电阻降低。
本发明的第二种解决方案提出的MOS晶体管组件具有一个源极区及一个漏极区，此源极区及漏极区系在具有第一种导电性或导电类型的半导体区内形成。同时这种MOS晶体管组件还具有一个位于源极区及漏极区之间、并经由一绝缘区被绝缘的栅电极组件。
本发明的第二种解决方案提出的MOS晶体管组件的特征是，在源极区及漏极区之间背对栅电极组件直接与绝缘区相邻之处有一个第一种导电性或导电类型的局部最大掺杂物质浓度的区域，此区域之设置形成或可以形成一特别低的MOS晶体管组件的接通电阻。
本发明的第二种解决方案的基本构想是调整及/或提高在源极区及漏极区之间的一个区域的掺杂物质浓度，以便形成一个第一种导电性或导电类型的局部最大掺杂物质浓度的区域。这样MOS晶体管组件的击穿电压就会随此区域的局部最大浓度值、位置、以及形状而变得过高。如此即可再次利用此过高的击穿电压使周围掺杂的浓度提高，同时过高的击穿电压也会随之降低，并达到使本发明的第二种解决方案的MOS晶体管组件的接通电阻降低的目的。
本发明提出两种不同且彼此无关的解决方案，利用这两种解决方案提出的措施都可以达到降低接通电阻的目的。第一种解决方案的措施着重在沟槽结构的终端区(特别是在沟槽的次区)形成一雪崩击穿区。第二种解决方案的措施着重在源极区及漏极区之间形成一个局部最大掺杂浓度区。
也可以将以上两种措施结合在一起，以达到更进一步降低MOS晶体管组件的接通电阻的目的。
在本发明的第一种解决方案的一种实施方式中，MOS晶体管组件具有一个源极区及一个漏极区，此源极区及漏极区系在具有第一种导电性或导电类型的半导体区内形成，同时在源极区及漏极区之间的沟槽结构内还有一个经由一绝缘区被绝缘的栅电极组件，在源极区及漏极区之间背对栅电极组件直接与绝缘区相邻之处有一个第一种导电性或导电类型的局部最大掺杂物质浓度的区域，此区域之设置形成或可以形成一特别低的MOS晶体管组件的接通电阻。
本发明的第二种解决方案的一种实施方式提出一种沟槽结构类型或沟槽类型的MOS晶体管组件，这种MOS晶体管组件具有一个在一半导体区内朝第一方向伸展的沟槽结构，此MOS晶体管组件的雪崩击穿区形成于沟槽结构的终端区或下方区(尤其是次区)，此形成方式形成或可以形成一特别低的MOS晶体管组件的接通电阻。
使MOS晶体管组件的雪崩击穿区形成于沟槽结构的终端区或下方区(尤其是次区)的构想可以经由多种不同的方式获得实现。
本发明的一种有利的MOS晶体管组件的实施方式是经由一个最大电场强度区来形成雪崩击穿区，或是经由这个最大电场强度区来定义雪崩击穿区的位置。
这是不难做到的，例如经由源极区及/或漏极区及/或与其它相邻电子组件的相应配置即可达到此目的，这是因为这个MOS晶体管组件通常不是单独位于其所在的半导体区内，而是直接与其它的半导体组件相邻，例如直接与其它的晶体管或类似电子组件相邻。
例如，本发明的一种有利的MOS晶体管组件的实施方式是在直接与绝缘区相邻的源极区及漏极区之间、且直接与背对栅电极之沟槽结构的终端区或下方区相邻的区域形成最大电场强度区。在此种实施方式中，最有利的作法是使最大电场强度区形成于与沟槽结构之下方区的沟槽壁直接相邻的位置，例如形成于沟槽底部附近。
在本发明的另外一种MOS晶体管组件的有利的实施方式中，MOS晶体管组件的最大电场强度区是形成于直接与沟槽结构的终端区或下方区相邻且背对栅电极组件的源极区及漏极区之间的区域。在此种实施方式中，最有利的作法是使最大电场强度区形成于一空间电荷区，特别在击穿电压下，此空间电荷区的范围位于本体区(或是本体强化区)及漏极区之间，特别是位于面对第二区、下方区、或是漏极区的那一半区域。
在本发明的另外一种有利的MOS晶体管组件的实施方式中，位于半导体区内充作中间区的台面区在垂直于第一方向(特别是朝向一相邻半导体组件的方向)上的宽度为D台面，这个宽度小于沟槽结构或沟槽本身在这个方向上的宽度D沟槽，也就是说：D台面＜D沟槽。只要缩短台面区的宽度就可以缩短相邻的电子组件之间的距离，这样做不仅可以提高半导体电子组件的集成密度，也可以降低MOS晶体管组件的接通电阻。
在本发明的另外一种MOS晶体管组件的有利的实施方式中，位于半导体区内充作中间区的台面区在垂直于第一方向(特别是朝向一相邻半导体组件的方向)上的宽度为D台面，这个宽度小于栅绝缘区(GOX)的最大厚度DGOX的2.5倍，也就是说：D台面＜2.5DGOX。
要注意的是，台面区的宽度D台面并不是能够无限制的缩小，而是只能够缩小至相邻的半导体组件或半导体电子组件之间的交相互作用不会超过容许范围的程度。也就是说，被台面区隔开的相邻的半导体组件的电场受到的影响程度不能对击穿电压造成负面的影响。
如果所使用的MOS晶体管组件是一种绝缘区具有一场效应结构的场效应晶体管组件，则上述以绝缘区或门绝缘的最大厚度的某一倍数为准来设定台面区的宽度的方式具有非常大的优点。
另外一个有利的措施是使MOS晶体管组件具有一个位于源极区及漏极区之间、并与栅电极组件绝缘的第二种导电性或导电类型的本体区，且此本体区最好是直接与源极区相邻。
另外一个措施是在朝向漏极区的方向上形成一个将本体区强化的第二种导电性或导电类型的本体强化区。
一种特别有利的方式是，使第一种导电性或导电类型的局部最大掺杂物质浓度区位于从本体区或本体强化区到漏极区的掺杂引线之间的过渡区内。
在本发明的另外一种MOS晶体管组件的有利的实施方式中，沟槽结构的范围系从半导体区的第一个半导体次区到MOS晶体管组件的基片及/或进入MOS晶体管组件的基片内。
在本发明的另外一种MOS晶体管组件的有利的实施方式中，沟槽结构内有多个电极或电极组件，尤其是有多个栅极区及/或多个源极区。在本发明的另外一种MOS晶体管组件的有利的实施方式中，漏极区或终端区的形成系尽一切可能避免半导体区与半导体区的同一面发生背面触点接通的情形，就如同源极区或终端区的形成方式一样，第一个半导体次区(特别是以高n型掺杂型式)系作为终端区，并侧向位移方式而延伸至半导体区或第二个半导体次区的表面区。
兹将本发明的观点及其发展作进一步的说明：
降低比接通电阻Ren□A是在设计新一代的大功率晶体管时的一个重要目标。降低比接通电阻的好处是一方面可以缩小静态损耗功率，另一方面是可以达到较大的电流密度，进而制造出体积更小、成本更低、但是所应用之总电流相等的芯片。
降低比接通电阻的一种方法是以沟槽晶格取代平面晶格结构。特别是经由单位面积信道宽度的扩大可以使通道电阻降低。使用更深的沟槽可以降低漂移线路电阻(外延电阻)。此外，提高整个外延区的掺杂还可以进一步降低漂移线路电阻。
本发明的另外一个重点是，尽可能的缩小场效应沟槽晶体管的台面区宽度，使雪崩击穿发生在下方沟槽区的硅材料内。建议将台面区宽度缩小至小于沟槽宽度的程度，及/或缩小至小于沟槽内最大氧化层厚度的2.5倍的程度。
但是以现有技术制造出的晶体管具有在氧化层边缘被击穿的倾向。采用特别的措施可以强制使击穿现象发生在晶格中央。
发生在沟槽底部的击穿虽然会造成载流子被氧化物吸收，以及使击穿电压漂移。不过击穿电压的漂移并不会对晶体管功能的可靠性造成问题。重要的是不能造成起始电压的漂移。
本发明的另外一个重点是，使场效应沟槽晶体管的漂移线路的掺杂随所在位置而变化，并使掺杂物质的最大浓度出现在本体区-外延区的pn结及基片的掺杂引线之间的区域。这个措施至少可以在台面区非常狭窄的情况下，改善电场强度在一固定电场的方向上沿着沟槽深度的变化。这样不但可以降低比接通电阻Ren□A，也可以使击穿电压升高。
本发明的基本构想是：将击穿位置从晶格中央(在有植入本体强化区的情况)及/或氧化物边缘移到沟槽次区，而要达到这个目的有两种可能的方法，即缩小台面区的宽度及/或在通常是保持固定掺杂的外延区内导入一个高掺杂区(特别是n掺杂)。
附图说明
以下配合图示对本发明及其有利的实施方式作进一步的说明：
图1A，B：本发明之MOS晶体管组件的一种实施方式的断面侧视图，以及在台面区内掺杂浓度与在半导体材料的深度关系的变化图。
图2A-C：本发明之MOS晶体管组件的一种实施方式的场强度分布图，以现有技术制造之MOS晶体管组件的场强度分布图，在台面区内电场强度与在半导体材料的深度关系的变化图。
具体实施方式
图1A显示应用本发明的两个MOS晶体管组件(10)形成之半导体电路布置的断面侧视图。
这两个相邻的MOS晶体管组件(10)在半导体区(20)内被一宽度为D台面的台面区(M)隔开，特别是在原本最多仅有极低掺杂的半导体次区(22)内被台面区(M)隔开。每一个MOS晶体管组件(10)都具有一个宽度为D沟槽的沟槽(30)或沟槽结构(30)。
在沟槽结构(30)内填充栅极氧化物(GOX)形成一个绝缘区(GOX)，栅极氧化物(GOX)在沟槽结构(30)的下方区(30u)或终端区(30)达到其最大厚度DGOX。栅极氧化物(GOX)在沟槽结构(30)的上方区(30o)内的厚度比在下方区(30u)内小很多。
与沟槽结构(30)的上方区(30o)相邻之处有一个n型掺杂的源极区(S)。源极区(S)的下方有一个p型掺杂的本体区(B)和一个本体强化区(BV)。在本发明的MOS晶体管组件(10)下方，特别是在半导体次区(22)的下方，有另外一个n型掺杂的半导体次区(21)，MOS晶体管组件(10)的漏极区(D)系由半导体次区(21)所形成。
沟槽结构(30)内部还有一个栅极区(G)，源极区(S)、漏极区(D)、栅极区(G)、再加上栅绝缘区(GOX)共同形成一个垂直的沟槽式MOS晶体管组件。
在一边是漏极区(D)，另外一边是源极区(S)、本体区(B)及本体强化区(BV)所构成的垂直中间区内，MOS晶体管组件(10)的台面区(M)内的一个位置区(X)内有一个n型掺杂局部最大掺杂物质浓度区(K)，本发明的MOS晶体管组件(10)的接通电阻就是经由这个局部最大掺杂物质浓度区(K)被降低。
图1B显示n型掺杂的掺杂物质浓度与在半导体区(20)内的深度的关系图。图1b中向右方延伸的横坐标代表n型掺杂的掺杂物质浓度，纵坐标则是代表在位于图1A中的两个MOS晶体管组件(10)之间的台面区内的深度(X)。
基本上就现有的技术而言，台面区(M)内的n型掺杂相当低，约在1015-1017cm-3之间。位于半导体次区(21)内的漏极区(D)的n型掺杂则比较高，约在1015-1017cm-3之间。源极区(S)的n型掺杂也是比较高。
根据本发明的构想，位于源极区(S)、本体区(B)、本体强化区(BV)以及漏面区(D)之间的位置区(X)内的局部最大掺杂物质浓度区(K)的作用是提高n型掺杂的浓度。出现最大n型掺杂的位置区(X)、以及n型掺杂的形式和变化情形等均可变化，以便使击穿电压及接通电阻都能够符合吾人的要求。
图2A-C是比较以现有技术制造之MOS晶体管组件(台面区宽度Δ)及本发明之MOS晶体管组件(10)(台面区宽度缩小至D台面)在台面区(M)内的电场强度分布。
图2A显示一个台面区宽度为标准宽度Δ的以现有技术制造的MOS晶体管组件，图2B显示一个台面区宽度缩小至D台面(小于最大栅极氧化物宽度DGOX的2.5倍)的以本发明的方法制造的MOS晶体管组件(10)。图2A及2B中的曲线是电场强度的等高线。
从图2A(以现有技术制造的MOS晶体管组件)中可以看出，最大电场强度大约是出现在晶格中央的位置，也就是介于两个相邻MOS晶体管组件之间的位置，因此雪崩击穿应该会出现在氧化物边缘区，也就是在从上方沟槽区(30o)内较薄的栅极氧化物层(GOX)过渡到较厚的场效应区(30u)之间的区域。电场强度在剩余台面区的垂直走势(也就是沿着漂移路线的走势)大致上是保持不变。在出现最大电场强度之处的上方区域及沟槽底部(30b)以下的区域，电场强度均是快速的下降至零。
从图2B(以本发明的方法制造的MOS晶体管组件(10))中可以看出，由于台面区宽度缩小至D台面，因此出现在晶格中央位置及氧化物边缘的电场强度会大幅降低，相反的在沟槽结构(30)的沟槽底部(30b)区则会出现最大电场强度，而且出现最大电场强度的位置是直接与绝缘区(GOX)相邻，因此雪崩击穿会出现在这个位置。
图2C显示在台面区(M)内电场强度沿着晶格中央的变化情况，其中虚线是代表以现有技术制造之MOS晶体管的情况，实线是代表图2A中以本发明之方法制造的MOS晶体管组件的情况。将虚线及实线加以比对即可发现，若是使用现有技术，最大电场强度会出现在上方氧化物边缘区，因此雪崩击穿应会出现在上方氧化物边缘区；若是使用本发明的方法，最大电场强度会出现在沟槽底部(30b)区，因此雪崩击穿应会出现在沟槽底部(30b)区。
标号说明
10      MOS晶体管组件，MOS晶体管
20      半导体区，半导体基片
21      第一个半导体次区
22      第二个半导体次区
30      沟槽结构，沟，槽
30b     底部，次区
30o    上方沟槽断面，上方沟槽区
30u    下方沟槽断面，下方沟槽区，终端区
A      雪崩击穿区
B      本体区
BV     本体强化区
D      漏极区
DGOX  绝缘区的最大厚度
D台面 台面区的宽度
D沟槽 槽结构的宽度
E      最大电场强度区
G      栅极区
GOX    绝缘区，栅绝缘
K      掺杂区，局部最大掺杂物质浓度区
M      台面区
S      源极区
X      在台面区内的深度，位置区

Claims (14)

1.一种具沟槽结构(30)的沟槽类型的MOS晶体管组件，其在半导体区(20)内沿所述沟槽结构(30)长度的第一方向伸展，其中：
-所述MOS晶体管组件(10)的雪崩击穿区A形成于沟槽结构(30)的终端区(30u)、下方区(30u)或是次区(30b)，以此方式降低所述MOS晶体管组件(10)的接通电阻。
2.如权利要求1的MOS晶体管组件，其中
-具有一个源极区S及一个漏极区D，此源极区S及漏极区D是在具有第一种导电性或导电类型的半导体区(20)内形成，
-一个以绝缘区GOX绝缘的栅电极组件G形成于源极区及漏极区之间的沟槽结构(30)内，
-在源极区S及漏极区D之间与绝缘区GOX直接相邻的处具有第一种导电性或导电类型的局部最大掺杂物质浓度区域，且其背对所述的栅电极组件G，使得
-所述MOS晶体管组件(10)的接通电阻得以降低。
3.如权利要求1的MOS晶体管组件，其中：所述MOS晶体管组件(10)的雪崩击穿区A是经由一个电场强度区E形成，或是经由这个电场强度区E来定义其位置。
4.如权利要求3的MOS晶体管组件，其中：电场强度区E是形成于直接与绝缘区GOX及沟槽结构(30)的终端区(30u)或下方区(30u)相邻且背对栅电极组件G的源极区S及漏极区D之间的区域。
5.如权利要求3的MOS晶体管组件，其中：电场强度区E是形成于直接与沟槽结构(30)的终端区(30u)或下方区(30u)相邻且背对栅电极组件G的源极区S及漏极D之间的区域，且电场强度区形成于空间电荷区R，所述空间电荷区R是在本体区B，或是本体强化区BV及漏极区D之间出现击穿电压时所形成，其形成于面对漏极区D的第二区、下方区、或是面对漏极区D的那一半区域中。
6.如权利要求1的MOS晶体管组件，其中：位于半导体区(20)内充作中间区的台面区M具有一个垂直于所述第一方向的宽度D台面，这个宽度小于沟槽结构(30)在这个方向上的宽度D沟槽，也就是说：D台面＜D沟槽。
7.如权利要求1的MOS晶体管组件，其中：位于半导体区(20)内充作中间区的台面区(M)具有一个垂直于所述第一方向的宽度D台面，这个宽度小于栅绝缘区GOX的最大厚度DGOX的2.5倍，也就是说：D台面＜2.5DGOX。
8.如权利要求1的MOS晶体管组件，此种晶体管组件为一种场效应晶体管组件，且其绝缘区(GOX)具有一场效应结构。
9.如权利要求1的MOS晶体管组件，其中：在源极区S及漏极区D之间具有一个第二种导电性或导电类型的本体区B，其是与栅电极组件G绝缘，且此本体区B直接与源极区S相邻。
10.如权利要求9的MOS晶体管组件，其中：在本体区B朝向漏极区D的方向上形成一个将本体区B强化的第二种导电性或导电类型的本体强化区BV。
11.如权利要求10的MOS晶体管组件，其中：第一种导电性或导电类型的局部最大掺杂物质浓度区K是位于一位置区X内，而此位置区X是位于从本体区B或本体强化区BV到漏极区D的掺杂引线之间的过渡区。
12.如权利要求1的MOS晶体管组件，其中：该沟槽结构(30)的范围是从半导体区(20)的第一个半导体次区(21)到基片及/或进入基片内。
13.如权利要求1的MOS晶体管组件，其中：该沟槽结构(30)内有多个电极组件，所述电极组件为多个栅极区G及/或多个源极区S。
14.如权利要求2的MOS晶体管组件，其中：漏极区D或终端区形成在半导体区的同一面上而当作源极区(S)或终端区，并尽可能避免半导体区(20)发生背面触点接通的情形，第一个半导体次区(21)是作为终端区，并侧向位移方式而延伸至半导体区(20)及/或第二个半导体次区(22)的表面区(20a，22a)。
CNB031060803A 2002-02-21 2003-02-21 Mos晶体管组件 Expired - Lifetime CN1215570C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102073090 2002-02-21
DE10207309.0 2002-02-21
DE10207309.0A DE10207309B4 (de) 2002-02-21 2002-02-21 MOS-Transistoreinrichtung

Publications (2)

Publication Number Publication Date
CN1442907A CN1442907A (zh) 2003-09-17
CN1215570C true CN1215570C (zh) 2005-08-17

Family

ID=27740280

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031060803A Expired - Lifetime CN1215570C (zh) 2002-02-21 2003-02-21 Mos晶体管组件

Country Status (3)

Country Link
US (1) US6885062B2 (zh)
CN (1) CN1215570C (zh)
DE (2) DE10262418B3 (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PT1506041E (pt) * 2002-05-10 2007-12-28 Hoffmann La Roche Ácido ibandrónico para o tratamento e a prevenção da osteoporose
DE10317383B4 (de) * 2003-04-15 2008-10-16 Infineon Technologies Ag Sperrschicht-Feldeffekttransistor (JFET) mit Kompensationsgebiet und Feldplatte
DE10355588B4 (de) * 2003-11-28 2006-06-14 Infineon Technologies Ag MOS-Transistoreinrichtung
DE102004005774B4 (de) * 2004-02-05 2006-09-28 Infineon Technologies Ag Verfahren zur Herstellung von Gateelektroden in einem Feldplattentrench-Transistor sowie Feldplattentrench-Transistor
DE102004021391B4 (de) * 2004-04-30 2008-10-02 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung
DE102004026233B4 (de) * 2004-05-28 2015-02-12 Infineon Technologies Ag Trenchtransistor
DE102004057791B4 (de) * 2004-11-30 2018-12-13 Infineon Technologies Ag Trenchtransistor sowie Verfahren zu dessen Herstellung
DE102005014743B4 (de) * 2005-03-31 2013-12-05 Infineon Technologies Austria Ag MOS-Feldplattentrench-Transistoreinrichtung
DE102005014744B4 (de) * 2005-03-31 2009-06-18 Infineon Technologies Ag Trenchtransistor mit erhöhter Avalanchefestigkeit und Herstellungsverfahren
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102005060702B4 (de) * 2005-12-19 2015-01-22 Infineon Technologies Austria Ag Vertikaler MOS-Transistor mit geringem Einschaltwiderstand
DE102006020870B4 (de) * 2006-05-04 2010-12-02 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Avalanchedurchbruch-Festigkeit
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
US7601596B2 (en) * 2006-11-16 2009-10-13 Infineon Technologies Austria Ag Semiconductor device with trench transistors and method for manufacturing such a device
DE102006056809B9 (de) 2006-12-01 2009-01-15 Infineon Technologies Austria Ag Anschlussstruktur für ein elektronisches Bauelement
US7948033B2 (en) * 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
US7615847B2 (en) 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
DE102007014038B4 (de) 2007-03-23 2015-02-12 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements
DE102007037858B4 (de) 2007-08-10 2012-04-19 Infineon Technologies Ag Halbleiterbauelement mit verbessertem dynamischen Verhalten
US7923330B2 (en) * 2007-10-02 2011-04-12 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
US8274109B2 (en) * 2007-12-26 2012-09-25 Infineon Technologies Ag Semiconductor device with dynamical avalanche breakdown characteristics and method for manufacturing a semiconductor device
US8203181B2 (en) * 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
US20100264486A1 (en) 2009-04-20 2010-10-21 Texas Instruments Incorporated Field plate trench mosfet transistor with graded dielectric liner thickness
JP5110153B2 (ja) * 2010-11-08 2012-12-26 住友電気工業株式会社 半導体装置およびその製造方法
US9099419B2 (en) * 2012-10-09 2015-08-04 Infineon Technologies Ag Test method and test arrangement
US9184284B2 (en) 2012-12-31 2015-11-10 Infineon Technologies Ag Method for operating field-effect transistor, field-effect transistor and circuit configuration
US9349854B2 (en) * 2013-10-04 2016-05-24 Infineon Technologies Ag Semiconductor device and method of manufacturing the same
DE102015109545B4 (de) 2015-06-15 2021-10-21 Infineon Technologies Ag Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE102015109538B3 (de) * 2015-06-15 2016-12-08 Infineon Technologies Ag Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung
US9461131B1 (en) 2015-06-15 2016-10-04 Texas Instruments Incorporated High quality deep trench oxide
CN106024892A (zh) * 2016-05-26 2016-10-12 东南大学 高雪崩耐量的空穴电流分流型功率晶体管及其制备方法
DE112017000297T5 (de) 2016-08-12 2018-11-15 Fuji Electric Co., Ltd. Halbleiterbauteil und Herstellungsverfahren eines Halbleiterbauteils
DE102017118352A1 (de) 2017-08-11 2019-02-14 Infineon Technologies Ag Halbleiterbauelement mit grabenstrukturen und herstellungsverfahren hierfür
CN109065626B (zh) * 2018-08-21 2021-03-30 电子科技大学 一种具有介质阻挡层的槽栅dmos器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
JP3641547B2 (ja) * 1998-03-25 2005-04-20 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
EP1190447B1 (de) * 1999-06-25 2009-09-16 Infineon Technologies AG Trench-mos-transistor
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
GB0012138D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子

Also Published As

Publication number Publication date
DE10207309B4 (de) 2015-07-23
CN1442907A (zh) 2003-09-17
US20030173618A1 (en) 2003-09-18
DE10262418B3 (de) 2015-10-08
DE10207309A1 (de) 2003-09-11
US6885062B2 (en) 2005-04-26

Similar Documents

Publication Publication Date Title
CN1215570C (zh) Mos晶体管组件
US7928505B2 (en) Semiconductor device with vertical trench and lightly doped region
US6501129B2 (en) Semiconductor device
CN1181559C (zh) 一种半导体器件
CN1468449A (zh) 内含沟道型肖特基整流器的沟道型dmos晶体管
CN1695255A (zh) 半导体部件及其制造方法
US20090072304A1 (en) Trench misfet
CN1449058A (zh) 半导体器件
CN1864270A (zh) 绝缘栅型半导体器件及其制造方法
CN1536680A (zh) 绝缘栅型半导体器件
CN1819270A (zh) 场效应晶体管和制造场效应晶体管的方法
CN1589499A (zh) 具有多晶硅源极接触结构的沟槽mosfet器件
CN1470073A (zh) 半导体器件及其制作方法
JP2008516451A (ja) 低ミラーキャパシタンスのｍｏｓゲート構造トランジスタ
CN1331495A (zh) 横向半导体器件
CN1812121A (zh) 绝缘栅半导体器件及其制造方法
CN1909245A (zh) 具有改善的开态电阻和击穿电压性能的半导体结构
CN1738057A (zh) 具有增强的屏蔽结构的金属氧化物半导体器件
CN102934231A (zh) 功率半导体器件
CN111162121B (zh) 半导体装置
CN1075668C (zh) 绝缘栅双极晶体管
CN101060122A (zh) 半导体装置
CN102456690B (zh) 半导体器件及其制造方法
US9627470B2 (en) Power semiconductor device and method of manufacturing the same
US6930356B2 (en) Power semiconductor device having high breakdown voltage, low on-resistance, and small switching loss and method of forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20050817

CX01 Expiry of patent term