CN1864270A - 绝缘栅型半导体器件及其制造方法 - Google Patents

Abstract

本发明旨在提供一种可容易地制造的绝缘栅型半导体器件及其制造方法，同时实现较高的耐压设计和较低的接通电阻设计。所述半导体器件包括N⁺源极区31、N⁺漏极区11、P^－体区41以及N^－漂移区12。通过挖出所述半导体器件上部的部分区域，形成栅极沟槽21。所述栅极沟槽21包括栅电极22。P浮置区51设置在所述栅极沟槽21的下方。可形成与栅极沟槽21具有不同深度的另一沟槽25，P浮置区54设置在所述沟槽25的下方。

Description

绝缘栅型半导体器件及其制造方法

技术领域

本发明涉及一种包括沟槽栅极结构的绝缘栅型半导体器件及其制造方法。更具体地说，本发明涉及一种旨在通过减轻在半导体层上的电场实现高耐压设计和低接通电阻设计的绝缘栅型半导体器件及其制造方法。

背景技术

通常建议将包括沟槽栅极结构的沟槽栅极型半导体器件作为功率器件专用的绝缘栅型半导体器件。一般来说，对于常规沟槽栅极型半导体器件而言，高耐压设计与低接通电阻设计之间是权衡关系。

例如，专利文献1公开了一种沟槽栅极型半导体器件，其中注意到了以上的权衡关系。专利文献1的沟槽栅极型半导体器件具有图30示意性示出的结构。也就是说，N⁺源极区31设置在图30的上表面侧上，以及N⁺漏极区11在底部侧。在N⁺源极区31和N⁺漏极区11之间，从上部依次设置P体区41和N^-漂移区12。此外，对部分上表面钻孔，并在钻孔部分中形成栅极沟槽21。并且，在栅极沟槽21中形成栅电极22。此外，紧挨着栅极沟槽21下方设置P浮置区50。此外，通过在栅极沟槽21的壁上形成的栅极电介质24，使栅电极22与P体区41绝缘。

在该沟槽栅极型半导体器件中，当栅极电压关断时，耗尽层从P体区41和N^-漂移区12的PN结部分向N⁺漏极区11扩展，而另一个耗尽层从P浮置区50的底部向N⁺漏极区11扩展。也就是说，P浮置区50促进使N^-漂移区12耗尽。从而，根据专利文献1，可以实现漏极-源极部分的较高耐压设计。

此外，专利文献2公开了沟槽栅极型半导体器件的另一个实例。在专利文献的沟槽栅极型半导体器件中，P浮置区59设置在远离栅极沟槽21的位置，如图31所示。根据专利文献2，P浮置区59可以实现漏极-源极部分的较高耐压设计，这与图30的绝缘栅型半导体器件类似。

通过以下方法制造图31的半导体器件。在通过外延生长方法生长为N⁺漏极区11的N⁺衬底上形成用于N^-漂移区12的N^-硅层。如图31所示，形成N^-硅层，直到平面Z。接着，采用离子注入等方法形成P浮置区59。此外，再次采用外延生长方法形成N^-硅层的其它部分。从而，形成了这样的半导体器件，其中P浮置区59被N^-漂移区12的硅完全包围。应注意，通过重复以上方法，可以形成多个具有不同深度的P浮置区59。

此外，上述沟槽栅极型半导体器件的接线端区域通常具有如图32所示的结构。也就是说，在接线端区域中形成P接线端扩散区61，其深度类似于或深于栅极沟槽21的深度。从而，当栅极电压关断时，耗尽区从P接线端扩散区61的周围扩展，以减轻在接线端区域的电场的集中。

[专利文献1]日本专利申请公开号10-98188

[专利文献2]日本专利申请公开号9-191109

然而，图30的半导体器件具有以下问题。也就是说，从栅极沟槽21的底部通过离子注入的方法形成P浮置区50。所以，栅极沟槽21的底部有点损伤。因此，如果栅极电介质24保持在损伤栅极沟槽21的情况下形成，器件的特性及可靠性可能会较低。并且，栅电极22面对着P浮置区50。所以，当栅极电压接通时，在栅电极22内部，具体地说，在栅电极22面对P体区41的区域和栅电极22面对P浮置区50的部分，电荷分散。结果，接通电阻变得很大。

另一方面，就图31的半导体器件而言，P浮置区59远离栅极沟槽21形成。所以，旨在通过回避接通电阻的问题实现较高耐压设计。然而，需要至少两次外延生长工艺以形成被N^-漂移区12完全包围的P浮置区54，这需要花费相当的时间来完成。

此外，为了减轻在接线端区域的电场集中，需要这样的工艺，以形成P接线端扩散区61，其厚度不同于在元件区域中形成的各P浮置区的厚度。所以，制造工艺的数量较大，要花费时间来完成。此外，由于热负载很大，N^-漂移区12(外延层)的杂质扩散，杂质浓度变得不均匀。为了补偿杂质浓度的不均匀性，必须增加N^-漂移区12的厚度，这导致大接通电阻。

为解决常规沟槽栅极型半导体器件具有的上述问题中的至少一个，形成本发明。也就是说，本发明旨在提供一种可实现较高耐压设计和较低接通电阻设计，且容易制造的绝缘栅型半导体器件及其制造方法。

发明内容

为了解决上述问题，本发明提供了一种绝缘栅型半导体器件，包括：体区，设置在半导体衬底中的上表面侧，所述体区对应于第一导电类型的半导体；漂移区，与所述体区的底面接触，所述漂移区对应于第二导电类型的半导体；以及沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，其中所述绝缘栅型半导体器件还包括被所述漂移区包围的浮置区，所述浮置区对应于第一导电类型的半导体，所述沟槽部分的底部设置在所述浮置区中，在所述沟槽部分中，形成有由沉积绝缘材料构成的沉积绝缘层和设置在所述沉积绝缘层上方且面对所述体区的栅电极，以及所述沉积绝缘层的顶部在所述浮置区的顶部更上方。

也就是说，发明的绝缘栅型半导体器件具有被漂移区包围的浮置区。由于浮置区，可以促进关断时漂移区的耗尽。此外，浮置区使得可以在多个部分形成电场峰，从而可降低最大峰值。并且，发明的绝缘栅型半导体器件在沟槽部分中具有沉积绝缘层。从而，栅极电介质和栅电极不受沟槽部分损伤的影响。结果，可以抑制器件特性的劣化及可靠性的降低。此外，沉积绝缘层的顶部在浮置区顶部的更上方。这样的定位防止栅电极与浮置区相互面对，从而可以抑制接通电阻的增大。

优选发明的绝缘栅型半导体器件还包括中间浮置区，设置在所述浮置区的顶部更上方且被所述漂移区包围，所述中间浮置区对应于第一导电类型的半导体，其中所述沟槽部分穿透所述中间浮置区，以及所述沉积绝缘层的顶部设置在所述中间浮置区的顶部更上方。

也就是说，与上述浮置区作用类似的中间浮置区设置在体区和浮置区之间。从而，可至少在三个部分形成电场峰，从而可以进一步降低最大峰值。结果，可实现较高耐压设计和较低接通电阻设计。应注意，中间浮置区的数目并不局限于一个，而可以是两个以上。中间浮置区的数目越大，可以形成越多的电场峰，以实现降低最大峰值。

优选根据权利要求1的发明的绝缘栅型半导体器件还包括：辅助沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，所述辅助沟槽部分的内部用绝缘材料填充；以及辅助浮置区，被所述漂移区包围，所述辅助浮置区对应于第一导电类型的半导体，其中所述辅助沟槽部分的底部设置在所述辅助浮置区中。也就是说，在漂移区中形成多个浮置区(包括辅助浮置区)。因为该结构使得漂移区中的浮置区的密度很高，所以可以使制造余量，例如浮置区的尺寸等增大。

此外，优选在发明的绝缘栅型半导体器件中，所述沟槽部分的深度和所述辅助沟槽部分的深度不同。从而，浮置区和辅助浮置区可在厚度方向上不同地设置。因此，可以在三个部分形成电场峰，从而可进一步降低最大峰值。

另一方面，还优选所述沟槽部分的深度和所述辅助沟槽部分的深度相同。如果沟槽部分的深度和辅助沟槽部分的深度相同，则这两部分可以在同一制造步骤中形成。因此可减少制造步骤的数目。并且，因为相邻浮置部分之间的距离短，即使漂移区的密度高，耗尽层也可确保连接这些浮置部分。所以可实现较低接通电阻设计。并且，可将浮置区的尺寸取为很小。此外，由于热扩散处理可在同一制造步骤中进行，杂质的扩散很小，从而可抑制由于热扩散处理引起的接通电阻的降低。应注意，沟槽部分的深度和辅助沟槽部分的深度不必相互精确吻合。也就是说，在形成沟槽时出现的微小的深度差异可视为在相同深度范围内。

此外，根据本发明的另一方面，提供了一种绝缘栅型半导体器件，包括：体区，设置在半导体衬底中的上表面侧，所述体区对应于第一导电类型的半导体；漂移区，与所述体区的底面接触，所述漂移区对应于第二导电类型的半导体；沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面；以及栅电极，设置在所述沟槽部分中且面对所述体区，其中所述绝缘栅型半导体器件还包括：辅助沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，所述辅助沟槽部分的内部用绝缘材料填充；以及辅助浮置区，被所述漂移区包围，所述辅助浮置区对应于第一导电类型的半导体，其中所述辅助沟槽部分的底部设置在所述辅助浮置区中。

也就是说，根据本发明另一方面的绝缘栅型半导体器件具有被漂移区包围的辅助浮置区。辅助浮置区可促进使处于关断状态的漂移区耗尽。并且，辅助浮置区设置在用于辅助浮置区的辅助沟槽部分的下方。所以，不必考虑栅电极的定位和尺寸。因此，辅助浮置区的设计灵活性很高。另一方面，在其中形成栅电极的沟槽部分的底部设置浮置区并不总是必要的。所以，只要没有来自底部的离子注入，例如器件特性劣化及可靠性降低的问题就不会发生。

优选发明的绝缘栅型半导体器件还包括辅助中间浮置区，设置在所述辅助浮置区的顶部更上方且被所述漂移区包围，所述辅助中间浮置区对应于第一导电类型的半导体，其中所述辅助沟槽部分穿透所述辅助中间浮置区，以及所述沉积绝缘层的顶部设置在所述辅助中间浮置区的顶部更上方。从而，可至少在三个部分形成电场峰，从而可以降低最大峰值。因此，可实现较高耐压设计和较低接通电阻设计。

优选发明的绝缘栅型半导体器件包括：第二辅助沟槽部分，面对所述辅助沟槽部分，其中所述栅电极插入二者之间，所述第二辅助沟槽部分设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，所述第二辅助沟槽部分的内部用绝缘材料填充；以及第二辅助浮置区，被所述漂移区包围，所述第二辅助浮置区对应于第一导电类型的半导体，其中所述辅助沟槽部分的深度和所述第二辅助沟槽部分的深度不同。

也就是说，因为辅助沟槽部分的深度和第二辅助沟槽部分的深度不同，浮置区和第二辅助浮置区可设置为在厚度方向上不同。因此，可在三个部分形成电场峰，从而可降低最大峰值。并且，由于辅助浮置区和第二辅助浮置区可在同一热扩散处理中形成，可将热负载取为很小。

优选在发明的绝缘栅型半导体器件中，从所述半导体衬底的顶部侧观察，所述辅助沟槽部分的结构为点图形。从而可将电流通路取为很宽且可实现较低接通电阻设计。

优选如此构成本发明的绝缘栅型半导体器件，以使在元件区周围的区域中，设置有：接线端沟槽部分，其内部用绝缘材料填充；以及接线端浮置区，被所述漂移区包围，所述接线端浮置区对应于第一导电类型的半导体，以及所述接线端沟槽部分的底部设置在所述接线端浮置区中。

也就是说，与所述浮置区作用类似的浮置区也设置在接线端区域。从而，可对接线端区域实现较高耐压设计。并且，元件区域中接线端浮置区的尺寸与浮置区的尺寸相同。所以，尺寸的确定是紧凑且灵活的。并且，因为接线端浮置区和浮置区可在同一制造步骤中形成，所以它们可容易地形成。此外，因为这些区在同一制造步骤中形成，与常规半导体器件的情况相比，热负载较小。

根据本发明，还提供了一种绝缘栅型半导体器件的制造方法，所述绝缘栅型半导体器件包括：体区，设置在半导体衬底中的上表面侧，所述体区对应于第一导电类型的半导体；漂移区，与所述体区的底面接触，所述漂移区对应于第二导电类型的半导体；沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面；以及栅电极，设置在所述沟槽部分中且面对所述体区，所述制造方法包括以下步骤：沟槽部分形成步骤，在其上已形成所述漂移区和所述体区的所述半导体衬底中形成所述沟槽部分；杂质注入步骤，从在所述沟槽部分形成步骤中形成的沟槽部分的底部注入杂质；绝缘材料沉积步骤，在通过所述杂质注入步骤注入杂质后，在所述沟槽部分中沉积绝缘材料；以及浮置区形成步骤，在所述绝缘材料沉积步骤中注入杂质后，通过进行热扩散处理形成浮置区。

在该制造方法中，起始衬底对应于如此形成的半导体衬底，以使漂移区通过外延生长等形成，并在此后通过例如离子注入等的杂质引入技术和热扩散处理在其上形成体区。此后，在沟槽部分形成步骤中从其起始材料的顶部穿透体区形成沟槽部分。接着，在浮置区形成步骤中，通过从沟槽部分注入杂质形成浮置区。也就是说，在漂移区和体区形成之后形成浮置区。所以，在浮置区形成后不需要通过再次外延生长形成单晶硅层的步骤。因此，可用简单的制造步骤制造包括浮置区的绝缘栅型半导体器件。

优选发明的绝缘栅型半导体器件的发明制造方法还包括：沟槽部分钻孔步骤，在所述杂质注入步骤中注入杂质后，进一步向下对所述沟槽部分的底部钻孔；以及杂质再注入步骤，从在所述沟槽部分钻孔步骤中进一步被钻孔的所述沟槽部分的底部再次注入杂质。从而，在通过第一次外延生长形成的所述半导体衬底的厚度方向上形成多级浮置区。

优选在发明的绝缘栅型半导体器件的制造方法中，在所述沟槽部分形成步骤中，在元件区和所述元件区的周边区域中形成所述沟槽部分，以及所述绝缘材料沉积步骤包括以下步骤：绝缘材料填充步骤，用绝缘材料填充在所述沟槽部分形成步骤中形成的所述沟槽部分的内部；以及沉积材料调整步骤，通过去除在所述绝缘材料填充步骤中用绝缘材料填充的所述沟槽部分中的，具体地说，在所述元件区中的所述沟槽部分中的部分绝缘材料，调整沉积绝缘层的高度。

也就是说，优选在沟槽部分形成步骤中，在元件区域和接线端区域的周边区域中形成沟槽部分。从而，在不增加形成接线端区域的特殊制造的情况下，可在沟槽部分形成后的浮置区形成步骤中，在除了元件区的区域中形成浮置区。并且，在绝缘材料填充步骤中，用绝缘材料填充沟槽部分的内部。随后，在沉积材料调整步骤中从仅仅在元件区中的沟槽部分去除部分绝缘材料之后，在栅电极形成步骤中在沟槽部分的去除部分中形成栅电极。从而，在元件区中形成其中形成有栅电极的沟槽部分，且在元件区的周边区域中形成其整体用绝缘材料填充的沟槽部分。

附图说明

图1是示出了根据第一实施例的绝缘栅型半导体器件结构的截面图；

图2是示出了根据第一实施例的绝缘栅型半导体器件结构(两级构造的P浮置区)的截面图；

图3示出了根据图1的绝缘栅型半导体器件的制造方法；

图4示出了根据图2的绝缘栅型半导体器件的制造方法；

图5示出了漏极与源极之间部分的电压和电流的关系(栅极电压恒定)；

图6示出了对于各栅极电压漏极与源极之间部分的电压和电流的关系；

图7是示出了根据第二实施例的绝缘栅型半导体器件结构的截面图；

图8是示出了根据第二实施例的绝缘栅型半导体器件结构(两级构造的P浮置区)的截面图；

图9是示出了根据第二实施例的绝缘栅型半导体器件结构(P浮置区的厚度方向的位置不同)的截面图；

图10是示出了具有条形构图沟槽的绝缘栅型半导体器件阵列的顶视图；

图11是示出了具有网状构图沟槽的绝缘栅型半导体器件阵列的顶视图；

图12示出了根据图8的绝缘栅型半导体器件的制造方法；

图13是示出了根据第三实施例的绝缘栅型半导体器件结构的截面图；

图14是示出了根据第三实施例的绝缘栅型半导体器件结构(P浮置区的厚度方向的位置不同)的截面图；

图15是示出了根据第三实施例的绝缘栅型半导体器件结构(P浮置区的厚度方向的位置相同)的截面图；

图16是示出了具有点状构图沟槽的绝缘栅型半导体器件阵列(1)的顶视图；

图17是示出了具有点状构图沟槽的绝缘栅型半导体器件阵列(2)的顶视图；

图18示出了根据图13的绝缘栅型半导体器件的制造方法；

图19示出了根据图15的绝缘栅型半导体器件的制造方法；

图20是示出了根据第四实施例的绝缘栅型半导体器件接线端结构的截面图；

图21示出了从顶部观察的根据图20的半导体器件的布局；

图22示出了根据图20的绝缘栅型半导体器件的制造方法；

图23示出了在根据图21的半导体器件中X-X截面的势分布；

图24示出了在根据图20的半导体器件中Y-Y截面的场强；

图25是示出了电导率调制型半导体器件结构的截面图；

图26示出了负载短路时常规绝缘栅型半导体器件中的电流通路；

图27示出了负载短路时实施例中绝缘栅型半导体器件中的电流通路；

图28是示出了其中形成空穴势垒的绝缘栅型半导体器件结构(1)的截面图；

图29是示出了其中形成空穴势垒的绝缘栅型半导体器件结构(2)的截面图；

图30是示出了常规绝缘栅型半导体器件结构(1)的截面图；

图31是示出了常规绝缘栅型半导体器件结构(2)的截面图；以及

图32是示出了常规绝缘栅型半导体器件接线端结构的截面图。

具体实施方式

下面将参考附图具体说明本发明的示例性实施例。在实施例中，本发明应用于功率MOS，以通过对绝缘栅极施加电压来控制漏极和源极之间(DS)的导通。

[第一实施例]

在第一实施例中的绝缘栅型半导体器件100(下文中称为半导体器件100)具有如图1的截面图所示的结构。图1中，与图30所示的常规半导体器件中具有相同参考标号的组成元件具有相同的功能。本说明书中，由起始衬底和通过外延生长在起始衬底上形成的单晶硅部分构成的整个组件称为半导体衬底。

在半导体器件100中，在半导体衬底的图1的上部，与为了降低接触电阻设置为高浓度的P⁺源极区32一起形成N⁺源极区31。另一方面，在下部设置N⁺漏极区11。在二者之间，从上部设置P^-体区41和N^-漂移区12。P^-体区41和N^-漂移区12的结合区(下文中称为外延层)的厚度约为5.5μm(其中P^-体区41的厚度约为1.2μm)。

通过挖出半导体衬底的部分上部，形成栅极沟槽21。栅极沟槽21的深度约为3.2μm，且其穿透了P^-体区41。在栅极沟槽21的底部，通过沉积绝缘材料形成沉积绝缘层23。更具体地说，通过将氧化硅收集到距栅极沟槽21的底部约1.7μm的高度形成沉积绝缘层23。在沉积绝缘层23上，通过沉积导体(例如，多晶硅)进一步形成栅电极22。栅电极22的下端位于P^-体区41下部的下方。通过在栅极沟槽21的壁表面形成的栅极电介质24，栅电极22与半导体衬底的N⁺源极区31和P^-体区41相对。也就是说，通过栅极电介质24，栅电极22与N⁺源极区31和P^-体区41绝缘。在具有该结构的半导体器件100中，通过对栅电极22施加电压，在P^-体区41中产生了沟道效应，从而控制N⁺源极区31和N⁺漏极区11之间的导通。

此外，半导体衬底包括被N^-漂移区12包围的P浮置区51。如图1的截面图所示，P浮置区51的截面是以栅极沟槽21底部为中心，半径为0.6μm的近似圆形。以约3.0μm的间距形成各栅极沟槽21。所以，相邻两个P浮置区51、51之间保留了足够的空间。因此，在接通状态下，P浮置区51的存在不会阻止漏极电流的流动。P浮置区51的半径(约0.6μm)小于沉积绝缘层23的厚度(约1.7μm)的1/2。所以，沉积绝缘层23的上端的位置高于P浮置区51的上端。因此，沉积在沉积绝缘层23上的栅电极22没有与P浮置区51相对。

实施例的半导体器件100具有设置在包括栅电极22的栅极沟槽21下方的P浮置区51，且与不具有P浮置区的绝缘栅型半导体器件相比，其具有以下特性。也就是说，当栅极电压关断时，通过DS电压，从其中P^-体区41在N^-漂移区12中的PN结位置形成耗尽层。场强的峰出现在PN结位置附近。当耗尽层的前端到达P浮置区51时，P浮置区51落入穿通状态，且电势固定。当DS施加电压很高时，从P浮置区51的下端也形成耗尽层。场强的峰也出现在P浮置区51的下端附近，但与位于P^-体区41的PN结分离。也就是说，电场的峰可在两个位置形成，从而可降低最大峰值。结果，实现了较高耐压设计。因为高耐压，通过增大N^-漂移区12的杂质浓度，可实现较低接通电阻设计。

而且，因为半导体器件100具有设置在栅极沟槽21中的沉积绝缘层23，所以其还具有以下特性。也就是说，因为如下所述通过离子注入等从栅极沟槽21的底部形成P浮置区51，栅极沟槽21的底部或多或少受到损伤。然而，由于沉积绝缘层23的存在，可避免栅极沟槽21的底部损伤的影响，从而可防止例如器件特性劣化或可靠性降低的缺陷。并且，通过沉积绝缘层23，减弱了栅电极22和P浮置区51的面对引起的影响，且降低了P^-体区41中的接通电阻。与没有沉积绝缘层23的结构相比，由于栅电极22较小，且栅极-漏极电容Cgd小，所以开关速度较快。

在半导体器件的厚度方向上可以设置多个P浮置区。例如，如图2所示，可设置两级P浮置区。在图2所示的半导体器件101中，与图1所示的半导体器件100相比，设置更深(约8.5μm)的外延层和栅极沟槽21。它也具有以栅极沟槽21的底部为中心的P浮置区51，以及位于P浮置区51和P^-体区41之间的P浮置区52。结果，从与P^-体区41的PN结位置形成的耗尽层先到达P浮置区52，然后到达P浮置区51。因此，除了与P^-体区41的PN结位置以外，在P浮置区52的下端和P浮置区51的下端出现场强的峰。所以，形成了三个电场峰，因此可进一步降低最大峰值。另外，通过增加位于P浮置区51和P^-体区41之间的P浮置区52的数目，可以增加电场峰值的数目。因此，P浮置区52的数目越大，可实现越高的耐压设计和越低的接通电阻设计。

参考图3说明图1所示的半导体器件100的制造方法。首先，通过外延生长在作为N⁺漏极区11的N⁺衬底上形成N^-型硅层。该N^-型硅层(外延层)形成N^-漂移区12、P^-体区41以及N⁺源极区31的区域。通过随后的离子注入等，形成P^-体区41和N⁺源极区31。结果，在N⁺漏极区11上形成具有外延层的半导体衬底，如图3(a)所示。

接下来，如图3(b)所示，穿透P^-体区41，形成栅极沟槽21，直至其底部到达N^-漂移区12。随后，通过热氧化处理，在栅极沟槽21的壁上形成厚度约50nm的氧化膜95。然后，如图3(C)所示，从栅极沟槽21的底部开始离子注入。因为不对栅极沟槽21的侧壁施加离子注入，所以在形成氧化膜95之后进行离子注入。在离子注入后，去除栅极沟槽21中的氧化膜95。当掩埋氧化膜时，如果存在界面态问题，或者最好当在硅表面上形成薄氧化膜时掩埋绝缘材料，那么最好形成约50nm的薄热氧化膜，然后掩埋绝缘材料。如果最好当硅表面暴露时掩埋绝缘材料，那么不需要该工艺。

如图3(d)所示，通过CVD在栅极沟槽21中沉积绝缘材料(氧化硅等)23。为了退火绝缘材料和形成P浮置区51，进行热扩散。结果，形成P浮置区51。P浮置区51的尺寸由栅极沟槽21的底部尺寸确定。在厚度方向上P浮置区51的位置由沟槽的深度确定。也就是说，由于P浮置区51根据栅极沟槽21确定，所以其尺寸精确度很高。接下来，如图3(e)所示，通过蚀刻其中沉积有绝缘材料的半导体衬底，去除部分绝缘材料。从而留出用于形成栅电极22的空间。

在半导体衬底的上部和栅极沟槽21的壁表面上通过热氧化形成氧化膜24。这就是栅极氧化膜24。在上一步留出的空间中，沉积导体(多晶硅等)，且形成如图3(f)所示的栅电极22。然后，通过形成源电极和漏电极，制成绝缘栅型半导体器件，即半导体器件100，如图3(g)所示。

在如图4所示的制造方法中制成图2所示的半导体101。在该制造方法中，与图1所示的半导体器件100的制造方法相同，直至在形成栅极沟槽21后的离子注入步骤(对应于图3(c))。此后，在离子注入后的半导体衬底中，不沉积绝缘材料，进行热扩散。结果，形成P浮置区52，如图4(d)所示。

如图4(e)所示，通过再次蚀刻，栅极沟槽21被进一步挖掘。如图4(f)所示，通过热氧化处理，在栅极沟槽21的壁上形成氧化膜95。从栅极沟槽21的底部，再次进行离子注入。离子注入者后，去除栅极沟槽21中的氧化膜95。当掩埋氧化膜时，如果存在界面态问题，或者最好当在硅表面上形成薄氧化膜时掩埋绝缘材料，那么最好形成约50nm的薄热氧化膜，然后掩埋绝缘材料。如果最好当硅表面暴露时掩埋绝缘材料，那么不需要该工艺。

如图4(g)所示，通过CVD在栅极沟槽21中沉积绝缘材料(氧化硅等)23。为了退火绝缘材料和形成P浮置区51，进行热扩散。结果，形成P浮置区51。

在与图3(e)之后的工艺相同的步骤中，形成包括在栅极沟槽21中的栅电极22，如图4(h)所示。此后，通过形成源电极和漏电极，制成如图4(i)所示的绝缘栅型半导体器件，即半导体器件101。通过重复图4(d)至图4(f)的方法，可以在厚度方向上增加P浮置区52的数目。

在图1所示的半导体器件100中，对DS耐压和接通电阻的测量结果进行了解释。图5示出了栅极电压Vg固定为0V时，DS电压Vds和电流Ids的关系。如图5所示，当电压Vds为10V至70V时，电流值Ids接近恒定。当电压Vds超过72V时，电流值Ids突然增加。可知在72V时发生击穿。图6是示出了栅极电压Vg可变时，DS电压Vds和电流Ids的关系模拟图。曲线的斜度对应于DS接通电阻。通常，硅极限(单极极限)由以下等式(1)计算得出的接通电阻(Ron)表示。在等式(1)中，Vb表示耐压。

Ron＝8.33×10^-9(Vb)^2.5    (1)

例如，在耐压为72V的情况下，接通电阻36.6mΩ·mm²是单极极限。在该实施例中，例如，在栅极电压Vg＝15V时，从图6中Vg＝15V的曲线斜率可知接通电阻为34.0mΩ·mm²。所以，该实施例的绝缘栅型半导体器件实现了超过单极极限的较高接通电阻设计。

[第二实施例]

在第二实施例中的绝缘栅型半导体器件200(下文中称为半导体器件200)具有如图7的截面图所示的结构。在该实施例中半导体器件200的特征在于，设置用于P浮置区的沟槽，其中沟槽的底部位于P浮置区中。在这方面，它不同于其中包括栅电极的沟槽底部位于P浮置区中的半导体器件100(见图1)。图7中，具有与图1中所示的半导体器件100中相同参考标号的组成元件具有相同的功能。

与第一实施例的半导体器件100相同，半导体器件200包括N⁺源极区31、N⁺漏极区11、P^-体区41及N^-漂移区12。通过挖出半导体器件200的部分上部，形成栅极沟槽21。栅极沟槽21包括栅电极22。通过在栅极沟槽21的壁上形成的栅极电介质24，栅电极22与P^-体区41绝缘。在半导体器件200中，通过对栅电极22施加电压，在体区41中产生了沟道效应，从而控制N⁺源极区31和N⁺漏极区11之间的导通。

除了包括栅电极22的栅极沟槽21，半导体器件200还包括设置在栅极沟槽21两侧的沟槽25、25。各沟槽25用绝缘材料填充。此外，形成与沟槽25的底部接触并被N^-漂移区12包围的P浮置区54。如图7的截面图所示，P浮置区54截面是以沟槽25底部为中心的近似圆形。

与第一实施例中的半导体器件100相同，在该实施例的半导体器件200中，通过形成P浮置区54，在两个位置形成电场的峰，从而可降低最大峰值。与第一实施例中的半导体器件100相比，其具有以下特征。也就是说，栅电极的结构与常规结构相同，且容易制造。也就是说，与第一半导体器件100相比，栅电极22和P浮置区54之间的距离较大。因此，比较容易保持电流通路，可实现较低的接通电阻设计。除此之外，因为未设置与栅电极22相对的P浮置区，不存在离子注入的影响或接通电阻的增大的问题。

此外，与第一实施例中的半导体器件100相同，在半导体器件的厚度方向上可设置多个P浮置区。例如，如图8所示，P浮置区可形成为两级结构。在图8所示的半导体器件201中，形成的沟槽25深于图7所示的半导体器件200中的沟槽25。用于栅电极22的栅极沟槽21与图7所示的半导体器件200具有相同的深度，但在半导体器件201中，以沟槽25的底部为中心的P浮置区54与位于P浮置区54和P^-体区41之间的P浮置区55一起形成。结果，在三个位置形成电场峰，从而可实现更高的耐压设计和更低的接通电阻设计。

除此之外，如图9所示，其深度与沟槽25的深度不同的沟槽26可具有设置在沟槽25和沟槽26之间的栅电极22。该沟槽26也用绝缘材料填充，且其底部位于P浮置区56中。也就是说，P浮置区56设置在厚度方向上与P浮置区54不同的位置。所以，与图8所示的半导体器件201中相同，在三个位置形成电场峰。所以，可实现较高的耐压设计和较低的接通电阻设计。在半导体器件202中，为了在宽度方向上更可靠地连接耗尽层，将沟槽间距设计为稍窄于半导体器件201中的沟槽间距。在半导体器件202中，仅仅一个P浮置区与各沟槽接触，所以用于形成各P浮置区的离子注入和热扩散工艺仅需进行一次。因此，可以最小化由于热扩散工艺引起的特性劣化。可以相同方法填充各沟槽，从而简化制造方法。

各沟槽的形状是图中深度方向上的长条、网状、点状等。对于较高的耐压设计，图10所示的条状或图11所示的网状可以是有效的。

参考图12说明图8所示的半导体器件201的制造方法。半导体器件201的栅电极22和栅极沟槽21具有一般的结构，通过已知的制造方法形成。如图12(a)所示，通过穿透P^-体区形成沟槽25，且其底部直到N^-漂移区12。接着，从沟槽25的底部进行离子注入。随后，进行热扩散工艺。结果，形成P浮置区55。在该状态下，以半导体衬底为基础，在沟槽25中沉积绝缘材料，且形成源电极和漏电极，于是制成如图7所示的半导体器件200。

如图12(b)所示，通过再次蚀刻，挖掘沟槽25。从沟槽25的底部，再次进行离子注入。如图12(c)所示，通过CVD在栅极沟槽21中沉积绝缘材料23。随后，为了退火绝缘材料和形成P浮置区54，进行热扩散工艺。结果，形成P浮置区54。然后，通过形成源电极和漏电极，制成如图12(d)所示的绝缘栅型半导体器件，即半导体器件201。

[第三实施例]

在第三实施例中的绝缘栅型半导体器件300(下文中称为半导体器件300)具有图13的截面图所示的结构。在该实施例中的半导体器件300的特征在于，在用于栅电极的沟槽以及用于P浮置区的沟槽，即不包括栅电极的沟槽的下方，分别设置P浮置区。在这方面，它与仅仅将P浮置区设置在用于栅电极的栅极沟槽21下方的半导体器件100(见图1)，或仅仅将P浮置区设置在用于P浮置区的沟槽25下方的半导体器件200(见图7)不同。图13中，与图1所示的半导体器件100和图7所示的半导体器件200中具有相同参考标号的组成元件具有相同的功能。

与第一实施例的半导体器件100和第二实施例的半导体器件200相同，半导体器件300包括N⁺源极区31、N⁺漏极区11、P^-体区41及N^-漂移区12。通过挖出半导体器件300的部分上部，形成栅极沟槽21。在栅极沟槽21的底部中，通过沉积绝缘材料形成沉积绝缘层23。进一步在沉积绝缘层23上，形成栅电极22。通过在栅极沟槽21的壁上形成的栅极电介质24，栅电极22与P^-体区41绝缘。在半导体器件300中，通过对栅电极22施加电压，在体区41中产生沟道效应，从而控制N⁺源极区31和N⁺漏极区11之间的导通。

除了含有栅电极22的栅极沟槽21以外，半导体衬底还具有在栅极沟槽21两侧且深于栅极沟槽21的沟槽25、25。沟槽25用绝缘材料填充。此外，形成被N^-漂移区12包围的P浮置区51、54。如图13的截面图所示，P浮置区51、54的截面是以沟槽25的底部为中心的近似圆形。在该说明书中，其中定位用于栅电极的栅极沟槽21的底部的P浮置区称为“P浮置区51”，以及其中定位用于P浮置区的栅极沟槽25的底部的P浮置区称为“P浮置区54”。

设置相邻的P浮置区51、54，以使它们相互不接触。如果相邻P浮置区相互接触，接通时电流通路很窄，从而接通电阻增加。P浮置区51设置在耗尽层的极限位置，在关断时该耗尽层从P^-体区41和N^-漂移区12的PN结向下扩展，在击穿发生前，一直到达P浮置区51。这是因为耐压与耗尽层的深度成正比，如果P^-体区41和P浮置区51之间的距离很短，那么耐压变小。P浮置区54设置在耗尽层的极限位置，该耗尽层从P浮置区51向下扩展，在击穿发生前，直到到达P浮置区54。这也旨在实现最优的高耐压设计。

在该实施例的半导体器件300中，P浮置区51、54设置在用于栅电极的栅极沟槽21的底部和用于P浮置区的沟槽25的底部，且栅极沟槽21和沟槽25具有不同的深度，所以在三个位置形成电场峰，这与图8所示的半导体器件201或图9所示的半导体器件202相同。因此实现了较高的耐压设计和较低的接通电阻设计。

P浮置区51、54并不局限于如图13所示的半导体器件300中的上面的P浮置区51和下面的P浮置区54的布局。例如，如图14所示，P浮置区51可以在下面，而P浮置区54可以在上面。在具有该布局的半导体器件301中，在三个位置形成电场峰，从而降低最大峰值。

与图13和图14所示的半导体器件不同，在图15所示的半导体器件302中，用于栅电极的栅极沟槽21和用于P浮置区的沟槽25可以形成为具有相同深度。该半导体器件302产生以下优点。也就是说，因为两种沟槽可以在同一工艺中形成，所以可以减少工艺的数目。而且，相邻P浮置区的距离很短，且如果N^-漂移区12的浓度很高，可以可靠地连接耗尽层。因此，可实现较低的接通电阻设计。因为通过多个P浮置区51、54实现了较高的耐压设计，所以每一个P浮置区51、54的尺寸可以很小。因此，可以降低离子注入时的加速电压，且可抑制离子注入引起的损伤。与具有不同沟槽深度的半导体器件相比，外延层的厚度可以较小。因为热扩散处理的次数较少，所以可以抑制杂质的扩散，从而可以抑制由热扩散处理引起的接通电阻的增加。

图15所示的半导体器件302中沟槽的形状可以是任意形状，这与其它半导体器件相同，包括条状(见图10)、网状(见图11)以及点状。因为与其它结构相比，半导体器件302中各P浮置区的密度很高，所以尺寸等的制造余量较宽。通过利用该优点，可以形成如图16所示的点状沟槽25。在该布局中，由于部分去掉了P浮置区54，电流通路很宽，从而实现较低的接通电阻设计。为了使耗尽层的扩展均匀，将沟槽的距离设置为均匀。此外，如图17所示，在沟槽25的分割部分形成栅极沟槽21以形成为网状，从而栅电极22的区域较宽，因此实现较低接通电阻的栅电极。图16中的截面A-A或图17中的截面B-B对应于图15中的半导体器件302。

参考图18说明图13所示的半导体器件300的制造方法。半导体器件300的栅电极22和栅极沟槽21具有与图1中的半导体器件100中的相同的结构，且采用与图3所示制造方法相同的制造方法来形成。首先，通过如图18(a)所示的蚀刻，形成深于栅极沟槽21的沟槽25。通过随后的热氧化处理，在沟槽25的壁上形成氧化膜95。从沟槽25的底部再次进行离子注入。在离子注入后，去除沟槽25中的氧化膜95。当掩埋氧化膜时，如果存在界面态问题，或者最好当在硅表面上形成薄氧化膜时掩埋绝缘材料，那么最好形成约50nm的薄热氧化膜，然后掩埋绝缘材料。如果最好当硅表面暴露时掩埋绝缘材料，那么不需要该工艺。

进一步，在沟槽中沉积绝缘材料。随后，为了退火绝缘材料和形成P浮置区54，进行热扩散处理。结果，在不同于P浮置区51的厚度方向位置处形成P浮置区54。如图18(b)所示，在沟槽25中形成沉积绝缘层23。然后，通过形成源电极和漏电极，制成如图18(c)所示的绝缘栅型半导体器件，即半导体器件300。可以相同的工艺，仅仅改变沟槽的深度，制造图14所示的半导体器件301。

在该制造方法中，在沟槽25之前形成栅极沟槽21，这旨在降低热负载。然而，通过降低栅极氧化温度，可以先形成沟槽25。

参考图19说明图15所示的半导体器件302的制造方法。首先，如图19(a)所示，穿透P^-体区41，形成栅极沟槽21和沟槽25，直到其底部到达N^-漂移区12。由于两种沟槽同时形成，所以它们具有相同的深度。通过随后的热氧化处理，在各沟槽的壁上形成氧化膜95。从各沟槽的底部进行离子注入。在离子注入后，去除各沟槽的氧化膜95。当掩埋氧化膜时，如果存在界面态问题，或者最好当在硅表面上形成薄氧化膜时掩埋绝缘材料，那么最好形成约50nm的薄热氧化膜，然后掩埋绝缘材料。如果最好当硅表面暴露时掩埋绝缘材料，那么不需要该工艺。

进一步，在各沟槽中沉积绝缘材料。结果，在各沟槽中形成沉积绝缘材料23。随后，为了退火绝缘材料和形成P浮置区51以及P浮置区54，进行热扩散处理。结果，通过一步热扩散处理同时形成P浮置区51以及P浮置区54。结果，如图19(b)所示，在栅极沟槽21下方形成P浮置区51，以及在沟槽25下方形成P浮置区54。

通过在栅极沟槽21中蚀刻沉积绝缘层23，去除部分沉积绝缘层23。进一步，通过在栅极沟槽21的壁上热氧化，形成氧化膜24。这是栅极氧化膜24。通过在栅极沟槽21中沉积导体，形成包括在栅极沟槽21中的栅电极22，如图19(c)所示。然后，通过形成源电极和漏电极，制成绝缘栅型半导体器件，即如图19(d)所示的半导体器件302。

[第四实施例]

在第四实施例中的绝缘栅型半导体器件400(下文中称为半导体器件300)具有如图20的截面图所示的结构。半导体器件400具有与常规半导体器件不同的接线端结构。与第一实施例的半导体器件100相同，该实施例的半导体器件400包括N⁺源极区31、N⁺漏极区11、P^-体区41、N^-漂移区12以及包括栅电极22的栅极沟槽21。通过对栅电极22施加电压，控制N⁺源极区31和N⁺漏极区11之间的导通。在本说明书中，在元件区(元件区域)的周边，用作接线端的区域称为“接线端区域”。

如图21所示，在半导体器件400的接线端区域，形成接线端沟槽62以包围元件区域。图20所示的接线端沟槽62的内部用绝缘材料(氧化硅等)完全填充。在接线端沟槽62的下方，形成与第一实施例中P浮置区51具有相同作用的P浮置区53。

下面通过参考图22，说明半导体器件400的制造方法，主要是关于接线端区域。首先，如图22(a)所示，在N⁺漏极区11上形成外延层(N^-漂移区12、P^-体区41、N⁺源极区31)。细节与第一实施例中相同。然后在半导体衬底上形成栅极沟槽21。此时，在接线端区域中也同时形成接线端沟槽62。如图22(b)所示，通过从底部离子注入，形成P浮置区51、53。

如图22(c)所示，通过在各沟槽中沉积绝缘材料，形成沉积绝缘层23。如图22(d)所示，在半导体衬底顶部的接线端区域上形成抗蚀剂96。利用抗蚀剂96作为掩膜，蚀刻绝缘材料。结果，沉积绝缘层23的高度得到调整。在该蚀刻时，通过抗蚀剂96保护在接线端区域中的沉积绝缘材料。因此，仅仅在元件区域中的沉积绝缘材料的高度被调整。所以，完全未去除接线端沟槽62中的绝缘材料，接线端沟槽62保持被填满。在沉积绝缘材料的高度调整后，去除抗蚀剂96。

如图22(e)所示，在半导体衬底的顶部和栅极沟槽21的壁上形成氧化膜，且在栅极沟槽21中沉积导体22。结果，在栅极沟槽21中形成栅电极22。若需要，可进一步形成P⁺源极区32。然后，通过形成源电极和漏电极，制成绝缘栅型半导体器件，即如图22(f)所示的半导体器件400。

对半导体器件400的场强模拟结果进行了说明。在该模拟中，确定了图21中截面X-X的场强分布。图23示出了半导体器件400中的等势线。如图23所示，电场峰出现在两个位置，即P^-体区41与N^-漂移区12的PN结附近以及P浮置区52的下端。图24的曲线示出了图20的Y-Y截面中的场强。纵轴表示场强(V/cm)，以及横轴表示与半导体衬底顶面的距离(μm)。在Y-Y截面的场强示出了在两个位置，即距离顶面约1.5μm和3.5μm处的峰，如图24所示。从曲线还可知，在P^-体区41与N^-漂移区12的PN结附近以及在P浮置区52的下端，电场达到峰值。由此可知，在接线端区域以及元件区域中减轻了电场的集中。

通过接线端沟槽62和相应的P浮置区52，该实施例的半导体器件400实现了较高的耐压设计。结果，与图32所示的常规绝缘栅型半导体器件相比，具有以下特征。也就是说，在该实施例的半导体器件400中，接线端区域的P浮置区53可以与元件区域的P浮置区51相同的工艺制成，因此减少了工艺的数目，容易制造。与P接线端扩散区61相比，P浮置区53的热负载较小。所以，可形成厚度较小的N^-漂移区12(外延层)，从而可降低接通电阻。P浮置区53的尺寸比常规P接线端扩散区61中的小。因此，可容易地控制尺寸。

在半导体器件400中，形成三个接线端沟槽62，但接线端沟槽62的数目并不限于此。接线端沟槽62的数目越大，耐压越高。例如，在半导体器件400的情况下，假设接线端沟槽62的数目为一个，那么耐压为50V。与之相比，通过将接线端沟槽62的数目增加到两个，耐压提高为64V，且通过将数目增加到三个，耐压提高为72V。另一方面，通过增加沟槽的数目，接线端区域的空间变宽，这与整个半导体器件的紧凑设计相矛盾。所以，根据耐压形成接线端沟槽62。通过最优化相邻接线端沟槽62之间的间距提高耐压。具体来说，在半导体器件400中，与栅极沟槽21之间的距离(3μm)相比，将接线端沟槽62之间的距离(2μm)设计为更近。在该实施例中，接线端沟槽62形成在细长沟槽中，但并不局限于此。例如，它可以形成为孔状。

如在此所述，在第一实施例的半导体器件100(图1)中，在外延生长的单步工艺中，形成外延层(N^-漂移压12)，且进一步通过离子注入和热扩散，在外延层中形成P^-体区41。在具有该外延层的半导体衬底上形成栅极沟槽21，且通过从栅极沟槽的底部的离子注入，形成P浮置区51。也就是说，为形成P浮置区51，仅仅需要一步外延生长工艺。当在如半导体器件101(图2)中在厚度方向上制造多个P浮置区52时或者当在如半导体器件400(图20)中在接线端区域中制造P浮置区53时也是如此。通过P浮置区51，当关断栅极电压时，促进N^-漂移区12的耗尽，且可减轻电场的集中。因此，实现了较高的耐压设计和较低的接通电阻设计，且实现了容易制造的绝缘栅型半导体器件及其制造方法。

在栅极沟槽21中，可形成沉积绝缘层23。结果，在没有受到离子注入的影响的情况下，可形成栅极电介质24和栅电极22。因此，可抑制期间特性的劣化和可靠性的下降。沉积绝缘层23的上端位于高于P浮置区51的上端的位置。因此，可防止栅电极22和P浮置区51之间的面对。所以，可防止接通电阻的增加。

在半导体器件101(图2)中，在P^-体区41和P浮置区51之间形成P浮置区52。结果，在三个位置形成电场的峰，从而可进一步降低最大峰值。因此，通过形成P浮置区52，可实现较高的耐压设计和较低的接通电阻设计。

在第二实施例的半导体器件200(图7)中，设置用于P浮置区的沟槽25。也就是说，设置不包括栅电极22的沟槽。另一方面，在包括栅电极22的栅极沟槽21下方，不设置P浮置区。因此，不存在例如离子注入效应或接通电阻增加的问题。在为P浮置区形成的沟槽25的下方设置P浮置区54。因此，不必考虑栅电极22的位置或尺寸，从而提高设计的自由度。栅电极22和P浮置区54之间的距离比第一半导体器件100中的长。所以，与第一实施例的半导体器件100中相同，在确保较高耐压设计的同时，可较容易地确保电流通路，并可实现较低的接通电阻设计。

在半导体器件201(图8)中，在P^-体区41和P浮置区54之间形成P浮置区55。结果，在三个位置形成电场的峰，从而可进一步降低最大峰值。在半导体器件202(图9)中，形成具有不同深度的沟槽25，且在各沟槽下方设置一个P浮置区54。所以，可将由热扩散处理引起的特性劣化保持为最小极限，从而可实现较高的耐压设计和较低的接通电阻设计。

在第三实施例的半导体器件300(图13)中，设置用于栅电极的栅极沟槽21和用于P浮置区的沟槽25，且进一步在这两种沟槽的下方设置P浮置区51、54。而且，栅极沟槽21和沟槽25具有不同的深度。结果，在多个位置形成电场的峰，从而可进一步降低最大峰值。

在半导体器件302(图15)中，以同一深度形成栅极沟槽21和沟槽25。因此，栅极沟槽21和沟槽25可以在同一步工艺中形成。也就是说，减少了工艺的数目。而且，热扩散处理也可在同一步工艺中进行，杂质的扩散较少，从而可抑制热扩散处理引起的接通电阻的降低。同时，“同一深度”并不意味着精确地相同的深度。在形成沟槽期间发生的微小的深度偏差也包括在同一深度的范围内。

在第四实施例的半导体器件400(图20)中，接线端区域还包括P浮置区53。因此，不仅在元件区域中，而且在接线端区域中，可实现较高的耐压设计。该P浮置区53可以与元件区域中P浮置区51在同一步工艺中形成。因此，可以较少数目的工艺构成接线端结构。与常规半导体器件相比，P浮置区53不需要很宽的空间。所以，尺寸可控性优良，从而半导体器件本身紧凑。

实施例仅仅是实例，并非旨在限制本发明的范围。所以，在不偏离本发明的真实精神的范围内，可对本发明进行自由的改变或修改。例如，可以在P型和N型之间进行半导体区域的交换。栅极电介质24并不局限于氧化膜，可以包括氮化膜、其它绝缘膜或组合膜。半导体并不局限于硅，可以包括其它类型的半导体(SiC、GaN、GaAs等)。

在图20所示的半导体器件400中，接线端区域中的沟槽62用绝缘材料完全填充，但与元件区域中的栅极沟槽21相同，可通过去除部分绝缘材料来沉积导体。在这种情况下，接线端沟槽62中的导体未与栅极布线电连接。即使在这样的半导体器件中，可以在较少数目的工艺中实现接线端区域的较高耐压设计。

本发明的绝缘栅型半导体器件也可应用于采用图25所示的P型衬底13的功率MOS或电导率调制型功率MOS中。

实施例的绝缘栅型半导体器件除了具有这里所述的特性外，还具有以下特性。也就是说，由于在P浮置区51中空穴积累，P浮置区51变为空穴的供应源。结果，在N^-漂移区12的表面区域中，具体地说，在其位置高于P浮置区51的区域中，可增加空穴浓度。结果，降低了损耗。而且，由于在栅电极22下方形成沉积绝缘层23，所以栅极-漏极电容(Cgd)很小。因此，可降低传输失效或驱动损耗。

因为从P浮置区51还形成耗尽层，所以提高了负载短路时的耐压。也就是说，在不具有P浮置区51的常规绝缘栅型半导体器件中，在负载短路时，如图26所示，从P^-体区41和N^-漂移区12的PN结的漏极侧形成耗尽层15，在栅极沟槽21下方的区域电流流动(见图26中的箭头)。另一方面，在实施例的绝缘栅型半导体器件100中，在栅电极22下方形成沉积绝缘层23，因此电流沿着栅极沟槽21流动，如图27所示。从P浮置区51还形成耗尽层15。因此，在负载短路时电流通路非常窄(见图27中的箭头)。结果，短路电流减小，从而增加负载短路时的耐压。

如图28和29所示，本发明还可应用于在P^-体区41和N^-漂移区12之间形成用作空穴势垒的N空穴势垒区18的功率MOS。在形成N空穴势垒区18的功率MOS的情况下，在N空穴势垒区18中耗尽层的扩展很窄。所以，可以降低耐压。然而，在具有P浮置区51的功率MOS中，除了由P^-体区41和N^-漂移区12之间的PN结形成的耗尽层以外，从P浮置区51也形成耗尽层，从而可抑制耐压的降低。

工业适用性

根据本发明，通过被漂移区包围的浮置区，可实现较高的耐压设计和较低的接通电阻设计。通过沉积绝缘层，可以避免杂质注入的影响。通过从沟槽的底部离子注入，可形成浮置区，而不重复通过外延生长形成硅层。所以，在实现了较高的耐压设计和较低的接通电阻设计的同时，给出了可容易地制造的绝缘栅型半导体器件及其制造方法。

Claims (13)

1.一种绝缘栅型半导体器件，包括：

体区，设置在半导体衬底中的上表面侧，所述体区对应于第一导电类型的半导体；

漂移区，与所述体区的底面接触，所述漂移区对应于第二导电类型的半导体；以及

沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，

其中所述绝缘栅型半导体还包括被所述漂移区包围的浮置区，所述浮置区对应于第一导电类型的半导体，

所述沟槽部分的底部设置在所述浮置区中，

在所述沟槽部分中，形成有由沉积绝缘材料构成的沉积绝缘层和设置在所述沉积绝缘层上方且面对所述体区的栅电极，以及

所述沉积绝缘层的顶部在所述浮置区的顶部更上方。

2.根据权利要求1的绝缘栅型半导体器件，还包括中间浮置区，设置在所述浮置区的顶部更上方且被所述漂移区包围，所述中间浮置区对应于第一导电类型的半导体，

其中所述沟槽部分穿透所述中间浮置区，以及

所述沉积绝缘层的顶部设置在所述中间浮置区的顶部更上方。

3.根据权利要求1的绝缘栅型半导体器件，还包括：

辅助沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，所述辅助沟槽部分的内部用绝缘材料填充；以及

辅助浮置区，被所述漂移区包围，所述辅助浮置区对应于第一导电类型的半导体，

其中所述辅助沟槽部分的底部设置在所述辅助浮置区中。

4.根据权利要求3的绝缘栅型半导体器件，其中所述沟槽部分的深度和所述辅助沟槽部分的深度不同。

5.根据权利要求3的绝缘栅型半导体器件，其中所述沟槽部分的深度和所述辅助沟槽部分的深度相同。

6.一种绝缘栅型半导体器件，包括：

体区，设置在半导体衬底中的上表面侧，所述体区对应于第一导电类型的半导体；

漂移区，与所述体区的底面接触，所述漂移区对应于第二导电类型的半导体；

沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面；以及

栅电极，设置在所述沟槽部分中且面对所述体区，

其中所述绝缘栅型半导体器件还包括：

辅助沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，所述辅助沟槽部分的内部用绝缘材料填充；以及

辅助浮置区，被所述漂移区包围，所述辅助浮置区对应于第一导电类型的半导体，

其中所述辅助沟槽部分的底部设置在所述辅助浮置区中。

7.根据权利要求6的绝缘栅型半导体器件，还包括辅助中间浮置区，设置在所述辅助浮置区的顶部更上方且被所述漂移区包围，所述辅助中间浮置区对应于第一导电类型的半导体，

其中所述辅助沟槽部分穿透所述辅助中间浮置区，以及

所述沉积绝缘层的顶部设置在所述辅助中间浮置区的顶部更上方。

8.根据权利要求6的绝缘栅型半导体器件，还包括：

第二辅助沟槽部分，面对所述辅助沟槽部分，其中所述栅电极插入二者之间，所述第二辅助沟槽部分设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面，所述第二辅助沟槽部分的内部用绝缘材料填充；以及

第二辅助浮置区，被所述漂移区包围，所述第二辅助浮置区对应于第一导电类型的半导体，

其中所述辅助沟槽部分的深度和所述第二辅助沟槽部分的深度不同。

9.根据权利要求3或6的绝缘栅型半导体器件，其中从所述半导体衬底的顶部侧观察，所述辅助沟槽部分的结构为点图形。

10.根据权利要求1至9中至少任何一项的绝缘栅型半导体器件，

其中在元件区周围的区域中，设置有：

接线端沟槽部分，其内部用绝缘材料填充；以及

接线端浮置区，被所述漂移区包围，所述接线端浮置区对应于第一导电类型的半导体，以及

所述接线端沟槽部分的底部设置在所述接线端浮置区中。

11.一种绝缘栅型半导体器件的制造方法，所述绝缘栅型半导体器件包括：体区，设置在半导体衬底中的上表面侧，所述体区对应于第一导电类型的半导体；漂移区，与所述体区的底面接触，所述漂移区对应于第二导电类型的半导体；沟槽部分，设置为从所述半导体衬底的上表面穿透所述体区，到达所述体区的底面更下方的平面；以及栅电极，设置在所述沟槽部分中且面对所述体区，所述制造方法包括以下步骤：

沟槽部分形成步骤，在其上已形成所述漂移区和所述体区的所述半导体衬底中形成所述沟槽部分；

杂质注入步骤，从在所述沟槽部分形成步骤中形成的沟槽部分的底部注入杂质；

绝缘材料沉积步骤，在通过所述杂质注入步骤注入杂质后，在所述沟槽部分中沉积绝缘材料；以及

浮置区形成步骤，在所述绝缘材料沉积步骤中注入杂质后，通过进行热扩散处理形成浮置区。

12.根据权利要求11的绝缘栅型半导体器件的制造方法，还包括以下步骤：

沟槽部分钻孔步骤，在所述杂质注入步骤中注入杂质后，进一步向下对所述沟槽部分的底部钻孔；以及

杂质再注入步骤，从在所述沟槽部分钻孔步骤中进一步被钻孔的所述沟槽部分的底部再次注入杂质。

13.根据权利要求11或12的绝缘栅型半导体器件的制造方法，其中

在所述沟槽部分形成步骤中，在元件区和所述元件区的周边区域中形成所述沟槽部分，以及

所述绝缘材料沉积步骤包括以下步骤：

绝缘材料填充步骤，用绝缘材料填充在所述沟槽部分形成步骤中形成的所述沟槽部分的内部；以及

沉积材料调整步骤，通过去除在所述绝缘材料填充步骤中用绝缘材料填充的所述沟槽部分中的，具体地说，在所述元件区中的所述沟槽部分中的部分绝缘材料，调整沉积绝缘层的高度。

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