[go: up one dir, main page]

JP7150609B2 - 短チャネルのトレンチパワーｍｏｓｆｅｔ - Google Patents

短チャネルのトレンチパワーｍｏｓｆｅｔ Download PDF

Info

Publication number
JP7150609B2
JP7150609B2 JP2018552752A JP2018552752A JP7150609B2 JP 7150609 B2 JP7150609 B2 JP 7150609B2 JP 2018552752 A JP2018552752 A JP 2018552752A JP 2018552752 A JP2018552752 A JP 2018552752A JP 7150609 B2 JP7150609 B2 JP 7150609B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
semiconductor layer
semiconductor
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018552752A
Other languages
English (en)
Other versions
JP2019517132A (ja
Inventor
ミナミサワ，レナート
クノール，ラース
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd
Original Assignee
Hitachi Energy Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Energy Switzerland AG filed Critical Hitachi Energy Switzerland AG
Publication of JP2019517132A publication Critical patent/JP2019517132A/ja
Application granted granted Critical
Publication of JP7150609B2 publication Critical patent/JP7150609B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

発明の分野
本発明は、短チャネルのトレンチパワーＭＯＳＦＥＴに関し、これを製造するための方法に関する。
発明の背景
ＵＳ２０１４／０１５９０５３Ａ１から公知である炭化珪素トレンチゲートトランジスタは、ｎ型ドレイン領域と、ｎ型ドレイン領域上に形成されたｎ型ドリフト領域と、ｎ型ドリフト領域上に形成されたｐ型ベース領域と、ｐ型ベース領域上に形成されたｎ型ソース領域と、ゲートトレンチと、ソース領域の下であってゲートトレンチの側壁上のベース領域に位置するｎ型埋込みチャネル領域とを含む。埋込みチャネル領域は３０ｎｍ～８０ｎｍの厚さを有するものとして記載されている。
ＵＳ２０１４／０１１０７２３Ａ１から公知である半導体装置は、半導体基板と、半導体基板の主面上に位置するとともに、第１導電型のドリフト領域、第２導電型のボディ領域および第１導電型の不純物領域を含む第１の炭化珪素半導体層と、ドリフト領域の内部に達するように第１の炭化珪素半導体層に設けられるトレンチと、不純物領域およびドリフト領域に接するようにトレンチのうち少なくとも側面上に位置する第１導電型の第２の炭化珪素半導体層と、ゲート絶縁膜と、ゲート電極と、第１のオーミック電極と、第２のオーミック電極とを備える。ボディ領域は、トレンチの側面上における第２の炭化珪素半導体層に接する第１のボディ領域と、ドリフト領域に接するとともに、平均不純物濃度が第１のボディ領域よりも低い第２のボディ領域とを含む。２０ｎｍ～７０ｎｍの範囲の厚さを有する第２の炭化珪素半導体層が開示されている。
パワー金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor：ＭＯＳＦＥＴ）装置が備えるさまざまな構造の中でも、トレンチパワーＭＯＳＦＥＴは、オン状態の抵抗が比較的低いという利点を有する。トレンチパワーＭＯＳＦＥＴにおいては、電流が、ウェハの第１の主面（すなわち、第１の主面側）におけるソース電極から、ウェハのうち第１の主面とは反対側の第２の主面（すなわち、第２の主面側）におけるドレイン電極にまで垂直に伝わる。高い駆動能力を達成するために、複数のトレンチは、ウェハのうち第１の主面よりも下方におけるｐドープされたボディ領域を貫通している。ｎドープされたソース領域からトレンチに隣接するｐドープされたボディ領域におけるチャネル領域を通りｎ－ドープされたドリフト領域にまで至る電界効果による電流伝導を制御するために、ゲート誘電体およびゲート電極が各々のトレンチの内側に形成されている。各々のトレンチはＭＯＳＦＥＴセルに対応している。すべてのＭＯＳＦＥＴセルは、オン状態の抵抗を減じるために、ソース電極とドレイン電極との間で平行に接続されている。複数のＭＯＳＦＥＴセルのチャネル領域とドレイン電極に接するｎ＋ドープされたドレイン層との間にｎ－ドープされたドリフト領域があることで、オフ状態の条件下でも高い電圧が可能となる。オン状態の条件下では、電荷キャリアは、その両端の電位差により、ｎ－ドリフト領域を通りｎ＋ドープされたドレイン層に向かって浮遊する。
パワー半導体産業はスケーリングに向かって堅調に進みつつあるが、これにより、装置の静電気の改善が必要となる。公知のトレンチパワーＭＯＳＦＥＴにおけるチャネル長を短くすると、オン状態の損失を大幅に減らすことができるが、閾値電圧Ｖｔｈのシフトが犠牲になるとともに、逆阻止の際に絶縁破壊が早期に生じるという犠牲を伴う。
高い逆阻止能力を得るために、電流がｎ＋ドープされたソース領域に漏洩して枯渇するのを防ぐような態様で、ｐドープされたボディ領域を設計することが重要である。共通のトレンチパワーＭＯＳＦＥＴにおいては、ｐドープされたボディ領域は、約１μｍの典型的な厚さと約１０１７ｃｍ－３の適度なドーピング濃度とを有する半導体層として実現される。ｐドープされたボディ領域の層厚みを減らし、これにより、チャネル長を短くすることで、必然的により高いドーピングが必要となる可能性があり、さらに、これにより、クーロン散乱や正極性に向かって大きくシフトするＶｔｈのせいで、チャネル移動度が低下する恐れがある。
先行技術文献ＵＳ８４７６６９７Ｂ１から、約０．５μｍのチャネル長を有する炭化珪素（silicon carbide：ＳｉＣ）パワー二重拡散金属酸化膜半導体電界効果トランジスタ（double-diffused metal oxide semiconductor field effect transistor：ＤＭＯＳＦＥＴ）が公知である。ｐドープされたボディ領域は、突抜け現象を防ぐために約１・１０１８ｃｍ－３～約３・１０１８ｃｍ－３のピーク濃度を有する。ｐドープされたボディ領域のドーピングプロファイルは、逆行性のドーピングプロファイルであって、チャネル領域において約２．５・１０１７ｃｍ－３以上であり、かつ、ｐドープされたボディ領域とｎ－ドープされたドリフト領域と間のｐｎ接合付近において約１・１０１８ｃｍ－３～約３・１０１８ｃｍ－３であるｐ型ドーピング濃度を有する。酸化物電界が閾レベルにまで高くなるのを避けるために、チャネル領域は、約３・１０１７ｃｍ－３～約８・１０１７ｃｍ－３のドーピング濃度のｎ型ドーパントでカウンタドープされる。これにより、補償後、表面がｎ型となって、正味のドーピング濃度が約１・１０１７ｃｍ－３～約３・１０１７ｃｍ－３となり、最大で６０ｎｍまでのカウンタドーピング深さとなる。炭化珪素ＵＭＯＳＦＥＴ装置も開示されている。この場合、表面ｎ型層は、トレンチエッチングの後、トレンチ側壁内への角度を付けたイオン注入によって得られる。しかしながら、ＵＳ８４７６６９７Ｂ１に開示されているパワーＭＯＳＦＥＴでは、短チャネル効果および高いサブスレッショルドスロープに苦しむ。
発明の概要
本発明の目的は、如何なる短チャネル効果をも防止するとともにサブスレッショルドスロープを小さくしながらも、オン状態の抵抗が低いパワー半導体装置を提供することである。
本発明の目的は請求項１に記載のパワー半導体装置によって達成される。本発明に従ったパワー半導体装置はトレンチパワー電界効果トランジスタであって、第１導電型の補償層を含む。補償層は、チャネル領域に直接隣接している基板層とソース層との間においてゲート絶縁層上に延在している。
Figure 0007150609000001
上述の不等式（１）においては、Ｌｃｈはチャネル長であり、εＣＲはチャネル領域の誘電率であり、εＧＩはゲート絶縁層の誘電率であり、ｔＣＯＭＰは、ゲート絶縁層と補償層との間における界面に対して垂直な方向における補償層の厚さであり、ｔＧＩはゲート絶縁層の厚さである。ここで、チャネル長は、ソース層から基板層までのゲート絶縁層に沿った最短経路の長さとして規定されている。補償層がソース層と同じ導電型を有しているので、どのような深さで（すなわち、ウェハの第１の主面側からどのような距離で）ソース層が終わって補償層が始まるのかを決定するのが困難になるかもしれない。したがって、チャネル長を決定する目的で、ソース層が終わって補償層が始まる深さが、ゲート絶縁層から横方向に０．１μｍの距離を空けたところではソース層とボディ層との間のｐｎ接合の深さに等しいと想定される。同様に、チャネル長を決定する目的で、補償層が終わって基板層が始まる深さが、ゲート絶縁層から横方向に０．１μｍの距離を空けたところではボディ層と基板層との間のｐｎ接合の深さに等しいと想定される。明細書全体にわたって、横方向という語は、ウェハの第１の主面に対して平行な方向を指している。
不等式（１）を満たすことにより、補償層は、先行技術のトレンチパワー電界効果トランジスタが有意な短チャネル効果を呈するようなチャネル長が短い場合であっても、サブスレッショルドスロープを小さくして閾値電圧を最適にすることでトレンチパワー電界効果トランジスタ装置における短チャネル効果を防止することができる。
本発明のパワー半導体装置においては、補償層の厚さは１ｎｍ～１０ｎｍの範囲である。厚さは、ゲート絶縁層に対して垂直な方向に測定される。下限を１ｎｍとすることにより、確実に、閾値電圧Ｖｔｈの有意な低下およびチャネルキャリア移動度の向上が達成される。上述の上限であれば、確実に、短チャネル効果を特に効率的に低減させることができる。
本発明のさらなる展開例が従属請求項において規定される。
例示的な実施形態においては、補償層の厚さは２ｎｍ～５ｎｍの範囲である。
例示的な実施形態においては、チャネル長は０．５μｍ未満または０．３μｍ未満である。チャネル長がこのように短ければ、結果として、オン状態の電圧が低くなり、すなわち、オン状態の損失が低減される。
例示的な実施形態においては、補償層におけるドーピング濃度は、少なくとも１・１０１８ｃｍ－３または少なくとも５・１０１８ｃｍ－３である。補償層のドーピング濃度がこのように高ければ、結果として、補償層によって、短チャネル効果が最も効率的に低下し、閾値電圧が低下することとなる。この明細書全体にわたって、層または領域のドーピング濃度は、ドーピングプロファイルを指していない限り、層についてのピークの正味ドーピング濃度、すなわち、この層についての最大の正味ドーピング濃度、を指しており、仮に、ドーピングプロファイルを指していれば、ドーピング濃度という語は、局所的な正味ドーピング濃度を指すものとする。
例示的な実施形態においては、チャネル領域におけるドーピング濃度は、少なくとも５・１０１７ｃｍ－３、または少なくとも１・１０１８ｃｍ－３、または少なくとも５・１０１８ｃｍ－３である。チャネル領域におけるドーピング濃度がこのように高ければ、高い逆電圧での阻止状態における突抜け現象を効率的に防止することができる。
例示的な実施形態においては、基板層、ボディ層、補償層およびソース層は炭化珪素層である。炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）よりも約１０倍高い絶縁破壊強さを有しており、結果として、ＳｉＣベースの装置の場合には損失がはるかにより小さくなる。
例示的な実施形態においては、パワー半導体装置は、第２導電型のウェル領域を含む。ウェル領域は、ゲート電極の底部よりも下方においてゲート絶縁層に直接隣接している。このようなウェル領域は、ゲート絶縁層を高電界から効率的に保護することができる。
本発明のパワー半導体装置は請求項１１に記載の方法によって製造されてもよい。第１導電型の不純物を少なくとも１つのトレンチの側壁内に添加するステップの後にのみ、第２の半導体層の材料および第１の半導体層の材料を除去することによってトレンチを深くするステップを実行して、深くされたトレンチを第１の半導体層に貫通させることにより、第１導電型の不純物を第２の半導体層および第３の半導体層内にのみ添加することが可能となるとともに、第１導電型の不純物を第１の半導体層内に添加することが回避される。
例示的な実施形態においては、少なくとも１つのトレンチの側壁内に第１導電型の不純物を添加することは、角度を付けてイオン注入すること、またはプラズマイオン注入（plasma immersion ion implantation：ＰＩＩＩ）によって実行される。プラズマイオン注入により、トレンチの側壁に対して平行な方向に沿って均一なドーピング濃度プロファイル（すなわち、トレンチにおける深さとはほぼ無関係なドーピング濃度プロファイル）で補償層を形成することが可能となる。さらに、プラズマイオン注入で生じる欠陥はほんのわずかであるので、短チャネル効果がさらに低減される。
図面の簡単な説明
本発明の詳細な実施形態を、添付の図面に関連付けて以下に説明する。
本発明の実施形態に従ったパワー半導体装置の部分断面図である。 図１における断面図の拡大部分を示す図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。 図１のパワー半導体装置を製造するための方法のさまざまなステップを示す部分断面図である。
図において用いられる参照符号およびそれらの意味が参照符号のリストにおいてまとめられている。概して、同様の要素は明細書全体にわたって同じ参照符号を有する。記載される実施形態は、例として意図されたものであり、本発明の範囲を限定するものではない。
好ましい実施形態の詳細な説明
図１には、本発明の実施形態に従ったパワー半導体装置の断面図が示される。図２は、図１の拡大部分を示す。本発明の実施形態に従ったパワー半導体装置は、トレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１であり、第１の主面３と第２の主面４とを有する炭化珪素（ＳｉＣ）ウェハ２を含む。明細書全体にわたって、炭化珪素という語は、如何なるポリタイプの炭化珪素を指していてもよく、特に、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを指すこともある。ＳｉＣウェハ２は、第１の主面３から第２の主面４の順に、ｎ＋ドープされたソース層５、ｐドープされたボディ層６、ｎ－ドープされたドリフト層７およびｎ＋ドープされたドレイン層８を含む。ドリフト層７およびドレイン層８はｎドープされた基板層９を形成する。ソース層５は、ボディ層６によってドリフト層７から隔てられており、ボディ層６はドリフト層７によってドレイン層８から隔てられている。複数の導電性ゲート電極１０はボディ層６を貫通している。各々のゲート電極１０は、ゲート電極１０に電位を与える際にボディ層６におけるチャネル領域の導電性を電界によって制御するように構成されている。この場合、各々のチャネル領域は、ソース層５からドリフト層７にまで延在するボディ層６の一部である。ＭＯＳチャネルが、ソース層５からチャネル領域を通ってドリフト層７にまで形成されてもよい。ゲート絶縁層１１は、ドリフト層７、ボディ層６およびソース層５からゲート電極１０を電気的に絶縁している。
チャネル領域に直接隣接しているｎドープされた補償層１５は、ソース層５とドリフト層７との間においてゲート絶縁層１１上に延在している。ゲート絶縁層１１と補償層１５との間の界面に対して垂直な方向における補償層１５の厚さｔＣＯＭＰと、ゲート絶縁層１１と補償層１５との間における界面上のソース層５からドリフト層７までの最短経路の長さとして規定されるチャネル長Ｌｃｈと、ゲート絶縁層１１と補償層１５との間における界面に対して垂直な方向におけるゲート絶縁層１１の厚さｔＧＩとは、以下の不等式を満たしている。
Figure 0007150609000002
ここで、εＣＲはチャネル領域の誘電率であり、εＧＩはゲート絶縁層１１の誘電率である。上述のとおり、補償層１５がソース層５と同じ導電型を有しているので、どのような深さで（すなわち、ＳｉＣウェハ２の第１の主面３からどのような距離で）ソース層５が終わって補償層１５が始まるのかを決定するのは困難であるかもしれない。チャネル長Ｌｃｈを決定する目的で、ソース層５が終わって補償層１５が始まる深さは、ゲート絶縁層１１から横方向に０．１μｍの距離を空けたところではソース層５とボディ層６との間におけるｐｎ接合の深さに等しいと想定される。同様に、チャネル長Ｌｃｈを決定する目的で、補償層１５が終わってドリフト層７が始まる深さは、ゲート絶縁層１１から横方向に０．１μｍの距離を空けたところではボディ層６とドリフト層７との間におけるｐｎ接合の深さに等しいと想定される。チャネル領域は、ボディ層６の一部として規定されており、その導電性はゲート電極１０に電位を与えることによって制御することができる。例示的には、チャネル領域は、補償層１５から０．１μｍ未満の距離を空けてボディ層の一部として規定されている。
補償層１５の厚さｔＣＯＭＰは、１ｎｍから１０ｎｍの範囲であり、例示的には２ｎｍから５ｎｍの範囲である。チャネル長Ｌｃｈは、０．５μｍ未満であってもよく、例示的には０．３μｍ未満であってもよい。この実施形態に従ったパワー半導体装置においては、ゲート絶縁層１１と補償層１５との間の界面は第１の主面３に対して垂直である。この場合、チャネル長Ｌｃｈは、ゲート絶縁層１１から横方向に０．１μｍの距離を空けたところではソース層５とドリフト層７との間の距離に相当しており、これは、ゲート絶縁層１１から横方向に０．１μｍの距離を空けたところでは第１の主面３に対して垂直な方向におけるボディ層６の厚さである。
補償層１５におけるドーピング濃度は、少なくとも１・１０１８ｃｍ－３、例示的には少なくとも５・１０１８ｃｍ－３であってもよい。チャネル領域におけるドーピング濃度は、少なくとも５・１０１７ｃｍ－３、例示的には少なくとも１・１０１８ｃｍ－３、より例示的には少なくとも５・１０１８ｃｍ－３であってもよい。
ドリフト層７の厚さは、装置を設計する際の基となった公称電圧、すなわち逆方向への最大阻止電圧、に依拠している。たとえば、１ｋＶの公称阻止電圧は、約６μｍのドリフト層７の厚さを必要とし、５ｋＶの公称阻止電圧は、約３６μｍのドリフト層７の厚さを必要とする。ドリフト層７の理想的なドーピング濃度は、公称電圧にも依拠しており、例示的には１・１０１５ｃｍ－３～５・１０１６ｃｍ－３の範囲である。ソース層５の厚さは、例示的には０．５μｍ～５μｍの範囲であり、ソース層５のドーピング濃度は、例示的には１・１０１８ｃｍ－３以上である。
ソース電極１７は、ＳｉＣウェハ２の第１の主面３上に配置されて、ソース層５に対するオーミック接点を形成する。ボディ層６、ソース層５およびドリフト層７によって形成される寄生バイポーラトランジスタのトリガを防止するために、ボディ層６もソース電極１７に電気的に接続される。ＳｉＣウェハ２の第２の主面４上にドレイン電極１８が配置されて、ドレイン層８に対するオーミック接点を形成する。
各々のゲート電極１０よりも下方に、ｐドープされたウェル領域４２が形成されている。ｐドープされたウェル領域４２は、ゲート電極１０の底部よりも下方においてゲート絶縁層１１に直接隣接している。ウェル領域４２はドリフト層７によってボディ層６から隔てられている。ウェル領域４２は、ゲート絶縁層１１を高電界から効率的に保護することができる。
第１の主面３に対して平行であるとともに第１の主面３よりも下方にある面において、ゲート電極１０は如何なる形状の断面を有していてもよく、例示的には、長手方向の線形状、ハニカム形状、多角形状、丸形状または楕円形状であってもよい。
図３Ａ～図３Ｇを参照すると、図１および図２に示される本発明の実施形態に従ったパワー半導体装置を製造するための方法が以下に記載される。第１の方法ステップにおいては、ｎドープされた第１の半導体層２０が図３Ａに示されるように設けられる。第１の半導体層２０は、第１の主面２３と、第１の主面２３とは反対側にある第２の主面２４とを有する。第１の半導体層２０は、最終的なトレンチパワーＭＯＳＦＥＴ１においてドレイン層８を形成するｎ＋ドープされたＳｉＣ層２５と、最終的なトレンチパワーＭＯＳＦＥＴ１においてドリフト層７を形成するｎ－ドープされたＳｉＣ層２６とを含む。ｎ＋ドープされたＳｉＣ層２５はＳｉＣ基板ウェハであってもよく、この上に、ｎ－ドープされたＳｉＣ層２６を、たとえば化学蒸着（chemical vapour deposition：ＣＶＤ）によってエピタクティック（epitactically）に堆積させる。代替的には、ｎ－ドープされたＳｉＣ層２６は基板ウェハであってもよく、この上に、ｎ＋ドープされたＳｉＣ層２５を、たとえばＣＶＤによってエピタクティックに堆積させるか、または、この中に、たとえばイオン注入によってｐ型ドーパントを添加することによって、ｎ＋ドープされたＳｉＣ層２５を形成してもよい。
その後、ｐドープされた第２の半導体層２７が、図３Ｂに示されるように、第１の半導体層２０と直接接触するように第１の半導体層２０の第１の主面２３上に形成される。第２の半導体層２７は、たとえばＣＶＤによって、ｎ－ドープされたＳｉＣ層２６上にエピタクティックに堆積されてもよく、または、たとえばその第１の主面２３から第１の半導体層２０内にイオン注入でｎ型ドーパントを添加することによって形成されてもよい。イオン注入によって第２の半導体層２７を形成することにより、その後、注入された不純物を熱処理によって活性化することが必要となる。最終的なトレンチパワーＭＯＳＦＥＴ１においては、第２の半導体層２７がｐドープされたボディ層６を形成している。
その後、第２の半導体層２７と直接接触しているとともに第２の半導体層２７によって第１の半導体層２０から隔てられているｎ＋ドープされた第３の半導体層３０が、図３Ｃに示されるように形成される。具体的には、第３の半導体層３０は、たとえば図３Ｂに示されるように注入マスク２９を用いてイオン注入することによって、第２の半導体層２７内に第１のｎ型不純物２８を添加することによって形成されてもよい。イオン注入によって第３の半導体層３０を形成することにより、その後、注入された不純物を熱処理によって活性化することが必要となる。第３の半導体層３０は図３Ｃに示されるような開口部３１を有する。後の段階において、この開口部３１を介して第２の半導体層２７を露出させて、ソース電極１７に対する電気接点を形成する（図１を参照）。最終的なトレンチパワーＭＯＳＦＥＴ１においては、第３の半導体層３０がソース層５を形成している。
次の方法ステップにおいて複数のトレンチ３５が形成されるが、これら複数のトレンチ３５は、第２の半導体層２７の材料および第３の半導体層３０の材料を除去することによりこれらトレンチ３５が第３の半導体層３０を通って第２の半導体層２７内にまで貫通するように、第１の半導体層２０、第２の半導体層２７および第３の半導体層３０からなる積層体で形成されている。第２の半導体層２７の材料および第３の半導体層３０の材料は、例示的には、図３Ｃおよび図３Ｄに示されるように、エッチングマスク３７を用いて、第２の半導体層２７および第３の半導体層３０を選択的にエッチングすることによって、除去することができる。トレンチ３５は、第１の半導体層２０と第２の半導体層２７との間の界面までの深さまたは界面付近までの深さを有する。
トレンチ３５を形成した後、第２のｎ型不純物３８が各々のトレンチ３５の側壁に添加されて、ｎドープされた半導体領域３９が形成される。ｎドープされた半導体領域３９は、図３Ｄおよび図３Ｅに示されるように、第３の半導体層３０から第１の半導体層２０にまで延在している。第３の半導体層３０から第１の半導体層２０にまで延在するように当該ｎドープされた半導体領域３９を形成するために、トレンチ３５の深さは、第１の半導体層２０と第２の半導体層２７との間の界面に十分に近接していなければならない。他方で、第２のｎ型不純物３８を第１の半導体層２０内に添加することは回避されるべきであるか、または最小限に減らされるべきである。後者の目的を達成するために、トレンチ３０は第１の半導体層２０内に延在させるべきでない。第２のｎ型不純物３８は、角度を付けてイオン注入することによって、またはプラズマイオン注入によって、各々のトレンチ３５の側壁内に添加されてもよい。図３Ｄにおける斜めの矢印は角度の付けられたイオン注入を指している。図３Ｄにおける矢印は一方向のみに向けられている。しかしながら、角度を付けてイオン注入を行なう場合、複数のトレンチ３５のそれぞれの側壁に沿って均一なドーピング濃度プロファイルを実現するために、複数の異なる角度が用いられる。
各々のトレンチ３５の側壁内に第２のｎ型不純物３８を添加するステップの後、第２の半導体層２７の材料および第１の半導体層２０の材料を除去することによってトレンチ３５が深くされ、これにより、図３Ｆに示されるように、深くされたトレンチ３５′を第１の半導体層２０内に貫通させる。第２の半導体層２７の材料および第１の半導体層２０の材料の除去は、エッチングマスク３７を用いてエッチングステップによって実行されてもよい。さらに、ｐドープされた半導体ウェル領域４２は、図３Ｅおよび図３Ｆに示されるように、各々の深くされたトレンチ３５′の底部を通過して第１の半導体層２０内にｐ型不純物４１を添加することによって、深くされた各々のトレンチ３５′の底部の下方に形成されてもよい。
次の方法ステップにおいては、図３Ｇに示されるように、深くされた各々のトレンチ３５′の側壁および底部を覆うように絶縁層４５が形成され、その後、絶縁層４５上における深くされたトレンチ３５′に電極層５０が形成される。ここでは、電極層５０は、絶縁層４５によって、第１の半導体層２０、第２の半導体層２７、第３の半導体層３０およびｎドープされた半導体領域３９から電気的に絶縁されている。絶縁層４５を形成する前に、たとえば、選択エッチングによってエッチングマスク３７が除去される。電極層５０は、たとえばポリシリコン層であってもよく、絶縁層は、たとえば酸化珪素層であってもよい。図１および図２に示される最終的なトレンチパワーＭＯＳＦＥＴ１においては、電極層５０がゲート電極１０を形成し、絶縁層４５がゲート絶縁層１１を形成している。
次いで、電極層５０が構造化され（すなわち、最終的な装置１における電極層５０のうちゲート電極１０の材料ではない材料がいずれも除去され）、付加的な絶縁層によって覆われる。次いで、ソース電極１７が第３の半導体層３０上に形成され、ドレイン電極１８が第１の半導体層２０の第２の主面２４上に形成されて、図１および図２に示されるように、最終的なトレンチパワーＭＯＳＦＥＴ１が得られる。
上述の説明においては、特定の実施形態が記載された。しかしながら、上述の実施形態の代替例および変更例が実現可能である。
図１に示されるパワー半導体装置を製造するための上述の方法においては、たとえば、図３Ｂに示されるように注入マスク２９を用いてイオン注入を行なうことによって、第２の半導体層２７内に第１のｎ型不純物２８を添加することにより、第３の半導体層３０が形成される。しかしながら、たとえば、ＣＤＶによって第２の半導体層２７上にエピタクティックに、などの他の方法によって第３の半導体層３０を形成することもできる。
本発明の上述の実施形態においては、トレンチパワーＭＯＳＦＥＴ１は、ゲート絶縁層１１を高電界から保護するために、ｐドープされたウェル領域４２を含む。しかしながら、実施形態の変更例においては、トレンチパワーＭＯＳＦＥＴ１はｐドープされたウェル領域４２を含まない。
上述の説明においては、トレンチパワーＭＯＳＦＥＴ１は、本発明のパワー半導体装置の実施形態として記載された。しかしながら、本発明はトレンチパワーＭＯＳＦＥＴに限定されない。たとえば、本発明のパワー半導体装置の別の実施形態として、トレンチ絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）が挙げられる。このようなトレンチＩＧＢＴは、ＳｉＣウェハ２の第２の主面４上に付加的なｐドープ層がある点で、上述のトレンチパワーＭＯＳＦＥＴ１とは異なる。
上述の実施形態は特定の導電型を用いて説明された。上述の実施形態における半導体層の導電型は、特定の実施形態において、ｐ型層と記載されたすべての層がｎ型層となり得るように、かつ、ｎ型層と記載されたすべての層がｐ型層となり得るように、切換えられてもよい。たとえば、実施形態の変更例においては、ソース層５はｐドープされた層であってもよく、ボディ層６はｎドープされた層であってもよく、基板層９はｐドープされた層であってもよい。
「含む（「comprising」）」という語が他の要素またはステップを除外するものではないこと、および、不定冠詞「ある１つの（「a」または「an」）」が複数形を除外するものではないことに留意されたい。また、さまざまな実施形態に関連付けて記載された要素が組合わされてもよい。
参照符号のリスト
１ トレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、２ 炭化珪素（ＳｉＣ）ウェハ、３、２３ 第１の主面、４、２４ 第２の主面、５ （ｎ＋ドープされた）ソース層、６ （ｐドープされた）ボディ層、７ （ｎ－ドープされた）ドリフト層、８ （ｎ＋ドープされた）ドレイン層、９ （ｎドープされた）基板層、１０ ゲート電極、１１ ゲート絶縁層、１５ （ｎドープされた）補償層、１７ ソース電極、１８ ドレイン電極、２０ （ｎドープされた）第１の半導体層、２３ 第１の主面、２４ 第２の主面、２５ ｎ＋ドープされたＳｉＣ層、２６ ｎ－ドープされたＳｉＣ層、２７ （ｐドープされた）第２の半導体層、２８ 第１のｎ型不純物、２９ 注入マスク、３０ （ｎ＋ドープされた）第３の半導体層、３１ 開口部、３５ トレンチ、３５′ 深くされたトレンチ、３７ エッチングマスク、３８ 第２のｎ型不純物、３９ ｎドープされた半導体領域、４２ ｐドープされたウェル領域、４５ 絶縁層、５０ 電極層、Ｌｃｈ チャネル長、ｔＣＯＭＰ 補償層１５の厚さ。

Claims (13)

  1. パワー半導体装置を製造するための方法であって、
    前記パワー半導体装置は、
    第１導電型を有する基板層（９）と、
    前記基板層（９）上に設けられ、第１導電型とは異なる第２導電型を有するボディ層（６）と、
    前記ボディ層（６）上に設けられ、第１導電型を有するソース層（５）とを備え、前記ボディ層（６）は、前記ソース層（５）から前記基板層（９）に延在するチャネル領域を含み、前記パワー半導体装置はさらに、
    前記ボディ層（６）を貫通するとともに前記チャネル領域の導電性を制御するための導電性ゲート電極（１０）と、
    前記基板層（９）、前記ボディ層（６）および前記ソース層（５）から前記ゲート電極（１０）を電気的に絶縁させるゲート絶縁層（１１）と、
    第１導電型の補償層（１５）とを備え、前記補償層（１５）は、前記チャネル領域に直接隣接している前記基板層（９）と前記ソース層（５）との間において前記ゲート絶縁層（１１）上において直接延在しており、前記チャネル領域は、前記補償層（１５）から０．１μｍ未満の距離を空けて前記ボディ層（６）の一部として規定されており、
    Figure 0007150609000003
    Ｌｃｈはチャネル長であり、εＣＲは前記チャネル領域の誘電率であり、εＧＩは前記ゲート絶縁層（１１）の誘電率であり、ｔＣＯＭＰは、前記ゲート絶縁層（１１）と前記補償層（１５）との間の界面に対して垂直な方向における前記補償層（１５）の厚さであり、ｔＧＩは前記ゲート絶縁層（１１）の厚さであり、
    前記補償層（１５）の前記厚さｔＣＯＭＰは１ｎｍから１０ｎｍの範囲であり、
    前記方法は、
    第１導電型の第１の半導体層（２０）を設けるステップを含み、前記第１の半導体層（２０）は、第１の主面（２３）と、前記第１の主面（２３）とは反対側の第２の主面（２４）とを有し、前記第１の半導体層（２０）は、前記パワー半導体装置（１）において前記基板層（９）を形成し、前記方法はさらに、
    第２導電型の第２の半導体層（２７）を、前記第１の半導体層（２０）と直接接触するように前記第１の半導体層（２０）の前記第１の主面（２３）上に形成するステップを含み、前記第２の半導体層（２７）は、前記パワー半導体装置（１）において前記ボディ層を形成し、前記方法はさらに、
    第１導電型の第３の半導体層（３０）を形成するステップを含み、前記第３の半導体層（３０）は、前記第２の半導体層（２７）と直接接触するとともに前記第２の半導体層（２７）によって前記第１の半導体層（２０）から隔てられており、前記第３の半導体層（３０）は、前記パワー半導体装置（１）において前記ソース層（５）を形成し、前記方法はさらに、
    前記第３の半導体層（３０）の材料および前記第２の半導体層（２７）の材料を除去することにより、前記第３の半導体層（３０）を通って前記第２の半導体層（２７）内に貫通する少なくとも１つのトレンチ（３５）を形成するステップと、
    第１導電型の半導体領域（３９）を形成するように、前記少なくとも１つのトレンチ（３５）の側壁内に第１導電型の不純物（３８）を添加するステップとを含み、前記半導体領域（３９）は前記第３の半導体層（３０）を前記第１の半導体層（２０）に接続しており、前記半導体領域（３９）は、前記パワー半導体装置（１）において前記補償層（１５）を形成し、前記方法はさらに、
    前記第２の半導体層（２７）の材料および前記第１の半導体層（２０）の材料を除去することにより前記トレンチ（３５）を深くするステップを含み、前記深くするステップは、深くされたトレンチ（３５′）が前記第１の半導体層（２０）内に貫通するように行われ、前記方法はさらに、
    前記側壁と前記少なくとも１つの深くされたトレンチ（３５′）の底部とを覆う絶縁層（４５）を形成するステップとを含み、前記絶縁層（４５）は、前記パワー半導体装置（１）において前記ゲート絶縁層（１１）を形成し、前記方法はさらに、
    前記少なくとも１つの深くされたトレンチ（３５′）に電極層（５０）を形成するステップを含み、前記電極層（５０）は、前記絶縁層（４５）によって、前記第１の半導体層（２０）、前記第２の半導体層（２７）、前記第３の半導体層（３０）および前記第１導電型の前記半導体領域（３９）から電気的に絶縁されており、前記電極層（５０）は、前記パワー半導体装置（１）において前記ゲート電極（１０）を形成する、方法。
  2. 前記少なくとも１つのトレンチ（３５）の前記側壁内に第１導電型の前記不純物（３８）を添加するステップは、角度を付けてイオン注入することによって実行される、請求項１に記載の、パワー半導体装置を製造するための方法。
  3. 前記少なくとも１つのトレンチ（３５）の前記側壁内に第１導電型の前記不純物（３８）を添加するステップはプラズマイオン注入によって実行される、請求項１に記載の、パワー半導体装置を製造するための方法。
  4. 第２導電型の不純物を前記少なくとも１つの深くされたトレンチ（３５′）の底部を通過して前記第１の半導体層（２０）内に添加することによって、前記少なくとも１つの深くされたトレンチ（３５′）の前記底部よりも下方に第２導電型の半導体ウェル領域（４２）が形成される、請求項１から３のいずれか１項に記載の、パワー半導体装置を製造するための方法。
  5. 前記第３の半導体層（３０）は、第１導電型の不純物を前記第２の半導体層（２７）内に添加することによって形成される、請求項１から４のいずれか１項に記載の、パワー半導体装置を製造するための方法。
  6. 前記チャネル長（Ｌｃｈ）は０．５μｍ未満である、請求項１に記載の、パワー半導体装置を製造するための方法。
  7. 前記チャネル長（Ｌｃｈ）は０．３μｍ未満である、請求項１に記載の、パワー半導体装置を製造するための方法。
  8. 前記補償層（１５）におけるドーピング濃度は少なくとも１・１０１８ｃｍ－３である、請求項１に記載の、パワー半導体装置を製造するための方法。
  9. 前記補償層（１５）におけるドーピング濃度は少なくとも５・１０１８ｃｍ－３である、請求項８に記載の、パワー半導体装置を製造するための方法。
  10. 前記チャネル領域におけるドーピング濃度は少なくとも５・１０１７ｃｍ－３である、請求項１に記載の、パワー半導体装置を製造するための方法。
  11. 前記チャネル領域におけるドーピング濃度は、少なくとも１・１０１８ｃｍ－３または少なくとも５・１０１８ｃｍ－３である、請求項１に記載の、パワー半導体装置を製造するための方法。
  12. 前記基板層（９）、前記ボディ層（６）、前記補償層（１５）および前記ソース層（５）は炭化珪素層である、請求項１に記載の、パワー半導体装置を製造するための方法。
  13. 第２導電型のウェル領域（４２）を備え、前記ウェル領域（４２）は、前記ゲート電極（１０）の底部よりも下方において前記ゲート絶縁層（１１）に直接隣接している、請求項１に記載の、パワー半導体装置を製造するための方法。
JP2018552752A 2016-04-07 2017-04-04 短チャネルのトレンチパワーｍｏｓｆｅｔ Active JP7150609B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP16164303 2016-04-07
EP16164303.6 2016-04-07
PCT/EP2017/058028 WO2017174603A1 (en) 2016-04-07 2017-04-04 Short channel trench power mosfet

Publications (2)

Publication Number Publication Date
JP2019517132A JP2019517132A (ja) 2019-06-20
JP7150609B2 true JP7150609B2 (ja) 2022-10-11

Family

ID=55699541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018552752A Active JP7150609B2 (ja) 2016-04-07 2017-04-04 短チャネルのトレンチパワーｍｏｓｆｅｔ

Country Status (5)

Country Link
US (1) US20190035928A1 (ja)
EP (1) EP3363051B1 (ja)
JP (1) JP7150609B2 (ja)
CN (1) CN109314142B (ja)
WO (1) WO2017174603A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109166803A (zh) * 2018-08-15 2019-01-08 深圳市南硕明泰科技有限公司 一种晶体管及其制作方法
CN111048587B (zh) * 2018-10-15 2021-07-02 无锡华润上华科技有限公司 沟槽栅耗尽型vdmos器件及其制造方法
KR20230017983A (ko) 2021-07-29 2023-02-07 현대자동차주식회사 반도체 소자 및 그 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273354A (ja) 2002-03-18 2003-09-26 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2005142243A (ja) 2003-11-05 2005-06-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2008546216A (ja) 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
JP2009054638A (ja) 2007-08-23 2009-03-12 Toyota Motor Corp 半導体装置とその製造方法
JP2013219161A (ja) 2012-04-09 2013-10-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013254789A (ja) 2012-06-05 2013-12-19 Hitachi Ltd ワイドバンドギャップ半導体装置およびその製造方法
WO2014038225A1 (ja) 2012-09-06 2014-03-13 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US20140159053A1 (en) 2012-12-07 2014-06-12 Industrial Technology Research Institute Sic trench gate transistor with segmented field shielding region and method of fabricating the same
JP2014239146A (ja) 2013-06-07 2014-12-18 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388087B (en) * 1997-11-20 2000-04-21 Winbond Electronics Corp Method of forming buried-channel P-type metal oxide semiconductor
JP4225711B2 (ja) * 2001-06-29 2009-02-18 株式会社東芝 半導体素子及びその製造方法
US8133789B1 (en) 2003-04-11 2012-03-13 Purdue Research Foundation Short-channel silicon carbide power mosfet
US7485514B2 (en) * 2006-01-05 2009-02-03 Winslow Thomas A Method for fabricating a MESFET
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
JP2011044513A (ja) * 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
WO2012164817A1 (ja) 2011-05-30 2012-12-06 パナソニック株式会社 半導体素子およびその製造方法
WO2013161116A1 (ja) * 2012-04-26 2013-10-31 三菱電機株式会社 半導体装置及びその製造方法
US20140306284A1 (en) * 2013-04-12 2014-10-16 Infineon Technologies Austria Ag Semiconductor Device and Method for Producing the Same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273354A (ja) 2002-03-18 2003-09-26 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2005142243A (ja) 2003-11-05 2005-06-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2008546216A (ja) 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
JP2009054638A (ja) 2007-08-23 2009-03-12 Toyota Motor Corp 半導体装置とその製造方法
JP2013219161A (ja) 2012-04-09 2013-10-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013254789A (ja) 2012-06-05 2013-12-19 Hitachi Ltd ワイドバンドギャップ半導体装置およびその製造方法
WO2014038225A1 (ja) 2012-09-06 2014-03-13 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US20140159053A1 (en) 2012-12-07 2014-06-12 Industrial Technology Research Institute Sic trench gate transistor with segmented field shielding region and method of fabricating the same
JP2014239146A (ja) 2013-06-07 2014-12-18 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP3363051B1 (en) 2019-07-17
CN109314142A (zh) 2019-02-05
WO2017174603A1 (en) 2017-10-12
US20190035928A1 (en) 2019-01-31
EP3363051A1 (en) 2018-08-22
JP2019517132A (ja) 2019-06-20
CN109314142B (zh) 2021-12-17

Similar Documents

Publication Publication Date Title
US9490338B2 (en) Silicon carbide semiconductor apparatus and method of manufacturing same
JP5613995B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5717661B2 (ja) 半導体装置とその製造方法
US8564060B2 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
CN102037564B (zh) 半导体装置
JP6937326B2 (ja) 短チャネルトレンチ型パワーｍｏｓｆｅｔ
JP4744958B2 (ja) 半導体素子及びその製造方法
JP3719323B2 (ja) 炭化珪素半導体装置
US20140209999A1 (en) Semiconductor device
JP2011512677A (ja) 半導体素子構造及び関連プロセス
US20120193643A1 (en) Semiconductor device
US11245016B2 (en) Silicon carbide trench semiconductor device
CN105723516A (zh) 采用高能量掺杂剂注入技术的半导体结构
US9698217B1 (en) Semiconductor device
JP6715567B2 (ja) 半導体装置
US9923090B2 (en) Silicon carbide semiconductor element and method for manufacturing the same
JP7150609B2 (ja) 短チャネルのトレンチパワーｍｏｓｆｅｔ
JP5630552B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
JP5037103B2 (ja) 炭化珪素半導体装置
US20210043735A1 (en) Short channel trench power mosfet and method
JP2006086548A (ja) 電界効果トランジスタ
JP2023076986A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201013

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210105

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210701

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210701

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210712

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210713

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20211015

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20211019

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20211102

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20211129

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20220215

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220412

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220610

C302 Record of communication

Free format text: JAPANESE INTERMEDIATE CODE: C302

Effective date: 20220708

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20220712

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20220830

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20220830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220928

R150 Certificate of patent or registration of utility model

Ref document number: 7150609

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350