[go: up one dir, main page]

CN105981173A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN105981173A
CN105981173A CN201480075197.3A CN201480075197A CN105981173A CN 105981173 A CN105981173 A CN 105981173A CN 201480075197 A CN201480075197 A CN 201480075197A CN 105981173 A CN105981173 A CN 105981173A
Authority
CN
China
Prior art keywords
region
type
trench
outer peripheral
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480075197.3A
Other languages
English (en)
Other versions
CN105981173B (zh
Inventor
高谷秀史
斋藤顺
添野明高
滨田公守
水野祥司
青井佐智子
渡辺行彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Publication of CN105981173A publication Critical patent/CN105981173A/zh
Application granted granted Critical
Publication of CN105981173B publication Critical patent/CN105981173B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体装置，具有：终端沟槽，其围绕形成有多个栅极沟槽的区域的周围一周；下端p型区，其为p型，并与终端沟槽的下端相接；外周p型区，其为p型，并从外周侧与终端沟槽相接，且露出于半导体基板的表面；多个保护环区，其为p型，并被形成在与外周p型区相比靠外周侧，且露出于半导体基板的表面；外周n型区，其为n型，并使外周p型区与多个保护环区分离，且使多个保护环区相互分离。

Description

半导体装置以及半导体装置的制造方法
技术领域
(关联申请的相互参照)
本申请为2014年2月10日提交的日本专利申请2014-023869的关联申请，并主张基于该日本专利申请的优先权，且援引该日本专利申请所记载的全部内容作为构成本说明书的内容。
本说明书所公开的技术涉及一种半导体装置。
背景技术
日本特开2008-135522号公报中公开的半导体装置具有MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor：金属氧化物场效应晶体管)以及被形成在MOSFET的周围的多个终端沟槽。各终端沟槽以包围形成有MOSFET的区域的方式而以环状延伸。在各终端沟槽内配置有绝缘层。此外，在与各终端沟槽的底面相接的范围内的半导体层中形成有p型浮置区。在MOSFET断开时，耗尽层从MOSFET的体区向外周侧(形成终端沟槽的区域)延伸。当耗尽层延伸到最内侧的终端沟槽的下侧的p型浮置区时，耗尽层将进一步从该p型浮置向外周侧延伸。由此，当耗尽层延伸到相邻的p型浮置区时，耗尽层将进一步从该p型浮置区向外周侧延伸。如此，耗尽层在经由各p型浮置区的同时，向形成有MOSFET的区域的周围广泛地扩展。由此，半导体装置的耐压得到提高。
发明内容
发明所要解决的课题
近年来，针对上述类型的半导体装置的耐压的要求变得越来越高。一直以来，上述的p型浮置区通过如下方式而形成，即，在形成了终端沟槽之后向终端沟槽的底面注入p型杂质，之后，使所注入的p型杂质向半导体层内扩散。然而，根据半导体的材料或其他的制造工序的各种条件，会存在p型杂质的扩散距离缩短，从而无法充分缩窄各p型浮置区之间的间隔的情况。在这种情况下，难以使耗尽层充分地向该间隔的区域内伸展。虽然考虑到通过缩窄各终端沟槽之间的间隔从而缩窄各p型浮置区之间的间隔，但由于加工精度的问题等，在缩窄各终端沟槽间的间隔方面存在界限。在现有的终端沟槽的结构中，在耐压的提高方面存在界限。因此，在本说明书中，公开一种能够实现更高耐压的半导体装置。
用于解决课题的方法
本说明书公开一种具有半导体基板的半导体装置。该半导体装置具有半导体基板，并具有：第一区域，其为n型，并位于所述半导体基板内且露出于所述半导体基板的表面；第二区域，其为p型，并被配置在所述第一区域的下侧；第三区域，其为n型，并被配置在所述第二区域的下侧，且通过所述第二区域而与第一区域分离；多个栅极沟槽，其被形成在所述表面上，并贯穿所述第一区域及所述第二区域而到达所述第三区域；第一绝缘层，其被配置在所述栅极沟槽内；栅电极，其被配置在所述栅极沟槽内，并隔着所述第一绝缘层而与所述第二区域对置；第四区域，其为p型，并与所述栅极沟槽的下端相接；终端沟槽，其被形成在所述表面上，并在俯视观察所述表面时围绕形成有多个所述栅极沟槽的区域的周围一周；第二绝缘层，其被配置在所述终端沟槽内；下端p型区，其为p型，并与所述终端沟槽的下端相接；外周p型区，其为p型，并被形成在与所述终端沟槽相比靠外周侧，且与所述终端沟槽相接，并且露出于所述表面；多个保护环区，其为p型，并被形成在与所述外周p型区相比靠外周侧，且露出于所述表面；外周n型区，其为n型，并被形成在与所述终端沟槽相比靠外周侧，且与所述第三区域相连，并且使所述外周p型区与多个所述保护环区分离，且使多个所述保护环区相互分离。
另外，在本说明书中，外周侧是指，从形成有多个栅极沟槽的区域远离的方向的意思。此外，上述的下端p型区既可以与上述的外周p型区连接，也可以与外周p型区分离。
在该半导体装置中，通过第一区域、第二区域、第三区域、第四区域以及栅电极而形成了开关元件。在开关元件断开时，耗尽层将从第二区域向第三区域内扩展。在耗尽层抵达栅极沟槽的下端时，耗尽层将到达第四区域。于是，耗尽层再从第四区域向第三区域内扩展。由此，确保了形成有开关元件的区域内的耐压。此外，在从第二区域扩展至第三区域内的耗尽层抵达终端沟槽的下端时，耗尽层将到达下端p型区。于是，耗尽层从下端p型区以及外周p型区向外周n型区内延伸。在从外周p型区起延伸的耗尽层到达外周p型区的相邻的保护环区时，耗尽层将进一步从该保护环区向相邻的保护环区延伸。耗尽层经由各保护环区向外周侧扩展。由此，耗尽层广泛地向外周侧的区域伸展，从而确保了耐压。如此，在该半导体装置中，通过露出于半导体基板的表面的保护环，从而能够促进耗尽层的伸展。此外，由于保护环区被形成在露出于半导体基板的表面的范围内，因此能够高精度地形成。因此，能够较为容易地缩窄保护环区之间的间隔。因此，在该半导体装置中，能够通过保护环区而确保足够的耐压。
在上述的半导体装置中，可以采用如下方式，即，通过在所述表面上形成高低差部，从而使所述表面具有第一表面以及从所述第一表面突出的第二表面。所述终端沟槽可以被形成在所述第二表面上。所述外周p型区可以露出于从所述第二表面跨至所述第一表面的范围内。多个所述保护环区露出于所述第一表面。此外，在该情况下，所述终端沟槽与所述高低差部之间的间隔可以在10μm以上。
在上述任一半导体装置中，可以采用如下方式，即，所述外周p型区中的位于外周侧的端部且露出于所述表面的区域为，Al的浓度高于B的浓度的Al高浓度区，所述外周p型区中的与所述Al高浓度区相邻的区域为，B的浓度高于Al的浓度的B高浓度区。在该情况下，可以采用如下方式，即，所述Al高浓度区的宽度与各个所述保护环区的宽度相比较宽。另外，上述的宽度表示从内周侧朝向外周侧的方向上的尺寸。
根据这种结构，能够抑制外周p型区的漏电流。
在上述的任一半导体装置中，也可以采用如下方式，即，所述下端p型区的一部分扩展至与所述终端沟槽相比靠内周侧，扩展至与所述终端沟槽相比靠内周侧的所述下端p型区的所述一部分未扩展至与所述终端沟槽的下端相比靠上侧。
在上述的任一项的半导体装置中，也可以采用如下方式，即，所述保护环区含有铝。
根据这种结构，能够更高精度地形成保护环区。
上述的具有高低差的半导体装置可以通过以下的方法而进行制造。该方法包括：使p型层在n型层上生长的工序；通过去除所述p型层的一部分，从而形成露出了所述n型层的表面以及露出了所述p型层且与露出了所述n型层的表面相比而突出的表面的工序；通过向从露出了所述n型层的所述表面跨至露出了所述p型层的所述表面的范围内注入p型杂质，从而形成所述外周p型区的工序；通过向露出了所述n型层的所述表面注入p型杂质，从而形成所述保护环区的工序；在露出了所述p型层的所述表面上形成终端沟槽的工序。
附图说明
图1为半导体装置10的俯视图。
图2为图1中的Ⅱ-Ⅱ线处的纵剖视图。
图3为外周p型区62的放大剖视图。
图4为表示图3的A-A线处的杂质浓度分布的曲线图。
图5为半导体装置10的制造工序的说明图。
图6为半导体装置10的制造工序的说明图。
图7为半导体装置10的制造工序的说明图。
图8为半导体装置10的制造工序的说明图。
图9为半导体装置10的制造工序的说明图。
图10为半导体装置10的制造工序的说明图。
图11为表示宽度W3与DS耐压的关系的曲线图。
图12为第一改变例的半导体装置的与图2对应的纵剖视图。
图13为第二改变例的半导体装置的与图2对应的纵剖视图。
图14为第三改变例的半导体装置的与图2对应的纵剖视图。
图15为第四改变例的半导体装置的与图2对应的纵剖视图。
具体实施方式
如图1所示，实施例1所涉及的半导体装置10具有由SiC(碳化硅)构成的半导体基板12。半导体基板12具有MOSFET区20和外周区50。在MOSFET区20内形成有MOSFET。另外，在图1中，考虑到附图的易观察性，而在MOSFET区20内仅图示了栅极沟槽34。外周区50为MOSFET区20的外侧的区域。在本实施例中，外周区50为MOSFET区20与半导体基板12的端面12a之间的区域。在外周区50内形成有耐压结构。另外，在图1中，考虑到附图的易观察性，在外周区50内仅图示了终端沟槽54、边界部p型区59以及保护环区64。
如图2所示，在MOSFET区20内，形成有源极区22、体区26、漂移区28、漏极区30、p型浮置区32、栅极沟槽34、源极电极36以及漏极电极38。
源极区22在MOSFET区20内形成有多个。源极区22为以高浓度含有n型杂质的n型区。源极区22被形成在露出于半导体基板12的上表面的范围内。
体区26被形成在源极区22的侧方以及下侧，并与源极区22相接。体区26为p型区。体区26在未形成有源极区22的位置处露出于半导体基板12的上表面。
漂移区28为以低浓度含有n型杂质的n型区。漂移区28的n型杂质浓度低于源极区22的n型杂质浓度。漂移区28被形成在体区26的下侧。漂移区28与体区26相接，并通过体区26而与源极区22分离。
漏极区30为以高浓度含有n型杂质的n型区。漏极区30的n型杂质浓度高于漂移区28的n型杂质浓度。漏极区30被形成在漂移区28的下侧。漏极区30与漂移区28相接，并通过漂移区28而与体区26分离。漏极区30被形成在露出于半导体基板12的下表面的范围内。
栅极沟槽34在MOSFET区20内形成有多个。栅极沟槽34为被形成在半导体基板12的上表面上的槽。各栅极沟槽34以贯穿源极区22和体区26而到达漂移区28的方式被形成。如图1所示，多个栅极沟槽34以相互平行的方式延伸。如图2所示，在各栅极沟槽34内形成有底部绝缘层34a、栅极绝缘膜34b以及栅电极34c。底部绝缘层34a为被形成在栅极沟槽34的底部的较厚的绝缘层。底部绝缘层34a的上侧的栅极沟槽34的侧面被栅极绝缘膜34b覆盖。在底部绝缘层34a的上侧的栅极沟槽34内形成有栅电极34c。栅电极34c隔着栅极绝缘膜34b而与源极区22、体区26以及漂移区28对置。栅电极34c通过栅极绝缘膜34b以及底部绝缘层34a而与半导体基板12绝缘。栅电极34c的上表面被绝缘层34d覆盖。
p型浮置区32位于半导体基板12内，且被形成在与各栅极沟槽34的底面(即，下端)相接的范围内。p型浮置区32的周围被漂移区28包围。各p型浮置区32通过漂移区28而被相互分离。此外，各p型浮置区32通过漂移区28而与体区26分离。
源极电极36被形成在MOSFET区20内的半导体基板12的上表面上。源极电极36与源极区22以及体区26导通。
漏极电极38被形成在半导体基板12的下表面上。漏极电极38与漏极区30导通。
上述的漂移区28以及漏极区30扩展至外周区50。漂移区28和漏极区30扩展到半导体基板12的端面12a处。此外，漏极电极38被形成在包括外周区50在内的半导体基板12的整个下表面上。此外，外周区50内的半导体基板12的上表面被绝缘层52覆盖。在下文中，有时将MOSFET区20内的漂移区28称为元件部漂移区28a，并将外周区50内的漂移区28称为外周部漂移区28b。
在外周区50内的半导体基板12的表面上形成有高低差部70。通过高低差部70，半导体基板12的表面被划分为中央部侧的表面72和端面12a侧的表面74。表面72相对于表面74而向上侧突出。因此，在与表面72对应的部分处，较之于与表面74对应的部分，半导体基板12的厚度较厚。上述的MOSFET区20被形成在与表面72对应的部分(厚度较厚的部分)处。高低差部70的高度大于体区26的厚度。因此，表面74与体区26的下端相比位于下侧(背面侧)。
在外周区50内的半导体基板12的表面72上形成有终端沟槽54。在终端沟槽54内形成有绝缘层53。终端沟槽54被形成在与体区26相邻的位置处。终端沟槽54具有与栅极沟槽34大致相同的深度。因此，绝缘层53在与体区26相比较深的位置处与元件部漂移区28a相接。如图1所示，终端沟槽54以在俯视观察半导体基板12的表面时围绕MOSFET区20的周围一周的方式而延伸。因此，体区26通过绝缘层53而与外周区50内的任意p型区分离。即，在本实施例中，被终端沟槽54包围的区域为MOSFET区20。
如图2所示，在与终端沟槽54的下端(即，底面)相接的位置处形成有下端p型区60。在本实施例中，下端p型区60未被形成在MOSFET区20内。此外，在与终端沟槽54相比靠外周侧的区域且与终端沟槽54相接的位置处，形成有外周p型区62。外周p型区62以从露出于表面72的位置跨至露出于表面74的位置的方式而被形成。外周p型区62露出于表面72、高低差部70以及表面74。此外，外周p型区62扩展到与终端沟槽54的下端相比较深的位置处。如图所示，在本实施例中，下端p型区60与外周p型区62相连。由于下端p型区60与外周p型区62为一个p型区，因此在下文中有时会将两者统称为边界部p型区59。即，边界部p型区59为，以跨及露出于终端沟槽54的下端的位置、露出于表面72的位置以及露出于表面74的位置的方式而延伸的p型区。如图1所示，边界部p型区59以沿着终端沟槽54而围绕MOSFET区20的周围一周的方式被形成。如图2所示，在边界部p型区59的下侧形成有外周部漂移区28b。
图3图示了外周p型区62的外周端部附近的放大剖视图。如图所示，外周p型区62具有Al(铝)高浓度区61和B(硼)高浓度区63。Al高浓度区61为与B相比Al的浓度较高的p型区，B高浓度区63为与Al相比B的浓度较高的p型区。除了不能控制的误差水平之外，外周p型区62不含有B和Al以外的p型杂质。Al高浓度区61被形成在外周p型区62露出于表面74的范围内的外周p型区62的外周端部处。B高浓度区63被形成在Al高浓度区61以外的外周p型区62内。外周p型区62的大部分由B高浓度区63构成。图4图示了外周p型区62的外周端部附近的杂质浓度分布(沿着图3的A-A线的杂质浓度分布)。在图3、图4中，区域61a为，含有Al而不含有B的区域。区域61b为，含有Al和B，且Al的浓度高于B的浓度的区域。Al高浓度区61由区域61a和区域61b构成。图3所示的Al高浓度区61的宽度W1(即，从内周侧朝向外周侧的方向上的尺寸)与后述的保护环区64各自的宽度W2相比较宽。另外，上述的宽度W1、W2表示从内周侧朝向外周侧的方向上的尺寸的意思。
如图2所示，在外周p型区62的外周侧形成有多个保护环区64。各保护环区64为p型区，并被形成在露出于表面74的范围内。各保护环区64仅被形成在较浅的范围内。因此，各保护环区64的下端与外周p型区62的下端相比位于上侧(表面侧)。在各保护环区64的下侧形成有外周部漂移区28b。在最内周侧(MOSFET区20侧)的保护环区64与外周p型区62之间形成有外周部漂移区28b。通过外周部漂移区28b，最内周侧的保护环区64与外周p型区62分离。此外，在各保护环区64之间形成有外周部漂移区28b。通过外周部漂移区28b，各保护环区64相互分离。各保护环区64含有Al以作为p型杂质。除了不能控制的误差水平之外，各保护环区64不含有Al以外的p型杂质。
接下来，对半导体装置10的工作进行说明。在使半导体装置10进行工作时，向漏极电极38与源极电极36之间施加使漏极电极38成为正的电压。并且，通过向栅电极34c施加栅极导通电压，从而使MOSFET区20内的MOSFET导通。即，在与栅电极34c对置的位置处的体区26内形成有沟道，从而电流从源极电极36经由源极区22、沟道、漂移区28、漏极区30而向漏极电极38流通。当停止栅极导通电压向栅电极34c的施加时，沟道将消失，从而MOSFET断开。在MOSFET断开时，耗尽层将从体区26与漂移区28的边界部的pn结向漂移区28内扩展。当耗尽层到达MOSFET区20内的p型浮置区32时，耗尽层还将从p型浮置区32向漂移区28内扩展。由此，两个p型浮置区32之间的漂移区28被有效耗尽化。因此，MOSFET区20内的电场集中被抑制。由此，实现了MOSFET区20内的较高的耐压。
此外，如图2的箭头标记82所示，从上述的pn结起延伸的耗尽层也到达终端沟槽54的下侧的边界部p型区59。于是，耗尽层从边界部p型区59向漂移区28内扩展。栅极沟槽34与终端沟槽54之间的漂移区28通过从栅极沟槽34的下侧的p型浮置区32起扩展的耗尽层以及从终端沟槽54的下侧的边界部p型区59(即，下端p型区60)起扩展的耗尽层而被耗尽化。此时，由于栅极沟槽34的深度与终端沟槽54的深度大致相等(即，p型浮置区32的深度方向上的位置与下端p型区60的深度方向上的位置大致相等)，因此在栅极沟槽34与终端沟槽54之间的漂移区28内，等电位线在横向(与表面72平行的方向)上延伸。由此，终端沟槽54的附近的电场集中被抑制。
此外，边界部p型区59从与终端沟槽54的下端相接的范围扩展到与半导体基板12的表面74相接的位置。因此，在表面74的附近，耗尽层从边界部p型区59朝向最内周侧的保护环区64扩展。在耗尽层到达最内周侧的保护环区64时，耗尽层将从该保护环区64向与之相邻的保护环区64伸展。如此，耗尽层依次经由各保护环区64而向外周侧扩展。因此，耗尽层广泛地在外周区50内伸展。由此，实现了外周区50内的较高的耐压。
如此，在该半导体装置中，通过终端沟槽54的下侧的边界部p型区59被设置在与p型浮置区32相同的深度的位置处，从而抑制了MOSFET区20的外周端部附近的电场集中。此外，通过在与终端沟槽54相比靠外周侧处，边界部p型区59从终端沟槽54的底面延伸到半导体基板12的表面74，从而能够使耗尽层到达仅被形成在表面74附近的较浅的范围内的保护环区64。其结果为，通过多个保护环区64而促进了外周区50内的耗尽层的伸展。此外，由于各保护环区64相互分离，因此能够使电位在外周区50内比较均匀地分布。因此，实现了外周区50内的较高的耐压。
此外，在该半导体装置中，在位于外周p型区62的外周端部处且露出于表面74的范围内，形成有Al高浓度区61。通过以这种方式形成Al高浓度区61，从而能够抑制在外周p型区62的表面附近流通的漏电流。
接下来，对半导体装置10的制造方法进行说明。首先，如图5所示，准备仅由n型层28构成的半导体晶片90。n型层28为成为漂移区28的区域。接下来，如图6所示，通过外延生长而在n型层28的表面上形成p型层26。p型层26为，成为体区26的区域。接下来，对预定范围内的半导体晶片90的表面局部地进行蚀刻。在此，在进行了蚀刻的范围内，如图7所示，以去除p型层26从而露出n型层28的方式而实施蚀刻。由此，在半导体晶片90的表面形成高低差部70。通过高低差部70而使半导体晶片90的表面被划分为表面72和表面74。
接下来，实施针对边界部p型区59的离子注入。即，首先，向半导体晶片90的表面中的包含高低差部70在内的范围(即，从表面72跨至表面74的范围)内注入B。在此，通过对B的注入能量进行调节，从而如图8的注入范围X所示，以使B从较浅的位置分布到比较深的位置的方式而对B进行注入。接下来，在半导体晶片90的表面74中的包括注入范围X的外周端部X1在内的范围(即，图8的注入范围Y)内注入Al。在此，通过将Al的注入能量设为较低，从而以仅在半导体晶片90的表面74附近注入Al的方式而对Al进行注入。
接下来，实施针对保护环区64的离子注入。即，向半导体晶片90的表面74中的与注入范围Y相比靠外周侧(与各保护环区64对应的注入范围Z)注入Al。在此，通过将Al的注入能量设为较低，从而以仅在半导体晶片90的表面74附近注入Al的方式而对Al进行注入。另外，注入范围Z的宽度与注入范围Y的宽度相比较窄。
接下来，通过对半导体晶片90进行热处理，从而使所注入的Al和B扩散并活化。由此，如图9所示，形成边界部p型区59和保护环区64。此时，由于与Al相比，B在SiC中的扩散系数较大，因此B的分布范围扩大。即，与注入范围X相比，扩散后的B所分布的范围变得相当广。当以上述的方式扩大Al的注入范围Y的宽度时，即使B的分布范围扩大，也能够容易地将Al高浓度区61配置在边界部p型区59的外周端部。此外，由于保护环区64被形成在半导体晶片90的表面74附近的较浅的位置处，因此能够高精度地形成保护环区64。尤其是由于被注入到保护环区64内的Al在SiC中的扩散系数较低，因此能够更高精度地形成保护环区64。因此，能够使各保护环区64之间的间隔狭小化。并且，还能够使外周p型区62与保护环区64之间的间隔狭小化。
接下来，如图10所示，在外周p型区62的端部(与Al高浓度区61为相反的一侧的端部)形成终端沟槽54，并在终端沟槽54内形成绝缘层53。
之后，通过形成MOSFET区20内的结构，并形成其他的必要的结构(扩散层、电极、绝缘层等)，从而完成图1的半导体装置10。另外，上述的制造方法的各工序的顺序能够进行适当变更。此外，可以先于外周区50内的结构而形成MOSFET区20内的结构，也可以与外周区50内的结构并行地形成MOSFET区20内的结构。
如以上所说明的那样，根据该制造方法，能够使各保护环区64之间的间隔狭小化。此外，还能够使外周p型区62与保护环区64之间的间隔狭小化。因此，在该半导体装置10中，耗尽层易于在外周区50内延伸。因此，根据该方法，能够制造出外周区50的耐压较高的半导体装置10。
另外，图11图示了终端沟槽54与高低差部70之间的间隔W3(参照图2)与半导体装置10的DS间耐压(漏极-源极间的耐压)的关系。如图所示，在间隔W3小于10μm时，DS间耐压将急剧地下降。因此，优选为，间隔W3在10μm以上。
此外，在上述的实施例的半导体装置10中，终端沟槽54的下侧的边界部p型区59(即，下端p型区60)未被形成在MOSFET区20侧。然而，如图12所示，下端p型区60的一部分也可以与终端沟槽54相比向MOSFET区20侧突出。根据这种结构，更容易使栅极沟槽34与终端沟槽54之间的漂移区28耗尽化。另外，在该情况下，优选为，该突出的部分与终端沟槽54的下端相比不向上侧(体区26侧)突出。即，当如图13那样，下端p型区60的一部分在MOSFET区20内与终端沟槽54的下端的深度D1相比位于上侧时，下端p型区60与体区26之间的距离L1将缩短。当距离L1缩短时，DS间耐压将下降。因此，位于MOSFET区20内的下端p型区60优选为，仅存在于与终端沟槽54的下端相比而靠下侧处。但是，也可以根据情况，而将下端p型区60的一部分配置在与深度D1相比靠上侧处，并使距离L1最优化，从而确保DS间耐压。
此外，虽然在上述的半导体装置10中，在半导体基板12的表面上形成有高低差部70，但也可以如图14所示那样，半导体基板12的表面是平的。另外，图14的半导体装置的体区26通过离子注入而被形成。与外延生长不同，通过离子注入，能够仅在半导体晶片的表面的必要的区域内形成体区26。因此，在图14的半导体装置的制造工序中，不需要实施在上述的实施例中所说明的对p型层26(体区26)的一部分进行蚀刻的工序(即，形成高低差部70的工序)。因此，在图14的半导体装置中，半导体基板12的表面成为平的。
此外，在上述的实施例中，下端p型区60与外周p型区62相连。然而，也可以如图15所示那样，下端p型区60与外周p型区62分离。在图15中，外周p型区62被形成在与终端沟槽54相比较浅的范围内。因此，通过漂移区28而使下端p型区60与外周p型区62分离。即使在这种结构中，只需将下端p型区60与外周p型区62之间的距离L2设定为耗尽层能够从下端p型区60伸展到外周p型区62的距离，便能够与上述的实施例同样地确保外周区50的耐压。另外，为了使耗尽层伸展，优选为，以满足数学式L2≤{2ε(Vbi-V)/q×Nb}1/2的方式而对距离L2进行设定。在此，ε为漂移区28的介电常数，Vbi为下端p型区60与漂移区28之间的内建电位，V为施加电压，q为元电荷，Nb为漂移区28的n型杂质浓度。
此外，虽然在上述的实施例中，对具有MOSFET的半导体装置进行了说明，但也可以代替MOSFET而形成IGBT等其他的元件。此外，虽然在上述的实施例中，由SiC构成了半导体基板12，但也可以使用由Si等其他的材质构成的半导体基板。
虽然以上对本发明的具体示例进行了详细说明，但这些只不过是例示，并不是对权利要求书进行限定的内容。在权利要求书所记载的技术中，包括对以上所例示的具体示例进行了各种改变、变更的内容。
本说明书或附图中所说明的技术要素以单独或各种组合的形式而发挥技术上的有用性，并不被限定于申请时权利要求所记载的组合。此外，本说明书或附图中所例示的技术为同时达到多个目的的技术，并且达到其中一个目的本身便具有技术上的有用性。

Claims (8)

1.一种半导体装置，其具有半导体基板，并具有：
第一区域，其为n型，并位于所述半导体基板内且露出于所述半导体基板的表面；
第二区域，其为p型，并被配置在所述第一区域的下侧；
第三区域，其为n型，并被配置在所述第二区域的下侧，且通过所述第二区域而与第一区域分离；
多个栅极沟槽，其被形成在所述表面上，并贯穿所述第一区域及所述第二区域而到达所述第三区域；
第一绝缘层，其被配置在所述栅极沟槽内；
栅电极，其被配置在所述栅极沟槽内，并隔着所述第一绝缘层而与所述第二区域对置；
第四区域，其为p型，并与所述栅极沟槽的下端相接；
终端沟槽，其被形成在所述表面上，并在俯视观察所述表面时围绕形成有多个所述栅极沟槽的区域的周围一周；
第二绝缘层，其被配置在所述终端沟槽内；
下端p型区，其为p型，并与所述终端沟槽的下端相接；
外周p型区，其为p型，并被形成在与所述终端沟槽相比靠外周侧，且与所述终端沟槽相接，并且露出于所述表面；
多个保护环区，其为p型，并被形成在与所述外周p型区相比靠外周侧，且露出于所述表面；
外周n型区，其为n型，并被形成在与所述终端沟槽相比靠外周侧，且与所述第三区域相连，并且使所述外周p型区与多个所述保护环区分离，且使多个所述保护环区相互分离。
2.如权利要求1所述的半导体装置，其中，
通过在所述表面上形成高低差部，从而使所述表面具有第一表面以及从所述第一表面突出的第二表面，
所述终端沟槽被形成在所述第二表面上，
所述外周p型区露出于从所述第二表面跨至所述第一表面的范围内，
多个所述保护环区露出于所述第一表面。
3.如权利要求2所述的半导体装置，其中，
所述终端沟槽与所述高低差部之间的间隔在10μm以上。
4.如权利要求1至3中任一项所述的半导体装置，其中，
所述外周p型区中的处于外周侧的端部且露出于所述表面的区域为，铝的浓度高于硼的浓度的铝高浓度区，所述外周p型区中的与所述铝高浓度区相邻的区域为，硼的浓度高于铝的浓度的硼高浓度区。
5.如权利要求4所述的半导体装置，其中，
所述铝高浓度区的宽度与各个所述保护环区的宽度相比较宽。
6.如权利要求1至5中任一项所述的半导体装置，其中，
所述下端p型区的一部分扩展至与所述终端沟槽相比靠内周侧，
扩展至与所述终端沟槽相比靠内周侧的所述下端p型区的所述一部分未扩展至与所述终端沟槽的下端相比靠上侧。
7.如权利要求1至6中任一项所述的半导体装置，其中，
所述保护环区含有铝。
8.一种制造权利要求2的半导体装置的方法，包括：
使p型层在n型层上生长的工序；
通过去除所述p型层的一部分，从而形成露出了所述n型层的表面以及露出了所述p型层且与露出了所述n型层的表面相比而突出的表面的工序；
通过向从露出了所述n型层的所述表面跨至露出了所述p型层的所述表面的范围内注入p型杂质，从而形成所述外周p型区的工序；
通过向露出了所述n型层的所述表面注入p型杂质，从而形成所述保护环区的工序；
在露出了所述p型层的所述表面上形成终端沟槽的工序。
CN201480075197.3A 2014-02-10 2014-10-06 半导体装置以及半导体装置的制造方法 Active CN105981173B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-023869 2014-02-10
JP2014023869A JP6231396B2 (ja) 2014-02-10 2014-02-10 半導体装置及び半導体装置の製造方法
PCT/JP2014/076722 WO2015118721A1 (ja) 2014-02-10 2014-10-06 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN105981173A true CN105981173A (zh) 2016-09-28
CN105981173B CN105981173B (zh) 2019-05-10

Family

ID=53777540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480075197.3A Active CN105981173B (zh) 2014-02-10 2014-10-06 半导体装置以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US9640651B2 (zh)
JP (1) JP6231396B2 (zh)
CN (1) CN105981173B (zh)
DE (1) DE112014006350B4 (zh)
WO (1) WO2015118721A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346511A (zh) * 2018-10-15 2019-02-15 北京工业大学 一种应用于功率半导体器件的横向电阻结构
CN111092114A (zh) * 2018-10-23 2020-05-01 三菱电机株式会社 半导体装置及半导体装置的制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252390A (zh) * 2016-09-19 2016-12-21 西安理工大学 一种沟槽‑场限环复合终端结构及其制备方法
JP2018082025A (ja) * 2016-11-16 2018-05-24 株式会社 日立パワーデバイス 半導体装置、電力変換装置及び半導体装置の製造方法
JP6870546B2 (ja) * 2017-09-14 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
IT201900013416A1 (it) * 2019-07-31 2021-01-31 St Microelectronics Srl Dispositivo di potenza a bilanciamento di carica e procedimento di fabbricazione del dispositivo di potenza a bilanciamento di carica
CN113054011B (zh) * 2021-02-09 2023-06-20 杭州士兰集昕微电子有限公司 功率半导体器件及其制造方法
JP7697255B2 (ja) * 2021-04-27 2025-06-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7673530B2 (ja) * 2021-07-09 2025-05-09 住友電気工業株式会社 半導体チップ
US12051747B2 (en) 2022-03-11 2024-07-30 Nuvoton Technology Corporation Japan Semiconductor device
TWI829510B (zh) * 2022-03-11 2024-01-11 日商新唐科技日本股份有限公司 半導體裝置
JP2023140037A (ja) * 2022-03-22 2023-10-04 株式会社東芝 半導体装置
TWI832716B (zh) * 2023-03-02 2024-02-11 鴻海精密工業股份有限公司 製作半導體裝置的方法與半導體裝置
US20250072044A1 (en) * 2023-08-22 2025-02-27 Wolfspeed, Inc. Power semiconductor devices having gate trenches with asymmetrically rounded upper and lower trench corners and/or recessed gate electrodes and methods of fabricating such devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
CN1864270A (zh) * 2003-10-08 2006-11-15 丰田自动车株式会社 绝缘栅型半导体器件及其制造方法
US8193564B2 (en) * 2008-02-13 2012-06-05 Denso Corporation Silicon carbide semiconductor device including deep layer
WO2013021636A1 (ja) * 2011-08-10 2013-02-14 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211490B2 (ja) 1993-06-30 2001-09-25 株式会社日立製作所 半導体装置及びその製造方法
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
JP4164892B2 (ja) * 1997-06-30 2008-10-15 株式会社デンソー 半導体装置及びその製造方法
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP4915221B2 (ja) 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5396953B2 (ja) 2009-03-19 2014-01-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8372717B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Method for manufacturing a super-junction trench MOSFET with resurf stepped oxides and trenched contacts
JP5633992B2 (ja) * 2010-06-11 2014-12-03 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP5621340B2 (ja) 2010-06-16 2014-11-12 株式会社デンソー 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2012054378A (ja) * 2010-09-01 2012-03-15 Renesas Electronics Corp 半導体装置
JP5758824B2 (ja) 2012-03-14 2015-08-05 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP6277623B2 (ja) * 2013-08-01 2018-02-14 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
CN1864270A (zh) * 2003-10-08 2006-11-15 丰田自动车株式会社 绝缘栅型半导体器件及其制造方法
US8193564B2 (en) * 2008-02-13 2012-06-05 Denso Corporation Silicon carbide semiconductor device including deep layer
WO2013021636A1 (ja) * 2011-08-10 2013-02-14 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346511A (zh) * 2018-10-15 2019-02-15 北京工业大学 一种应用于功率半导体器件的横向电阻结构
CN111092114A (zh) * 2018-10-23 2020-05-01 三菱电机株式会社 半导体装置及半导体装置的制造方法
CN111092114B (zh) * 2018-10-23 2023-08-25 三菱电机株式会社 半导体装置及半导体装置的制造方法

Also Published As

Publication number Publication date
DE112014006350T5 (de) 2016-10-20
US20170012122A1 (en) 2017-01-12
JP6231396B2 (ja) 2017-11-15
CN105981173B (zh) 2019-05-10
US9640651B2 (en) 2017-05-02
DE112014006350B4 (de) 2018-05-09
WO2015118721A1 (ja) 2015-08-13
JP2015153787A (ja) 2015-08-24

Similar Documents

Publication Publication Date Title
CN105981173A (zh) 半导体装置以及半导体装置的制造方法
US9853139B2 (en) Semiconductor device and method for manufacturing the semiconductor device
CN103828058B (zh) 包括垂直半导体元件的半导体器件
CN103828054B (zh) 半导体器件
JP4860929B2 (ja) 半導体装置およびその製造方法
KR101887795B1 (ko) 절연 게이트형 반도체 장치, 및 절연 게이트형 반도체 장치의 제조 방법
JP5136578B2 (ja) 半導体装置
WO2014054319A1 (ja) 半導体装置およびその製造方法
CN103325774A (zh) 电力用半导体装置
US9123549B2 (en) Semiconductor device
US11101345B2 (en) Semiconductor device
CN101964343A (zh) 半导体装置
US20170012136A1 (en) Semiconductor device and manufacturing method thereof
CN105280693A (zh) 半导体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP6197966B2 (ja) 半導体装置および半導体装置の製造方法
KR102400895B1 (ko) 반도체 장치 및 그 제조 방법
CN114072922B (zh) 半导体装置及其制造方法
US20150372132A1 (en) Semiconductor device with composite trench and implant columns
CN113540244A (zh) 用于沟槽场板功率mosfet的终端
CN108028265B (zh) 半导体装置
CN110945633B (zh) 半导体装置
JP2015185656A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20190111

Address after: Aichi Prefecture, Japan

Applicant after: Toyota Motor Corp.

Address before: Aichi Prefecture, Japan

Applicant before: Toyota Motor Corp.

Applicant before: DENSO Corp.

GR01 Patent grant
GR01 Patent grant